無負荷ＳＲＡＭ、その動作方法及びその製造方法
【課題】無負荷ＳＲＡＭ、その動作方法及びその製造方法を提供する。
【解決手段】ワードラインと、一対の第１及び第２ビットラインと、四つのトランジスタとを備え、第１及び第２トランジスタは、伝送トランジスタとして機能し、少なくとも二つのレベルのしきい電圧を有し、第３及び第４トランジスタは、駆動トランジスタとして機能し、フリップフロップ構造で連結され、四つのトランジスタは、同種のＭＯＳＦＥＴで形成されうる無負荷ＳＲＡＭである。
【解決手段】ワードラインと、一対の第１及び第２ビットラインと、四つのトランジスタとを備え、第１及び第２トランジスタは、伝送トランジスタとして機能し、少なくとも二つのレベルのしきい電圧を有し、第３及び第４トランジスタは、駆動トランジスタとして機能し、フリップフロップ構造で連結され、四つのトランジスタは、同種のＭＯＳＦＥＴで形成されうる無負荷ＳＲＡＭである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特にフリップフロップ構造を有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、その動作方法及びその製造方法に関する。
【背景技術】
【０００２】
電源がオンになっている間にデータを保存できる揮発性メモリには、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）とがある。そのうち、ＳＲＡＭは、ＤＲＡＭに比べて消費電力が低く、動作速度が速いという長所のため、キャッシュメモリなどとして利用されている。しかし、ＳＲＡＭは、ＤＲＡＭに比べて単位セルが占める面積が広くてその集積度が低いという短所がある。例えば、ＳＲＡＭは、図１に示したように、６個のトランジスタＰＳ１，ＰＳ２，ＬＤ１，ＬＤ２，ＰＤ１，ＰＤ２で構成されるのが一般的である。
図１に示すように、負荷トランジスタＬＤ１，ＬＤ２と駆動トランジスタＰＤ１，ＰＤ２とは、それぞれ直列に連結される。左側の負荷トランジスタＬＤ１及び駆動トランジスタＰＤ１は、右側の負荷トランジスタＬＤ２及び駆動トランジスタＰＤ２とフリップフロップ方式またはラッチ方式で連結される。負荷トランジスタＬＤ１，ＬＤ２のソースは、電源Ｖｃｃに連結され、駆動トランジスタＰＤ１，ＰＤ２のソースは、接地部Ｖｓに連結されうる。二つの伝送トランジスタＰＳ１，ＰＳ２のソースがビットラインＢＬ１，ＢＬ２に連結され、ゲートはワードラインＷＬに連結される。負荷トランジスタＬＤ１，ＬＤ２は、負荷抵抗に代替されることもある。
【０００３】
最近、かかる６−トランジスタ構造から負荷トランジスタＬＤ１，ＬＤ２または負荷抵抗をなくした４−トランジスタ構造のＳＲＡＭが研究されている。例えば、特許文献１には、無負荷ＳＲＡＭが開示されている。しかし、特許文献１による無負荷ＳＲＡＭは、ＣＭＯＳ構造を利用している。
さらに具体的に説明すれば、伝送トランジスタは、ＰＭＯＳＦＥＴで形成し、駆動トランジスタは、ＮＭＯＳＦＥＴで形成した。これにより、かかる無負荷ＣＭＯＳ ＳＲＡＭは、伝送トランジスタと駆動トランジスタとを分離するための素子分離膜を必要とし、その結果、その集積度に制約を受けている。しかも、かかる無負荷ＣＭＯＳ ＳＲＡＭは、ウェルダイオード構造によるラッチアップ問題を有している。したがって、ラッチアップ現象を防止するための追加の回路が必要でありうる。
無負荷ＳＲＡＭは、伝送トランジスタのオフ電流を利用してノードの電圧状態を維持できる。しかし、駆動トランジスタもオフ電流を有しているため、ノードの電圧は不安定になりうる。したがって、無負荷ＳＲＡＭでスタンドバイ安定性を向上させるためには、伝送トランジスタのオフ電流を駆動トランジスタのオフ電流より高くしなければならない。ただし、トランジスタのオフ電流の過度な増加は、素子の速度及びスイッチング特性などに悪影響を及ぼすので、適切な値に制御する必要がある。
【特許文献１】米国特許第６，５５２，９２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、前述した問題点を克服するためのものであって、集積度及びラッチアップ耐性を向上させ、スタンドバイ安定性を向上させるＳＲＡＭを提供するところにある。
本発明が解決しようとする他の課題は、前記ＳＲＡＭのスタンドバイ安定性を向上させる動作方法を提供するところにある。
本発明が解決しようとするさらに他の課題は、前記ＳＲＡＭの製造方法を提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を解決するための本発明の一態様によれば、ワードライン、一対の第１及び第２ビットライン、及び四つのトランジスタを備える無負荷ＳＲＡＭが提供される。第１トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第１ビットラインに連結され、前記ドレインは、第１ノードに連結される。第２トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第２ビットラインに連結され、前記ドレインは、第２ノードに連結される。前記第１及び第２トランジスタは、少なくとも二つのレベルのしきい電圧をそれぞれ有する。第３トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記第２ノードに連結され、前記ソースは、第３ノードに連結され、前記ドレインは、前記第１ノードに連結される。第４トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記第１ノードに連結され、前記ソースは、前記第３ノードに連結され、前記ドレインは、前記第２ノードに連結される。
【０００６】
前記課題を解決するための本発明の他の態様によれば、ワードライン、一対の第１及び第２ビットライン、第１及び第２駆動トランジスタ、第１及び第２伝送トランジスタを備える無負荷ＳＲＡＭが提供される。前記第１及び第２駆動トランジスタは、ゲート、ソース及びドレインをそれぞれ含み、それぞれの前記ゲート及びドレインは、互いにフリップフロップ方式で連結され、それぞれの前記ソースは、第３ノードに連結される。前記第１伝送トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第１ビットラインに連結され、前記ドレインは、前記第１駆動トランジスタのドレインに連結される。前記第２伝送トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第２ビットラインに連結され、前記ドレインは、前記第２駆動トランジスタのドレインに連結される。前記第１及び第２伝送トランジスタは、少なくとも二つのレベルのしきい電圧を有する。
【０００７】
前記課題を解決するための本発明のさらに他の態様によれば、素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、少なくとも一側壁の上端が前記素子分離膜から露出された第１部分、及び前記素子分離膜により側壁が露出されていない第２部分をそれぞれ含む半導体基板と、前記第１活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１伝送ゲート電極と、前記第２活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第２伝送ゲート電極と、前記第１活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１駆動ゲート電極と、前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備える無負荷ＳＲＡＭが提供される。
【０００８】
前記課題を解決するための本発明のさらに他の態様によれば、素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、第１及び第２部分をそれぞれ含む半導体基板と、前記第１活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁され、前記第１活性領域の第１部分の中間部分で第１ゲート長を有し、前記第１活性領域の第１部分の少なくとも一側のエッジ部分で第２ゲート長を有する第１伝送ゲート電極と、前記第２活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁され、前記第２活性領域の第１部分の中間部分で第３ゲート長を有し、前記第２活性領域の第１部分の少なくとも一側のエッジ部分で第４ゲート長を有する第２伝送ゲート電極と、前記第１活性領域の第２部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第１駆動ゲート電極と、前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備えるＳＲＡＭが提供される。
【０００９】
前記他の課題を解決するための本発明の一態様によれば、前記本発明の一態様による無負荷ＳＲＡＭを利用した動作方法が提供される。前記ＳＲＡＭのスタンドバイ状態で、前記ワードラインに前記第１伝送トランジスタの二つのしきい電圧レベルの間にあり、前記第２伝送トランジスタの二つのしきい電圧レベルの間にあるスタンドバイ電圧を印加する。前記ＳＲＡＭの読み取り動作中に、前記ワードラインに前記第１伝送トランジスタの二つのしきい電圧レベルより高く、前記第２伝送トランジスタの二つのしきい電圧レベルより高い読み取り電圧を印加する。
【００１０】
前記さらに他の課題を解決するための本発明の一態様によれば、次のような無負荷ＳＲＡＭの製造方法が提供される。それぞれ第１部分及び第２部分を含む第１及び第２活性領域を限定する素子分離膜を半導体基板に形成する。前記第１及び第２活性領域の第１部分の少なくとも一側壁の上端を前記素子分離膜から露出させる。少なくとも一側壁が露出された前記第１及び第２活性領域上にゲート絶縁層を形成する。前記ゲート絶縁膜上にゲート電極層を形成する。前記ゲート電極層をパターニングして、前記第１及び第２活性領域の第１部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２伝送ゲート電極と、前記第１及び第２活性領域の第２部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２駆動ゲート電極とを形成する。
【発明の効果】
【００１１】
本発明による無負荷ＳＲＡＭは、負荷抵抗または負荷トランジスタを備えない。したがって、無負荷ＳＲＡＭは、従来の６−トランジスタ構造のＣＭＯＳ ＳＲＡＭに比べて占める面積が大幅縮小しうる。さらに、無負荷ＳＲＡＭの四つのトランジスタがいずれも同種のＭＯＳＦＥＴで形成された場合、異種のＭＯＳＦＥＴの間を分離するための素子分離膜の領域が縮小しうる。したがって、無負荷ＳＲＡＭは、従来のＣＭＯＳ ＳＲＡＭに比べてその集積度を大きく向上させる。
無負荷ＳＲＡＭは、四つのトランジスタがいずれも同種のＭＯＳＦＥＴで形成された場合、ラッチアップ問題の発生を減少させうる。
本発明による無負荷ＳＲＡＭ構造によれば、伝送トランジスタをハンプ特性を有するように形成できる。この場合、素子分離膜のエッチング厚さを調節することによって、オフ電流を簡便に制御できる。したがって、伝送トランジスタのオフ電流を制御して、ＳＲＡＭのスタンドバイ安定性を向上させる。
無負荷ＳＲＡＭの構造は、配線金属層の数を減少させうる。これにより、製造コストが低く、製造時間を短縮させ、それに伴って収率も向上する。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態に具現され、ただし、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されている。
【００１３】
回路及び構造
図２は、本発明の一実施形態による無負荷ＳＲＡＭ ２００を示す回路図である。図２に示すように、ＳＲＡＭ ２００は、ワードラインＷＬ、一対のビットラインＢＬ１，ＢＬ２及び４個のトランジスタ、例えば一対の伝送トランジスタＰＳ１，ＰＳ２及び一対の駆動トランジスタＰＤ１，ＰＤ２を備える。ＳＲＡＭ ２００は、それ自体に単位セルを意味し、さらに、本発明によるＳＲＡＭは、アレイで配置された単位セルそれ自体のＳＲＡＭ ２００を備えうる。以下では、ＳＲＡＭ ２００が単位セルを表した場合を例として説明する。
【００１４】
伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２は、同種のチャンネルを利用するＭＯＳＦＥＴで形成されうる。例えば、ＭＯＳＦＥＴは、その導電型によってＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴでありうる。望ましくは、伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２は、ＮＭＯＳＦＥＴで形成されうる。これにより、ソース２０６，２１６，２２６，２３６及びドレイン２０９，２１９，２２９，２３９も、いずれも同種の導電型の不純物で形成されうる。その結果、ウェル部分も一つの導電型の不純物で形成することが可能であるので、駆動トランジスタＰＤ１，ＰＤ２及び伝送トランジスタＰＳ１，ＰＳ２においてラッチアップ問題が発生するおそれが低下する。
しかし、伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２は、異種のＭＯＳＦＥＴで構成されることもある。例えば、伝送トランジスタＰＳ１，ＰＳ２は、ＰＭＯＳＦＥＴで構成し、駆動トランジスタＰＤ１，ＰＤ２は、ＮＭＯＳＦＥＴで構成することもできる。
【００１５】
ＳＲＡＭ ２００は、負荷抵抗または負荷トランジスタを備えない。したがって、ＳＲＡＭ ２００は、図１の６−トランジスタ構造のＣＭＯＳ ＳＲＡＭ １００に比べて占める面積が大幅縮小し、これにより、ＳＲＡＭ ２００の集積度が従来に比べて向上する。さらに、ＳＲＡＭ ２００のトランジスタＰＳ１，ＰＳ２，ＰＤ１，ＰＤ２がいずれも同種のＭＯＳＦＥＴで形成された場合、異種のＭＯＳＦＥＴの間を分離するための素子分離膜領域の面積が縮小して、従来のＣＭＯＳ ＳＲＡＭ １００に比べてＳＲＡＭ ２００の集積度がさらに向上する。
例えば、ゲート長を基準単位として、ＣＭＯＳ ＳＲＡＭ １００は、約８５ないし９０Ｆ２、例えば９ＦＸ１０Ｆまたは７ＦＸ１２Ｆの面積を占める。しかし、ＳＲＡＭ ２００は、同種のＭＯＳＦＥＴで構成された場合、約４５ないし５５Ｆ２、例えば７ＦＸ７Ｆの面積を占める。したがって、ＳＲＡＭ ２００は、従来のＣＭＯＳＳＲＡＭ １００に比べて約４０％以上の高い集積度を有しうる。
【００１６】
ワードラインＷＬ及びビットラインＢＬ１，ＢＬ２には、パワー、例えば電圧が通常印加されうる。第１伝送トランジスタＰＳ１は、第１ゲート２０３、第１ソース２０６及び第１ドレイン２０９を含む。第１ゲート２０３は、ワードラインＷＬに連結され、第１ソース２０６は、第１ビットラインＢＬ１に連結され、第１ドレイン２０９は、第１ノードＮ１に連結されうる。同様に、第２伝送トランジスタＰＳ２は、第２ゲート２１３、第２ソース２１６及び第２ドレイン２１９を含む。第２ゲート２１３は、ワードラインＷＬに連結され、第２ソース２１６は、第２ビットラインＢＬ２に連結され、第２ドレイン２１９は、第２ノードＮ２に連結されうる。
【００１７】
第１駆動トランジスタＰＤ１は、第３ゲート２２３、第３ソース２２６及び第３ドレイン２２９を含む。第３ゲート２２３は、第２ノードＮ２に連結され、第３ソース２２６は、第３ノードＮ３に連結され、第３ドレイン２２９は、第１ノードＮ１に連結されうる。同様に、第２駆動トランジスタＰＤ２は、第４ゲート２３３、第４ソース２３６及び第４ドレイン２３９を含む。第４ゲート２３３は、第１ノードＮ１に連結され、第４ソース２３６は、第３ノードＮ３に連結され、第４ドレイン２３９は、第２ノードＮ２に連結されうる。例えば、第３ノードＮ３は、接地部Ｖｓに連結されうる。
【００１８】
第１及び第２駆動トランジスタＰＤ１，ＰＤ２は、フリップフロップまたはラッチ構造を形成するように連結される。さらに具体的に説明すれば、第３ドレイン２２９は、第１ノードＮ１を通じて第４ゲート２３３を制御し、第４ドレイン２３９は、第２ノードＮ２を通じて第３ゲート２２３を制御する。第１及び第２駆動トランジスタＰＤ１，ＰＤ２がＮＭＯＳＦＥＴである場合を例として挙げれば、第１ノードＮ１がハイ状態となれば、第４ゲート２３３がターンオンされ、その結果、第２ノードＮ２は、接地部Ｖｓと連結されてロー状態となる。ロー状態の第２ノードＮ２は、第３ゲート２２３をターンオフさせ、したがって第１ノードＮ１のハイ状態が維持されうる。
逆に、第２ノードＮ２がハイ状態である場合は、同じ原理により第１ノードＮ１がローに維持されうる。すなわち、第１ノードＮ１と第２ノードＮ２とは、常に反対状態を維持できる。したがって、いずれか一つのノード、例えば第１ノードＮ１を制御すれば、他のノード、例えば第２ノードＮ２は、自ずから第１ノードＮ１の反対状態を維持できる。第１及び第２駆動トランジスタＰＤ１，ＰＤ２がＰＭＯＳＦＥＴである場合にも、同じ原理が適用されうる。
【００１９】
図１１を参照して、駆動トランジスタＰＤ１，ＰＤ２のゲート電圧ＶＧによるドレイン電流ＩＤ特性を説明する。曲線ａによれば、ゲート電圧ＶＧがしきい電圧、例えば０．６Ｖ付近以上となれば、ドレイン電流ＩＤは、急激に増加する。この場合、しきい電圧以上で駆動トランジスタＰＤ１，ＰＤ２がターンオンされるといえる。一方、しきい電圧以下では、低いオフ電流値のみを表す。しきい電圧は、当業者に知られた任意の測定方法により計算されうる。
【００２０】
一方、図１２に示すように、伝送トランジスタＰＳ１，ＰＳ２は、少なくとも二つのレベル以上のしきい電圧を有する。すなわち、伝送トランジスタＰＳ１，ＰＳ２は、異なる二つ以上のしきい電圧でターンオンされうる。例えば、伝送トランジスタＰＳ１，ＰＳ２のドレイン電流ＩＤは、ゲート電圧ＶＧが増加するにつれて、第１曲線ａ及び第２曲線ｂが加えられた第３曲線ｃに沿って変わりうる。したがって、ドレイン電流ＩＤは、第１レベルのしきい電圧、例えば０．１Ｖ付近で第２曲線ｂに沿って主に増加していて、第２レベルのしきい電圧、例えば０．６Ｖ付近で第１曲線ａに沿って急激に増加しうる。この場合、第１及び第２曲線ａ，ｂによる飽和電流の量を比較すれば、第３曲線ｃの実質的な飽和電流は、第２曲線ｂにより決定されうる。
かかる曲線ｃの形状は、ハンプまたはキンク特性と呼ばれる。ハンプ特性は、トランジスタのゲート幅方向に沿ってしきい電圧が異なる部分が共存する場合に発生しうる。すなわち、伝送トランジスタＰＳ１，ＰＳ２それぞれの一部分は、第１曲線ａと同じ特性を表し、他の部分は、第２曲線ｂと同じ特性を表しうる。ハンプ特性は、一般的に実質的な飽和電流を決定する第２レベルのしきい電圧以下で漏れ電流を増加させると知られている。すなわち、かかる漏れ電流は、オフ電流成分となりうる。
【００２１】
以下では、ＳＲＡＭ ２００の構造をさらに詳細に説明する。図３は、ＳＲＡＭ ２００の一つの構造３００を示す平面図であり、図４は、構造３００のＩＶ−ＩＶ´線の断面図であり、図６は、構造３００のＶＩ−ＶＩ´線の断面図である。
【００２２】
図３に示すように、一対の活性領域３１５，３２０が素子分離膜３１０により限定される。第１活性領域３１５は、第１部分３１５ａ及び第２部分３１５ｂを含み、第２活性領域３２０は、第３部分３２０ａ及び第４部分３２０ｂを含みうる。第１伝送ゲート電極３３０は、第１部分３１５ａ上を横切って素子分離膜３１０上に拡張し、第２伝送ゲート電極３３５は、第３部分３２０ａ上を横切って素子分離膜３１０上に拡張しうる。第１駆動ゲート電極３４０は、第２部分３１５ｂ上を横切って素子分離膜３１０上に拡張し、第２駆動ゲート電極３４５は、第４部分３２０ｂ上を横切って素子分離膜３１０上に拡張できる。
第１伝送ゲート電極３３０及び第１駆動ゲート電極３４０の両側の第１活性領域３１５には、ソースＳ及びドレインＤが形成されうる。例えば、ソースＳは、第１部分３１５ａ及び第２部分３１５ｂにそれぞれ形成され、ドレインＤは、第１部分３１５ａ及び第２部分３１５ｂに共通に形成され、互いに連結されうる。同様に、第２伝送ゲート電極３３５及び第２駆動ゲート電極３４５の両側の第２活性領域３２０には、ソースＳ及びドレインＤが形成されうる。ただし、ソースＳ及びドレインＤは、その機能により区分されるだけであり、その名称により区分されない。したがって、ソースＳ及びドレインＤを逆に呼ぶことも可能である。
【００２３】
図２及び図３に示すように、第１伝送ゲート電極３３０及びその両側のソースＳ、ドレインＤは、第１伝送トランジスタＰＳ１を構成し、同様に、第２伝送ゲート電極３３５及びその両側のソースＳ、ドレインＤは、第２伝送トランジスタＰＳ２を構成できる。第１駆動ゲート電極３４０及びその両側のソースＳ、ドレインＤは、第１駆動トランジスタＰＤ１を構成し、同様に、第２駆動ゲート電極３４５及びその両側のソースＳ、ドレインＤは、第２駆動トランジスタＰＤ２を構成できる。ゲート２０３，２１３，２２３，２３３は、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５をそれぞれのターミナルとして利用できる。
【００２４】
図３及び図４に示すように、素子分離膜３１０は、リセス部分３１０ａ及びノーマル部分３１０ｂを含む。第２及び第４部分３１５ｂ，３２０ｂの側壁は、ノーマル部分３１０ｂにより取り囲まれている。一方、第１部分３１５ａの側壁３１７の上端は、リセス部分３１０ａから露出される。同様に、図示していないが、第３部分３２０ａの側壁（図示せず）の上端もリセス部分３１０ａから露出される。すなわち、第１部分３１５ａは、中間部分Ａと側壁３１７，３１９が露出された一対のエッジ部分Ｂとを含み、第３部分３２０ａも、同一に中間部分Ａと一対のエッジ部分Ｂとを含みうる。
第１伝送ゲート電極３３０は、第１部分３１５ａの側壁３１７，３１９の露出された上端を取り囲み、ゲート絶縁膜３２５により第１部分３１５ａと絶縁されうる。第２駆動ゲート電極３４５は、第４部分３２０ｂ上を横切り、ゲート絶縁膜３２５により第４部分３２０ｂと絶縁されうる。同様に、第２伝送ゲート電極３３５及び第１駆動ゲート電極３４０も、ゲート絶縁膜３２５により第３部分３２０ａ及び第２部分３１５ｂとそれぞれ絶縁されうる。
【００２５】
図５に示すように、本発明の変形された実施形態において、第１部分３１５ａの一つの側壁３１７の上端が素子分離膜３１０から露出され、他の側壁３１９は露出されないことがある。逆に、側壁３１９の上端のみが素子分離膜３１０から露出され、側壁３１７は露出されないこともある。すなわち、第１部分３１５ａは、側壁３１９が露出されないエッジ及び中間部分Ａと側壁３１７が露出されたエッジ部分Ｂとを含みうる。同様に、第３部分３２０ａの一つの側壁のみが素子分離膜３１０により露出されうる。
【００２６】
図３及び図６に示すように、ソースＳ及びドレインＤは、半導体基板３０５の第１及び第２部分３１５ａ，３１５ｂの表面から所定深さまで形成されうる。ソースＳ及びドレインＤは、隣接した他の部分３１５ａ，３１５ｂとダイオード接合を形成できる。例えば、ソースＳ及びドレインＤは、不純物がドーピングされて形成されうる。
【００２７】
図３ないし図６に示すように、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５は、ポリシリコン、金属、金属シリサイドまたはそれらの二つ以上が積層された複合膜で形成されうる。素子分離膜３１０は、絶縁膜、例えばシリコン酸化膜、シリコン窒化膜またはそれらの複合膜で形成されうる。ゲート絶縁膜３２５は、誘電率及び漏れ電流特性を考慮して選択でき、例えばシリコン酸化膜、シリコン窒化膜、高誘電率の誘電膜またはそれらの複合膜で形成されうる。
【００２８】
図４及び図１２を参照して、第１伝送ゲート電極３３０を含む第１伝送トランジスタ（図２のＰＳ１）のハンプ特性をさらに詳細に説明する。第１部分３１５ａの中間部分Ａとエッジ部分Ｂとは、異なるしきい電圧レベルを有しうる。なぜなら、中間部分Ａでは、第１伝送ゲート電極３３０に印加された電圧による電界がほとんど半導体基板３０５の垂直にのみ形成されるが、エッジ部分Ｂでは、電界が垂直だけでなく、側方向にも形成されるためである。すなわち、エッジ部分Ｂでは電界が集中して、電界密度が高くなりうる。これにより、エッジ部分Ｂのしきい電圧が中間部分Ａより低い。
中間部分Ａにチャンネルが形成される場合、第１曲線ａに沿うグラフが得られ、エッジ部分Ｂにチャンネルが形成される場合には、第２曲線ｂに沿うグラフが得られる。一方、ソースＳ及びドレインＤを基準として見れば、中間部分Ａとエッジ部分Ｂとは、互いに並列に連結された構造であるため、ドレイン電流ＩＤは、二つの曲線ａ，ｂを合わせた第３曲線ｃに沿って変わる。ただし、この場合、中間部分Ａの面積がエッジ部分Ｂの面積よりはるかに広いため、第１曲線ａの飽和電流は、第２曲線ｂの飽和電流の約１０５倍ほど大きい。かかるハンプ特性は、第２伝送ゲート電極３３５を含む第２伝送トランジスタＰＳ２にも同様に適用されうる。
【００２９】
図７は、ＳＲＡＭ ２００の他の構造４００を示す平面図であり、図９は、構造４００のＩＸ−ＩＸ´線の断面図であり、図１０は、構造４００のＸ−Ｘ´線の断面図である。他の構造４００は、図３ないし図６で説明された一つの構造３００を参照できる。
【００３０】
図７、図９及び図１０に示すように、一対の活性領域４１５，４２０が素子分離膜４１０により限定される。第１活性領域４１５は、第１部分４１５ａ及び第２部分４１５ｂを含み、第２活性領域４２０は、第３部分４２０ａ及び第４部分４２０ｂを含みうる。第１伝送ゲート電極４３０は、第１部分４１５ａ上を横切って素子分離膜４１０上に拡張し、第２伝送ゲート電極４３５は、第３部分４２０ａ上を横切って素子分離膜４１０上に拡張しうる。第１駆動ゲート電極４４０は、第２部分４１５ｂ上を横切って素子分離膜４１０上に拡張し、第２駆動ゲート電極４４５は、第４部分４２０ｂ上を横切って素子分離膜４１０上に拡張しうる。伝送ゲート電極４３０，４３５及び駆動ゲート電極４４０，４４５は、ゲート絶縁膜４２５によりその下部にある活性領域４１５，４２０と絶縁されうる。
第１伝送ゲート電極４３０は、第１部分４１５ａの中間部分上で第１ゲート長Ｌ１を有する第１中央部分４３０ａと、第１部分４１５ａの両側エッジ部分上で第２ゲート長Ｌ２を有する第１エッジ部分４３０ｂとを含みうる。同様に、第２伝送ゲート電極４３５は、第３部分４２０ａの中間部分上で第３ゲート長Ｌ３を有する第２中央部分４３５ａと、第３部分４２０ａの両側エッジ部分上で第４ゲート長Ｌ４を有する第２エッジ部分４３５ｂとを含みうる。例えば、第１ゲート長Ｌ１は、第２ゲート長Ｌ２より長く、第３ゲート長Ｌ３は、第４ゲート長Ｌ４より長い。
【００３１】
図２及び図７に示すように、第１伝送ゲート電極４３０及びその両側のソースＳ、ドレインＤは、第１伝送トランジスタＰＳ１を構成し、同様に、第２伝送ゲート電極４３５及びその両側のソースＳ、ドレインＤは、第２伝送トランジスタＰＳ２を構成できる。第１駆動ゲート電極４４０及びその両側のソースＳ、ドレインＤは、第１駆動トランジスタＰＤ１を構成し、同様に、第２駆動ゲート電極４４５及びその両側のソースＳ、ドレインＤは、第２駆動トランジスタＰＤ２を構成できる。ゲート２０３，２１３，２２３，２３３は、伝送ゲート電極４３０，４３５及び駆動ゲート電極４４０，４４５をそれぞれのターミナルとして利用できる。
【００３２】
図８に示すように、変形された構造４００´において、第１伝送ゲート電極４３０´は、第１部分４１５ａの一側エッジ上にのみ形成され、第２ゲート長Ｌ２を有する第１エッジ部分４３０ｂと、第１部分４１５ａの中間部分及び他側エッジ部分上に形成された第１ゲート長Ｌ１を有する変形された第１中央部分４３０ａ´とを含みうる。同様に、第２伝送ゲート電極４３５´は、第２エッジ部分４３５ｂ及び変形された中央部分４３５ａ´を含みうる。
また、図７に示すように、第１エッジ部分４３０ｂを含む第１伝送トランジスタＰＳ１部分は、第１中央部分４３０ａを含む第１伝送トランジスタＰＳ１部分より低いしきい電圧を有しうる。なぜなら、サブマイクロントランジスタでゲート長が短くなるほど、短チャンネル効果によりしきい電圧が低くなるためである。
したがって、第１伝送トランジスタＰＳ１は、少なくとも二つのレベルのしきい電圧を有し、これにより、図１２に示したように、ゲート電圧ＶＧによるドレイン電流ＩＤは、ハンプ特性を有する。同様に、第２伝送ゲート電極４３５を含む第２伝送トランジスタＰＳ２も、少なくとも二つのレベルのしきい電圧を有する。
【００３３】
動作方法
以下では、図２を参照してＳＲＡＭ ２００の動作方法を説明する。例えば、伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２がいずれもＮＭＯＳＦＥＴである場合を例として説明する。
図２に示すように、スタンドバイ状態で、ワードラインＷＬには、第１電圧が印加されており、ビットラインＢＬ１，ＢＬ２には、第２電圧が印加されている。この場合、二つの伝送トランジスタＰＳ１，ＰＳ２はオフ状態であり、したがって、伝送トランジスタＰＳ１，ＰＳ２のオフ電流がノードＮ１，Ｎ２の電位を維持させうる。例えば、第１ノードＮ１のハイ状態を維持するためには、第１伝送トランジスタＰＳ１を通じて第１ノードＮ１に流入する第１オフ電流が、第１駆動トランジスタＰＤ１を通じて第３ノードＮ３に流出する第２オフ電流より高くなければならない。
【００３４】
第１電圧は、第１伝送トランジスタＰＳ１の二つのしきい電圧レベル、例えば第１レベルと第２レベルとの間にあり、第２伝送トランジスタＰＳ２の二つのしきい電圧レベル、例えば第３レベルと第４レベルとの間にある電圧でありうる。例えば、第１電圧は、第１伝送トランジスタＰＳ１の二つのしきい電圧レベルのうち低い方、例えば第２レベル、または第２伝送トランジスタＰＳ２の二つのしきい電圧レベルのうち低い方、例えば第４レベルと同じでありうる。他の例として、第１電圧は、第２レベル及び第４レベルのうち高い方と同じであることもある。
これにより、スタンドバイ状態でハンプ特性を有する伝送トランジスタＰＳ１，ＰＳ２は、その一部分がターンオンされ、その結果、図１２の第３曲線ｃに示したような高い漏れ電流を有しうる。例えば、図４の中間部分Ａにはチャンネルが形成されず、エッジ部分Ｂにはチャンネルが形成された場合がこれに該当する。すなわち、駆動トランジスタＰＤ１，ＰＤ２は、図１１及び図１２に示した第１曲線ａに従い、伝送トランジスタＰＳ１，ＰＳ２は、第３曲線ｃに従う。したがって、オフ状態で、第３曲線ｃは、第１曲線ａより高い漏れ電流値を有しうる。したがって、ノードＮ１，Ｎ２の状態維持が安定的であり、これにより、ＳＲＡＭ ２００のスタンドバイ安定性が向上する。
【００３５】
ＳＲＡＭ ２００の読み取り動作中には、ワードラインＷＬに伝送トランジスタＰＳ１，ＰＳ２の二つのしきい電圧レベルより高い読み取り電圧を印加する。これにより、伝送トランジスタＰＳ１，ＰＳ２がターンオンされてノードＮ１，Ｎ２の状態が読み取られうる。例えば、図４の中間部分Ａ及びエッジ部分Ｂにいずれもチャンネルが形成されうる。
前述した動作以外の動作方法は、当業者に知られた方法を利用できる。
【００３６】
製造方法
図１３ないし図１９を参照して、本発明の一実施形態による無負荷ＳＲＡＭの製造方法を説明する。前記製造方法によるＳＲＡＭは、例えば図３ないし図６で説明された構造３００と同じであり、これにより、図３ないし図６の説明を参照できる。同じ参照符号は同じ構成要素を表す。
【００３７】
図１３及び図１４に示すように、第１及び第２活性領域３１５，３２０を限定する素子分離膜３１０ｂを半導体基板３０５に形成する。例えば、半導体基板３０５は、シリコンウェーハ、シリコンゲルマニウムウェーハでありうる。第１活性領域３１５は、第１部分３１５ａ及び第２部分３１５ｂを含み、第２活性領域３２０は、第３部分３２０ａ及び第４部分３２０ｂを含みうる。
例えば、素子分離膜３１０は、通常のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）形成方法によって形成できる。さらに具体的に説明すれば、半導体基板３０５にトレンチ（図示せず）を形成し、そのトレンチに絶縁膜を埋め込んで素子分離膜３１０を形成できる。素子分離膜３１０ｂは、例えば酸化膜、窒化膜またはそれらの複合膜からなる絶縁膜でありうる。
【００３８】
図１５及び図１６に示すように、第２部分３１５ｂ及び第４部分３２０ｂ上にフォトレジストパターン３６０を形成する。第１部分３１５ａ、第３部分３２０ａ及びその側壁を取り囲む素子分離膜３１０ｂの部分は、フォトレジストパターン３６０から露出される。フォトレジストパターン３６０は、通常のフォトリソグラフィ法によって形成できる。
【００３９】
図１７に示すように、フォトレジストパターン（図１６の３６０）をエッチング保護膜として、素子分離膜３１０ｂを選択的に所定厚さほどエッチングする。これにより、第１部分３１５ａの側壁３１７，３１９の上端がエッチングされた素子分離膜３１０ａから露出される。図面には両側壁３１７，３１９の上端が露出されるが、側壁３１７，３１９のうち一つの上端のみが露出されることもある（図５を参照）。
選択的なエッチングステップでエッチング時間を調節することによって、エッチングされた素子分離膜３１０ａの高さを調節でき、これにより、側壁３１７，３１９の上端の露出高さを調節できる。側壁３１７，３１９の上端の露出高さは、第１伝送トランジスタ（図２のＰＳ１）のオフ電流の大きさを制御する役割を行える。したがって、本発明の製造方法によれば、オフ電流を所望の大きさに調節できる。図示していないが、前記露出ステップで、第３部分３２０ａの側壁の上端がエッチングされた素子分離膜３１０ａから同時に露出されうる。
選択的なエッチングステップは、第１部分３１５ａを含む活性領域（図１３の３１５，３２０）に比べて素子分離膜３１０ｂを選択的にエッチングできるウェットエッチング法またはドライエッチング法を利用できる。例えば、素子分離膜３１０ｂが酸化膜で形成された場合、ＨＦまたはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用したウェットエッチングで素子分離膜３１０ｂをエッチングできる。
【００４０】
図１８に示すように、側壁３１７，３１９の上端が露出された第１部分３１５ａ及び第４部分３２０ｂを含む活性領域（図１３の３１５，３２０）上にゲート絶縁膜３２５を形成する。例えば、ゲート絶縁膜３２５は、活性領域３１５，３２０を熱酸化して形成できる。他の例として、ゲート絶縁膜３２５は、活性領域３１５，３２５及び素子分離膜３１０ａ，３１０ｂ上に通常的な物質蒸着法を利用して絶縁膜を蒸着して形成することもできる。
次いで、ゲート絶縁膜３２５上にゲート電極層３７０を形成する。ゲート電極層３７０は、通常の物質膜蒸着法を利用して形成できる。例えば、ゲート電極層３７０は、ポリシリコン、金属、金属シリサイドまたはそれらの複合膜で形成できる。
【００４１】
図３及び図１９に示すように、ゲート電極層３７０をパターニングして、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５を形成する。パターニングステップは、通常のフォトリソグラフィ及びエッチングステップを利用して行える。例えば、フォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをエッチング保護膜としてゲート電極層３４５をエッチングできる。
【００４２】
図３に示すように、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５それぞれの両側にソースＳ及びドレインＤを形成できる。ソースＳ及びドレインＤは、通常的に知られた不純物注入及び熱処理ステップを通じて形成できる。
【００４３】
以後、当業者に知られた方法によって、多層の配線金属を形成できる。例えば、かかる配線金属により駆動ゲート電極３４０，３４５がノード（図２のＮ１，Ｎ２）、例えばドレインＤにフリップフロップ構造で連結されうる。また、ワードライン（図２のＷＬ）及びビットライン（図２のＢＬ１，ＢＬ２）も配線金属を利用して形成されうる。
【００４４】
本発明では、従来の６−トランジスタ構造とは異なり、四つのトランジスタ（図２のＰＳ１，ＰＳ２，ＰＤ１，ＰＤ２）のみを利用するため、配線金属構造、例えば配線金属層の数が従来より減少しうる。かかる配線金属層の数の減少は、ＳＲＡＭ ２００の製造コスト及び製造時間を非常に減少させうる。その結果、収率の向上も期待できる。
【００４５】
前述した製造方法を利用すれば、図７ないし図１０で説明したＳＲＡＭ構造４００も当業者が容易に形成できるということは自明である。例えば、前述した製造方法で素子分離膜（図１６の３１０ｂ）をエッチングするステップをなくし、伝送ゲート電極（図７の４３０，４３５）を二重ゲート長構造で形成する方法を追加できる。
例えば、図１８に示したように、ゲート電極層３７０を形成し、ゲート電極層３７０の第１及び第２エッジ部分（図７の４３０ｂ）が形成される部分に不純物イオンを注入する。次いで、不純物イオンが注入されたゲート電極層３７０を図１９に示したようにパターニングできる。不純物イオンが注入された部分は、そうでない部分に比べてエッチング速度が速くなりうる。また、不純物イオンが注入された部分は、酸化速度が速くなりうる。したがって、パターニングされた結果物を再結晶酸化すれば、不純物イオンが注入された部分のゲート長が縮小して、図７に示したような二重ゲート長構造を有するＳＲＡＭ構造４００を形成できる。
他の例として、図１８に示したように、ゲート電極層３７０を形成し、図７に示したようなパターンマスクを利用して、図１９に示したようなパターニングを行って、図７に示したようなＳＲＡＭ構造４００を形成することもできる。
【００４６】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００４７】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】６−トランジスタ構造の通常的なＣＭＯＳ ＳＲＡＭを示す回路図である。
【図２】本発明の一実施形態による無負荷ＳＲＡＭを示す回路図である。
【図３】図２のＳＲＡＭの一つの構造を示す平面図である。
【図４】図３の構造のＩＶ−ＩＶ´線の断面図である。
【図５】図４の構造の変形された例を示す断面図である。
【図６】図３の構造のＶＩ−ＶＩ´線の断面図である。
【図７】図３のＳＲＡＭの他の構造を示す平面図である。
【図８】図７の構造の変形された例を示す平面図である。
【図９】図７の構造のＩＸ−ＩＸ´線の断面図である。
【図１０】図７の構造のＸ−Ｘ´線の断面図である。
【図１１】図２のＳＲＡＭの駆動トランジスタのゲート電圧によるドレイン電流特性を示すグラフである。
【図１２】図２のＳＲＡＭの伝送トランジスタのゲート電圧によるドレイン電流特性を示すグラフである。
【図１３】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す平面図である。
【図１４】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１５】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す平面図である。
【図１６】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１７】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１８】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１９】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【符号の説明】
【００４９】
２００ 無負荷ＳＲＡＭ
２０３ 第１ゲート
２０６ 第１ソース
２０９ 第１ドレイン
２１３ 第２ゲート
２１６ 第２ソース
２１９ 第２ドレイン
２２３ 第３ゲート
２２６ 第３ソース
２２９ 第３ドレイン
２３３ 第４ゲート
２３６ 第４ソース
２３９ 第４ドレイン
ＰＳ１，ＰＳ２ 伝送トランジスタ
ＰＤ１，ＰＤ２ 駆動トランジスタ
ＢＬ１，ＢＬ２ ビットライン
ＷＬ ワードライン
Ｖｓ 接地部
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特にフリップフロップ構造を有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、その動作方法及びその製造方法に関する。
【背景技術】
【０００２】
電源がオンになっている間にデータを保存できる揮発性メモリには、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）とがある。そのうち、ＳＲＡＭは、ＤＲＡＭに比べて消費電力が低く、動作速度が速いという長所のため、キャッシュメモリなどとして利用されている。しかし、ＳＲＡＭは、ＤＲＡＭに比べて単位セルが占める面積が広くてその集積度が低いという短所がある。例えば、ＳＲＡＭは、図１に示したように、６個のトランジスタＰＳ１，ＰＳ２，ＬＤ１，ＬＤ２，ＰＤ１，ＰＤ２で構成されるのが一般的である。
図１に示すように、負荷トランジスタＬＤ１，ＬＤ２と駆動トランジスタＰＤ１，ＰＤ２とは、それぞれ直列に連結される。左側の負荷トランジスタＬＤ１及び駆動トランジスタＰＤ１は、右側の負荷トランジスタＬＤ２及び駆動トランジスタＰＤ２とフリップフロップ方式またはラッチ方式で連結される。負荷トランジスタＬＤ１，ＬＤ２のソースは、電源Ｖｃｃに連結され、駆動トランジスタＰＤ１，ＰＤ２のソースは、接地部Ｖｓに連結されうる。二つの伝送トランジスタＰＳ１，ＰＳ２のソースがビットラインＢＬ１，ＢＬ２に連結され、ゲートはワードラインＷＬに連結される。負荷トランジスタＬＤ１，ＬＤ２は、負荷抵抗に代替されることもある。
【０００３】
最近、かかる６−トランジスタ構造から負荷トランジスタＬＤ１，ＬＤ２または負荷抵抗をなくした４−トランジスタ構造のＳＲＡＭが研究されている。例えば、特許文献１には、無負荷ＳＲＡＭが開示されている。しかし、特許文献１による無負荷ＳＲＡＭは、ＣＭＯＳ構造を利用している。
さらに具体的に説明すれば、伝送トランジスタは、ＰＭＯＳＦＥＴで形成し、駆動トランジスタは、ＮＭＯＳＦＥＴで形成した。これにより、かかる無負荷ＣＭＯＳ ＳＲＡＭは、伝送トランジスタと駆動トランジスタとを分離するための素子分離膜を必要とし、その結果、その集積度に制約を受けている。しかも、かかる無負荷ＣＭＯＳ ＳＲＡＭは、ウェルダイオード構造によるラッチアップ問題を有している。したがって、ラッチアップ現象を防止するための追加の回路が必要でありうる。
無負荷ＳＲＡＭは、伝送トランジスタのオフ電流を利用してノードの電圧状態を維持できる。しかし、駆動トランジスタもオフ電流を有しているため、ノードの電圧は不安定になりうる。したがって、無負荷ＳＲＡＭでスタンドバイ安定性を向上させるためには、伝送トランジスタのオフ電流を駆動トランジスタのオフ電流より高くしなければならない。ただし、トランジスタのオフ電流の過度な増加は、素子の速度及びスイッチング特性などに悪影響を及ぼすので、適切な値に制御する必要がある。
【特許文献１】米国特許第６，５５２，９２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、前述した問題点を克服するためのものであって、集積度及びラッチアップ耐性を向上させ、スタンドバイ安定性を向上させるＳＲＡＭを提供するところにある。
本発明が解決しようとする他の課題は、前記ＳＲＡＭのスタンドバイ安定性を向上させる動作方法を提供するところにある。
本発明が解決しようとするさらに他の課題は、前記ＳＲＡＭの製造方法を提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を解決するための本発明の一態様によれば、ワードライン、一対の第１及び第２ビットライン、及び四つのトランジスタを備える無負荷ＳＲＡＭが提供される。第１トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第１ビットラインに連結され、前記ドレインは、第１ノードに連結される。第２トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第２ビットラインに連結され、前記ドレインは、第２ノードに連結される。前記第１及び第２トランジスタは、少なくとも二つのレベルのしきい電圧をそれぞれ有する。第３トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記第２ノードに連結され、前記ソースは、第３ノードに連結され、前記ドレインは、前記第１ノードに連結される。第４トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記第１ノードに連結され、前記ソースは、前記第３ノードに連結され、前記ドレインは、前記第２ノードに連結される。
【０００６】
前記課題を解決するための本発明の他の態様によれば、ワードライン、一対の第１及び第２ビットライン、第１及び第２駆動トランジスタ、第１及び第２伝送トランジスタを備える無負荷ＳＲＡＭが提供される。前記第１及び第２駆動トランジスタは、ゲート、ソース及びドレインをそれぞれ含み、それぞれの前記ゲート及びドレインは、互いにフリップフロップ方式で連結され、それぞれの前記ソースは、第３ノードに連結される。前記第１伝送トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第１ビットラインに連結され、前記ドレインは、前記第１駆動トランジスタのドレインに連結される。前記第２伝送トランジスタは、ゲート、ソース及びドレインを含み、前記ゲートは、前記ワードラインに連結され、前記ソースは、前記第２ビットラインに連結され、前記ドレインは、前記第２駆動トランジスタのドレインに連結される。前記第１及び第２伝送トランジスタは、少なくとも二つのレベルのしきい電圧を有する。
【０００７】
前記課題を解決するための本発明のさらに他の態様によれば、素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、少なくとも一側壁の上端が前記素子分離膜から露出された第１部分、及び前記素子分離膜により側壁が露出されていない第２部分をそれぞれ含む半導体基板と、前記第１活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１伝送ゲート電極と、前記第２活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第２伝送ゲート電極と、前記第１活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１駆動ゲート電極と、前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備える無負荷ＳＲＡＭが提供される。
【０００８】
前記課題を解決するための本発明のさらに他の態様によれば、素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、第１及び第２部分をそれぞれ含む半導体基板と、前記第１活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁され、前記第１活性領域の第１部分の中間部分で第１ゲート長を有し、前記第１活性領域の第１部分の少なくとも一側のエッジ部分で第２ゲート長を有する第１伝送ゲート電極と、前記第２活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁され、前記第２活性領域の第１部分の中間部分で第３ゲート長を有し、前記第２活性領域の第１部分の少なくとも一側のエッジ部分で第４ゲート長を有する第２伝送ゲート電極と、前記第１活性領域の第２部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第１駆動ゲート電極と、前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備えるＳＲＡＭが提供される。
【０００９】
前記他の課題を解決するための本発明の一態様によれば、前記本発明の一態様による無負荷ＳＲＡＭを利用した動作方法が提供される。前記ＳＲＡＭのスタンドバイ状態で、前記ワードラインに前記第１伝送トランジスタの二つのしきい電圧レベルの間にあり、前記第２伝送トランジスタの二つのしきい電圧レベルの間にあるスタンドバイ電圧を印加する。前記ＳＲＡＭの読み取り動作中に、前記ワードラインに前記第１伝送トランジスタの二つのしきい電圧レベルより高く、前記第２伝送トランジスタの二つのしきい電圧レベルより高い読み取り電圧を印加する。
【００１０】
前記さらに他の課題を解決するための本発明の一態様によれば、次のような無負荷ＳＲＡＭの製造方法が提供される。それぞれ第１部分及び第２部分を含む第１及び第２活性領域を限定する素子分離膜を半導体基板に形成する。前記第１及び第２活性領域の第１部分の少なくとも一側壁の上端を前記素子分離膜から露出させる。少なくとも一側壁が露出された前記第１及び第２活性領域上にゲート絶縁層を形成する。前記ゲート絶縁膜上にゲート電極層を形成する。前記ゲート電極層をパターニングして、前記第１及び第２活性領域の第１部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２伝送ゲート電極と、前記第１及び第２活性領域の第２部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２駆動ゲート電極とを形成する。
【発明の効果】
【００１１】
本発明による無負荷ＳＲＡＭは、負荷抵抗または負荷トランジスタを備えない。したがって、無負荷ＳＲＡＭは、従来の６−トランジスタ構造のＣＭＯＳ ＳＲＡＭに比べて占める面積が大幅縮小しうる。さらに、無負荷ＳＲＡＭの四つのトランジスタがいずれも同種のＭＯＳＦＥＴで形成された場合、異種のＭＯＳＦＥＴの間を分離するための素子分離膜の領域が縮小しうる。したがって、無負荷ＳＲＡＭは、従来のＣＭＯＳ ＳＲＡＭに比べてその集積度を大きく向上させる。
無負荷ＳＲＡＭは、四つのトランジスタがいずれも同種のＭＯＳＦＥＴで形成された場合、ラッチアップ問題の発生を減少させうる。
本発明による無負荷ＳＲＡＭ構造によれば、伝送トランジスタをハンプ特性を有するように形成できる。この場合、素子分離膜のエッチング厚さを調節することによって、オフ電流を簡便に制御できる。したがって、伝送トランジスタのオフ電流を制御して、ＳＲＡＭのスタンドバイ安定性を向上させる。
無負荷ＳＲＡＭの構造は、配線金属層の数を減少させうる。これにより、製造コストが低く、製造時間を短縮させ、それに伴って収率も向上する。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態に具現され、ただし、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されている。
【００１３】
回路及び構造
図２は、本発明の一実施形態による無負荷ＳＲＡＭ ２００を示す回路図である。図２に示すように、ＳＲＡＭ ２００は、ワードラインＷＬ、一対のビットラインＢＬ１，ＢＬ２及び４個のトランジスタ、例えば一対の伝送トランジスタＰＳ１，ＰＳ２及び一対の駆動トランジスタＰＤ１，ＰＤ２を備える。ＳＲＡＭ ２００は、それ自体に単位セルを意味し、さらに、本発明によるＳＲＡＭは、アレイで配置された単位セルそれ自体のＳＲＡＭ ２００を備えうる。以下では、ＳＲＡＭ ２００が単位セルを表した場合を例として説明する。
【００１４】
伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２は、同種のチャンネルを利用するＭＯＳＦＥＴで形成されうる。例えば、ＭＯＳＦＥＴは、その導電型によってＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴでありうる。望ましくは、伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２は、ＮＭＯＳＦＥＴで形成されうる。これにより、ソース２０６，２１６，２２６，２３６及びドレイン２０９，２１９，２２９，２３９も、いずれも同種の導電型の不純物で形成されうる。その結果、ウェル部分も一つの導電型の不純物で形成することが可能であるので、駆動トランジスタＰＤ１，ＰＤ２及び伝送トランジスタＰＳ１，ＰＳ２においてラッチアップ問題が発生するおそれが低下する。
しかし、伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２は、異種のＭＯＳＦＥＴで構成されることもある。例えば、伝送トランジスタＰＳ１，ＰＳ２は、ＰＭＯＳＦＥＴで構成し、駆動トランジスタＰＤ１，ＰＤ２は、ＮＭＯＳＦＥＴで構成することもできる。
【００１５】
ＳＲＡＭ ２００は、負荷抵抗または負荷トランジスタを備えない。したがって、ＳＲＡＭ ２００は、図１の６−トランジスタ構造のＣＭＯＳ ＳＲＡＭ １００に比べて占める面積が大幅縮小し、これにより、ＳＲＡＭ ２００の集積度が従来に比べて向上する。さらに、ＳＲＡＭ ２００のトランジスタＰＳ１，ＰＳ２，ＰＤ１，ＰＤ２がいずれも同種のＭＯＳＦＥＴで形成された場合、異種のＭＯＳＦＥＴの間を分離するための素子分離膜領域の面積が縮小して、従来のＣＭＯＳ ＳＲＡＭ １００に比べてＳＲＡＭ ２００の集積度がさらに向上する。
例えば、ゲート長を基準単位として、ＣＭＯＳ ＳＲＡＭ １００は、約８５ないし９０Ｆ２、例えば９ＦＸ１０Ｆまたは７ＦＸ１２Ｆの面積を占める。しかし、ＳＲＡＭ ２００は、同種のＭＯＳＦＥＴで構成された場合、約４５ないし５５Ｆ２、例えば７ＦＸ７Ｆの面積を占める。したがって、ＳＲＡＭ ２００は、従来のＣＭＯＳＳＲＡＭ １００に比べて約４０％以上の高い集積度を有しうる。
【００１６】
ワードラインＷＬ及びビットラインＢＬ１，ＢＬ２には、パワー、例えば電圧が通常印加されうる。第１伝送トランジスタＰＳ１は、第１ゲート２０３、第１ソース２０６及び第１ドレイン２０９を含む。第１ゲート２０３は、ワードラインＷＬに連結され、第１ソース２０６は、第１ビットラインＢＬ１に連結され、第１ドレイン２０９は、第１ノードＮ１に連結されうる。同様に、第２伝送トランジスタＰＳ２は、第２ゲート２１３、第２ソース２１６及び第２ドレイン２１９を含む。第２ゲート２１３は、ワードラインＷＬに連結され、第２ソース２１６は、第２ビットラインＢＬ２に連結され、第２ドレイン２１９は、第２ノードＮ２に連結されうる。
【００１７】
第１駆動トランジスタＰＤ１は、第３ゲート２２３、第３ソース２２６及び第３ドレイン２２９を含む。第３ゲート２２３は、第２ノードＮ２に連結され、第３ソース２２６は、第３ノードＮ３に連結され、第３ドレイン２２９は、第１ノードＮ１に連結されうる。同様に、第２駆動トランジスタＰＤ２は、第４ゲート２３３、第４ソース２３６及び第４ドレイン２３９を含む。第４ゲート２３３は、第１ノードＮ１に連結され、第４ソース２３６は、第３ノードＮ３に連結され、第４ドレイン２３９は、第２ノードＮ２に連結されうる。例えば、第３ノードＮ３は、接地部Ｖｓに連結されうる。
【００１８】
第１及び第２駆動トランジスタＰＤ１，ＰＤ２は、フリップフロップまたはラッチ構造を形成するように連結される。さらに具体的に説明すれば、第３ドレイン２２９は、第１ノードＮ１を通じて第４ゲート２３３を制御し、第４ドレイン２３９は、第２ノードＮ２を通じて第３ゲート２２３を制御する。第１及び第２駆動トランジスタＰＤ１，ＰＤ２がＮＭＯＳＦＥＴである場合を例として挙げれば、第１ノードＮ１がハイ状態となれば、第４ゲート２３３がターンオンされ、その結果、第２ノードＮ２は、接地部Ｖｓと連結されてロー状態となる。ロー状態の第２ノードＮ２は、第３ゲート２２３をターンオフさせ、したがって第１ノードＮ１のハイ状態が維持されうる。
逆に、第２ノードＮ２がハイ状態である場合は、同じ原理により第１ノードＮ１がローに維持されうる。すなわち、第１ノードＮ１と第２ノードＮ２とは、常に反対状態を維持できる。したがって、いずれか一つのノード、例えば第１ノードＮ１を制御すれば、他のノード、例えば第２ノードＮ２は、自ずから第１ノードＮ１の反対状態を維持できる。第１及び第２駆動トランジスタＰＤ１，ＰＤ２がＰＭＯＳＦＥＴである場合にも、同じ原理が適用されうる。
【００１９】
図１１を参照して、駆動トランジスタＰＤ１，ＰＤ２のゲート電圧ＶＧによるドレイン電流ＩＤ特性を説明する。曲線ａによれば、ゲート電圧ＶＧがしきい電圧、例えば０．６Ｖ付近以上となれば、ドレイン電流ＩＤは、急激に増加する。この場合、しきい電圧以上で駆動トランジスタＰＤ１，ＰＤ２がターンオンされるといえる。一方、しきい電圧以下では、低いオフ電流値のみを表す。しきい電圧は、当業者に知られた任意の測定方法により計算されうる。
【００２０】
一方、図１２に示すように、伝送トランジスタＰＳ１，ＰＳ２は、少なくとも二つのレベル以上のしきい電圧を有する。すなわち、伝送トランジスタＰＳ１，ＰＳ２は、異なる二つ以上のしきい電圧でターンオンされうる。例えば、伝送トランジスタＰＳ１，ＰＳ２のドレイン電流ＩＤは、ゲート電圧ＶＧが増加するにつれて、第１曲線ａ及び第２曲線ｂが加えられた第３曲線ｃに沿って変わりうる。したがって、ドレイン電流ＩＤは、第１レベルのしきい電圧、例えば０．１Ｖ付近で第２曲線ｂに沿って主に増加していて、第２レベルのしきい電圧、例えば０．６Ｖ付近で第１曲線ａに沿って急激に増加しうる。この場合、第１及び第２曲線ａ，ｂによる飽和電流の量を比較すれば、第３曲線ｃの実質的な飽和電流は、第２曲線ｂにより決定されうる。
かかる曲線ｃの形状は、ハンプまたはキンク特性と呼ばれる。ハンプ特性は、トランジスタのゲート幅方向に沿ってしきい電圧が異なる部分が共存する場合に発生しうる。すなわち、伝送トランジスタＰＳ１，ＰＳ２それぞれの一部分は、第１曲線ａと同じ特性を表し、他の部分は、第２曲線ｂと同じ特性を表しうる。ハンプ特性は、一般的に実質的な飽和電流を決定する第２レベルのしきい電圧以下で漏れ電流を増加させると知られている。すなわち、かかる漏れ電流は、オフ電流成分となりうる。
【００２１】
以下では、ＳＲＡＭ ２００の構造をさらに詳細に説明する。図３は、ＳＲＡＭ ２００の一つの構造３００を示す平面図であり、図４は、構造３００のＩＶ−ＩＶ´線の断面図であり、図６は、構造３００のＶＩ−ＶＩ´線の断面図である。
【００２２】
図３に示すように、一対の活性領域３１５，３２０が素子分離膜３１０により限定される。第１活性領域３１５は、第１部分３１５ａ及び第２部分３１５ｂを含み、第２活性領域３２０は、第３部分３２０ａ及び第４部分３２０ｂを含みうる。第１伝送ゲート電極３３０は、第１部分３１５ａ上を横切って素子分離膜３１０上に拡張し、第２伝送ゲート電極３３５は、第３部分３２０ａ上を横切って素子分離膜３１０上に拡張しうる。第１駆動ゲート電極３４０は、第２部分３１５ｂ上を横切って素子分離膜３１０上に拡張し、第２駆動ゲート電極３４５は、第４部分３２０ｂ上を横切って素子分離膜３１０上に拡張できる。
第１伝送ゲート電極３３０及び第１駆動ゲート電極３４０の両側の第１活性領域３１５には、ソースＳ及びドレインＤが形成されうる。例えば、ソースＳは、第１部分３１５ａ及び第２部分３１５ｂにそれぞれ形成され、ドレインＤは、第１部分３１５ａ及び第２部分３１５ｂに共通に形成され、互いに連結されうる。同様に、第２伝送ゲート電極３３５及び第２駆動ゲート電極３４５の両側の第２活性領域３２０には、ソースＳ及びドレインＤが形成されうる。ただし、ソースＳ及びドレインＤは、その機能により区分されるだけであり、その名称により区分されない。したがって、ソースＳ及びドレインＤを逆に呼ぶことも可能である。
【００２３】
図２及び図３に示すように、第１伝送ゲート電極３３０及びその両側のソースＳ、ドレインＤは、第１伝送トランジスタＰＳ１を構成し、同様に、第２伝送ゲート電極３３５及びその両側のソースＳ、ドレインＤは、第２伝送トランジスタＰＳ２を構成できる。第１駆動ゲート電極３４０及びその両側のソースＳ、ドレインＤは、第１駆動トランジスタＰＤ１を構成し、同様に、第２駆動ゲート電極３４５及びその両側のソースＳ、ドレインＤは、第２駆動トランジスタＰＤ２を構成できる。ゲート２０３，２１３，２２３，２３３は、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５をそれぞれのターミナルとして利用できる。
【００２４】
図３及び図４に示すように、素子分離膜３１０は、リセス部分３１０ａ及びノーマル部分３１０ｂを含む。第２及び第４部分３１５ｂ，３２０ｂの側壁は、ノーマル部分３１０ｂにより取り囲まれている。一方、第１部分３１５ａの側壁３１７の上端は、リセス部分３１０ａから露出される。同様に、図示していないが、第３部分３２０ａの側壁（図示せず）の上端もリセス部分３１０ａから露出される。すなわち、第１部分３１５ａは、中間部分Ａと側壁３１７，３１９が露出された一対のエッジ部分Ｂとを含み、第３部分３２０ａも、同一に中間部分Ａと一対のエッジ部分Ｂとを含みうる。
第１伝送ゲート電極３３０は、第１部分３１５ａの側壁３１７，３１９の露出された上端を取り囲み、ゲート絶縁膜３２５により第１部分３１５ａと絶縁されうる。第２駆動ゲート電極３４５は、第４部分３２０ｂ上を横切り、ゲート絶縁膜３２５により第４部分３２０ｂと絶縁されうる。同様に、第２伝送ゲート電極３３５及び第１駆動ゲート電極３４０も、ゲート絶縁膜３２５により第３部分３２０ａ及び第２部分３１５ｂとそれぞれ絶縁されうる。
【００２５】
図５に示すように、本発明の変形された実施形態において、第１部分３１５ａの一つの側壁３１７の上端が素子分離膜３１０から露出され、他の側壁３１９は露出されないことがある。逆に、側壁３１９の上端のみが素子分離膜３１０から露出され、側壁３１７は露出されないこともある。すなわち、第１部分３１５ａは、側壁３１９が露出されないエッジ及び中間部分Ａと側壁３１７が露出されたエッジ部分Ｂとを含みうる。同様に、第３部分３２０ａの一つの側壁のみが素子分離膜３１０により露出されうる。
【００２６】
図３及び図６に示すように、ソースＳ及びドレインＤは、半導体基板３０５の第１及び第２部分３１５ａ，３１５ｂの表面から所定深さまで形成されうる。ソースＳ及びドレインＤは、隣接した他の部分３１５ａ，３１５ｂとダイオード接合を形成できる。例えば、ソースＳ及びドレインＤは、不純物がドーピングされて形成されうる。
【００２７】
図３ないし図６に示すように、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５は、ポリシリコン、金属、金属シリサイドまたはそれらの二つ以上が積層された複合膜で形成されうる。素子分離膜３１０は、絶縁膜、例えばシリコン酸化膜、シリコン窒化膜またはそれらの複合膜で形成されうる。ゲート絶縁膜３２５は、誘電率及び漏れ電流特性を考慮して選択でき、例えばシリコン酸化膜、シリコン窒化膜、高誘電率の誘電膜またはそれらの複合膜で形成されうる。
【００２８】
図４及び図１２を参照して、第１伝送ゲート電極３３０を含む第１伝送トランジスタ（図２のＰＳ１）のハンプ特性をさらに詳細に説明する。第１部分３１５ａの中間部分Ａとエッジ部分Ｂとは、異なるしきい電圧レベルを有しうる。なぜなら、中間部分Ａでは、第１伝送ゲート電極３３０に印加された電圧による電界がほとんど半導体基板３０５の垂直にのみ形成されるが、エッジ部分Ｂでは、電界が垂直だけでなく、側方向にも形成されるためである。すなわち、エッジ部分Ｂでは電界が集中して、電界密度が高くなりうる。これにより、エッジ部分Ｂのしきい電圧が中間部分Ａより低い。
中間部分Ａにチャンネルが形成される場合、第１曲線ａに沿うグラフが得られ、エッジ部分Ｂにチャンネルが形成される場合には、第２曲線ｂに沿うグラフが得られる。一方、ソースＳ及びドレインＤを基準として見れば、中間部分Ａとエッジ部分Ｂとは、互いに並列に連結された構造であるため、ドレイン電流ＩＤは、二つの曲線ａ，ｂを合わせた第３曲線ｃに沿って変わる。ただし、この場合、中間部分Ａの面積がエッジ部分Ｂの面積よりはるかに広いため、第１曲線ａの飽和電流は、第２曲線ｂの飽和電流の約１０５倍ほど大きい。かかるハンプ特性は、第２伝送ゲート電極３３５を含む第２伝送トランジスタＰＳ２にも同様に適用されうる。
【００２９】
図７は、ＳＲＡＭ ２００の他の構造４００を示す平面図であり、図９は、構造４００のＩＸ−ＩＸ´線の断面図であり、図１０は、構造４００のＸ−Ｘ´線の断面図である。他の構造４００は、図３ないし図６で説明された一つの構造３００を参照できる。
【００３０】
図７、図９及び図１０に示すように、一対の活性領域４１５，４２０が素子分離膜４１０により限定される。第１活性領域４１５は、第１部分４１５ａ及び第２部分４１５ｂを含み、第２活性領域４２０は、第３部分４２０ａ及び第４部分４２０ｂを含みうる。第１伝送ゲート電極４３０は、第１部分４１５ａ上を横切って素子分離膜４１０上に拡張し、第２伝送ゲート電極４３５は、第３部分４２０ａ上を横切って素子分離膜４１０上に拡張しうる。第１駆動ゲート電極４４０は、第２部分４１５ｂ上を横切って素子分離膜４１０上に拡張し、第２駆動ゲート電極４４５は、第４部分４２０ｂ上を横切って素子分離膜４１０上に拡張しうる。伝送ゲート電極４３０，４３５及び駆動ゲート電極４４０，４４５は、ゲート絶縁膜４２５によりその下部にある活性領域４１５，４２０と絶縁されうる。
第１伝送ゲート電極４３０は、第１部分４１５ａの中間部分上で第１ゲート長Ｌ１を有する第１中央部分４３０ａと、第１部分４１５ａの両側エッジ部分上で第２ゲート長Ｌ２を有する第１エッジ部分４３０ｂとを含みうる。同様に、第２伝送ゲート電極４３５は、第３部分４２０ａの中間部分上で第３ゲート長Ｌ３を有する第２中央部分４３５ａと、第３部分４２０ａの両側エッジ部分上で第４ゲート長Ｌ４を有する第２エッジ部分４３５ｂとを含みうる。例えば、第１ゲート長Ｌ１は、第２ゲート長Ｌ２より長く、第３ゲート長Ｌ３は、第４ゲート長Ｌ４より長い。
【００３１】
図２及び図７に示すように、第１伝送ゲート電極４３０及びその両側のソースＳ、ドレインＤは、第１伝送トランジスタＰＳ１を構成し、同様に、第２伝送ゲート電極４３５及びその両側のソースＳ、ドレインＤは、第２伝送トランジスタＰＳ２を構成できる。第１駆動ゲート電極４４０及びその両側のソースＳ、ドレインＤは、第１駆動トランジスタＰＤ１を構成し、同様に、第２駆動ゲート電極４４５及びその両側のソースＳ、ドレインＤは、第２駆動トランジスタＰＤ２を構成できる。ゲート２０３，２１３，２２３，２３３は、伝送ゲート電極４３０，４３５及び駆動ゲート電極４４０，４４５をそれぞれのターミナルとして利用できる。
【００３２】
図８に示すように、変形された構造４００´において、第１伝送ゲート電極４３０´は、第１部分４１５ａの一側エッジ上にのみ形成され、第２ゲート長Ｌ２を有する第１エッジ部分４３０ｂと、第１部分４１５ａの中間部分及び他側エッジ部分上に形成された第１ゲート長Ｌ１を有する変形された第１中央部分４３０ａ´とを含みうる。同様に、第２伝送ゲート電極４３５´は、第２エッジ部分４３５ｂ及び変形された中央部分４３５ａ´を含みうる。
また、図７に示すように、第１エッジ部分４３０ｂを含む第１伝送トランジスタＰＳ１部分は、第１中央部分４３０ａを含む第１伝送トランジスタＰＳ１部分より低いしきい電圧を有しうる。なぜなら、サブマイクロントランジスタでゲート長が短くなるほど、短チャンネル効果によりしきい電圧が低くなるためである。
したがって、第１伝送トランジスタＰＳ１は、少なくとも二つのレベルのしきい電圧を有し、これにより、図１２に示したように、ゲート電圧ＶＧによるドレイン電流ＩＤは、ハンプ特性を有する。同様に、第２伝送ゲート電極４３５を含む第２伝送トランジスタＰＳ２も、少なくとも二つのレベルのしきい電圧を有する。
【００３３】
動作方法
以下では、図２を参照してＳＲＡＭ ２００の動作方法を説明する。例えば、伝送トランジスタＰＳ１，ＰＳ２及び駆動トランジスタＰＤ１，ＰＤ２がいずれもＮＭＯＳＦＥＴである場合を例として説明する。
図２に示すように、スタンドバイ状態で、ワードラインＷＬには、第１電圧が印加されており、ビットラインＢＬ１，ＢＬ２には、第２電圧が印加されている。この場合、二つの伝送トランジスタＰＳ１，ＰＳ２はオフ状態であり、したがって、伝送トランジスタＰＳ１，ＰＳ２のオフ電流がノードＮ１，Ｎ２の電位を維持させうる。例えば、第１ノードＮ１のハイ状態を維持するためには、第１伝送トランジスタＰＳ１を通じて第１ノードＮ１に流入する第１オフ電流が、第１駆動トランジスタＰＤ１を通じて第３ノードＮ３に流出する第２オフ電流より高くなければならない。
【００３４】
第１電圧は、第１伝送トランジスタＰＳ１の二つのしきい電圧レベル、例えば第１レベルと第２レベルとの間にあり、第２伝送トランジスタＰＳ２の二つのしきい電圧レベル、例えば第３レベルと第４レベルとの間にある電圧でありうる。例えば、第１電圧は、第１伝送トランジスタＰＳ１の二つのしきい電圧レベルのうち低い方、例えば第２レベル、または第２伝送トランジスタＰＳ２の二つのしきい電圧レベルのうち低い方、例えば第４レベルと同じでありうる。他の例として、第１電圧は、第２レベル及び第４レベルのうち高い方と同じであることもある。
これにより、スタンドバイ状態でハンプ特性を有する伝送トランジスタＰＳ１，ＰＳ２は、その一部分がターンオンされ、その結果、図１２の第３曲線ｃに示したような高い漏れ電流を有しうる。例えば、図４の中間部分Ａにはチャンネルが形成されず、エッジ部分Ｂにはチャンネルが形成された場合がこれに該当する。すなわち、駆動トランジスタＰＤ１，ＰＤ２は、図１１及び図１２に示した第１曲線ａに従い、伝送トランジスタＰＳ１，ＰＳ２は、第３曲線ｃに従う。したがって、オフ状態で、第３曲線ｃは、第１曲線ａより高い漏れ電流値を有しうる。したがって、ノードＮ１，Ｎ２の状態維持が安定的であり、これにより、ＳＲＡＭ ２００のスタンドバイ安定性が向上する。
【００３５】
ＳＲＡＭ ２００の読み取り動作中には、ワードラインＷＬに伝送トランジスタＰＳ１，ＰＳ２の二つのしきい電圧レベルより高い読み取り電圧を印加する。これにより、伝送トランジスタＰＳ１，ＰＳ２がターンオンされてノードＮ１，Ｎ２の状態が読み取られうる。例えば、図４の中間部分Ａ及びエッジ部分Ｂにいずれもチャンネルが形成されうる。
前述した動作以外の動作方法は、当業者に知られた方法を利用できる。
【００３６】
製造方法
図１３ないし図１９を参照して、本発明の一実施形態による無負荷ＳＲＡＭの製造方法を説明する。前記製造方法によるＳＲＡＭは、例えば図３ないし図６で説明された構造３００と同じであり、これにより、図３ないし図６の説明を参照できる。同じ参照符号は同じ構成要素を表す。
【００３７】
図１３及び図１４に示すように、第１及び第２活性領域３１５，３２０を限定する素子分離膜３１０ｂを半導体基板３０５に形成する。例えば、半導体基板３０５は、シリコンウェーハ、シリコンゲルマニウムウェーハでありうる。第１活性領域３１５は、第１部分３１５ａ及び第２部分３１５ｂを含み、第２活性領域３２０は、第３部分３２０ａ及び第４部分３２０ｂを含みうる。
例えば、素子分離膜３１０は、通常のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）形成方法によって形成できる。さらに具体的に説明すれば、半導体基板３０５にトレンチ（図示せず）を形成し、そのトレンチに絶縁膜を埋め込んで素子分離膜３１０を形成できる。素子分離膜３１０ｂは、例えば酸化膜、窒化膜またはそれらの複合膜からなる絶縁膜でありうる。
【００３８】
図１５及び図１６に示すように、第２部分３１５ｂ及び第４部分３２０ｂ上にフォトレジストパターン３６０を形成する。第１部分３１５ａ、第３部分３２０ａ及びその側壁を取り囲む素子分離膜３１０ｂの部分は、フォトレジストパターン３６０から露出される。フォトレジストパターン３６０は、通常のフォトリソグラフィ法によって形成できる。
【００３９】
図１７に示すように、フォトレジストパターン（図１６の３６０）をエッチング保護膜として、素子分離膜３１０ｂを選択的に所定厚さほどエッチングする。これにより、第１部分３１５ａの側壁３１７，３１９の上端がエッチングされた素子分離膜３１０ａから露出される。図面には両側壁３１７，３１９の上端が露出されるが、側壁３１７，３１９のうち一つの上端のみが露出されることもある（図５を参照）。
選択的なエッチングステップでエッチング時間を調節することによって、エッチングされた素子分離膜３１０ａの高さを調節でき、これにより、側壁３１７，３１９の上端の露出高さを調節できる。側壁３１７，３１９の上端の露出高さは、第１伝送トランジスタ（図２のＰＳ１）のオフ電流の大きさを制御する役割を行える。したがって、本発明の製造方法によれば、オフ電流を所望の大きさに調節できる。図示していないが、前記露出ステップで、第３部分３２０ａの側壁の上端がエッチングされた素子分離膜３１０ａから同時に露出されうる。
選択的なエッチングステップは、第１部分３１５ａを含む活性領域（図１３の３１５，３２０）に比べて素子分離膜３１０ｂを選択的にエッチングできるウェットエッチング法またはドライエッチング法を利用できる。例えば、素子分離膜３１０ｂが酸化膜で形成された場合、ＨＦまたはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用したウェットエッチングで素子分離膜３１０ｂをエッチングできる。
【００４０】
図１８に示すように、側壁３１７，３１９の上端が露出された第１部分３１５ａ及び第４部分３２０ｂを含む活性領域（図１３の３１５，３２０）上にゲート絶縁膜３２５を形成する。例えば、ゲート絶縁膜３２５は、活性領域３１５，３２０を熱酸化して形成できる。他の例として、ゲート絶縁膜３２５は、活性領域３１５，３２５及び素子分離膜３１０ａ，３１０ｂ上に通常的な物質蒸着法を利用して絶縁膜を蒸着して形成することもできる。
次いで、ゲート絶縁膜３２５上にゲート電極層３７０を形成する。ゲート電極層３７０は、通常の物質膜蒸着法を利用して形成できる。例えば、ゲート電極層３７０は、ポリシリコン、金属、金属シリサイドまたはそれらの複合膜で形成できる。
【００４１】
図３及び図１９に示すように、ゲート電極層３７０をパターニングして、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５を形成する。パターニングステップは、通常のフォトリソグラフィ及びエッチングステップを利用して行える。例えば、フォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをエッチング保護膜としてゲート電極層３４５をエッチングできる。
【００４２】
図３に示すように、伝送ゲート電極３３０，３３５及び駆動ゲート電極３４０，３４５それぞれの両側にソースＳ及びドレインＤを形成できる。ソースＳ及びドレインＤは、通常的に知られた不純物注入及び熱処理ステップを通じて形成できる。
【００４３】
以後、当業者に知られた方法によって、多層の配線金属を形成できる。例えば、かかる配線金属により駆動ゲート電極３４０，３４５がノード（図２のＮ１，Ｎ２）、例えばドレインＤにフリップフロップ構造で連結されうる。また、ワードライン（図２のＷＬ）及びビットライン（図２のＢＬ１，ＢＬ２）も配線金属を利用して形成されうる。
【００４４】
本発明では、従来の６−トランジスタ構造とは異なり、四つのトランジスタ（図２のＰＳ１，ＰＳ２，ＰＤ１，ＰＤ２）のみを利用するため、配線金属構造、例えば配線金属層の数が従来より減少しうる。かかる配線金属層の数の減少は、ＳＲＡＭ ２００の製造コスト及び製造時間を非常に減少させうる。その結果、収率の向上も期待できる。
【００４５】
前述した製造方法を利用すれば、図７ないし図１０で説明したＳＲＡＭ構造４００も当業者が容易に形成できるということは自明である。例えば、前述した製造方法で素子分離膜（図１６の３１０ｂ）をエッチングするステップをなくし、伝送ゲート電極（図７の４３０，４３５）を二重ゲート長構造で形成する方法を追加できる。
例えば、図１８に示したように、ゲート電極層３７０を形成し、ゲート電極層３７０の第１及び第２エッジ部分（図７の４３０ｂ）が形成される部分に不純物イオンを注入する。次いで、不純物イオンが注入されたゲート電極層３７０を図１９に示したようにパターニングできる。不純物イオンが注入された部分は、そうでない部分に比べてエッチング速度が速くなりうる。また、不純物イオンが注入された部分は、酸化速度が速くなりうる。したがって、パターニングされた結果物を再結晶酸化すれば、不純物イオンが注入された部分のゲート長が縮小して、図７に示したような二重ゲート長構造を有するＳＲＡＭ構造４００を形成できる。
他の例として、図１８に示したように、ゲート電極層３７０を形成し、図７に示したようなパターンマスクを利用して、図１９に示したようなパターニングを行って、図７に示したようなＳＲＡＭ構造４００を形成することもできる。
【００４６】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００４７】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】６−トランジスタ構造の通常的なＣＭＯＳ ＳＲＡＭを示す回路図である。
【図２】本発明の一実施形態による無負荷ＳＲＡＭを示す回路図である。
【図３】図２のＳＲＡＭの一つの構造を示す平面図である。
【図４】図３の構造のＩＶ−ＩＶ´線の断面図である。
【図５】図４の構造の変形された例を示す断面図である。
【図６】図３の構造のＶＩ−ＶＩ´線の断面図である。
【図７】図３のＳＲＡＭの他の構造を示す平面図である。
【図８】図７の構造の変形された例を示す平面図である。
【図９】図７の構造のＩＸ−ＩＸ´線の断面図である。
【図１０】図７の構造のＸ−Ｘ´線の断面図である。
【図１１】図２のＳＲＡＭの駆動トランジスタのゲート電圧によるドレイン電流特性を示すグラフである。
【図１２】図２のＳＲＡＭの伝送トランジスタのゲート電圧によるドレイン電流特性を示すグラフである。
【図１３】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す平面図である。
【図１４】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１５】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す平面図である。
【図１６】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１７】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１８】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【図１９】本発明の一実施形態による無負荷ＳＲＡＭの製造方法を示す断面図である。
【符号の説明】
【００４９】
２００ 無負荷ＳＲＡＭ
２０３ 第１ゲート
２０６ 第１ソース
２０９ 第１ドレイン
２１３ 第２ゲート
２１６ 第２ソース
２１９ 第２ドレイン
２２３ 第３ゲート
２２６ 第３ソース
２２９ 第３ドレイン
２３３ 第４ゲート
２３６ 第４ソース
２３９ 第４ドレイン
ＰＳ１，ＰＳ２ 伝送トランジスタ
ＰＤ１，ＰＤ２ 駆動トランジスタ
ＢＬ１，ＢＬ２ ビットライン
ＷＬ ワードライン
Ｖｓ 接地部
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
【特許請求の範囲】
【請求項１】
ワードライン及び一対の第１及び第２ビットラインと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第１ビットラインに連結され、前記ドレインは第１ノードに連結された第１トランジスタと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第２ビットラインに連結され、前記ドレインは第２ノードに連結された第２トランジスタと、
ゲート、ソース及びドレインを含み、前記ゲートは前記第２ノードに連結され、前記ソースは第３ノードに連結され、前記ドレインは前記第１ノードに連結された第３トランジスタと、
ゲート、ソース及びドレインを含み、前記ゲートは前記第１ノードに連結され、前記ソースは前記第３ノードに連結され、前記ドレインは前記第２ノードに連結された第４トランジスタと、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項２】
前記第１、第２、第３及び第４トランジスタは、同じ導電型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の無負荷ＳＲＡＭ。
【請求項３】
前記同じ導電型ＭＯＳＦＥＴは、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴであることを特徴とする請求項２に記載の無負荷ＳＲＡＭ。
【請求項４】
前記第１トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第３トランジスタのしきい電圧の絶対値より小さく、前記第２トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第４トランジスタのしきい電圧の絶対値より小さいことを特徴とする請求項１に記載の無負荷ＳＲＡＭ。
【請求項５】
前記第１トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第３トランジスタのしきい電圧の絶対値と同じであり、前記第２トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第４トランジスタのしきい電圧の絶対値と同じであることを特徴とする請求項４に記載の無負荷ＳＲＡＭ。
【請求項６】
前記第３ノードは、接地部と連結されたことを特徴とする請求項１に記載の無負荷ＳＲＡＭ。
【請求項７】
請求項１に記載の無負荷ＳＲＡＭを利用した動作方法であって、
前記ＳＲＡＭのスタンドバイ状態で、前記ワードラインに前記第１トランジスタの二つのしきい電圧レベルの間にあり、前記第２トランジスタの二つのしきい電圧レベルの間にあるスタンドバイ電圧を印加し、
前記ＳＲＡＭの読み取り動作中に、前記ワードラインに前記第１トランジスタの二つのしきい電圧レベルより高く、前記第２トランジスタの二つのしきい電圧レベルより高い読み取り電圧を印加することを特徴とする無負荷ＳＲＡＭの動作方法。
【請求項８】
前記ワードラインのスタンドバイ電圧は、前記第１トランジスタの二つのしきい電圧レベルのうち低い方、または前記第２トランジスタの二つのしきい電圧レベルのうち低い方と同じであることを特徴とする請求項７に記載の無負荷ＳＲＡＭの動作方法。
【請求項９】
前記ワードラインのスタンドバイ電圧は、前記第１トランジスタの二つのしきい電圧レベルのうち低い方、及び前記第２トランジスタの二つのしきい電圧レベルのうち低い方のうち、高い方と同じであることを特徴とする請求項７に記載の無負荷ＳＲＡＭの動作方法。
【請求項１０】
電源が印加されうるワードライン及び一対の第１及び第２ビットラインと、
ゲート、ソース及びドレインをそれぞれ含み、それぞれの前記ゲート及びドレインは互いにフリップフロップ方式で連結され、それぞれの前記ソースは第３ノードに連結された第１及び第２駆動トランジスタと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第１ビットラインに連結され、前記ドレインは前記第１駆動トランジスタのドレインに連結された第１伝送トランジスタと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第２ビットラインに連結され、前記ドレインは前記第２駆動トランジスタのドレインに連結された第２伝送トランジスタと、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項１１】
前記第１及び第２駆動トランジスタ、第１及び第２伝送トランジスタは、同じ導電型ＭＯＳＦＥＴであることを特徴とする請求項１０に記載の無負荷ＳＲＡＭ。
【請求項１２】
前記同じ導電型ＭＯＳＦＥＴは、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴであることを特徴とする請求項１１に記載の無負荷ＳＲＡＭ。
【請求項１３】
前記第１伝送トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第１駆動トランジスタのしきい電圧の絶対値より小さく、前記第２伝送トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第２駆動トランジスタのしきい電圧の絶対値より小さいことを特徴とする請求項１０に記載の無負荷ＳＲＡＭ。
【請求項１４】
前記第１伝送トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第１駆動トランジスタのしきい電圧の絶対値と同じであり、前記第２伝送トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第２駆動トランジスタのしきい電圧の絶対値と同じであることを特徴とする請求項１３に記載の無負荷ＳＲＡＭ。
【請求項１５】
素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、少なくとも一側壁の上端が前記素子分離膜から露出された第１部分及び前記素子分離膜により側壁が露出されていない第２部分をそれぞれ含む半導体基板と、
前記第１活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１伝送ゲート電極と、
前記第２活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第２伝送ゲート電極と、
前記第１活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１駆動ゲート電極と、
前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項１６】
前記第１活性領域の第１部分は、前記第１伝送ゲート電極のゲート幅方向に沿って他の側壁の上端がさらに露出されたことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項１７】
前記第１活性領域の第１部分の一側壁の上端は、前記第１伝送ゲート電極のゲート長方向に沿って露出されたことを特徴とする請求項１６に記載の無負荷ＳＲＡＭ。
【請求項１８】
前記第２活性領域の第１部分は、前記一側壁の反対側の他の側壁の上端がさらに露出されたことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項１９】
前記第２活性領域の第１部分の一側壁の上端は、前記第２伝送ゲート電極のゲート長方向に沿って露出されたことを特徴とする請求項１８に記載の無負荷ＳＲＡＭ。
【請求項２０】
前記第１活性領域の第１部分と前記第２活性領域の第２部分とが対向し、前記第１活性領域の第２部分と前記第１活性領域の第１部分とが対向して配置されたことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項２１】
前記第１伝送ゲート電極及び前記第１駆動ゲート電極それぞれの両側の前記第１活性領域にそれぞれ形成されたソース及びドレインをさらに含むことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項２２】
前記第２伝送ゲート電極及び第２駆動ゲート電極それぞれの両側の前記第２活性領域にそれぞれ形成されたソース及びドレインをさらに含むことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項２３】
素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、第１及び第２部分をそれぞれ含む半導体基板と、
前記第１活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁され、前記第１活性領域の第１部分の中間部分で第１ゲート長を有し、前記第１活性領域の第１部分の少なくとも一側のエッジ部分で第２ゲート長を有する第１伝送ゲート電極と、
前記第２活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁され、前記第２活性領域の第１部分の中間部分で第３ゲート長を有し、前記第２活性領域の第１部分の少なくとも一側のエッジ部分で第４ゲート長を有する第２伝送ゲート電極と、
前記第１活性領域の第２部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第１駆動ゲート電極と、
前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項２４】
前記第１ゲート長は、前記第２ゲート長より長いことを特徴とする請求項２３に記載の無負荷ＳＲＡＭ。
【請求項２５】
前記第１伝送ゲート電極は、前記第１活性領域の前記一つのエッジの反対側のエッジ部分で、前記第２ゲート長を有することを特徴とする請求項２４に記載の無負荷ＳＲＡＭ。
【請求項２６】
前記第３ゲート長は、前記第４ゲート長より長いことを特徴とする請求項２３に記載の無負荷ＳＲＡＭ。
【請求項２７】
前記第２伝送ゲート電極は、前記第２活性領域の前記一つのエッジの反対側のエッジ部分で前記第４ゲート長を有することを特徴とする請求項２６に記載の無負荷ＳＲＡＭ。
【請求項２８】
それぞれ第１部分及び第２部分を有する第１及び第２活性領域を限定する素子分離膜を半導体基板に形成するステップと、
前記第１及び第２活性領域の第１部分の少なくとも一側壁の上端を前記素子分離膜から露出させるステップと、
少なくとも一側壁が露出された前記第１及び第２活性領域上にゲート絶縁層を形成するステップと、
前記ゲート絶縁膜上にゲート電極層を形成するステップと、
前記ゲート電極層をパターニングして、前記第１及び第２活性領域の第１部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２伝送ゲート電極と、前記第１及び第２活性領域の第２部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２駆動ゲート電極とを形成するステップと、を含むことを特徴とする無負荷ＳＲＡＭの製造方法。
【請求項２９】
前記露出ステップは、前記第１及び第２活性領域の第１部分の少なくとも一側壁を限定する前記素子分離膜部分を選択的に所定厚さほどエッチングすることを特徴とする請求項２８に記載の無負荷ＳＲＡＭの製造方法。
【請求項３０】
前記露出ステップは、前記第１及び第２活性領域の第１部分の一側壁、及び前記一側壁の反対側の側壁を限定する前記素子分離膜部分を選択的に所定厚さほどエッチングすることを特徴とする請求項２９に記載の無負荷ＳＲＡＭの製造方法。
【請求項３１】
前記選択的エッチングステップは、前記第１及び第２活性領域の第１部分の少なくとも一側壁を限定する前記素子分離膜部分を露出するフォトレジストパターンをエッチング保護膜として利用することを特徴とする請求項２９に記載の無負荷ＳＲＡＭの製造方法。
【請求項３２】
前記選択的エッチングステップは、前記第１及び第２活性領域に対して前記素子分離膜を選択的にエッチングできるウェットエッチング液を利用したウェットエッチング法を利用することを特徴とする請求項３１に記載の無負荷ＳＲＡＭの製造方法。
【請求項３３】
前記選択的エッチングステップは、前記第１及び第２活性領域に対して前記素子分離膜を選択的にエッチングできるエッチング液を利用したドライエッチング法を利用することを特徴とする請求項３１に記載の無負荷ＳＲＡＭの製造方法。
【請求項３４】
前記第１伝送ゲート電極及び前記第１駆動ゲート電極それぞれの両側の前記第１活性領域部分にソース及びドレインをそれぞれ形成し、前記第２伝送ゲート電極及び前記第２駆動ゲート電極それぞれの両側の前記第２活性領域部分にソース及びドレインをそれぞれ形成するステップをさらに含むことを特徴とする請求項２８に記載の無負荷ＳＲＡＭの製造方法。
【請求項３５】
それぞれ第１部分及び第２部分を有する第１及び第２活性領域を限定する素子分離膜を半導体基板に形成するステップと、
前記第１及び第２活性領域上にゲート絶縁層を形成するステップと、
前記ゲート絶縁膜上にゲート電極層を形成するステップと、
前記ゲート電極層をパターニングして、前記第１及び第２活性領域の第１部分を横切る第１及び第２伝送ゲート電極を形成し、前記第１及び第２活性領域の第２部分を横切る第１及び第２駆動ゲート電極を形成するステップと、を含み、
前記第１及び第２伝送ゲート電極は、第１ゲート長を有する第１部分及び第２ゲート長を有する第２部分を含むことを特徴とする無負荷ＳＲＡＭの製造方法。
【請求項３６】
前記パターニングステップは、
前記伝送ゲート電極の前記第２部分に不純物イオンを注入するステップと、
前記不純物イオンが注入された部分が、不純物イオンが注入されない部分よりさらに速くエッチングされるように、前記ゲート電極層をエッチングするステップと、を含むことを特徴とする請求項３５に記載の無負荷ＳＲＡＭの製造方法。
【請求項３７】
パターンされた結果の構造を酸化により再結晶するステップをさらに含むことを特徴とする請求項３６に記載の無負荷ＳＲＡＭの製造方法。
【請求項３８】
前記パターニングステップは、前記第１及び第２伝送ゲート電極に対するそれぞれのパターンが第１ゲート長を有する第１部分及び第２ゲート長を有する第２部分を含むパターンマスクを利用することを特徴とする請求項３５に記載の無負荷ＳＲＡＭの製造方法。
【請求項１】
ワードライン及び一対の第１及び第２ビットラインと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第１ビットラインに連結され、前記ドレインは第１ノードに連結された第１トランジスタと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第２ビットラインに連結され、前記ドレインは第２ノードに連結された第２トランジスタと、
ゲート、ソース及びドレインを含み、前記ゲートは前記第２ノードに連結され、前記ソースは第３ノードに連結され、前記ドレインは前記第１ノードに連結された第３トランジスタと、
ゲート、ソース及びドレインを含み、前記ゲートは前記第１ノードに連結され、前記ソースは前記第３ノードに連結され、前記ドレインは前記第２ノードに連結された第４トランジスタと、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項２】
前記第１、第２、第３及び第４トランジスタは、同じ導電型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の無負荷ＳＲＡＭ。
【請求項３】
前記同じ導電型ＭＯＳＦＥＴは、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴであることを特徴とする請求項２に記載の無負荷ＳＲＡＭ。
【請求項４】
前記第１トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第３トランジスタのしきい電圧の絶対値より小さく、前記第２トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第４トランジスタのしきい電圧の絶対値より小さいことを特徴とする請求項１に記載の無負荷ＳＲＡＭ。
【請求項５】
前記第１トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第３トランジスタのしきい電圧の絶対値と同じであり、前記第２トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第４トランジスタのしきい電圧の絶対値と同じであることを特徴とする請求項４に記載の無負荷ＳＲＡＭ。
【請求項６】
前記第３ノードは、接地部と連結されたことを特徴とする請求項１に記載の無負荷ＳＲＡＭ。
【請求項７】
請求項１に記載の無負荷ＳＲＡＭを利用した動作方法であって、
前記ＳＲＡＭのスタンドバイ状態で、前記ワードラインに前記第１トランジスタの二つのしきい電圧レベルの間にあり、前記第２トランジスタの二つのしきい電圧レベルの間にあるスタンドバイ電圧を印加し、
前記ＳＲＡＭの読み取り動作中に、前記ワードラインに前記第１トランジスタの二つのしきい電圧レベルより高く、前記第２トランジスタの二つのしきい電圧レベルより高い読み取り電圧を印加することを特徴とする無負荷ＳＲＡＭの動作方法。
【請求項８】
前記ワードラインのスタンドバイ電圧は、前記第１トランジスタの二つのしきい電圧レベルのうち低い方、または前記第２トランジスタの二つのしきい電圧レベルのうち低い方と同じであることを特徴とする請求項７に記載の無負荷ＳＲＡＭの動作方法。
【請求項９】
前記ワードラインのスタンドバイ電圧は、前記第１トランジスタの二つのしきい電圧レベルのうち低い方、及び前記第２トランジスタの二つのしきい電圧レベルのうち低い方のうち、高い方と同じであることを特徴とする請求項７に記載の無負荷ＳＲＡＭの動作方法。
【請求項１０】
電源が印加されうるワードライン及び一対の第１及び第２ビットラインと、
ゲート、ソース及びドレインをそれぞれ含み、それぞれの前記ゲート及びドレインは互いにフリップフロップ方式で連結され、それぞれの前記ソースは第３ノードに連結された第１及び第２駆動トランジスタと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第１ビットラインに連結され、前記ドレインは前記第１駆動トランジスタのドレインに連結された第１伝送トランジスタと、
ゲート、ソース及びドレインを含み、少なくとも二つのレベルのしきい電圧を有し、前記ゲートは前記ワードラインに連結され、前記ソースは前記第２ビットラインに連結され、前記ドレインは前記第２駆動トランジスタのドレインに連結された第２伝送トランジスタと、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項１１】
前記第１及び第２駆動トランジスタ、第１及び第２伝送トランジスタは、同じ導電型ＭＯＳＦＥＴであることを特徴とする請求項１０に記載の無負荷ＳＲＡＭ。
【請求項１２】
前記同じ導電型ＭＯＳＦＥＴは、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴであることを特徴とする請求項１１に記載の無負荷ＳＲＡＭ。
【請求項１３】
前記第１伝送トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第１駆動トランジスタのしきい電圧の絶対値より小さく、前記第２伝送トランジスタの二つのしきい電圧レベルのうち低いレベルの絶対値は、前記第２駆動トランジスタのしきい電圧の絶対値より小さいことを特徴とする請求項１０に記載の無負荷ＳＲＡＭ。
【請求項１４】
前記第１伝送トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第１駆動トランジスタのしきい電圧の絶対値と同じであり、前記第２伝送トランジスタの二つのしきい電圧レベルのうち高いレベルの絶対値は、前記第２駆動トランジスタのしきい電圧の絶対値と同じであることを特徴とする請求項１３に記載の無負荷ＳＲＡＭ。
【請求項１５】
素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、少なくとも一側壁の上端が前記素子分離膜から露出された第１部分及び前記素子分離膜により側壁が露出されていない第２部分をそれぞれ含む半導体基板と、
前記第１活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１伝送ゲート電極と、
前記第２活性領域の第１部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第２伝送ゲート電極と、
前記第１活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁された第１駆動ゲート電極と、
前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項１６】
前記第１活性領域の第１部分は、前記第１伝送ゲート電極のゲート幅方向に沿って他の側壁の上端がさらに露出されたことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項１７】
前記第１活性領域の第１部分の一側壁の上端は、前記第１伝送ゲート電極のゲート長方向に沿って露出されたことを特徴とする請求項１６に記載の無負荷ＳＲＡＭ。
【請求項１８】
前記第２活性領域の第１部分は、前記一側壁の反対側の他の側壁の上端がさらに露出されたことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項１９】
前記第２活性領域の第１部分の一側壁の上端は、前記第２伝送ゲート電極のゲート長方向に沿って露出されたことを特徴とする請求項１８に記載の無負荷ＳＲＡＭ。
【請求項２０】
前記第１活性領域の第１部分と前記第２活性領域の第２部分とが対向し、前記第１活性領域の第２部分と前記第１活性領域の第１部分とが対向して配置されたことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項２１】
前記第１伝送ゲート電極及び前記第１駆動ゲート電極それぞれの両側の前記第１活性領域にそれぞれ形成されたソース及びドレインをさらに含むことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項２２】
前記第２伝送ゲート電極及び第２駆動ゲート電極それぞれの両側の前記第２活性領域にそれぞれ形成されたソース及びドレインをさらに含むことを特徴とする請求項１５に記載の無負荷ＳＲＡＭ。
【請求項２３】
素子分離膜により限定された第１及び第２活性領域を備え、前記第１及び第２活性領域は、第１及び第２部分をそれぞれ含む半導体基板と、
前記第１活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第１活性領域から絶縁され、前記第１活性領域の第１部分の中間部分で第１ゲート長を有し、前記第１活性領域の第１部分の少なくとも一側のエッジ部分で第２ゲート長を有する第１伝送ゲート電極と、
前記第２活性領域の第１部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁され、前記第２活性領域の第１部分の中間部分で第３ゲート長を有し、前記第２活性領域の第１部分の少なくとも一側のエッジ部分で第４ゲート長を有する第２伝送ゲート電極と、
前記第１活性領域の第２部分を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第１駆動ゲート電極と、
前記第２活性領域の第２部分上を横切って前記素子分離膜上に伸張し、前記第２活性領域から絶縁された第２駆動ゲート電極と、を備えることを特徴とする無負荷ＳＲＡＭ。
【請求項２４】
前記第１ゲート長は、前記第２ゲート長より長いことを特徴とする請求項２３に記載の無負荷ＳＲＡＭ。
【請求項２５】
前記第１伝送ゲート電極は、前記第１活性領域の前記一つのエッジの反対側のエッジ部分で、前記第２ゲート長を有することを特徴とする請求項２４に記載の無負荷ＳＲＡＭ。
【請求項２６】
前記第３ゲート長は、前記第４ゲート長より長いことを特徴とする請求項２３に記載の無負荷ＳＲＡＭ。
【請求項２７】
前記第２伝送ゲート電極は、前記第２活性領域の前記一つのエッジの反対側のエッジ部分で前記第４ゲート長を有することを特徴とする請求項２６に記載の無負荷ＳＲＡＭ。
【請求項２８】
それぞれ第１部分及び第２部分を有する第１及び第２活性領域を限定する素子分離膜を半導体基板に形成するステップと、
前記第１及び第２活性領域の第１部分の少なくとも一側壁の上端を前記素子分離膜から露出させるステップと、
少なくとも一側壁が露出された前記第１及び第２活性領域上にゲート絶縁層を形成するステップと、
前記ゲート絶縁膜上にゲート電極層を形成するステップと、
前記ゲート電極層をパターニングして、前記第１及び第２活性領域の第１部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２伝送ゲート電極と、前記第１及び第２活性領域の第２部分上を横切って前記素子分離膜上にそれぞれ伸張し、前記第１及び第２活性領域からそれぞれ絶縁された第１及び第２駆動ゲート電極とを形成するステップと、を含むことを特徴とする無負荷ＳＲＡＭの製造方法。
【請求項２９】
前記露出ステップは、前記第１及び第２活性領域の第１部分の少なくとも一側壁を限定する前記素子分離膜部分を選択的に所定厚さほどエッチングすることを特徴とする請求項２８に記載の無負荷ＳＲＡＭの製造方法。
【請求項３０】
前記露出ステップは、前記第１及び第２活性領域の第１部分の一側壁、及び前記一側壁の反対側の側壁を限定する前記素子分離膜部分を選択的に所定厚さほどエッチングすることを特徴とする請求項２９に記載の無負荷ＳＲＡＭの製造方法。
【請求項３１】
前記選択的エッチングステップは、前記第１及び第２活性領域の第１部分の少なくとも一側壁を限定する前記素子分離膜部分を露出するフォトレジストパターンをエッチング保護膜として利用することを特徴とする請求項２９に記載の無負荷ＳＲＡＭの製造方法。
【請求項３２】
前記選択的エッチングステップは、前記第１及び第２活性領域に対して前記素子分離膜を選択的にエッチングできるウェットエッチング液を利用したウェットエッチング法を利用することを特徴とする請求項３１に記載の無負荷ＳＲＡＭの製造方法。
【請求項３３】
前記選択的エッチングステップは、前記第１及び第２活性領域に対して前記素子分離膜を選択的にエッチングできるエッチング液を利用したドライエッチング法を利用することを特徴とする請求項３１に記載の無負荷ＳＲＡＭの製造方法。
【請求項３４】
前記第１伝送ゲート電極及び前記第１駆動ゲート電極それぞれの両側の前記第１活性領域部分にソース及びドレインをそれぞれ形成し、前記第２伝送ゲート電極及び前記第２駆動ゲート電極それぞれの両側の前記第２活性領域部分にソース及びドレインをそれぞれ形成するステップをさらに含むことを特徴とする請求項２８に記載の無負荷ＳＲＡＭの製造方法。
【請求項３５】
それぞれ第１部分及び第２部分を有する第１及び第２活性領域を限定する素子分離膜を半導体基板に形成するステップと、
前記第１及び第２活性領域上にゲート絶縁層を形成するステップと、
前記ゲート絶縁膜上にゲート電極層を形成するステップと、
前記ゲート電極層をパターニングして、前記第１及び第２活性領域の第１部分を横切る第１及び第２伝送ゲート電極を形成し、前記第１及び第２活性領域の第２部分を横切る第１及び第２駆動ゲート電極を形成するステップと、を含み、
前記第１及び第２伝送ゲート電極は、第１ゲート長を有する第１部分及び第２ゲート長を有する第２部分を含むことを特徴とする無負荷ＳＲＡＭの製造方法。
【請求項３６】
前記パターニングステップは、
前記伝送ゲート電極の前記第２部分に不純物イオンを注入するステップと、
前記不純物イオンが注入された部分が、不純物イオンが注入されない部分よりさらに速くエッチングされるように、前記ゲート電極層をエッチングするステップと、を含むことを特徴とする請求項３５に記載の無負荷ＳＲＡＭの製造方法。
【請求項３７】
パターンされた結果の構造を酸化により再結晶するステップをさらに含むことを特徴とする請求項３６に記載の無負荷ＳＲＡＭの製造方法。
【請求項３８】
前記パターニングステップは、前記第１及び第２伝送ゲート電極に対するそれぞれのパターンが第１ゲート長を有する第１部分及び第２ゲート長を有する第２部分を含むパターンマスクを利用することを特徴とする請求項３５に記載の無負荷ＳＲＡＭの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−４３１５８（Ｐ２００７−４３１５８Ａ）
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願番号】特願２００６−２０６９３７（Ｐ２００６−２０６９３７）
【出願日】平成１８年７月２８日（２００６．７．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願日】平成１８年７月２８日（２００６．７．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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