画像表示装置
【課題】単位画素当たりの電流値を低減するとともに、閾値電圧を補償することが可能な画像表示装置を提供する。
【解決手段】第１発光素子及び第２発光素子と、前記第１発光素子と前記第２発光素子との間に形成され、前記第１発光素子から前記第２発光素子に流入される電流を調整するドライバ素子と、前記ドライバ素子の閾値電圧に応じた電荷を保持する第１容量素子と、前記第２発光素子の両端への接続をオン状態又はオフ状態により切り替えるスイッチング素子と、を備え、前記スイッチング素子がオフ状態のときに、前記第１発光素子から流出された電流が前記第２発光素子に流入され、前記スイッチング素子がオン状態のときに、前記第１容量素子に保持された電荷が前記ドライバ素子を介して当該スイッチング素子に流入されることを特徴とする。
【解決手段】第１発光素子及び第２発光素子と、前記第１発光素子と前記第２発光素子との間に形成され、前記第１発光素子から前記第２発光素子に流入される電流を調整するドライバ素子と、前記ドライバ素子の閾値電圧に応じた電荷を保持する第１容量素子と、前記第２発光素子の両端への接続をオン状態又はオフ状態により切り替えるスイッチング素子と、を備え、前記スイッチング素子がオフ状態のときに、前記第１発光素子から流出された電流が前記第２発光素子に流入され、前記スイッチング素子がオン状態のときに、前記第１容量素子に保持された電荷が前記ドライバ素子を介して当該スイッチング素子に流入されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関する。
【背景技術】
【０００２】
従来、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro Luminescence）素子を用いた画像表示装置が提案されている。画像表示装置として、例えば、アモルファスシリコン又は多結晶シリコン等で形成される薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」という）及び、有機発光ダイオード（Organic Light Emitting Diode）等を有する画素回路をマトリクス状に配置したものがある。
【０００３】
また、従来、平面的に複数に分割された発光手段を直列に接続した構成の画像表示装置が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、単位画素当たりの電流値を低減することはできるものの、有機ＥＬ素子を駆動する薄膜トランジスタの閾値電圧の補償については考慮されていないため、閾値電圧のバラツキにより画素ムラが発生する可能性がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、単位画素当たりの電流値を低減するとともに、閾値電圧を補償することが可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、本発明の第１の態様に係る画像表示装置は、第１発光素子及び第２発光素子と、前記第１発光素子と前記第２発光素子との間に形成され、前記第１発光素子から前記第２発光素子に流入される電流を調整するドライバ素子と、前記ドライバ素子の閾値電圧に応じた電荷を保持する第１容量素子と、前記第２発光素子の両端への接続をオン状態又はオフ状態により切り替えるスイッチング素子と、を備え、前記スイッチング素子がオフ状態のときに、前記第１発光素子から流出された電流が前記第２発光素子に流入され、前記スイッチング素子がオン状態のときに、前記第１容量素子に保持された電荷が前記ドライバ素子を介して当該スイッチング素子に流入されることを特徴とする。
また、本発明の第２の態様に係る画像表示装置において、前記ドライバ素子は、前記第１容量素子と接続されたゲートに対応する第１電極と、何れか一方がドレインに対応し他方がソースに対応する第２電極及び第３電極とを有し、前記第２電極が前記第１発光素子のカソードに接続されるとともに、前記第３電極が前記第２発光素子のアノードに接続され、前記第１端子と前記第２端子との電位差に応じて前記第２端子と前記第３端子との間に流れる電流を調整することを特徴とする。
また、本発明の第３の態様に係る画像表示装置において、前記閾値電圧を検出する閾値電圧検出素子を更に備え、前記閾値電圧検出素子は、前記第１容量素子に蓄積される電荷を利用して、前記閾値電圧を検出することを特徴とする。
また、本発明の第４の態様に係る画像表示装置において、前記スイッチング素子は、前記第１発光素子及び前記第２発光素子の発光時にオフ状態とされ、前記第１発光素子及び前記第２発光素子は、前記発光時に前記ドライバ素子を介して接続されることを特徴とする。
また、本発明の第５の態様に係る画像表示装置において、前記第１発光素子及び前記第２発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子を更に備え、前記第１容量素子及び前記第２容量素子は、前記発光時に前記ドライバ素子に対して直列に接続されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、単位画素当たりの電流値を低減するとともに、閾値電圧の変動を補償することが可能な画像表示装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。
【図２】図２は、図１に示した画素回路の構成の一例を示した回路図である。
【図３】図３は、図１に示した画素回路の駆動方法を説明するためのタイミングチャートである。
【図４】図４は、発光停止期間における画素回路の動作状態を示した図である。
【図５】図５は、Ｖth検出準備期間時における画素回路の動作状態を示した図である。
【図６】図６は、Ｖth検出準備期間時における画素回路の動作状態を示した図である。
【図７】図７は、Ｖth検出期間時における画素回路の動作状態を示した図である。
【図８】図８は、リセット期間時における画素回路の動作状態を示した図である。
【図９】図９は、書き込み期間時における画素回路の動作状態を示した図である。
【図１０】図１０は、発光期間時における画素回路の動作状態を示した図である。
【図１１】図１１は、図２に示した画素回路の平面図である。
【図１２】図１２は、図１１に示した画素回路のＡ−Ａ断面図である。
【図１３】図１３は、図１１に示した画素回路のＢ−Ｂ断面図である。
【図１４】図１４は、画素回路に設けられるインシュレータの平面図である。
【図１５】図１５は、画素回路を行列状に配置した際の平面図である。
【図１６】図１６は、図１１に示した画素回路のＡ−Ａ断面における発光期間時の電流の流れを示した図である。
【図１７】図１７は、図１１に示した画素回路のＢ−Ｂ断面における発光期間時の電流の流れを示した図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して、本発明の一実施形態に係る画像表示装置を詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００１１】
＜画像表示装置の構成＞
図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。同図に示したように、画像表示装置は、複数の画素回路１０が行列状に配置された表示パネル１と、制御回路２と、電源線制御回路３と、制御線駆動回路４と、画像信号線駆動回路５とを備えている。
【００１２】
表示パネル１の画面水平方向には、ＶSS線１１、ＶDD線１２、センス線１３、リセット線１５及びセレクト線１４が配設されている。また、表示パネル１の画面垂直方向には、画像信号線１６が配設されている。ここで、ＶSS線１１及びＶDD線１２は、電源線制御回路３と電気的に接続されている。また、センス線１３、セレクト線１４及びリセット線１５は、制御線駆動回路４と電気的に接続されている。また、画像信号線１６は、画像信号線駆動回路５と電気的に接続されている。
【００１３】
制御回路２は、例えば演算回路、論理回路などを内部に含むＩＣやカウンタなどの制御機器を用いて構成することができる。制御回路２は、表示の対象となる画像データを表示パネル１に表示させるための電力を、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５から供給するタイミングを制御する。
【００１４】
電源線制御回路３は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。電源線制御回路３は、制御回路２から入力される指示信号（クロック信号等）に基づき、自己の内部で生成した電位をＶSS線１１及びＶDD線１２の夫々に印加する。
【００１５】
制御線駆動回路４は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。制御線駆動回路４は、制御回路２から入力される指示信号（クロック信号等）に基づき、自己の内部で生成した電位をセンス線１３、セレクト線１４及びリセット線１５の夫々に印加する。
【００１６】
画像信号線駆動回路５は、例えば演算回路などを内部に含むＩＣなどを用いて構成することができる。画像信号線駆動回路５は、制御回路２から入力される画像信号から、当該画像信号に対応する電圧（以下、画像データ電位と言う）を生成し、制御回路２から入力される指示信号（クロック信号等）に基づいて画像信号線１６に供給する。
【００１７】
なお、図１の構成において、ＶSS線１１、ＶDD線１２、センス線１３、リセット線１５、セレクト線１４及び画像信号線１６、ならびに制御回路２、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５に関するレイアウトは、その一例を示すものであり、これに限られるものではない。例えば、図１では、制御回路２、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５を表示パネル１の外部に配置しているが、これら回路の何れか又は全てを表示パネル１に内蔵する形態としてもよい。
【００１８】
＜画像回路の構成＞
次に、図１に示した表示パネル１を構成する画素回路１０について説明する。図２は、図１に示した画素回路１０（１画素）の構成の一例を示した図である。同図に示したように、画素回路１０は、第１発光素子である第１有機ＥＬ素子ＯＬＥＤ１と、第２発光素子である第２有機ＥＬ素子ＯＬＥＤ２と、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２を駆動するためのドライバ素子である駆動トランジスタＴdと、駆動トランジスタＴdの閾値電圧を検出する際に用いられる閾値電圧検出素子である閾値電圧検出用トランジスタＴthと、画像信号電圧の印加を制御する第１スイッチングトランジスタＴselと、第１容量素子として閾値電圧を保持する第１保持容量Ｃthと、第２容量素子として画像信号電圧を保持する第２保持容量Ｃdataと、第２有機ＥＬ素子ＯＬＥＤ２と並列に接続されたスイッチング素子としての第２スイッチングトランジスタＴrstと、を備える。なお、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２は、逆電圧印加時にコンデンサとして機能するため、図２ではこれを第１素子容量Ｃoled1、第２素子容量Ｃoled2として等価的に表している。
【００１９】
第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２は、電流量に応じた輝度で自発光する有機ＥＬ素子である。具体的に、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２では、アノード電極とカソード電極との間に導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の有機発光層に電流が流れ、該有機発光層に注入された正孔と電子とが再結合することによって光を生じる。
【００２０】
ここで、アノード電極としては、例えばインジウム錫酸化膜（ＩＴＯ）、錫酸化物等の光透過性を有する導電材料を用いることができる。また、アノード電極が、例えばマグネシウム、銀、アルミニウム又はカルシウム等の材料から成る場合、その厚みを１００ｎｍ以下にすることによって、光透過性の電極とすることができる。また、カソード電極としては、例えばアルミニウム、ロジウム、ネオジム、銀、銅又は金等の金属或いはこれらの合金等を用いることができる。
【００２１】
また、有機発光層としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして発光層を構成してもよい。発光層を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、発光層の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。
【００２２】
第１有機ＥＬ素子ＯＬＥＤ１が有する２電極のうち、アノード電極はＶDD線１２と電気的に接続されており、カソード電極は駆動トランジスタＴdの第２Ｔd電極ｔ１２と電気的に接続されている。また、第２有機ＥＬ素子ＯＬＥＤ２が有する２電極のうち、アノード電極は駆動トランジスタＴdの第３Ｔd電極ｔ１３と電気的に接続されており、カソード電極はＶSS線１１と電気的に接続されている。
【００２３】
駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、第１スイッチングトランジスタＴsel及び第２スイッチングトランジスタＴrstは、例えば、アモルファスシリコン等で形成される薄膜トランジスタ（ＴＦＴ）である。なお、各ＴＦＴのチャネルは、ｎ型、ｐ型の何れのタイプを用いてもよいが、本実施形態ではｎ型を用いるものとする。
【００２４】
駆動トランジスタＴdは、第１Ｔd電極ｔ１１、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３を有している。第１Ｔd電極ｔ１１は、第１保持容量Ｃthの第２Ｃth電極ｔ５２と電気的に接続されている。また、第２Ｔd電極ｔ１２は、第１有機ＥＬ素子ＯＬＥＤ１のカソード電極と電気的に接続されており、第３Ｔd電極ｔ１３は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極と電気的に接続されている。
【００２５】
ここで、第１Ｔd電極ｔ１１はゲート電極（ゲート）に対応し、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。なお、本実施形態で使用するｎ型のトランジスタにおいては、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３のうち、高電位側の電極が「ドレイン」となり、低電位側の電極が「ソース」となる。そのため、ドレイン及びソースは、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３に印加される相対的な電位関係により定義される。
【００２６】
駆動トランジスタＴdは、第１Ｔd電極ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。
【００２７】
閾値電圧検出用トランジスタＴthは、第１Ｔth電極ｔ２１、第２Ｔth電極ｔ２２及び第３Ｔth電極ｔ２３を有している。第１Ｔth電極ｔ２１は、センス線１３と電気的に接続されている。第２Ｔth電極ｔ２２は、駆動トランジスタＴdの第２Ｔd電極ｔ１２と第１有機ＥＬ素子ＯＬＥＤ１のカソード電極とを電気的に接続する配線に対して導電可能に接続されている。また、第３Ｔth電極ｔ２３は、駆動トランジスタＴdの第１Ｔd電極ｔ１１と、第１保持容量Ｃthの第２Ｃth電極ｔ５２とを電気的に接続する配線に対して導電可能に接続されている。
【００２８】
ここで、第１Ｔth電極ｔ２１がゲートに対応し、第２Ｔth電極ｔ２２及び第３Ｔth電極ｔ２３の何れか一方がソースに、他方がドレインに対応する。なお、本実施形態で使用するｎ型のトランジスタにおいては、高電位側の電極が「ドレイン」となり、低電位側の電極が「ソース」となる。そのため、ドレイン及びソースは、第２Ｔth電極ｔ２２及び第３Ｔth電極ｔ２３に印加される相対的な電位関係により定義される。
【００２９】
閾値電圧検出用トランジスタＴthは、第１Ｔth電極ｔ２１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。
【００３０】
第１スイッチングトランジスタＴselは、第１Ｔsel電極ｔ３１、第２Ｔsel電極ｔ３２及び第３Ｔsel電極ｔ３３を有している。ここで、第１Ｔsel電極ｔ３１は、セレクト線１４と電気的に接続されている。また、第２Ｔsel電極ｔ３２は、画像信号線１６と電気的に接続されている。また、第３Ｔsel電極ｔ３３は、第１保持容量Ｃthの第１Ｃth電極ｔ５１と電気的に接続されている。なお、本実施形態では、第１Ｔsel電極ｔ３１がゲートに対応し、第２Ｔsel電極ｔ３２がドレインに、第３Ｔsel電極ｔ３３がソースに対応する。
【００３１】
第２スイッチングトランジスタＴrstは、第１Ｔrst電極ｔ４１、第２Ｔrst電極ｔ４２及び第３Ｔrst電極ｔ４３を有している。ここで、第１Ｔrst電極ｔ４１は、リセット線１５と電気的に接続されている。また、第２Ｔrst電極ｔ４２は、ＶSS線１１と電気的に接続されている。また、第３Ｔrst電極ｔ４３は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極と電気的に接続されている。
【００３２】
ここで、第１Ｔrst電極ｔ４１はゲートに対応し、第２Ｔrst電極ｔ４２及び第３Ｔrst電極ｔ４３のうち何れか一方がドレインに、他方がソースに対応する。なお、本実施形態で使用するｎ型のトランジスタにおいては、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３のうち、高電位側の電極が「ドレイン」となり、低電位側の電極が「ソース」となる。そのため、ドレイン及びソースは、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３に印加される相対的な電位関係により定義される。
【００３３】
第１保持容量Ｃthは、駆動トランジスタＴdの閾値電圧Ｖthを保持するための容量素子であって、後述するＶth検出期間時に駆動トランジスタＴdの閾値電圧Ｖthに対応する電荷量を保持する機能を有している。また、第１保持容量Ｃthは、第１Ｃth電極ｔ５１及び第２Ｃth電極ｔ５２を有している。ここで、第１Ｃth電極ｔ５１は、第１スイッチングトランジスタＴselの第３Ｔsel電極ｔ３３と電気的に接続されており、第２Ｃth電極ｔ５２は、駆動トランジスタＴdの第１Ｔd電極ｔ１１と電気的に接続されている。
【００３４】
第２保持容量Ｃdataは、画像信号電圧に応じた電荷量を保持するための容量素子であって、後述する書き込み期間時に、画像信号電圧に応じた電荷量を保持する機能を有している。また、第２保持容量Ｃdataは、第１Ｃdata電極ｔ６１及び第２Ｃdata電極ｔ６２を有している。ここで、第１Ｃdata電極ｔ６１は、第１スイッチングトランジスタＴselの第３Ｔsel電極ｔ３３と、第１保持容量Ｃthの第１Ｃth電極ｔ５１とを電気的に接続する配線に対して導電可能に接続されている。また、第２Ｃdata電極ｔ６２は、駆動トランジスタＴdの第３Ｔd電極ｔ１３と、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極とを電気的に接続する配線に対して導電可能に接続されている。
【００３５】
＜画素回路の動作＞
次に、図３〜図１０を参照して、上述した画素回路１０の動作について説明する。なお、以下に説明する画素回路１０の動作は、図１に示した制御手段（制御回路２、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５）の制御により実現されるものである。また、図４〜図１０に示した画素回路１０、電流が流れない部位を破線で示している。
【００３６】
図３は、画素回路１０の駆動方法を説明するためのタイミングチャートであって、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２を順次発光方式で発光させる際の信号波形（駆動波形）を示している。ここで、順次発光方式とは、各画素回路に対するフレーム毎の画像信号電圧の書き込み制御及び各画素回路の発光制御を、同一の制御線又は電源線に共通に接続された画素回路のグループ毎（例えば一行毎、一列毎等）に順次行う方式である。
【００３７】
図３において、縦軸は、各制御線に印可される電位示しており、上から順に、ＶSS線１１、ＶDD線１２、センス線１３、リセット線１５、セレクト線１４、画像信号線１６となっている。また、横軸は時間経過を示している。以下に説明するシーケンスでは、発光停止期間、Ｖth検出準備期間、Ｖth検出期間、リセット期間、書き込み期間及び発光期間の６つの制御期間を１サイクルとしており、この１サイクルの制御により第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が１回発光される。
【００３８】
なお、順次発光方式では、制御の単位となるグループ毎のサイクルが時間的にずれた状態で制御されるが、１サイクルの期間中における各画素回路群の動作はグループ毎に同一である。したがって、以下の説明では、特定のグループの画素回路に着目しその動作を説明する。また、ＶDD線１２については、１サイクル中常にゼロ電位（０Ｖ）とされるため説明を省略する。
【００３９】
（発光停止期間）
図４は、発光停止期間における画素回路１０の動作状態を示した図である。発光停止期間では、図３に示したように、センス線１３が低電位（ＶgL）、リセット線１５が低電位（ＶgL）、セレクト線１４が低電位（ＶgL）及び画像信号線１６がゼロ電位（０Ｖ）とされる一方、ＶSS線１１が、後述する発光期間時の低電位（−Ｖp）からゼロ電位（０Ｖ）とされる。
【００４０】
この制御により、ＶSS線１１及びＶDD線１２が同電位となり、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２に流れる電流が停止するため、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が消灯する。
【００４１】
なお、発光停止期間終了時において、駆動トランジスタＴdと第１保持容量Ｃthとの間の電位、即ち駆動トランジスタＴdのゲート電位はβＶg’であるものとする。ここで、βＶg’は、前フレームの発光期間の終了時（本フレームの発光停止期間の開始時）に、第１保持容量Ｃthの第２Ｃth電極ｔ５２と、駆動トランジスタＴdの第１Ｔd電極ｔ１１との間に残留している電位（駆動トランジスタＴdのゲート電位）である。また、駆動トランジスタＴdと第１有機ＥＬ素子ＯＬＥＤ１（第１素子容量Ｃoled1）との間の電位は、Ｖdataの値に応じて第１有機ＥＬ素子ＯＬＥＤ１による電圧降下が生じ、負の電位“−Ｖoled”となる。
【００４２】
（Ｖth検出準備期間）
図５及び図６は、Ｖth検出準備期間時における画素回路１０の動作状態を示した図である。Ｖth検出準備期間では、図３に示したように、セレクト線１４の低電位（ＶgL）及び画像信号線１６のゼロ電位（０Ｖ）が維持された状態で、まずリセット線１５が高電位（ＶgH）とされ、さらに所定時間の経過後にＶSS線１１が高電位（Ｖp）とされる。
【００４３】
この制御により、ＶSS線１１→第２保持容量Ｃdataという経路で電流が流れる。これにより、第２保持容量Ｃdataの第２Ｃdata電極ｔ６２側の電位がＶpとなる。また、この電位分の容量カップリングによる突き上げが第１保持容量Ｃthに発生することで、第２Ｃth電極ｔ５２と駆動トランジスタＴdの第１Ｔd電極ｔ１１との間の電位が上昇し、結果として駆動トランジスタＴdがオン状態になる。そのため、第３Ｔd電極ｔ１３（ソース）から第２Ｔd電極ｔ１２（ドレイン）へ電流が流れ、第２Ｔd電極ｔ１２と第１素子容量Ｃoled1の電位もＶpとなる。
【００４４】
このとき、第１保持容量Ｃthと駆動トランジスタＴdとの間の電位、即ち駆動トランジスタＴdのゲート電位は以下のように導出される。
【００４５】
第１保持容量Ｃthの第２Ｃth電極ｔ５２と駆動トランジスタＴdの第１Ｔd電極ｔ１１との間の電位、即ち駆動トランジスタゲート電位は、第２保持容量Ｃdataの第２Ｃdata電極ｔ６２及び駆動トランジスタＴdの第３Ｔd電極ｔ１３が、０Ｖから−Ｖpへと変化する間保持されている。よって電荷保存の法則が成り立ち、０Ｖの状態及び−Ｖpの状態の駆動トランジスタゲート電位Ｖgを、夫々βＶg’、Ｖg_pとすると、下記式（１）にように表される。
【００４６】
（βＶg’−０）×｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝
＋（βＶg’−０）×Ｃoled1×ＣgdTdoff／（Ｃoled1＋ＣgdTdoff）
＋（βＶg’−ＶgL）×ＣgsTthoff
＝（Ｖg_p−Ｖp）×｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝
＋（Ｖg_p−０）×Ｃoled1×ＣgdTdoff／（Ｃoled1＋ＣgdTdoff）
＋（βＶg’−ＶgL）×ＣgsTthoff （１）
【００４７】
これより、容量カップリングによる突き上げ後の駆動トランジスタゲート電位は下記式（２）にて表される。なお、下記式（２）の右辺第１項が、ＶSS線１１が０ＶからＶpへと変化した際に生じる容量カップリングによって生じる突き上げ電圧である。
【００４８】
Ｖg_p＝[−｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝／[｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝＋Ｃoled1×ＣgdTdoff／（Ｃoled1＋ＣgdTdoff）]]×Ｖp＋βＶg’ （２）
【００４９】
なお、上記式（１）及び（２）のうち、“ＣgsTdoff”は、駆動トランジスタＴdがオフ時における、第１Ｔd電極ｔ１１（ゲート）−第３Ｔd電極ｔ１３（ソース）間の寄生容量である。“ＣgdTdoff”は、駆動トランジスタＴdがオフ時における第１Ｔd電極ｔ１１（ゲート）−第２Ｔd電極ｔ１２（ドレイン）間の寄生容量である。“ＣgsTthoff”は、閾値電圧検出用トランジスタＴthの、第１Ｔth電極ｔ２１（ゲート）−第３Ｔth電極ｔ２３（ソース）間の寄生容量である。
【００５０】
また、上記式（１）及び（２）において、“Ｃth”は第１保持容量Ｃthの電気容量を意味し、“Ｃdata”は第２保持容量Ｃdataの電気容量を意味し、“Ｃoled1”は第１素子容量Ｃoled1の電気容量を意味する。
【００５１】
図３に戻り、Ｖth検出準備期間では、ＶSS線１１が高電位（Ｖp）とされた後、さらにセンス線１３が高電位（ＶgH）とされる。この制御により、閾値電圧検出用トランジスタＴthがオンとなり、図６に示したように、ＶSS線１１→第２スイッチングトランジスタＴrst→駆動トランジスタＴd→閾値電圧検出用トランジスタＴthという経路で電流が流れる。これにより、第１保持容量Ｃthと駆動トランジスタＴdとの間の電位がＶpとなる。
【００５２】
（Ｖth検出期間）
図７は、Ｖth検出期間時における画素回路１０の動作状態を示した図である。Ｖth検出期間では、図３に示したように、ＶSS線１１がゼロ電位（０Ｖ）とされる一方で、センス線１３、リセット線１５、セレクト線１４及び画像信号線１６が従前の電位で維持される。
【００５３】
この制御により、図７に示すように、第１保持容量Ｃthに蓄積された電荷が放電され、閾値電圧検出用トランジスタＴth→駆動トランジスタＴd→第２スイッチングトランジスタＴrst→ＶSS線１１という経路で電流が流れる。そして、駆動トランジスタＴdの第１Ｔd電極ｔ１１−第２Ｔd電極ｔ１２間の電位差が駆動トランジスタＴdの閾値電圧Ｖthに到達し、第２Ｔd電極ｔ１２と第３Ｔd電極ｔ１３とが接続された状態で保持される。このように、Ｖth検出期間では、駆動トランジスタＴdの閾値電圧Ｖthに応じた電荷が第１保持容量Ｃthに蓄積されることで、画素回路毎に異なる閾値電圧Ｖthのばらつきを補償することができる。
【００５４】
（リセット期間）
図８は、リセット期間時における画素回路１０の動作状態を示した図である。リセット期間では、図３に示したように、センス線１３が低電位（ＶgL）とされる一方で、ＶSS線１１、リセット線１５、セレクト線１４及び画像信号線１６が従前の電位で維持される。
【００５５】
この制御により、図８に示すように、閾値電圧検出用トランジスタＴthはオフ状態となる。その結果、第１素子容量Ｃoled1に蓄積された閾値電圧Ｖth分の電荷が放電され、駆動トランジスタＴd→第２スイッチングトランジスタＴrst→ＶSS線１１という経路で電流が流れ、第１素子容量Ｃoled1に残存する電荷が放電される。これにより、第１有機ＥＬ素子ＯＬＥＤ１自身の残存電荷による発光への影響が回避される。
【００５６】
（書き込み期間）
図９は、書き込み期間時における画素回路１０の動作状態を示した図である。書き込み期間では、図３に示したように、ＶSS線１１のゼロ電位（０Ｖ）、センス線１３の低電位（ＶgL）、リセット線１５の高電位（ＶgH）及びセレクト線１４の低電位（ＶgL）が維持される一方で、画像信号線１６に画像信号に応じた所定のレベルの画像信号電圧（Ｖdata）が所定の期間供給される。また、セレクト線１４は、画像信号電圧の供給が行われている間、所定の期間だけ高電位（ＶgH）とされる。
【００５７】
この制御により、図９に示すように、第１スイッチングトランジスタＴselがオンとなり、画像信号線１６→第１スイッチングトランジスタＴsel→第２保持容量Ｃdata→第２スイッチングトランジスタＴrst→ＶSS線１１という経路で電流が流れる。その結果、第２保持容量Ｃdataに画像信号電圧に応じた電荷が保持される。また、第２保持容量Ｃdataが保持する画像信号電圧（Ｖdata）の突き上げにより、第１保持容量Ｃthと駆動トランジスタＴdとの間の電位がβＶgに上昇する。
【００５８】
ここで、電位βＶgは、下記式（３）で表される。
βＶg＝｛（Ｃth＋ＣgsTdoff＋ＣgsTthoff）／（Ｃth＋ＣgsTdon＋ＣgdTdon＋ＣgsTthoff）｝×Ｖth＋｛Ｃth／（Ｃth＋ＣgsTdon＋ＣgdTdon＋ＣgsTthoff）｝×Ｖdata （３）
【００５９】
なお、上記式（３）のうち、“ＣgsTdon”は、駆動トランジスタＴdがオン時における、第１Ｔd電極ｔ１１（ゲート）−第３Ｔd電極ｔ１３（ソース）間の寄生容量である。“ＣgdTdon”は、駆動トランジスタＴdがオン時における第１Ｔd電極ｔ１１（ゲート）−第２Ｔd電極ｔ１２（ドレイン）間の寄生容量である。
【００６０】
（発光期間）
図１０は、発光期間時における画素回路１０の動作状態を示した図である。発光期間では、図３に示したように、ＶSS線１１が低電位（−Ｖp）、リセット線１５が低電位（ＶgL）とされる一方で、センス線１３及びセレクト線１４の低電位（ＶgL）、画像信号線１６のゼロ電位（０Ｖ）が維持される。
【００６１】
この制御により、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２は、駆動トランジスタＴdを介して直列に接続される。また、第１保持容量Ｃthと第２保持容量Ｃdataとが直列に接続され、両者の電圧の和が駆動トランジスタＴdの第１Ｔd電極ｔ１１（ゲート）に印加され、図１０に示したように、駆動トランジスタＴdがオンとなる。これにより、ＶDD線１２→第１有機ＥＬ素子ＯＬＥＤ１→駆動トランジスタＴd→第２有機ＥＬ素子ＯＬＥＤ２→ＶSS線１１という経路で電流が流れ、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が発光する。
【００６２】
このとき、駆動トランジスタＴdの第３Ｔd電極ｔ１３（ソース）の電位は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電位と同値となるため、書き込み期間の電位から変動することになる。しかし、駆動トランジスタＴdのゲートは、第１保持容量Ｃth及び第２保持容量Ｃdataを介して第２有機ＥＬ素子ＯＬＥＤ２のアノード電極と接続されているため、駆動トランジスタＴdのゲート電位は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極の電位の変動に追従して変動する。従って、駆動トランジスタＴdのゲート電位は書き込み時間での値、即ち、βＶgを維持することになる。
【００６３】
＜画素回路の特徴＞
上述したように、本実施形態の画素回路１０では、発光期間時において、直列接続された第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が同時に発光するよう構成されているため、一の有機ＥＬ素子のみを発光させる構成と比較して、電流に対する光度を約２倍とすることが可能である。
【００６４】
また、有機ＥＬ素子自体の寿命は、当該有機ＥＬ素子に流れる電流密度と依存関係にあることが分っている。具体的には、有機ＥＬ素子に流れる電流密度が大きいほど有機発光層の劣化が速く進むため、当該有機ＥＬ素子に供給される電流密度を小さくすることで長寿命化を図ることが可能である。この点に関し、本実施形態の画素回路１０では、発光期間時の目標となる所定の輝度（以下、目標輝度という）を、直列接続された２つの有機ＥＬ素子を用いて実現することが可能であるため、一の有機ＥＬ素子のみで目標輝度を実現する構成と比較して、約半分の電流密度を供給することで、目標となる所定の光度を実現することができる。つまり、単位画素当たりの電流量を低減することができるため、有機ＥＬ素子の長寿命化を図ることが可能である。なお、この場合、一の有機ＥＬ素子のみを発光させる構成と比較して、電源電圧が２倍必要となるが、電源線の抵抗による電圧降下が１／２となるため、結果として輝度への影響を低減することができる。
【００６５】
＜画素回路の構成＞
以下、上述した画素回路１０の具体的な構成例について説明する。図１１は、図２に示した画素回路１０の平面図であり、図１２は、図１１に示した画素回路のＡ−Ａ断面図、図１３は、図１１に示した画素回路のＢ−Ｂ断面図である。また、図１４は、画素回路に設けられるインシュレータ（絶縁層及び隔壁）の平面図であり、図１５は、画素回路１０を行列状に配置した際の平面図である。
【００６６】
なお、図１１では、後述する第２絶縁層１３２、当該第２絶縁層１３２の上部に存在するＶSS線１１、ＶDD線１２、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２の図示を省略している。また、以下に説明する画素回路１０は、基板側から光を取り出す構造ではなく、上面側（有機ＥＬ素子側）から光を取り出すトップエミッション型構造を採用している。
【００６７】
図１１、図１２及び図１３に示すように、画素回路１０は、基板１００の上部に、駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、第１スイッチングトランジスタＴsel、第２スイッチングトランジスタＴrst、第１保持容量Ｃth及び第２保持容量Ｃdataを備えている。ここで、基板１００は、ガラスやプラスチック等の材料で構成される。
【００６８】
駆動トランジスタＴdは、第１ゲート層１０１と、第１アモルファスシリコン層１１１と、第１信号線１２１及び第２信号線１２２との重畳部分に形成されている。ここで、第１ゲート層１０１部分が第１Ｔd電極ｔ１１に対応し、第１信号線１２１部分が第２Ｔd電極ｔ１２に対応し、第２信号線１２２部分が第３Ｔd電極ｔ１３に対応する。
【００６９】
閾値電圧検出用トランジスタＴthは、センス線１３と共通に設けられた第２ゲート層１０２と、第２アモルファスシリコン層１１２と、第１信号線１２１及び第３信号線１２３との重畳部分に形成されている。ここで、第２ゲート層１０２部分が第１Ｔth電極ｔ２１に対応し、第１信号線１２１部分が第２Ｔth電極ｔ２２に対応し、第３信号線１２３部分が第３Ｔth電極ｔ２３に対応している。なお、第３信号線１２３と第１ゲート層１０１とは、後述する第１絶縁層１３１に設けられた穴部Ｈ１を介して接続されている。
【００７０】
第１スイッチングトランジスタＴselは、セレクト線１４と共通に設けられた第３ゲート層１０３と、第３アモルファスシリコン層１１３と、第４信号線１２４及び画像信号線１６と共通に設けられた第５信号線１２５との重畳部分に形成されている。ここで、第３ゲート層１０３部分が第１Ｔsel電極ｔ３１に対応し、第４信号線１２４部分が第３Ｔsel電極ｔ３３に対応し、第５信号線１２５部分が第２Ｔsel電極ｔ３２に対応している。
【００７１】
第２スイッチングトランジスタＴrstは、リセット線１５と共通に設けられた第４ゲート層１０４と、第４アモルファスシリコン層１１４と、第２信号線１２２及び第６信号線１２６との重畳部分に形成されている。ここで、第４ゲート層１０４部分が第１Ｔrst電極ｔ４１に対応し、第６信号線１２６部分が第２Ｔrst電極ｔ４２に対応し、第２信号線１２２部分が第３Ｔrst電極ｔ４３に対応している。
【００７２】
第１保持容量Ｃthは、第１ゲート層１０１と第４信号線１２４との重畳部分に形成されている。ここで、第４信号線１２４部分が第１Ｃth電極ｔ５１に対応し、第１ゲート層１０１部分が第２Ｃth電極ｔ５２に対応している。
【００７３】
第２保持容量Ｃdataは、第５ゲート層１０５と第２信号線１２２との重畳部分に形成されている。ここで、第２信号線１２２部分が第２Ｃdata電極ｔ６２に対応し、第５ゲート層１０５部分が第１Ｃdata電極ｔ６１に対応している。なお、第５ゲート層１０５と第４信号線１２４とは、後述する第１絶縁層１３１に設けられた穴部Ｈ２を介して接続されている。
【００７４】
上述した第１ゲート層１０１、第２ゲート層１０２、第３ゲート層１０３、第４ゲート層１０４、第５ゲート層１０５、第１信号線１２１、第２信号線１２２、第３信号線１２３、第４信号線１２４、第５信号線１２５及び第６信号線１２６を形成する素材としては、例えば、アルミニウム合金又はモリブデン合金が用いられる。
【００７５】
また、画素回路１０は、図１２及び図１３に示すように、さらに第１絶縁層１３１と、第２絶縁層１３２と、平坦化層１３３と、第１電極層１３４と、層間絶縁層１３５と、隔壁層１３６と、有機発光層１３７と、第２電極層１３８とを有している。
【００７６】
第１絶縁層１３１は、基板１００又はゲート層（第１ゲート層１０１、第２ゲート層１０２、第３ゲート層１０３、第４ゲート層１０４及び第５ゲート層１０５）上に形成されている。ここで、第１絶縁層１３１には、第１ゲート層１０１と第３信号線１２３とを接続するための穴部Ｈ１と、第５ゲート層１０５と第４信号線１２４とを接続するための穴部Ｈ２（図１１参照）とが形成されている。
【００７７】
また、上述した各トランジスタ及び保持容量の上部には第２絶縁層１３２が形成されている。また、第２絶縁層１３２には、第１信号線１２１と第１電極層１３４（第１接続層１３４２）とを接続するための穴部Ｈ３と、第２信号線１２２と第１電極層１３４（第２有機ＥＬ素子アノード層１３４３）とを接続するための穴部Ｈ４と、第６信号線１２６と第１電極層１３４（第２接続層１３４４）とを接続するための穴部Ｈ５とが形成されている。なお、第１絶縁層１３１及び第２絶縁層１３２は、窒化珪素、酸化珪素又は酸化窒化珪素等の絶縁材料を用いて形成されている。
【００７８】
第２絶縁層１３２の上部には、各トランジスタ及び各容量素子に起因する表面の凹凸を低減するための平坦化層１３３が形成されている。この平坦化層１３３には、例えば、ノボラック樹脂、アクリル樹脂、エポキシ樹脂又はシリコン樹脂等の絶縁性を有した有機材料を用いることができる。なお、平坦化層１３３にも第２絶縁層１３２と同様、上述した穴部Ｈ３〜Ｈ５が形成されている。
【００７９】
第１電極層１３４は、平坦化層１３３の上部に形成されており、図１４に示す層間絶縁層１３５により、第１有機ＥＬ素子アノード層１３４１、第１接続層１３４２、第２有機ＥＬ素子アノード層１３４３（穴部Ｈ４による接続層を含む）及び第２接続層１３４４（穴部Ｈ５及び第２有機ＥＬ素子カソード層１３８２に接続される）の４つの部位に区分けされている。また、層間絶縁層１３５の上部には隔壁層１３６が形成されている。
【００８０】
図１４に示すように、層間絶縁層１３５は、矩形状の穴部Ｈ６及びＨ７を保持するよう形成されている。また、隔壁層１３６は、穴部Ｈ６を囲うように形成されている。穴部Ｈ６及びＨ７は、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が形成される領域であって、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２の開口部に相当する。また、波線で示すＨ３〜Ｈ５は、上述した穴部Ｈ３〜Ｈ５の位置に夫々対応する。
【００８１】
第１有機ＥＬ素子アノード層１３４１は、第１有機ＥＬ素子ＯＬＥＤ１のアノード層に対応し、画素回路１０において共通電極ＶDD線層を形成する。なお、ＶDD線層はＶDD線１２に対応する。第１接続層１３４２は、穴部Ｈ３を介して第１信号線１２１と後述する第１有機ＥＬ素子カソード層１３８１とを電気的に接続している。第２有機ＥＬ素子アノード層１３４３は第２有機ＥＬ素子ＯＬＥＤ２のアノード層に対応し、穴部Ｈ４を介して第２信号線１２２と電気的に接続されている。また、第２接続層１３４４は穴部Ｈ５を介して第６信号線１２６と後述する第２有機ＥＬ素子カソード層１３８２とを電気的に接続する。
【００８２】
なお、第１電極層１３４は、例えば、アルミニウム、ロジウム、ネオジム、銀、銅又は金等の金属或いはこれらの合金等を用いて形成されている。また、層間絶縁層１３５は、フェノール樹脂、アクリル樹脂又はポリイミド樹脂等の光透過性の有機絶縁材料、あるいは窒化珪素、酸化珪素又は酸化窒化珪素等の光透過性の無機絶縁材料を用いて形成されている。また、隔壁層１３６は、アクリル樹脂、ポリイミド樹脂又はノボラック樹脂等の光透過性を有した有機材料を用いて形成されている。
【００８３】
有機発光層１３７は、穴部Ｈ６及びＨ７部分に形成されている。具体的に、第１有機ＥＬ素子アノード層１３４１の上部で且つ層間絶縁層１３５の穴部Ｈ６に、第１有機ＥＬ素子ＯＬＥＤ１の発光層となる第１有機発光層１３７１が形成されている。また、第２有機ＥＬ素子アノード層１３４３の上部で且つ層間絶縁層１３５の穴部Ｈ７に、第２有機ＥＬ素子ＯＬＥＤ２の発光層となる第２有機発光層１３７２が形成されている。
【００８４】
そして、最上層には、ＶSS線１１となる第２電極層１３８が形成されている。ここで、第２電極層１３８は、隔壁層１３６により、第１有機ＥＬ素子カソード層１３８１、第２有機ＥＬ素子カソード層１３８２の２つの部位に区分けされている。ここで、第１有機ＥＬ素子カソード層１３８１が、第１有機ＥＬ素子ＯＬＥＤ１のカソード層に対応する。また、第２有機ＥＬ素子カソード層１３８２が、第２有機ＥＬ素子ＯＬＥＤ２のカソード層に対応し、画素回路１０において共通電極ＶSS線層を形成する。なお、ＶSS線層はＶSS線１１に対応する。また、第２有機ＥＬ素子カソード層１３８２は第２スイッチングトランジスタＴrstの第２Ｔrst電極ｔ４２に対応する。なお、第２電極層１３８は、インジウム錫酸化膜（ＩＴＯ）、錫酸化物等の光透過性を有する導電材料により形成されている。また、第２電極層１３８は、例えばマグネシウム、銀、アルミニウム又はカルシウム等の材料から成る場合、その厚みを１００ｎｍ以下にすることによって、光透過性の電極とすることができる。
【００８５】
上記構成の画素回路１０は、図１５に示すように、行列状に配列されることで、表示パネル１が構成される。なお、図１５では、一の画素回路１０が占める範囲を破線で示している。
【００８６】
次に、上述した発光期間時における電流の流れを、図１６及び図１７を用いて説明する。ここで、図１６は、図１１に示した画素回路１０のＡ−Ａ断面における発光期間時の電流の流れを示した図である。また、図１７は、図１１に示した画素回路１０のＢ−Ｂ断面における発光期間時の電流の流れを示した図である。
【００８７】
上述したように、発光期間時ではＶDD線１２がゼロ電位（０Ｖ）、ＶSS線１１が低電位（−Ｖｐ）に制御されるため、ＶDD線１２からＶSS線１１に向けて電流が流れる（図１６のＤ１及びＤ２参照）。このとき、第１有機ＥＬ素子アノード層１３４１から、第１有機発光層１３７１を介して第１有機ＥＬ素子カソード層１３８１に電流が流れることで、第１有機ＥＬ素子ＯＬＥＤ１が発光し図面上方向に光が照射される。
【００８８】
また、第１有機ＥＬ素子カソード層１３８１から第１信号線１２１に電流が流れ（図１６のＤ３参照）、駆動トランジスタＴd及び第１保持容量Ｃthの第１信号線１２１を通じて、第２信号線１２２に到達する（図１６のＤ４、図１７のＤ５参照）。次いで、この第２信号線１２２から穴部Ｈ４を介して第２有機ＥＬ素子アノード層１３４３に電流が流れ（図１７のＤ６参照）、第２有機発光層１３７２を介して第２有機ＥＬ素子カソード層１３８２に電流が流れることで（図１７のＤ７参照）、第２有機ＥＬ素子ＯＬＥＤ２が発光し、図面上方向に光が照射される。
【００８９】
以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。上述した実施形態においては、トップエミッションの画像表示装置について説明したが、本発明の作用効果を奏するのであれば、ボトムエミッションの画像表示装置であっても構わない。
【産業上の利用可能性】
【００９０】
以上のように、本発明に係る画像表示装置は、有機ＥＬディスプレイ装置等の画像表示装置に有用であり、特に、表示パネルを構成する各画素回路が二つの有機ＥＬ素子を備える場合に有用である。
【符号の説明】
【００９１】
１ 表示パネル
２ 制御回路
３ 電源線制御回路
４ 制御線駆動回路
５ 画像信号線駆動回路
１０ 画素回路
１１ ＶSS線
１２ ＶDD線
１３ センス線
１４ セレクト線
１５ リセット線
１６ 画像信号線
１００ 基板
１０１ 第１ゲート層
１０２ 第２ゲート層
１０３ 第３ゲート層
１０４ 第４ゲート層
１０５ 第５ゲート層
１１１ 第１アモルファスシリコン層
１１２ 第２アモルファスシリコン層
１１３ 第３アモルファスシリコン層
１１４ 第４アモルファスシリコン層
１２１ 第１信号線
１２２ 第２信号線
１２３ 第３信号線
１２４ 第４信号線
１２５ 第５信号線
１２６ 第６信号線
１３１ 第１絶縁層
１３２ 第２絶縁層
１３３ 平坦化層
１３４ 第１電極層
１３４１ 第１有機ＥＬ素子アノード層
１３４２ 第１接続層
１３４３ 第２有機ＥＬ素子アノード層
１３４４ 第２接続層
１３５ 層間絶縁層
１３６ 隔壁層
１３７ 有機発光層
１３７１ 第１有機発光層
１３７２ 第２有機発光層
１３８ 第２電極層
１３８１ 第１有機ＥＬ素子カソード層
１３８２ 第２有機ＥＬ素子カソード層
Ｃoled1 第１素子容量
Ｃoled2 第２素子容量
Ｃth 第１保持容量
Ｃdata 第２保持容量
ＯＬＥＤ１ 第１有機ＥＬ素子
ＯＬＥＤ２ 第２有機ＥＬ素子
Ｔd 駆動トランジスタ
Ｔth 閾値電圧検出用トランジスタ
Ｔsel 第１スイッチングトランジスタ
Ｔrst 第２スイッチングトランジスタ
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関する。
【背景技術】
【０００２】
従来、発光層に注入された正孔と電子とが再結合することにより発光する有機ＥＬ（Electro Luminescence）素子を用いた画像表示装置が提案されている。画像表示装置として、例えば、アモルファスシリコン又は多結晶シリコン等で形成される薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」という）及び、有機発光ダイオード（Organic Light Emitting Diode）等を有する画素回路をマトリクス状に配置したものがある。
【０００３】
また、従来、平面的に複数に分割された発光手段を直列に接続した構成の画像表示装置が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０９８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、単位画素当たりの電流値を低減することはできるものの、有機ＥＬ素子を駆動する薄膜トランジスタの閾値電圧の補償については考慮されていないため、閾値電圧のバラツキにより画素ムラが発生する可能性がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、単位画素当たりの電流値を低減するとともに、閾値電圧を補償することが可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、本発明の第１の態様に係る画像表示装置は、第１発光素子及び第２発光素子と、前記第１発光素子と前記第２発光素子との間に形成され、前記第１発光素子から前記第２発光素子に流入される電流を調整するドライバ素子と、前記ドライバ素子の閾値電圧に応じた電荷を保持する第１容量素子と、前記第２発光素子の両端への接続をオン状態又はオフ状態により切り替えるスイッチング素子と、を備え、前記スイッチング素子がオフ状態のときに、前記第１発光素子から流出された電流が前記第２発光素子に流入され、前記スイッチング素子がオン状態のときに、前記第１容量素子に保持された電荷が前記ドライバ素子を介して当該スイッチング素子に流入されることを特徴とする。
また、本発明の第２の態様に係る画像表示装置において、前記ドライバ素子は、前記第１容量素子と接続されたゲートに対応する第１電極と、何れか一方がドレインに対応し他方がソースに対応する第２電極及び第３電極とを有し、前記第２電極が前記第１発光素子のカソードに接続されるとともに、前記第３電極が前記第２発光素子のアノードに接続され、前記第１端子と前記第２端子との電位差に応じて前記第２端子と前記第３端子との間に流れる電流を調整することを特徴とする。
また、本発明の第３の態様に係る画像表示装置において、前記閾値電圧を検出する閾値電圧検出素子を更に備え、前記閾値電圧検出素子は、前記第１容量素子に蓄積される電荷を利用して、前記閾値電圧を検出することを特徴とする。
また、本発明の第４の態様に係る画像表示装置において、前記スイッチング素子は、前記第１発光素子及び前記第２発光素子の発光時にオフ状態とされ、前記第１発光素子及び前記第２発光素子は、前記発光時に前記ドライバ素子を介して接続されることを特徴とする。
また、本発明の第５の態様に係る画像表示装置において、前記第１発光素子及び前記第２発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子を更に備え、前記第１容量素子及び前記第２容量素子は、前記発光時に前記ドライバ素子に対して直列に接続されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、単位画素当たりの電流値を低減するとともに、閾値電圧の変動を補償することが可能な画像表示装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。
【図２】図２は、図１に示した画素回路の構成の一例を示した回路図である。
【図３】図３は、図１に示した画素回路の駆動方法を説明するためのタイミングチャートである。
【図４】図４は、発光停止期間における画素回路の動作状態を示した図である。
【図５】図５は、Ｖth検出準備期間時における画素回路の動作状態を示した図である。
【図６】図６は、Ｖth検出準備期間時における画素回路の動作状態を示した図である。
【図７】図７は、Ｖth検出期間時における画素回路の動作状態を示した図である。
【図８】図８は、リセット期間時における画素回路の動作状態を示した図である。
【図９】図９は、書き込み期間時における画素回路の動作状態を示した図である。
【図１０】図１０は、発光期間時における画素回路の動作状態を示した図である。
【図１１】図１１は、図２に示した画素回路の平面図である。
【図１２】図１２は、図１１に示した画素回路のＡ−Ａ断面図である。
【図１３】図１３は、図１１に示した画素回路のＢ−Ｂ断面図である。
【図１４】図１４は、画素回路に設けられるインシュレータの平面図である。
【図１５】図１５は、画素回路を行列状に配置した際の平面図である。
【図１６】図１６は、図１１に示した画素回路のＡ−Ａ断面における発光期間時の電流の流れを示した図である。
【図１７】図１７は、図１１に示した画素回路のＢ−Ｂ断面における発光期間時の電流の流れを示した図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して、本発明の一実施形態に係る画像表示装置を詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００１１】
＜画像表示装置の構成＞
図１は、本実施形態に係る画像表示装置の構成を模式的に示した図である。同図に示したように、画像表示装置は、複数の画素回路１０が行列状に配置された表示パネル１と、制御回路２と、電源線制御回路３と、制御線駆動回路４と、画像信号線駆動回路５とを備えている。
【００１２】
表示パネル１の画面水平方向には、ＶSS線１１、ＶDD線１２、センス線１３、リセット線１５及びセレクト線１４が配設されている。また、表示パネル１の画面垂直方向には、画像信号線１６が配設されている。ここで、ＶSS線１１及びＶDD線１２は、電源線制御回路３と電気的に接続されている。また、センス線１３、セレクト線１４及びリセット線１５は、制御線駆動回路４と電気的に接続されている。また、画像信号線１６は、画像信号線駆動回路５と電気的に接続されている。
【００１３】
制御回路２は、例えば演算回路、論理回路などを内部に含むＩＣやカウンタなどの制御機器を用いて構成することができる。制御回路２は、表示の対象となる画像データを表示パネル１に表示させるための電力を、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５から供給するタイミングを制御する。
【００１４】
電源線制御回路３は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。電源線制御回路３は、制御回路２から入力される指示信号（クロック信号等）に基づき、自己の内部で生成した電位をＶSS線１１及びＶDD線１２の夫々に印加する。
【００１５】
制御線駆動回路４は、例えば半導体素子等を内部に含むＩＣなどを用いて構成することができる。制御線駆動回路４は、制御回路２から入力される指示信号（クロック信号等）に基づき、自己の内部で生成した電位をセンス線１３、セレクト線１４及びリセット線１５の夫々に印加する。
【００１６】
画像信号線駆動回路５は、例えば演算回路などを内部に含むＩＣなどを用いて構成することができる。画像信号線駆動回路５は、制御回路２から入力される画像信号から、当該画像信号に対応する電圧（以下、画像データ電位と言う）を生成し、制御回路２から入力される指示信号（クロック信号等）に基づいて画像信号線１６に供給する。
【００１７】
なお、図１の構成において、ＶSS線１１、ＶDD線１２、センス線１３、リセット線１５、セレクト線１４及び画像信号線１６、ならびに制御回路２、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５に関するレイアウトは、その一例を示すものであり、これに限られるものではない。例えば、図１では、制御回路２、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５を表示パネル１の外部に配置しているが、これら回路の何れか又は全てを表示パネル１に内蔵する形態としてもよい。
【００１８】
＜画像回路の構成＞
次に、図１に示した表示パネル１を構成する画素回路１０について説明する。図２は、図１に示した画素回路１０（１画素）の構成の一例を示した図である。同図に示したように、画素回路１０は、第１発光素子である第１有機ＥＬ素子ＯＬＥＤ１と、第２発光素子である第２有機ＥＬ素子ＯＬＥＤ２と、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２を駆動するためのドライバ素子である駆動トランジスタＴdと、駆動トランジスタＴdの閾値電圧を検出する際に用いられる閾値電圧検出素子である閾値電圧検出用トランジスタＴthと、画像信号電圧の印加を制御する第１スイッチングトランジスタＴselと、第１容量素子として閾値電圧を保持する第１保持容量Ｃthと、第２容量素子として画像信号電圧を保持する第２保持容量Ｃdataと、第２有機ＥＬ素子ＯＬＥＤ２と並列に接続されたスイッチング素子としての第２スイッチングトランジスタＴrstと、を備える。なお、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２は、逆電圧印加時にコンデンサとして機能するため、図２ではこれを第１素子容量Ｃoled1、第２素子容量Ｃoled2として等価的に表している。
【００１９】
第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２は、電流量に応じた輝度で自発光する有機ＥＬ素子である。具体的に、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２では、アノード電極とカソード電極との間に導通電圧以上の電位差が生じることにより、アノード電極とカソード電極との間の有機発光層に電流が流れ、該有機発光層に注入された正孔と電子とが再結合することによって光を生じる。
【００２０】
ここで、アノード電極としては、例えばインジウム錫酸化膜（ＩＴＯ）、錫酸化物等の光透過性を有する導電材料を用いることができる。また、アノード電極が、例えばマグネシウム、銀、アルミニウム又はカルシウム等の材料から成る場合、その厚みを１００ｎｍ以下にすることによって、光透過性の電極とすることができる。また、カソード電極としては、例えばアルミニウム、ロジウム、ネオジム、銀、銅又は金等の金属或いはこれらの合金等を用いることができる。
【００２１】
また、有機発光層としては、例えば、Ａｌｑ３（トリス（８−キノリノラト）アルミニウム錯体）等の発光性の材料で構成される。発光効率を高めるために、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム等の有機金属化合物又クマリン等の色素をドーパント材料として、正孔輸送性又は電子輸送性を有するホスト材料にドープして発光層を構成してもよい。発光層を構成するドーパント材料の濃度は、例えば、０．５質量％以上２０質量％以下とする。正孔輸送性を有するホスト材料の例としては、α−ＮＰＤ、ＴＰＤ等がある。電子輸送性を有するホスト材料の例としては、ビス（２−メチル−８−キノリノラト）−４−（フェニルフェノラト）アルミニウム、１，４−フェニレンビス（トリフェニルシラン）、１，３−ビス（トリフェニルシリル）ベンゼン、１，３，５−トリ（９Ｈ−カルバゾール−９−イル）ベンゼン、ＣＢＰ、Ａｌｑ３又はＳＤＰＶＢｉ等がある。なお、発光層の各層を構成する材料は、発する光の色に応じて、適当な材料が選択される。赤色の光を発するドーパント材料の例としては、トリス（１−フェニルイソキノリナト−Ｃ２，Ｎ）イリジウム又はＤＣＪＴＢ等がある。緑色の光を発するドーパント材料の例としては、トリス［ピリジニル−ｋＮ−フェニル−ｋＣ］イリジウム又はビス［２−（２−ベンゾオキサゾリル）フェノラト］亜鉛（ＩＩ）等がある。青色の光を発するドーパント材料の例としては、ジスチリルアリーレン誘導体、ペリレン誘導体又はアゾメチン亜鉛錯体等がある。
【００２２】
第１有機ＥＬ素子ＯＬＥＤ１が有する２電極のうち、アノード電極はＶDD線１２と電気的に接続されており、カソード電極は駆動トランジスタＴdの第２Ｔd電極ｔ１２と電気的に接続されている。また、第２有機ＥＬ素子ＯＬＥＤ２が有する２電極のうち、アノード電極は駆動トランジスタＴdの第３Ｔd電極ｔ１３と電気的に接続されており、カソード電極はＶSS線１１と電気的に接続されている。
【００２３】
駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、第１スイッチングトランジスタＴsel及び第２スイッチングトランジスタＴrstは、例えば、アモルファスシリコン等で形成される薄膜トランジスタ（ＴＦＴ）である。なお、各ＴＦＴのチャネルは、ｎ型、ｐ型の何れのタイプを用いてもよいが、本実施形態ではｎ型を用いるものとする。
【００２４】
駆動トランジスタＴdは、第１Ｔd電極ｔ１１、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３を有している。第１Ｔd電極ｔ１１は、第１保持容量Ｃthの第２Ｃth電極ｔ５２と電気的に接続されている。また、第２Ｔd電極ｔ１２は、第１有機ＥＬ素子ＯＬＥＤ１のカソード電極と電気的に接続されており、第３Ｔd電極ｔ１３は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極と電気的に接続されている。
【００２５】
ここで、第１Ｔd電極ｔ１１はゲート電極（ゲート）に対応し、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３のうち何れか一方がドレイン電極（ドレイン）に、他方がソース電極（ソース）に対応する。なお、本実施形態で使用するｎ型のトランジスタにおいては、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３のうち、高電位側の電極が「ドレイン」となり、低電位側の電極が「ソース」となる。そのため、ドレイン及びソースは、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３に印加される相対的な電位関係により定義される。
【００２６】
駆動トランジスタＴdは、第１Ｔd電極ｔ１１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。
【００２７】
閾値電圧検出用トランジスタＴthは、第１Ｔth電極ｔ２１、第２Ｔth電極ｔ２２及び第３Ｔth電極ｔ２３を有している。第１Ｔth電極ｔ２１は、センス線１３と電気的に接続されている。第２Ｔth電極ｔ２２は、駆動トランジスタＴdの第２Ｔd電極ｔ１２と第１有機ＥＬ素子ＯＬＥＤ１のカソード電極とを電気的に接続する配線に対して導電可能に接続されている。また、第３Ｔth電極ｔ２３は、駆動トランジスタＴdの第１Ｔd電極ｔ１１と、第１保持容量Ｃthの第２Ｃth電極ｔ５２とを電気的に接続する配線に対して導電可能に接続されている。
【００２８】
ここで、第１Ｔth電極ｔ２１がゲートに対応し、第２Ｔth電極ｔ２２及び第３Ｔth電極ｔ２３の何れか一方がソースに、他方がドレインに対応する。なお、本実施形態で使用するｎ型のトランジスタにおいては、高電位側の電極が「ドレイン」となり、低電位側の電極が「ソース」となる。そのため、ドレイン及びソースは、第２Ｔth電極ｔ２２及び第３Ｔth電極ｔ２３に印加される相対的な電位関係により定義される。
【００２９】
閾値電圧検出用トランジスタＴthは、第１Ｔth電極ｔ２１に印加される電位、より詳細にはソースに対してゲートに印加される電圧値（ゲート・ソース間電圧）に応じて、ソースとドレインとの間に流れる電流量を調整し、電流が流れ得る状態（オン状態）と、電流が流れ得ない状態（オフ状態）とを選択的に設定する。
【００３０】
第１スイッチングトランジスタＴselは、第１Ｔsel電極ｔ３１、第２Ｔsel電極ｔ３２及び第３Ｔsel電極ｔ３３を有している。ここで、第１Ｔsel電極ｔ３１は、セレクト線１４と電気的に接続されている。また、第２Ｔsel電極ｔ３２は、画像信号線１６と電気的に接続されている。また、第３Ｔsel電極ｔ３３は、第１保持容量Ｃthの第１Ｃth電極ｔ５１と電気的に接続されている。なお、本実施形態では、第１Ｔsel電極ｔ３１がゲートに対応し、第２Ｔsel電極ｔ３２がドレインに、第３Ｔsel電極ｔ３３がソースに対応する。
【００３１】
第２スイッチングトランジスタＴrstは、第１Ｔrst電極ｔ４１、第２Ｔrst電極ｔ４２及び第３Ｔrst電極ｔ４３を有している。ここで、第１Ｔrst電極ｔ４１は、リセット線１５と電気的に接続されている。また、第２Ｔrst電極ｔ４２は、ＶSS線１１と電気的に接続されている。また、第３Ｔrst電極ｔ４３は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極と電気的に接続されている。
【００３２】
ここで、第１Ｔrst電極ｔ４１はゲートに対応し、第２Ｔrst電極ｔ４２及び第３Ｔrst電極ｔ４３のうち何れか一方がドレインに、他方がソースに対応する。なお、本実施形態で使用するｎ型のトランジスタにおいては、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３のうち、高電位側の電極が「ドレイン」となり、低電位側の電極が「ソース」となる。そのため、ドレイン及びソースは、第２Ｔd電極ｔ１２及び第３Ｔd電極ｔ１３に印加される相対的な電位関係により定義される。
【００３３】
第１保持容量Ｃthは、駆動トランジスタＴdの閾値電圧Ｖthを保持するための容量素子であって、後述するＶth検出期間時に駆動トランジスタＴdの閾値電圧Ｖthに対応する電荷量を保持する機能を有している。また、第１保持容量Ｃthは、第１Ｃth電極ｔ５１及び第２Ｃth電極ｔ５２を有している。ここで、第１Ｃth電極ｔ５１は、第１スイッチングトランジスタＴselの第３Ｔsel電極ｔ３３と電気的に接続されており、第２Ｃth電極ｔ５２は、駆動トランジスタＴdの第１Ｔd電極ｔ１１と電気的に接続されている。
【００３４】
第２保持容量Ｃdataは、画像信号電圧に応じた電荷量を保持するための容量素子であって、後述する書き込み期間時に、画像信号電圧に応じた電荷量を保持する機能を有している。また、第２保持容量Ｃdataは、第１Ｃdata電極ｔ６１及び第２Ｃdata電極ｔ６２を有している。ここで、第１Ｃdata電極ｔ６１は、第１スイッチングトランジスタＴselの第３Ｔsel電極ｔ３３と、第１保持容量Ｃthの第１Ｃth電極ｔ５１とを電気的に接続する配線に対して導電可能に接続されている。また、第２Ｃdata電極ｔ６２は、駆動トランジスタＴdの第３Ｔd電極ｔ１３と、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極とを電気的に接続する配線に対して導電可能に接続されている。
【００３５】
＜画素回路の動作＞
次に、図３〜図１０を参照して、上述した画素回路１０の動作について説明する。なお、以下に説明する画素回路１０の動作は、図１に示した制御手段（制御回路２、電源線制御回路３、制御線駆動回路４及び画像信号線駆動回路５）の制御により実現されるものである。また、図４〜図１０に示した画素回路１０、電流が流れない部位を破線で示している。
【００３６】
図３は、画素回路１０の駆動方法を説明するためのタイミングチャートであって、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２を順次発光方式で発光させる際の信号波形（駆動波形）を示している。ここで、順次発光方式とは、各画素回路に対するフレーム毎の画像信号電圧の書き込み制御及び各画素回路の発光制御を、同一の制御線又は電源線に共通に接続された画素回路のグループ毎（例えば一行毎、一列毎等）に順次行う方式である。
【００３７】
図３において、縦軸は、各制御線に印可される電位示しており、上から順に、ＶSS線１１、ＶDD線１２、センス線１３、リセット線１５、セレクト線１４、画像信号線１６となっている。また、横軸は時間経過を示している。以下に説明するシーケンスでは、発光停止期間、Ｖth検出準備期間、Ｖth検出期間、リセット期間、書き込み期間及び発光期間の６つの制御期間を１サイクルとしており、この１サイクルの制御により第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が１回発光される。
【００３８】
なお、順次発光方式では、制御の単位となるグループ毎のサイクルが時間的にずれた状態で制御されるが、１サイクルの期間中における各画素回路群の動作はグループ毎に同一である。したがって、以下の説明では、特定のグループの画素回路に着目しその動作を説明する。また、ＶDD線１２については、１サイクル中常にゼロ電位（０Ｖ）とされるため説明を省略する。
【００３９】
（発光停止期間）
図４は、発光停止期間における画素回路１０の動作状態を示した図である。発光停止期間では、図３に示したように、センス線１３が低電位（ＶgL）、リセット線１５が低電位（ＶgL）、セレクト線１４が低電位（ＶgL）及び画像信号線１６がゼロ電位（０Ｖ）とされる一方、ＶSS線１１が、後述する発光期間時の低電位（−Ｖp）からゼロ電位（０Ｖ）とされる。
【００４０】
この制御により、ＶSS線１１及びＶDD線１２が同電位となり、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２に流れる電流が停止するため、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が消灯する。
【００４１】
なお、発光停止期間終了時において、駆動トランジスタＴdと第１保持容量Ｃthとの間の電位、即ち駆動トランジスタＴdのゲート電位はβＶg’であるものとする。ここで、βＶg’は、前フレームの発光期間の終了時（本フレームの発光停止期間の開始時）に、第１保持容量Ｃthの第２Ｃth電極ｔ５２と、駆動トランジスタＴdの第１Ｔd電極ｔ１１との間に残留している電位（駆動トランジスタＴdのゲート電位）である。また、駆動トランジスタＴdと第１有機ＥＬ素子ＯＬＥＤ１（第１素子容量Ｃoled1）との間の電位は、Ｖdataの値に応じて第１有機ＥＬ素子ＯＬＥＤ１による電圧降下が生じ、負の電位“−Ｖoled”となる。
【００４２】
（Ｖth検出準備期間）
図５及び図６は、Ｖth検出準備期間時における画素回路１０の動作状態を示した図である。Ｖth検出準備期間では、図３に示したように、セレクト線１４の低電位（ＶgL）及び画像信号線１６のゼロ電位（０Ｖ）が維持された状態で、まずリセット線１５が高電位（ＶgH）とされ、さらに所定時間の経過後にＶSS線１１が高電位（Ｖp）とされる。
【００４３】
この制御により、ＶSS線１１→第２保持容量Ｃdataという経路で電流が流れる。これにより、第２保持容量Ｃdataの第２Ｃdata電極ｔ６２側の電位がＶpとなる。また、この電位分の容量カップリングによる突き上げが第１保持容量Ｃthに発生することで、第２Ｃth電極ｔ５２と駆動トランジスタＴdの第１Ｔd電極ｔ１１との間の電位が上昇し、結果として駆動トランジスタＴdがオン状態になる。そのため、第３Ｔd電極ｔ１３（ソース）から第２Ｔd電極ｔ１２（ドレイン）へ電流が流れ、第２Ｔd電極ｔ１２と第１素子容量Ｃoled1の電位もＶpとなる。
【００４４】
このとき、第１保持容量Ｃthと駆動トランジスタＴdとの間の電位、即ち駆動トランジスタＴdのゲート電位は以下のように導出される。
【００４５】
第１保持容量Ｃthの第２Ｃth電極ｔ５２と駆動トランジスタＴdの第１Ｔd電極ｔ１１との間の電位、即ち駆動トランジスタゲート電位は、第２保持容量Ｃdataの第２Ｃdata電極ｔ６２及び駆動トランジスタＴdの第３Ｔd電極ｔ１３が、０Ｖから−Ｖpへと変化する間保持されている。よって電荷保存の法則が成り立ち、０Ｖの状態及び−Ｖpの状態の駆動トランジスタゲート電位Ｖgを、夫々βＶg’、Ｖg_pとすると、下記式（１）にように表される。
【００４６】
（βＶg’−０）×｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝
＋（βＶg’−０）×Ｃoled1×ＣgdTdoff／（Ｃoled1＋ＣgdTdoff）
＋（βＶg’−ＶgL）×ＣgsTthoff
＝（Ｖg_p−Ｖp）×｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝
＋（Ｖg_p−０）×Ｃoled1×ＣgdTdoff／（Ｃoled1＋ＣgdTdoff）
＋（βＶg’−ＶgL）×ＣgsTthoff （１）
【００４７】
これより、容量カップリングによる突き上げ後の駆動トランジスタゲート電位は下記式（２）にて表される。なお、下記式（２）の右辺第１項が、ＶSS線１１が０ＶからＶpへと変化した際に生じる容量カップリングによって生じる突き上げ電圧である。
【００４８】
Ｖg_p＝[−｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝／[｛ＣgsTdoff＋Ｃth×Ｃdata／（Ｃdata＋Ｃth）｝＋Ｃoled1×ＣgdTdoff／（Ｃoled1＋ＣgdTdoff）]]×Ｖp＋βＶg’ （２）
【００４９】
なお、上記式（１）及び（２）のうち、“ＣgsTdoff”は、駆動トランジスタＴdがオフ時における、第１Ｔd電極ｔ１１（ゲート）−第３Ｔd電極ｔ１３（ソース）間の寄生容量である。“ＣgdTdoff”は、駆動トランジスタＴdがオフ時における第１Ｔd電極ｔ１１（ゲート）−第２Ｔd電極ｔ１２（ドレイン）間の寄生容量である。“ＣgsTthoff”は、閾値電圧検出用トランジスタＴthの、第１Ｔth電極ｔ２１（ゲート）−第３Ｔth電極ｔ２３（ソース）間の寄生容量である。
【００５０】
また、上記式（１）及び（２）において、“Ｃth”は第１保持容量Ｃthの電気容量を意味し、“Ｃdata”は第２保持容量Ｃdataの電気容量を意味し、“Ｃoled1”は第１素子容量Ｃoled1の電気容量を意味する。
【００５１】
図３に戻り、Ｖth検出準備期間では、ＶSS線１１が高電位（Ｖp）とされた後、さらにセンス線１３が高電位（ＶgH）とされる。この制御により、閾値電圧検出用トランジスタＴthがオンとなり、図６に示したように、ＶSS線１１→第２スイッチングトランジスタＴrst→駆動トランジスタＴd→閾値電圧検出用トランジスタＴthという経路で電流が流れる。これにより、第１保持容量Ｃthと駆動トランジスタＴdとの間の電位がＶpとなる。
【００５２】
（Ｖth検出期間）
図７は、Ｖth検出期間時における画素回路１０の動作状態を示した図である。Ｖth検出期間では、図３に示したように、ＶSS線１１がゼロ電位（０Ｖ）とされる一方で、センス線１３、リセット線１５、セレクト線１４及び画像信号線１６が従前の電位で維持される。
【００５３】
この制御により、図７に示すように、第１保持容量Ｃthに蓄積された電荷が放電され、閾値電圧検出用トランジスタＴth→駆動トランジスタＴd→第２スイッチングトランジスタＴrst→ＶSS線１１という経路で電流が流れる。そして、駆動トランジスタＴdの第１Ｔd電極ｔ１１−第２Ｔd電極ｔ１２間の電位差が駆動トランジスタＴdの閾値電圧Ｖthに到達し、第２Ｔd電極ｔ１２と第３Ｔd電極ｔ１３とが接続された状態で保持される。このように、Ｖth検出期間では、駆動トランジスタＴdの閾値電圧Ｖthに応じた電荷が第１保持容量Ｃthに蓄積されることで、画素回路毎に異なる閾値電圧Ｖthのばらつきを補償することができる。
【００５４】
（リセット期間）
図８は、リセット期間時における画素回路１０の動作状態を示した図である。リセット期間では、図３に示したように、センス線１３が低電位（ＶgL）とされる一方で、ＶSS線１１、リセット線１５、セレクト線１４及び画像信号線１６が従前の電位で維持される。
【００５５】
この制御により、図８に示すように、閾値電圧検出用トランジスタＴthはオフ状態となる。その結果、第１素子容量Ｃoled1に蓄積された閾値電圧Ｖth分の電荷が放電され、駆動トランジスタＴd→第２スイッチングトランジスタＴrst→ＶSS線１１という経路で電流が流れ、第１素子容量Ｃoled1に残存する電荷が放電される。これにより、第１有機ＥＬ素子ＯＬＥＤ１自身の残存電荷による発光への影響が回避される。
【００５６】
（書き込み期間）
図９は、書き込み期間時における画素回路１０の動作状態を示した図である。書き込み期間では、図３に示したように、ＶSS線１１のゼロ電位（０Ｖ）、センス線１３の低電位（ＶgL）、リセット線１５の高電位（ＶgH）及びセレクト線１４の低電位（ＶgL）が維持される一方で、画像信号線１６に画像信号に応じた所定のレベルの画像信号電圧（Ｖdata）が所定の期間供給される。また、セレクト線１４は、画像信号電圧の供給が行われている間、所定の期間だけ高電位（ＶgH）とされる。
【００５７】
この制御により、図９に示すように、第１スイッチングトランジスタＴselがオンとなり、画像信号線１６→第１スイッチングトランジスタＴsel→第２保持容量Ｃdata→第２スイッチングトランジスタＴrst→ＶSS線１１という経路で電流が流れる。その結果、第２保持容量Ｃdataに画像信号電圧に応じた電荷が保持される。また、第２保持容量Ｃdataが保持する画像信号電圧（Ｖdata）の突き上げにより、第１保持容量Ｃthと駆動トランジスタＴdとの間の電位がβＶgに上昇する。
【００５８】
ここで、電位βＶgは、下記式（３）で表される。
βＶg＝｛（Ｃth＋ＣgsTdoff＋ＣgsTthoff）／（Ｃth＋ＣgsTdon＋ＣgdTdon＋ＣgsTthoff）｝×Ｖth＋｛Ｃth／（Ｃth＋ＣgsTdon＋ＣgdTdon＋ＣgsTthoff）｝×Ｖdata （３）
【００５９】
なお、上記式（３）のうち、“ＣgsTdon”は、駆動トランジスタＴdがオン時における、第１Ｔd電極ｔ１１（ゲート）−第３Ｔd電極ｔ１３（ソース）間の寄生容量である。“ＣgdTdon”は、駆動トランジスタＴdがオン時における第１Ｔd電極ｔ１１（ゲート）−第２Ｔd電極ｔ１２（ドレイン）間の寄生容量である。
【００６０】
（発光期間）
図１０は、発光期間時における画素回路１０の動作状態を示した図である。発光期間では、図３に示したように、ＶSS線１１が低電位（−Ｖp）、リセット線１５が低電位（ＶgL）とされる一方で、センス線１３及びセレクト線１４の低電位（ＶgL）、画像信号線１６のゼロ電位（０Ｖ）が維持される。
【００６１】
この制御により、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２は、駆動トランジスタＴdを介して直列に接続される。また、第１保持容量Ｃthと第２保持容量Ｃdataとが直列に接続され、両者の電圧の和が駆動トランジスタＴdの第１Ｔd電極ｔ１１（ゲート）に印加され、図１０に示したように、駆動トランジスタＴdがオンとなる。これにより、ＶDD線１２→第１有機ＥＬ素子ＯＬＥＤ１→駆動トランジスタＴd→第２有機ＥＬ素子ＯＬＥＤ２→ＶSS線１１という経路で電流が流れ、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が発光する。
【００６２】
このとき、駆動トランジスタＴdの第３Ｔd電極ｔ１３（ソース）の電位は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電位と同値となるため、書き込み期間の電位から変動することになる。しかし、駆動トランジスタＴdのゲートは、第１保持容量Ｃth及び第２保持容量Ｃdataを介して第２有機ＥＬ素子ＯＬＥＤ２のアノード電極と接続されているため、駆動トランジスタＴdのゲート電位は、第２有機ＥＬ素子ＯＬＥＤ２のアノード電極の電位の変動に追従して変動する。従って、駆動トランジスタＴdのゲート電位は書き込み時間での値、即ち、βＶgを維持することになる。
【００６３】
＜画素回路の特徴＞
上述したように、本実施形態の画素回路１０では、発光期間時において、直列接続された第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が同時に発光するよう構成されているため、一の有機ＥＬ素子のみを発光させる構成と比較して、電流に対する光度を約２倍とすることが可能である。
【００６４】
また、有機ＥＬ素子自体の寿命は、当該有機ＥＬ素子に流れる電流密度と依存関係にあることが分っている。具体的には、有機ＥＬ素子に流れる電流密度が大きいほど有機発光層の劣化が速く進むため、当該有機ＥＬ素子に供給される電流密度を小さくすることで長寿命化を図ることが可能である。この点に関し、本実施形態の画素回路１０では、発光期間時の目標となる所定の輝度（以下、目標輝度という）を、直列接続された２つの有機ＥＬ素子を用いて実現することが可能であるため、一の有機ＥＬ素子のみで目標輝度を実現する構成と比較して、約半分の電流密度を供給することで、目標となる所定の光度を実現することができる。つまり、単位画素当たりの電流量を低減することができるため、有機ＥＬ素子の長寿命化を図ることが可能である。なお、この場合、一の有機ＥＬ素子のみを発光させる構成と比較して、電源電圧が２倍必要となるが、電源線の抵抗による電圧降下が１／２となるため、結果として輝度への影響を低減することができる。
【００６５】
＜画素回路の構成＞
以下、上述した画素回路１０の具体的な構成例について説明する。図１１は、図２に示した画素回路１０の平面図であり、図１２は、図１１に示した画素回路のＡ−Ａ断面図、図１３は、図１１に示した画素回路のＢ−Ｂ断面図である。また、図１４は、画素回路に設けられるインシュレータ（絶縁層及び隔壁）の平面図であり、図１５は、画素回路１０を行列状に配置した際の平面図である。
【００６６】
なお、図１１では、後述する第２絶縁層１３２、当該第２絶縁層１３２の上部に存在するＶSS線１１、ＶDD線１２、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２の図示を省略している。また、以下に説明する画素回路１０は、基板側から光を取り出す構造ではなく、上面側（有機ＥＬ素子側）から光を取り出すトップエミッション型構造を採用している。
【００６７】
図１１、図１２及び図１３に示すように、画素回路１０は、基板１００の上部に、駆動トランジスタＴd、閾値電圧検出用トランジスタＴth、第１スイッチングトランジスタＴsel、第２スイッチングトランジスタＴrst、第１保持容量Ｃth及び第２保持容量Ｃdataを備えている。ここで、基板１００は、ガラスやプラスチック等の材料で構成される。
【００６８】
駆動トランジスタＴdは、第１ゲート層１０１と、第１アモルファスシリコン層１１１と、第１信号線１２１及び第２信号線１２２との重畳部分に形成されている。ここで、第１ゲート層１０１部分が第１Ｔd電極ｔ１１に対応し、第１信号線１２１部分が第２Ｔd電極ｔ１２に対応し、第２信号線１２２部分が第３Ｔd電極ｔ１３に対応する。
【００６９】
閾値電圧検出用トランジスタＴthは、センス線１３と共通に設けられた第２ゲート層１０２と、第２アモルファスシリコン層１１２と、第１信号線１２１及び第３信号線１２３との重畳部分に形成されている。ここで、第２ゲート層１０２部分が第１Ｔth電極ｔ２１に対応し、第１信号線１２１部分が第２Ｔth電極ｔ２２に対応し、第３信号線１２３部分が第３Ｔth電極ｔ２３に対応している。なお、第３信号線１２３と第１ゲート層１０１とは、後述する第１絶縁層１３１に設けられた穴部Ｈ１を介して接続されている。
【００７０】
第１スイッチングトランジスタＴselは、セレクト線１４と共通に設けられた第３ゲート層１０３と、第３アモルファスシリコン層１１３と、第４信号線１２４及び画像信号線１６と共通に設けられた第５信号線１２５との重畳部分に形成されている。ここで、第３ゲート層１０３部分が第１Ｔsel電極ｔ３１に対応し、第４信号線１２４部分が第３Ｔsel電極ｔ３３に対応し、第５信号線１２５部分が第２Ｔsel電極ｔ３２に対応している。
【００７１】
第２スイッチングトランジスタＴrstは、リセット線１５と共通に設けられた第４ゲート層１０４と、第４アモルファスシリコン層１１４と、第２信号線１２２及び第６信号線１２６との重畳部分に形成されている。ここで、第４ゲート層１０４部分が第１Ｔrst電極ｔ４１に対応し、第６信号線１２６部分が第２Ｔrst電極ｔ４２に対応し、第２信号線１２２部分が第３Ｔrst電極ｔ４３に対応している。
【００７２】
第１保持容量Ｃthは、第１ゲート層１０１と第４信号線１２４との重畳部分に形成されている。ここで、第４信号線１２４部分が第１Ｃth電極ｔ５１に対応し、第１ゲート層１０１部分が第２Ｃth電極ｔ５２に対応している。
【００７３】
第２保持容量Ｃdataは、第５ゲート層１０５と第２信号線１２２との重畳部分に形成されている。ここで、第２信号線１２２部分が第２Ｃdata電極ｔ６２に対応し、第５ゲート層１０５部分が第１Ｃdata電極ｔ６１に対応している。なお、第５ゲート層１０５と第４信号線１２４とは、後述する第１絶縁層１３１に設けられた穴部Ｈ２を介して接続されている。
【００７４】
上述した第１ゲート層１０１、第２ゲート層１０２、第３ゲート層１０３、第４ゲート層１０４、第５ゲート層１０５、第１信号線１２１、第２信号線１２２、第３信号線１２３、第４信号線１２４、第５信号線１２５及び第６信号線１２６を形成する素材としては、例えば、アルミニウム合金又はモリブデン合金が用いられる。
【００７５】
また、画素回路１０は、図１２及び図１３に示すように、さらに第１絶縁層１３１と、第２絶縁層１３２と、平坦化層１３３と、第１電極層１３４と、層間絶縁層１３５と、隔壁層１３６と、有機発光層１３７と、第２電極層１３８とを有している。
【００７６】
第１絶縁層１３１は、基板１００又はゲート層（第１ゲート層１０１、第２ゲート層１０２、第３ゲート層１０３、第４ゲート層１０４及び第５ゲート層１０５）上に形成されている。ここで、第１絶縁層１３１には、第１ゲート層１０１と第３信号線１２３とを接続するための穴部Ｈ１と、第５ゲート層１０５と第４信号線１２４とを接続するための穴部Ｈ２（図１１参照）とが形成されている。
【００７７】
また、上述した各トランジスタ及び保持容量の上部には第２絶縁層１３２が形成されている。また、第２絶縁層１３２には、第１信号線１２１と第１電極層１３４（第１接続層１３４２）とを接続するための穴部Ｈ３と、第２信号線１２２と第１電極層１３４（第２有機ＥＬ素子アノード層１３４３）とを接続するための穴部Ｈ４と、第６信号線１２６と第１電極層１３４（第２接続層１３４４）とを接続するための穴部Ｈ５とが形成されている。なお、第１絶縁層１３１及び第２絶縁層１３２は、窒化珪素、酸化珪素又は酸化窒化珪素等の絶縁材料を用いて形成されている。
【００７８】
第２絶縁層１３２の上部には、各トランジスタ及び各容量素子に起因する表面の凹凸を低減するための平坦化層１３３が形成されている。この平坦化層１３３には、例えば、ノボラック樹脂、アクリル樹脂、エポキシ樹脂又はシリコン樹脂等の絶縁性を有した有機材料を用いることができる。なお、平坦化層１３３にも第２絶縁層１３２と同様、上述した穴部Ｈ３〜Ｈ５が形成されている。
【００７９】
第１電極層１３４は、平坦化層１３３の上部に形成されており、図１４に示す層間絶縁層１３５により、第１有機ＥＬ素子アノード層１３４１、第１接続層１３４２、第２有機ＥＬ素子アノード層１３４３（穴部Ｈ４による接続層を含む）及び第２接続層１３４４（穴部Ｈ５及び第２有機ＥＬ素子カソード層１３８２に接続される）の４つの部位に区分けされている。また、層間絶縁層１３５の上部には隔壁層１３６が形成されている。
【００８０】
図１４に示すように、層間絶縁層１３５は、矩形状の穴部Ｈ６及びＨ７を保持するよう形成されている。また、隔壁層１３６は、穴部Ｈ６を囲うように形成されている。穴部Ｈ６及びＨ７は、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２が形成される領域であって、第１有機ＥＬ素子ＯＬＥＤ１及び第２有機ＥＬ素子ＯＬＥＤ２の開口部に相当する。また、波線で示すＨ３〜Ｈ５は、上述した穴部Ｈ３〜Ｈ５の位置に夫々対応する。
【００８１】
第１有機ＥＬ素子アノード層１３４１は、第１有機ＥＬ素子ＯＬＥＤ１のアノード層に対応し、画素回路１０において共通電極ＶDD線層を形成する。なお、ＶDD線層はＶDD線１２に対応する。第１接続層１３４２は、穴部Ｈ３を介して第１信号線１２１と後述する第１有機ＥＬ素子カソード層１３８１とを電気的に接続している。第２有機ＥＬ素子アノード層１３４３は第２有機ＥＬ素子ＯＬＥＤ２のアノード層に対応し、穴部Ｈ４を介して第２信号線１２２と電気的に接続されている。また、第２接続層１３４４は穴部Ｈ５を介して第６信号線１２６と後述する第２有機ＥＬ素子カソード層１３８２とを電気的に接続する。
【００８２】
なお、第１電極層１３４は、例えば、アルミニウム、ロジウム、ネオジム、銀、銅又は金等の金属或いはこれらの合金等を用いて形成されている。また、層間絶縁層１３５は、フェノール樹脂、アクリル樹脂又はポリイミド樹脂等の光透過性の有機絶縁材料、あるいは窒化珪素、酸化珪素又は酸化窒化珪素等の光透過性の無機絶縁材料を用いて形成されている。また、隔壁層１３６は、アクリル樹脂、ポリイミド樹脂又はノボラック樹脂等の光透過性を有した有機材料を用いて形成されている。
【００８３】
有機発光層１３７は、穴部Ｈ６及びＨ７部分に形成されている。具体的に、第１有機ＥＬ素子アノード層１３４１の上部で且つ層間絶縁層１３５の穴部Ｈ６に、第１有機ＥＬ素子ＯＬＥＤ１の発光層となる第１有機発光層１３７１が形成されている。また、第２有機ＥＬ素子アノード層１３４３の上部で且つ層間絶縁層１３５の穴部Ｈ７に、第２有機ＥＬ素子ＯＬＥＤ２の発光層となる第２有機発光層１３７２が形成されている。
【００８４】
そして、最上層には、ＶSS線１１となる第２電極層１３８が形成されている。ここで、第２電極層１３８は、隔壁層１３６により、第１有機ＥＬ素子カソード層１３８１、第２有機ＥＬ素子カソード層１３８２の２つの部位に区分けされている。ここで、第１有機ＥＬ素子カソード層１３８１が、第１有機ＥＬ素子ＯＬＥＤ１のカソード層に対応する。また、第２有機ＥＬ素子カソード層１３８２が、第２有機ＥＬ素子ＯＬＥＤ２のカソード層に対応し、画素回路１０において共通電極ＶSS線層を形成する。なお、ＶSS線層はＶSS線１１に対応する。また、第２有機ＥＬ素子カソード層１３８２は第２スイッチングトランジスタＴrstの第２Ｔrst電極ｔ４２に対応する。なお、第２電極層１３８は、インジウム錫酸化膜（ＩＴＯ）、錫酸化物等の光透過性を有する導電材料により形成されている。また、第２電極層１３８は、例えばマグネシウム、銀、アルミニウム又はカルシウム等の材料から成る場合、その厚みを１００ｎｍ以下にすることによって、光透過性の電極とすることができる。
【００８５】
上記構成の画素回路１０は、図１５に示すように、行列状に配列されることで、表示パネル１が構成される。なお、図１５では、一の画素回路１０が占める範囲を破線で示している。
【００８６】
次に、上述した発光期間時における電流の流れを、図１６及び図１７を用いて説明する。ここで、図１６は、図１１に示した画素回路１０のＡ−Ａ断面における発光期間時の電流の流れを示した図である。また、図１７は、図１１に示した画素回路１０のＢ−Ｂ断面における発光期間時の電流の流れを示した図である。
【００８７】
上述したように、発光期間時ではＶDD線１２がゼロ電位（０Ｖ）、ＶSS線１１が低電位（−Ｖｐ）に制御されるため、ＶDD線１２からＶSS線１１に向けて電流が流れる（図１６のＤ１及びＤ２参照）。このとき、第１有機ＥＬ素子アノード層１３４１から、第１有機発光層１３７１を介して第１有機ＥＬ素子カソード層１３８１に電流が流れることで、第１有機ＥＬ素子ＯＬＥＤ１が発光し図面上方向に光が照射される。
【００８８】
また、第１有機ＥＬ素子カソード層１３８１から第１信号線１２１に電流が流れ（図１６のＤ３参照）、駆動トランジスタＴd及び第１保持容量Ｃthの第１信号線１２１を通じて、第２信号線１２２に到達する（図１６のＤ４、図１７のＤ５参照）。次いで、この第２信号線１２２から穴部Ｈ４を介して第２有機ＥＬ素子アノード層１３４３に電流が流れ（図１７のＤ６参照）、第２有機発光層１３７２を介して第２有機ＥＬ素子カソード層１３８２に電流が流れることで（図１７のＤ７参照）、第２有機ＥＬ素子ＯＬＥＤ２が発光し、図面上方向に光が照射される。
【００８９】
以上、本発明に係る実施形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。上述した実施形態においては、トップエミッションの画像表示装置について説明したが、本発明の作用効果を奏するのであれば、ボトムエミッションの画像表示装置であっても構わない。
【産業上の利用可能性】
【００９０】
以上のように、本発明に係る画像表示装置は、有機ＥＬディスプレイ装置等の画像表示装置に有用であり、特に、表示パネルを構成する各画素回路が二つの有機ＥＬ素子を備える場合に有用である。
【符号の説明】
【００９１】
１ 表示パネル
２ 制御回路
３ 電源線制御回路
４ 制御線駆動回路
５ 画像信号線駆動回路
１０ 画素回路
１１ ＶSS線
１２ ＶDD線
１３ センス線
１４ セレクト線
１５ リセット線
１６ 画像信号線
１００ 基板
１０１ 第１ゲート層
１０２ 第２ゲート層
１０３ 第３ゲート層
１０４ 第４ゲート層
１０５ 第５ゲート層
１１１ 第１アモルファスシリコン層
１１２ 第２アモルファスシリコン層
１１３ 第３アモルファスシリコン層
１１４ 第４アモルファスシリコン層
１２１ 第１信号線
１２２ 第２信号線
１２３ 第３信号線
１２４ 第４信号線
１２５ 第５信号線
１２６ 第６信号線
１３１ 第１絶縁層
１３２ 第２絶縁層
１３３ 平坦化層
１３４ 第１電極層
１３４１ 第１有機ＥＬ素子アノード層
１３４２ 第１接続層
１３４３ 第２有機ＥＬ素子アノード層
１３４４ 第２接続層
１３５ 層間絶縁層
１３６ 隔壁層
１３７ 有機発光層
１３７１ 第１有機発光層
１３７２ 第２有機発光層
１３８ 第２電極層
１３８１ 第１有機ＥＬ素子カソード層
１３８２ 第２有機ＥＬ素子カソード層
Ｃoled1 第１素子容量
Ｃoled2 第２素子容量
Ｃth 第１保持容量
Ｃdata 第２保持容量
ＯＬＥＤ１ 第１有機ＥＬ素子
ＯＬＥＤ２ 第２有機ＥＬ素子
Ｔd 駆動トランジスタ
Ｔth 閾値電圧検出用トランジスタ
Ｔsel 第１スイッチングトランジスタ
Ｔrst 第２スイッチングトランジスタ
【特許請求の範囲】
【請求項１】
第１発光素子及び第２発光素子と、
前記第１発光素子と前記第２発光素子との間に形成され、前記第１発光素子から前記第２発光素子に流入される電流を調整するドライバ素子と、
前記ドライバ素子の閾値電圧に応じた電荷を保持する第１容量素子と、
前記第２発光素子の両端への接続をオン状態又はオフ状態により切り替えるスイッチング素子と、
を備え、
前記スイッチング素子がオフ状態のときに、前記第１発光素子から流出された電流が前記第２発光素子に流入され、前記スイッチング素子がオン状態のときに、前記第１容量素子に保持された電荷が前記ドライバ素子を介して当該スイッチング素子に流入されることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記ドライバ素子は、前記第１容量素子と接続されたゲートに対応する第１電極と、何れか一方がドレインに対応し他方がソースに対応する第２電極及び第３電極とを有し、前記第２電極が前記第１発光素子のカソードに接続されるとともに、前記第３電極が前記第２発光素子のアノードに接続され、前記第１端子と前記第２端子との電位差に応じて前記第２端子と前記第３端子との間に流れる電流を調整することを特徴とする画像表示装置。
【請求項３】
請求項１又は２に記載の画像表示装置において、
前記閾値電圧を検出する閾値電圧検出素子を更に備え、
前記閾値電圧検出素子は、前記第１容量素子に蓄積される電荷を利用して、前記閾値電圧を検出することを特徴とする画像表示装置。
【請求項４】
請求項１〜３の何れか一項に記載の画像表示装置において、
前記スイッチング素子は、前記第１発光素子及び前記第２発光素子の発光時にオフ状態とされ、
前記第１発光素子及び前記第２発光素子は、前記発光時に前記ドライバ素子を介して接続されることを特徴とする画像表示装置。
【請求項５】
請求項１〜４の何れか一項に記載の画像表示装置において、
前記第１発光素子及び前記第２発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子を更に備え、
前記第１容量素子及び前記第２容量素子は、前記発光時に前記ドライバ素子に対して直列に接続されることを特徴とする画像表示装置。
【請求項１】
第１発光素子及び第２発光素子と、
前記第１発光素子と前記第２発光素子との間に形成され、前記第１発光素子から前記第２発光素子に流入される電流を調整するドライバ素子と、
前記ドライバ素子の閾値電圧に応じた電荷を保持する第１容量素子と、
前記第２発光素子の両端への接続をオン状態又はオフ状態により切り替えるスイッチング素子と、
を備え、
前記スイッチング素子がオフ状態のときに、前記第１発光素子から流出された電流が前記第２発光素子に流入され、前記スイッチング素子がオン状態のときに、前記第１容量素子に保持された電荷が前記ドライバ素子を介して当該スイッチング素子に流入されることを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置において、
前記ドライバ素子は、前記第１容量素子と接続されたゲートに対応する第１電極と、何れか一方がドレインに対応し他方がソースに対応する第２電極及び第３電極とを有し、前記第２電極が前記第１発光素子のカソードに接続されるとともに、前記第３電極が前記第２発光素子のアノードに接続され、前記第１端子と前記第２端子との電位差に応じて前記第２端子と前記第３端子との間に流れる電流を調整することを特徴とする画像表示装置。
【請求項３】
請求項１又は２に記載の画像表示装置において、
前記閾値電圧を検出する閾値電圧検出素子を更に備え、
前記閾値電圧検出素子は、前記第１容量素子に蓄積される電荷を利用して、前記閾値電圧を検出することを特徴とする画像表示装置。
【請求項４】
請求項１〜３の何れか一項に記載の画像表示装置において、
前記スイッチング素子は、前記第１発光素子及び前記第２発光素子の発光時にオフ状態とされ、
前記第１発光素子及び前記第２発光素子は、前記発光時に前記ドライバ素子を介して接続されることを特徴とする画像表示装置。
【請求項５】
請求項１〜４の何れか一項に記載の画像表示装置において、
前記第１発光素子及び前記第２発光素子の発光輝度に対応する画像信号電圧を保持する第２容量素子を更に備え、
前記第１容量素子及び前記第２容量素子は、前記発光時に前記ドライバ素子に対して直列に接続されることを特徴とする画像表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２３７２６２（Ｐ２０１０−２３７２６２Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２００９−８２１９０（Ｐ２００９−８２１９０）
【出願日】平成２１年３月３０日（２００９．３．３０）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２１年３月３０日（２００９．３．３０）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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