画像読取装置およびイメージセンサチップ
【課題】イメージセンサチップを長手方向に複数配列してなる１ラインのラインセンサにおいて、イメージセンサチップ間の光電変換素子の存在しない隙間部分に相当する欠損画素を補間する。
【解決手段】イメージセンサチップ１１２１の回路基板３０の主走査方向における一方の端部に突出部３１が形成され、回路基板３０の主走査方向におけるもう一方の端部の、上記突出部３１に対応する位置には後退部３２が形成されており、イメージセンサチップ１１２１が主走査方向に複数直線状に並べられたときに、隣り合うイメージセンサチップ１１２１の突出部３１と後退部３２とは互いに嵌まり合う。当該突出部３１上において、光電変換素子列４０から副走査方向に所定距離離れた位置には、イメージセンサチップの繋ぎ目部分における画素欠陥領域の画素を補間するための補間用光電変換素子５０が設けられている。
【解決手段】イメージセンサチップ１１２１の回路基板３０の主走査方向における一方の端部に突出部３１が形成され、回路基板３０の主走査方向におけるもう一方の端部の、上記突出部３１に対応する位置には後退部３２が形成されており、イメージセンサチップ１１２１が主走査方向に複数直線状に並べられたときに、隣り合うイメージセンサチップ１１２１の突出部３１と後退部３２とは互いに嵌まり合う。当該突出部３１上において、光電変換素子列４０から副走査方向に所定距離離れた位置には、イメージセンサチップの繋ぎ目部分における画素欠陥領域の画素を補間するための補間用光電変換素子５０が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原稿の画像を読取る画像読取装置、特に複数のイメージセンサチップから成るラインセンサを用いた画像の読み取りに関する。
【背景技術】
【０００２】
従来、画像読取装置（ファクシミリ、スキャナ、複写機等）に搭載される画像読取機構としては、縮小光学系のＣＣＤを用いて原稿画像を電気信号に光電変換する画像読取機構が一般に広く用いられている。これに対し近年では、光路長が短く装置の小型化が可能であることから、例えばセルフォックレンズを介してリニアセンサで画像を直接読み取る等倍光学系の密着型イメージセンサ（ＣＩＳ：Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）が、広く用いられるようになってきている。
【０００３】
しかし、上記のＣＩＳを用いた画像読取装置では、イメージセンサに結像する原稿画像が等倍であるため、原稿の主走査方向の長さと同じだけ撮像素子（光電変換素子）を並べる必要があり、このような長尺状のイメージセンサを１チップでこれを製造しようとすれば、コストが非常に高くなる。
そこで、このようなＣＩＳとして、例えば、所定数の光電変換素子を直線状に並べたイメージセンサチップを、その長手方向に複数個列設して主走査方向の長さを確保する構成が一般に採用されている。
【０００４】
ところが、イメージセンサチップをウエハから切り出す際の切り出し誤差を考慮して、イメージセンサチップの端に位置する光電変換素子から当該イメージセンサチップの端部までには通常数十μｍ程度のマージンを設ける必要がある。また、複数のイメージセンサチップを基板に実装する際のばらつきを考慮して、イメージセンサチップは通常数十μｍ程度の隙間を空けて実装される。そのため、イメージセンサチップ間の繋ぎ目部分には光電変換素子が存在せず、上記マージンに隙間を加えた領域の画像を読取ることができず、画素が欠損する領域（以下、「画素欠損領域」という。）が発生し、直線画像の直線性が損なわれたり、ハーフトーン画像を読取った際に筋状のノイズが発生したりして、画質劣化を引き起こすことがある。
【０００５】
そこで、例えば、特許文献１においては、複数のイメージセンサチップを１列に並べた構成において、その隣接するイメージセンサチップにおける光電変換素子のうち、上記画素欠損領域を挟んで存する一対の光電変換素子の出力に基づき、線形補間により当該画素欠損領域の画素の画像データを補間する構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１９６８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の構成のように、イメージセンサチップ間の画素欠損領域近傍の光電変換素子が受光した画像データから補間する方法では、補間された画像データはあくまでも擬似的にシミュレートされた画像データであり、実際のものとは異なる。
本発明の課題は、上記事情に鑑みてなされたものであって、複数個のイメージセンサチップを１列に並べてなるラインセンサにおいて、隣接するイメージセンサチップ間の画素欠損領域における欠損画素を、当該画素欠損領域の実際の画像データを用いて補間することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明に係る画像形成装置は、光電変換素子列が形成されたイメージセンサチップを、長手方向に複数個配列してなるラインセンサを有し、原稿を当該ラインセンサに対して副走査方向に相対的に移動させて、当該原稿の画像データを取得する画像読取装置であって、前記ラインセンサにおいて配列される前記イメージセンサチップの個数をｎ個とした場合に、少なくともｎ−１個のイメージセンサチップは、光電変換素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣合う２個のイメージセンサチップの光電変換素子列の列間に対応する位置において、第１の補間用光電変換素子を有し、前記第１の補間用光電変換素子の電荷の出力と、前記光電変換素子列の電荷の出力のうち、一方を他方に対して前記第１の距離に対応する副走査時間だけ相対的に遅延させる第１の電荷出力遅延手段と、前記各イメージセンサチップの光電変換素子列における個々の光電変換素子の電荷の出力と、前記遅延された第１の補間用光電変換素子の電荷の出力とを、主走査方向における走査順に出力する出力制御手段とを備えることを特徴とする。
【発明の効果】
【０００９】
上記構成により、イメージセンサを１列に並べて成るラインセンサの隣接するイメージセンサチップ間の画素欠損領域の画像について、画素欠損領域近傍の光電変換素子が受光した画像データを基に擬似的にシミュレートされた信号ではなく、補間用光電変換素子により実際に読取った画像を用いることで、より精度の高い画像読取を行うことができる。
ここで、前記第１の補間用光電変換素子は、前記光電変換素子列よりも原稿の移動方向上流側に配置され、前記第１の距離は、副走査方向における走査間隔のＮ倍（Ｎ＝１、２、３、・・・）であって、前記光電変換素子列における各光電変換素子は、それぞれ１個の信号電荷転送素子に接続されており、前記第１の電荷出力遅延手段は、前記第１の補間用光電変換素子に、（Ｎ＋１）個の信号電荷転送素子を直列に接続してなると共に、副走査方向の走査クロックを受信する度に、各信号電荷転送素子の電荷を後段の信号電荷転送素子に順次転送する構造となっており、前記出力制御手段は、前記光電変換素子列における各信号電荷転送素子および前記第１の電荷出力遅延手段における最終段の信号電荷転送素子からの電荷の出力を、主走査方向における走査順に出力してもよい。
【００１０】
また、前記各イメージセンサチップが実装された基板は、その主走査方向における一方の端部に突出部を有すると共に、他方の端部の、当該突出部に対応した位置に後退部が形成され、隣接するイメージセンサチップ同士の前記突出部と前記後退部を係合させて、主走査方向に列設する構成であり、前記基板の突出部に、前記第１の補間用光電変換素子が配置されていてもよい。
【００１１】
さらに、前記イメージセンサチップは、前記光電変換素子列に対して副走査方向において前記第１の補間用光電変換素子と反対側であって、当該光電変換列と副走査方向に第２の距離離れた位置に、第２の補間用光電変換素子を有し、前記第２の補間用光電変換素子の電荷の出力を、前記第２の距離に対応する時間だけ遅延させる第２の電荷出力遅延手段を備え、前記出力制御手段は、原稿の移動方向に応じて、前記第１と第２の電荷出力遅延手段からの出力を選択し、その出力と、光電変換素子列における個々の光電変換素子の電荷の出力とを、主走査方向における走査順に出力してもよい。
【００１２】
また、本発明に係るイメージセンサチップは、光電変換により原稿画像を読取る撮像素子が、基板上に複数直線状に配列された撮像素子列を備えるイメージセンサチップであって、前記基板の主走査方向における一方の端部の一部は突出して第１の突出部を形成し、他方の端部の前記突出部に対応する部分は後退して第１の後退部を形成しており、前記第１の突出部において、前記撮像素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第１の補間用光電変換素子を有し、前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第１の突出部と前記第１の後退部とが互いに嵌り合う構成であることを特徴とする。
【００１３】
ここで、前記第１の突出部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の突出部が存する側の反対側に、第２の突出部が形成され、前記第１の後退部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の後退部が存する側の反対側に、第２の後退部とが形成され、前記第２の突出部において、前記撮像素子列から副走査方向に第２の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第２の補間用光電変換素子を有し、前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第２の突出部と前記第２の後退部とが互いに嵌り合う構成としてもよい。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る画像読取装置の全体構成を示す断面図である。
【図２】本発明の実施の形態に係るＣＩＳの概略構成を示す断面図である。
【図３】本発明の実施の形態に係るＣＩＳの分解構成を示す斜視図である。
【図４】本発明の実施の形態１および２に係るイメージセンサチップの形状および概略構成を示す平面図である。
【図５】は、本発明の実施の形態１におけるラインセンサの隣接する２つのイメージセンサチップの連結部分を拡大して示す図であり、（ａ）は、補間用光電変換素子による原稿上の直線画像の読み取りの様子を模式的に示す図であり、（ｂ）は、光電変換素子列による原稿上の直線画像の読み取りの様子を模式的に示す図である。
【図６】本発明の実施の形態１における画像読取装置の主要な機能構成を示すブロック図である。
【図７】本発明の実施の形態１における画像読取処理の内容を示すフローチャートである。
【図８】は、実施の形態１において、光電変換素子に発生した信号電荷がＡ／Ｄ変換された画像信号データのメモリ内での格納状態を示すテーブルであり、（ａ）は、補間用光電変換素子の画像信号のメモリ内での格納状態を示すテーブルであり、（ｂ）は、光電変換素子列の画像信号のメモリ内での格納状態を示すテーブルである。
【図９】本発明の実施の形態２における光電変換素子列および補間用光電変換素子による原稿画像の読取状態を模式的に示した図である。
【図１０】本発明の実施の形態２における画像読取装置の主要な機能構成を示すブロック図である。
【図１１】本発明の変形例（１）におけるラインセンサの隣接する２つのイメージセンサチップの連結部分を拡大して示す図であり、イメージセンサチップの端部の形状および構成を示す平面図である。
【図１２】本発明の変形例（１）における画像読取装置の主要な機能構成を示すブロック図である。
【図１３】本発明の変形例（１）における画像読取処理の内容を示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明に係る画像読取装置の実施の形態を、原稿両面読取可能な自動原稿搬送装置（ＡＤＦ：Ａｕｔｏ Ｄｏｃｕｍｅｎｔ Ｆｅｅｄｅｒ）を備え、原稿を搬送させながらその画像を読み取る、いわゆるシートスルー方式の画像読取装置（以下、単に「スキャナ」という）に適用した場合を例にして説明する。
＜実施の形態１＞
（１−１．スキャナの全体構成）
図１は、本発明の実施の形態１に係る、スキャナ１の概略構成を示す断面図である。
【００１６】
同図に示すように、スキャナ１は、画像読取部１０およびＡＤＦ２０により成り、画像読取部１０は、固定光学系の一つであるシートスルー方式と移動光学系の一つであるスキャナ移動方式の両方で原稿画像の読取が可能なように構成されている。
ＡＤＦ２０は、シートスルー方式の読取り実行の際、原稿給紙トレイ２０１にセットされた原稿束（不図示）は、ピックアップローラ２０３と捌きローラ２０４とにより原稿束から１枚ずつ分離され、レジストローラ２０５まで搬送される。なお、原稿給紙トレイ２０１における２０８は、原稿給紙トレイ２０１上の原稿の有無を検出するための原稿検出センサであり、公知の反射型光電センサなどからなる。
【００１７】
搬送された原稿は、レジストローラ２０５のニップ部に当接して、その傾き（スキュー）が補正された後、所定のタイミングで原稿読取位置Ｑへと搬送され、原稿押さえ部材２０９により原稿読取位置Ｑにおける原稿面とシートスルー用プラテンガラス１２上面との距離が一定に保たれた状態で読取りが行われるようになっている。
上記原稿読取位置Ｑを通過した原稿は、さらに、読取後ローラ２０６および排出ローラ２０７を介して原稿排紙トレイ２０２上に排出される。
【００１８】
原稿読取位置Ｑを通過する原稿画像は、その直下に配されたＣＩＳ１１によって読み取られる。
なお、上記各ローラは、原稿搬送モータＭ１を動力源とし、歯車やベルトなどの動力伝達機構（図示せず）を介して回転駆動される。
一方、原稿を手置き用プラテンガラス１３に載置して読み取る場合（スキャナ移動方式）には、ＡＤＦ２０を上方に開放して、原稿を手置き用プラテンガラス１３上にセットする。
【００１９】
この場合には、ＣＩＳ１１は、図１の矢印Ａの方向に移動される。
なお、上記ＣＩＳ１１は、スキャンモータＭ２を動力源とし、ベルトやワイヤ等から成る図示しない動力伝達機構を介して走行駆動される。
また、画像読取部１０には、白色補正のための基準白板（シェーディング板）１４がシートスルー用プラテンガラス１２と手置き用プラテンガラス１３との間に配置されている。
【００２０】
画像読取部１０のハウジング１５内には、制御部７が配設される。この制御部７は、上記ＡＤＦ２０による原稿の搬送動作を制御すると共に、ＣＩＳ１１の出力信号を適正に処理して画像データを生成する。当該画像データは、ＬＡＮ等を介して他の端末に出力される。
（１−２．ＣＩＳ１１の構成）
図２は、上記ＣＩＳ１１の長手方向（主走査方向）に直交する断面図であり、図３は当該ＣＩＳ１１の分解斜視図である。
【００２１】
両図に示すように、ＣＩＳ１１は、光路を妨げない所定形状の内部空間を有する筐体１１５の底面部にラインセンサ１１２を配すると共に、内部にはランプ１１１と、このランプ１１１からの光の原稿Ｓからの反射光をライセンサ１１２の検出面に集光するセルフォックレンズ１１３とを備えてなる。
図３に示すように、ラインセンサ１１２は、基板１１２ａに、５個のイメージセンサチップ１１２１, １１２２, １１２３, １１２４, １１２５を一直線上に配設してなる。各イメージセンサチップとしてＣＣＤイメージセンサやＣＭＯＳイメージセンサ等の撮像デバイスが使用される。基板１１２ａは、板状の樹脂材料（例えば、ガラスエポキシ樹脂）で形成されている。
【００２２】
また、ランプ１１１は、例えば複数のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を列状に配し、公知の拡散板を介して輝度を均一化して原稿に向けて射出するよう構成されている。
筐体１１５は、アルミ等の金属材料や、樹脂材料（例えば、ポリカーボネート樹脂）で形成されている。
【００２３】
（１−３．イメージセンサチップの構成）
図４は、上記ラインセンサ１１２におけるイメージセンサチップ１１２１の構成を示す平面図である。なお、ここでは、イメージセンサチップ１１２１について以下に説明するが、他のイメージセンサチップ１１２２〜１１２５も全く同一の形状および構成を備える。
【００２４】
同図に示すように、イメージセンサチップ１１２１は、回路基板３０上に多数の光電変換素子（フォトダイオード）が直線状に形成された光電変換素子列４０を備えている。
回路基板３０は、シリコン単結晶をベース材とする。回路基板３０の長手方向（主走査方向）における一方の端部（本例では右側端部）であって、光電変換素子列４０の延長線上ではない、ほぼ上半分の部分が、主走査方向に突出して突出部３１を形成し、当該突出部３１上の所定の位置に補間用光電変換素子５０が配設されている。
【００２５】
また、長手方向において、回路基板３０の突出部３１が位置する側とは反対側（左側）の端部の、上記突出部３１に対応する位置には、後退部３２が形成されており、これにより、イメージセンサチップ１１２１が主走査方向に直線状に並べられた際に、隣り合うイメージセンサチップ１１２１の突出部３１と後退部３２が互いに嵌まり合うようになっており、当該突出部３１上の所定の位置には、画素欠陥領域の画素を補間するための補間用光電変換素子５０が設けられている。
【００２６】
回路基板３０上には、上記光電変換素子列４０とほぼ平行して、回路部６が形成されている。回路部６には、転送された信号電荷を電圧に変換するため一旦信号電荷を蓄積する信号電荷蓄積部や、その電圧値を読み出すためのシフトレジスタ回路、およびその蓄積電荷をリセットするリセット回路が設けられており、各光電変換素子から出力された電荷を外部に転送する。
【００２７】
なお、図４の「８」は、駆動パルスの印加や、電荷を出力するための端子群である。
図５（ａ）は、ラインセンサ１１２における隣接する２つのイメージセンサチップ１１２１、１１２２の連結部分を拡大して示す図であり、回路部６内の信号電荷蓄積部６１, ６２や補間用光電変換素子５０の位置を具体的に開示している。
同図に示すように、光電変換素子列４０と平行に、複数の信号電荷蓄積部６１が個々の光電変換素子に対応して列状に配設されると共に、補間用光電変換素子５０の横にも当該補間用光電変換素子５０の電荷を蓄積するための信号電荷蓄積部６２が設けられている。
【００２８】
補間用光電変換素子５０は、回路基板３０の突出部３１上の、光電変換素子列４０より副走査方向に所定距離（本実施の形態では、４走査ライン分：隣接する主走査ラインの間隔をｑとすると、４ｑの距離）離れた位置であって、かつ、主走査方向において、隣接する光電変換素子列４０間の隙間、すなわち左側（イメージセンサチップ１１２１）の光電変換素子列４０の右端の光電変換素子４１と、右側（イメージセンサチップ１１２２）の光電変換素子列４０の左端の光電変換素子４２と距離のほぼ中間の位置となるように配設されている。
【００２９】
本実施の形態では、光電変換素子４１と４２と距離が、略２ピッチ分（本実施の形態では約８４μｍ）となるようにイメージセンサチップ１１２１が配列されており、その主走査方向における中間位置に設けられた補間用光電変換素子５０と光電変換素子４１、４２との距離もほぼ画素ピッチｐに等しくなるようにしている。
本実施の形態では、補間用光電変換素子５０は、光電変換素子列４０より副走査方向下流側に距離４ｑ離れた位置に配設されているため、主走査方向と平行な方向の原稿上の直線画像Ｌを想定した場合、直線画像Ｌが補間用光電変換素子５０による読取り位置に来た瞬間を時刻ｔ１とすると、当該時刻ｔ１において、補間用光電変換素子５０には直線画像Ｌを読取った信号電荷Ｅが発生する。そして、原稿が距離ｑ移動するのに要する時間をｔとすると、原稿が距離４ｑ移動するのに要する時間４ｔだけ時刻ｔ１から経過した時刻ｔ５において（図５（ｂ）参照）、直線画像Ｌは、光電変換素子列４０による読取位置に到達する。当該時刻ｔ５において、光電変換素子列４０には直線画像Ｌを読取った信号電荷Ｆが発生する。このように、主走査方向における同一ライン上にある原稿上の画像が、補間用光電変換素子５０によって読取られる時刻ｔ１と、光電変換素子列４０によって読取られる時刻ｔ５との間には、補間用光電変換素子５０と光電変換素子列４０との副走査方向における距離４ｑを原稿が移動するのに要する時間４ｔ（＝４ｑ／副走査方向の走査スピード）だけの時間差が存在する。
【００３０】
露光により各光電変換素子に発生した信号電荷は、後述の転送パルスを受けて、一斉に対応する信号電荷蓄積部に転送され、信号電荷蓄積部において、それぞれ転送された信号電荷に応じた電圧が発生し、続いて読出しクロック信号を受けて、各信号電荷蓄積部の電圧値が順次読み出される。詳しくは後述する。
（１−４．ラインセンサ１１２の出力制御ブロック図）
図６は、本実施の形態における制御部７によりＣＩＳ１１のランプ１１１の点灯制御、およびラインセンサ１１２の出力を制御する構成を示すブロック図である。
【００３１】
ランプ電源部７１は、制御部７からの指示を受けて、原稿を照射するランプ１１１に電力を供給して発光させる。
駆動パルス発生部７２は、ラインセンサ１１２の画像信号を読み出すためのセンサ駆動パルスを発生する。このセンサ駆動パルスには、駆動パルス発生部７２から出力されるライン同期信号、および当該ライン同期信号に同期して、ラインセンサ１１２の各イメージセンサチップ１１２１における光電変換素子列４０や補間用光電変換素子５０の信号電荷を対応する信号電荷蓄積部６１, ６２に一斉に転送させる転送パルスや、信号電荷蓄積部に蓄積された信号電荷に応じて発生した電圧値をシフトレジスタ回路６３が順次出力させるタイミングの基準となる読出しクロック信号、シフトレジスタ回路６３に電圧値の順次読出しを開始させるトリガー信号、および次の走査ラインの画像読取に備えて信号電荷蓄積部６１, ６２に蓄積されている信号電荷をリセットするリセットパルス等が含まれる。
【００３２】
主走査方向の走査周期は、ライン同期信号の発生周期に等しく、また、読出しクロック信号による信号電荷蓄積部からの電圧値の読出しは、一のライン同期信号と次のライン同期信号の間に行われ出力される。
上記信号電荷蓄積部６１, ６２として、例えば、フローティング・ディフュージョン・アンプ（ＦＤアンプ）が用いられる。
【００３３】
信号電荷蓄積部６１, ６２から出力された電圧値は、Ａ／Ｄ変換部７３でデジタルの画像信号に変換された後、並べ替え処理部７４内のメモリ７５に一時的に格納される。
メモリ７５は、例えば揮発性メモリであるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）より成る。
メモリ７５に格納された画像信号は、１ライン画像データ生成部７６へ出力され、１走査ラインずつの画像データとして並び替えられ、画像処理部７７で、シェーディング補正等の公知の補正処理を施された後、画像メモリ部７８に格納され、必要に応じて画像データ出力部７９を介してＬＡＮなどに接続された外部の端末に出力される。
【００３４】
（１−５．ラインセンサ１１２の出力制御）
図７は、本実施の形態におけるＣＩＳ１１による画像読取処理の内容を示すフローチャートである。
まず、ユーザがＡＤＦ２０の原稿給紙トレイ２０１上に原稿を載置して操作部２のスタートボタンを押下すると原稿が送られ、原稿の先端が原稿読取位置Ｑ（図１参照）に到達すると、ラインセンサ１１２の各イメージセンサチップ１１２１における補間用光電変換素子５０の信号電荷と、光電変換素子列４０の信号電荷が、信号電荷蓄積部６１, ６２へと転送され、当該信号電荷蓄積部６１, ６２において転送されたそれぞれの信号電荷に応じて電圧が発生し、シフトレジスタ回路６３はトリガー信号を受信すると、各信号電荷蓄積部に接続され電圧値の出力を制御するスイッチの役割を果たす選択トランジスタ（不図示）を読出しクロック信号に同期して順次作動させ、それにより、電圧値が読み出しラインを通じてＡ／Ｄ変換部７３へと順次出力され、Ａ／Ｄ変換部７３でデジタルの画像信号に変換された後、その信号の属性情報と対応付けられてメモリ７５に格納される（ステップＳ１、ステップＳ２、ステップＳ３）。
【００３５】
次に、メモリ７５に格納された画像信号は、主走査方向の走査順にメモリ７５から読み出され、１ライン画像データ生成部７６において各イメージセンサチップからの画像信号を主走査方向の走査順に並べて１ライン分の画像データを生成する並べ替え処理が行われ、１ライン分の画像データが生成される（ステップＳ４）。生成された１ライン分の画像データは画像処理部７７に出力され、当該画像処理部７７において所定の画像処理が行われた後、画像メモリ部７８に格納される（ステップＳ５、ステップＳ６）。
【００３６】
そして、原稿読み取りの最終ラインが読取られたかどうかを判定し、最終ラインが読取られた場合は（ステップＳ７：ＹＥＳ）、画像読取処理を終了する。最終ラインが読取られていない場合は、ステップＳ２に戻って（ステップＳ７：ＮＯ、ステップＳ２）、以下、ステップＳ７で最終ラインが読取られたと判定されるまで、ステップＳ２〜Ｓ７を繰り返す。
【００３７】
図８は、画像信号のメモリ７５内の格納状態の一例を示すテーブルである。図８（ａ）は、イメージセンサチップ１１２１〜１１２４の補間用光電変換素子５０からの画像信号を格納するテーブルであり、画像信号が５ライン分（ライン番号Ｃ〜Ｃ＋４）格納できるようになっている。図８（ｂ）は、ライン番号（Ｃ＋４）番目における各イメージセンサチップ１１２１〜１１２５の光電変換素子列４０からの画像信号を格納するテーブルである。なお、ここでは、光電変換素子列４０は（ｎ−１）個の光電変換素子を含むものとして示している。
【００３８】
１ライン画像データ生成部７６は、これらのテーブルに格納されている画像信号を読み出して、主走査方向の走査順に画像信号を並べて、１ライン分の画像データを生成する。より詳しくは、以下の通りである。
１ライン画像データ生成部７６は、先ず、主走査方向における１番目のイメージセンサチップ１１２１の光電変換素子列４０からの画像信号を図８（ｂ）の光電変換素子列用テーブルから読み出す。次に、１番目のイメージセンサ１１２１の補間用光電変換素子５０、即ち、イメージセンサチップ１１２１と１１２２との繋ぎ目部分に位置する補間用光電変換素子５０からの画像信号を図８（ａ）の補間用光電変換素子用テーブルから読み出すのであるが、この時、補間用光電変換素子５０は、光電変換素子列４０よりも副走査方向に４ライン分下流側に位置しているため、同一ラインの画像信号を得るためには、光電変換素子列４０の画像信号よりも４ライン分前の補間用光電変換素子５０の画像信号を読み出すことになる。即ち、例えば、光電変換素子列用テーブルからは、イメージセンサチップ１１２１のライン番号Ｃ＋４の画像信号を読出し、それに続いて、補間用光電変換素子用テーブルからは、イメージセンサチップ１１２１のライン番号Ｃの画像信号を読み出して、先に光電変換素子列用テーブルから読み出したイメージセンサチップ１１２１のライン番号Ｃ＋４の画像信号の後に続けて並べる。そして次に、光電変換素子列用テーブルからイメージセンサチップ１１２２のライン番号Ｃ＋４の画像信号を読出して、先に読み出したイメージセンサチップ１１２１の画像信号の後に続けて並べ、次に、補間用光電変換素子用テーブルからイメージセンサチップ１１２２のライン番号Ｃの画像信号を読み出してその後に続けて並べる。以下、これをイメージセンサチップ１１２３、１１２４について順次行った後、最後に、光電変換素子列用テーブルからイメージセンサチップ１１２５のライン番号Ｃ＋４の画像信号を読出して、それまでに読み出して並べられた画像信号の後ろに続けて並べ、１ライン分の画像データを生成する。
【００３９】
そして、Ｃの値を順次インクリメントして、各テーブルの内容が更新され、原稿画像の全てのデータについて並べ替え処理を行う。
（１−６．実施の形態１のまとめ）
上記の構成により、イメージセンサチップ間の画素欠損領域であって光電変換素子列４０よりも４ライン分離れた位置に補間用光電変換素子５０を配し、それらの出力をメモリから読み出す際に、当該補間用光電変換素子５０に対応するアドレスからの読み出しタイミングを光電変換素子列４０に対応するアドレスの読み出しタイミングよりも４ライン分遅延させて実行することにより、従来のように模擬的に補間された画像データではなく、補間用光電変換素子５０によって読取った実際の画像データを用いて画像読取を行うことができるので、鮮明な画像を得ることができる。
【００４０】
なお、本実施の形態においては、主走査方向の読取方向において一番最後に配されたイメージセンサチップ１１２５の補間用光電変換素子５０については、その信号電荷を使用していないので、補間用光電変換素子５０のないチップを使用しても構わない。
また、イメージセンサチップ１１２５の補間用光電変換素子５０の信号電荷の出力を積極的に使用する構成としてもよい。この場合は、当該信号電荷は他のチップの補間用光電変換素子５０の信号電荷と同様の方法で処理される。
【００４１】
なお、本実施の形態では、光電変換素子列４０と補間用光電変換素子５０との副走査方向における距離を４ｑとしたため、メモリ７５から読み出される補間用光電変換素子５０からの画像信号のライン番号を、光電変換素子列４０からの画像信号ライン番号よりも４つ前のものとしたが、これに限られないことは勿論である。副走査方向における光電変換素子列４０と補間用光電変換素子５０との距離に応じて、いくつ前のライン番号の補間用光電変換素子５０からの画像信号がメモリ７５から読み出されるかは、適宜決定される。
【００４２】
また、メモリ７５と１ライン画像データ生成部７６とは独立した別個のデバイスでなくてもよく、１つのＲＡＭ等のメモリの特定の記憶領域をメモリ７５として使用し、その他の記憶領域を１ライン画像データ生成部７６として使用してもよい。
さらに、ラインセンサ１１２は５つのイメージセンサチップ１１２１〜１１２５から成るとしたが、５つに限られず、原稿の主走査方向の読取領域をカバーできれば、４つ以下でも良いし、６つ以上でもよい。
＜実施の形態２＞
（２−１．補間用光電変換素子による欠損画素の補間）
上記実施の形態１では、光電変換素子列４０と補間用光電変換素子５０からの出力を一旦メモリ７５に格納し、それらをメモリ７５から読み出す際に、補間用光電変換素子５０からの出力の読み出しのタイミングを、光電変換素子列４０からの出力の読み出しよりも４ライン分遅延させることにより、各ラインにつき画素欠損領域の画素データが補間された画像データを得るようにしたが、本実施の形態２では、複数個の信号電荷転送素子を用いて補間用光電変換素子５０の信号電荷の出力を遅延させる構成としている。
【００４３】
なお、説明の重複を避けるため、実施の形態１と同じ内容のものについてはその説明を省略し、同じ構成要素については、同符号を付すものとする。
図９は、本実施の形態におけるラインセンサ１１２の隣接する２つのイメージセンサチップ１１２１、１１２２の連結部分を拡大して示す図であり、時刻ｔ１, ｔ２, ｔ３, ｔ４, ｔ５, ｔ６における光電変換素子列４０および補間用光電変換素子５０による主走査方向と平行な方向の原稿上の直線画像Ｌの読取状態を模式的に示す。
【００４４】
時刻ｔ１, ｔ２, ｔ３, ｔ４, ｔ５, ｔ６は、この順に時系列となっており、各時刻の間隔は、原稿が距離ｑだけ移動するのに要する時間、すなわち、パルス発生部７２からのライン同期信号の発生周期ｔだけ開いている。
補間用光電変換素子５０で発生した信号電荷Ｅは、信号電荷出力遅延部６００に転送される。ここで、信号電荷出力遅延部６００は、信号電荷蓄積部６１と４個の信号電荷転送素子６０とを直列に配列してなり、ライン同期信号に同期して出力される転送パルスを受信する毎に、電荷を後段の信号電荷転送素子６０もしくは信号電荷蓄積部６１に転送するように構成される。
【００４５】
信号電荷転送素子６０としては、例えば、光電変換素子の電荷を一旦保持した後、外部に転送する機能を有する、電荷結合素子（ＣＣＤ： Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）と呼ばれる電荷を保持するための公知の回路素子が用いられる。
次に、図９に従って、主走査方向と平行な方向の原稿上の直線画像Ｌが読取られる様子について説明する。時刻ｔ１において直線画像Ｌを読取って補間用光電変換素子５０上に発生した信号電荷Ｅは、時間ｔごとに出力される転送パルスを受信する度にひとつずつ後段の信号電荷転送素子６０へと転送され、時間４ｔ経過後の時刻ｔ５においては、補間用光電変換素子５０から４番目の信号電荷転送素子６０上に保持されている。
【００４６】
この時（時刻ｔ５）、原稿上の直線画像Ｌが光電変換素子列４０によって読取られて、当該光電変換素子列４０上に信号電荷Ｆが発生する。そして、時刻ｔ６において、転送パルスの受信とともに、信号電荷Ｅは信号電荷出力遅延部６００の最後段（５番目）に配設されている信号電荷蓄積部６２上に転送され、信号電荷Ｆは光電変換素子列４０の各光電変換素子に接続されている信号電荷蓄積部６１へと転送される。
【００４７】
信号電荷出力遅延部６００の５番目の（最後段の）信号電荷蓄積部６２および信号電荷蓄積部６１では、転送された信号電荷に応じて電圧が発生する。時刻ｔ６における転送パルスに続いて駆動パルス発生部７２からシフトレジスタ回路６３へ供給されるトリガー信号を受けて、シフトレジスタ回路６３は読出しクロックに同期して光電変換素子列４０の信号電荷Ｆおよび補間用光電変換素子５０の信号電荷Ｅから発生した電圧値を、主走査方向における走査順にＡ／Ｄ変換部７３へと順次出力させる。
【００４８】
図１０は、本実施の形態における、制御部７によるＣＩＳ１１のランプ１１１の点灯制御、およびラインセンサ１１２の出力制御の構成を示すブロック図である。図６の実施の形態１におけるブロック図と異っている部分について、以下に説明する。
補間用光電変換素子５０において発生した信号電荷Ｅは、駆動パルス発生部７２から出力される転送パルスにより信号電荷出力遅延部６００の１番目の信号電荷転送素子６０へと転送される。ここで、当該信号電荷Ｅは、当該信号電荷出力遅延部６００を構成する信号電荷転送素子６０の個数に信号電荷蓄積部６２の個数１を加えた数に対応する時間（本実施の形態の場合、信号電荷転送素子６０は４個であるので、信号電荷蓄積部の個数である１を加えた数は５であり、補間用光電変換素子５０から信号電荷蓄積部６２までの転送回数は５回となり、時間５ｔ）後に、信号電荷出力遅延部６００の最後段に配設されている信号電荷蓄積部６２へと転送され、当該信号電荷蓄積部６２において、転送された信号電荷Ｅに応じた電圧が発生する。
【００４９】
一方、光電変換素子列４０の各光電変換素子において発生した信号電荷Ｆは、駆動パルス発生部７２から出力される転送パルスにより信号電荷蓄積部６１へと転送され、当該信号電荷蓄積部６１において、転送されたそれぞれの信号電荷Ｆに応じた電圧が発生する。そして、駆動パルス発生部７２からシフトレジスタ回路６３へ供給されるトリガー信号および読出しクロック信号により、シフトレジスタ回路６３は選択トランジスタを順次作動させ、それにより、上記信号電荷蓄積部６２において信号電荷Ｅより発生した電圧値と、信号電荷蓄積部６１において信号電荷Ｆより発生した電圧値とが、主走査方向の走査順にイメージセンサチップ１１２１ごとにＡ／Ｄ変換部７３へと出力される。
【００５０】
これにより、光電変換素子列４０からの信号電荷Ｆからの電圧値と、当該信号電荷Ｆが発生した時刻よりも時間４ｔ前の時刻に補間用光電変換素子５０において発生した信号電荷Ｅからの電圧値とが、主走査方向の走査順に同一のタイミングで、各イメージセンサチップ１１２１からＡ／Ｄ変換部７３へと転送される。１ライン画像データ生成部７６は、Ａ／Ｄ変換部７３によって変換された各イメージセンサチップ１１２１からのデジタルの画像信号を、イメージセンサチップ１１２１の主走査方向における走査順に並べて１ライン分の画像データを生成し、画像処理部７７へと出力する。
【００５１】
（２−２．実施の形態２のまとめ）
上記の構成により、イメージセンサチップ間の画素欠損領域の原稿画像を補間用光電変換素子５０によって読取った実際の画像データを用いて補間することができる。また、補間用光電変換素子５０からの信号電荷の出力が、信号電荷出力遅延部６００によって遅延され、光電変換素子列４０からの信号電荷と同一タイミングで主走査方向の走査順に各イメージセンサチップごとにＡ／Ｄ変換部７３へと出力されてＡ／Ｄ変換されることにより、その後の１ライン画像データ生成部７６においては、イメージセンサチップごとの信号データを主走査方向の走査順につなぎ合わせる簡単な処理で済むこととなり、１ライン分の画像データを生成するプログラムやその処理内容の軽量化を図ることができ、また当該処理に要する時間も短縮することができるという利点がある。
【００５２】
なお、本実施の形態では、光電変換素子列４０と補間用光電変換素子５０との副走査方向における距離を４ｑとしたため、信号電荷出力遅延部６００を構成する信号電荷転送素子６０の個数を４個としたが、これに限られないことは勿論であり、光電変換素子列４０と補間用光電変換素子５０との副走査方向における距離に応じて、信号電荷出力遅延部６００を構成する信号電荷転送素子６０の個数は適宜決定される。
【００５３】
また、ラインセンサ１１２は５つのイメージセンサチップ１１２１〜１１２５から成るとしたが、５つに限られず、原稿の主走査方向の読取領域をカバーできれば、４つ以下でも良いし、６つ以上でもよい。
＜変形例＞
（１）実施の形態１および２では、ＡＤＦ２０は原稿両面自動読取り機能を備えておらず、シートスルー方式による原稿読取り時におけるＣＩＳ１１による原稿読取方向は一方向のみであった。変形例（１）では、スイッチバック方式により原稿を反転させて原稿両面自動読取を行う機能を持つＡＤＦを備えた画像読取装置に適用した場合について説明する。なお、説明の重複を避けるため、実施の形態１および２と同じ内容のものについてはその説明を省略し、同じ構成要素については、同符号を付すものとする。
【００５４】
図１１は、本変形例におけるラインセンサ１１２の隣接する２つのイメージセンサチップ（同図においては、代表として１１２１および１１２２）の連結部分を拡大して示した図である。同図に示すように、イメージセンサチップ１１２１は、回路基板３０の主走査方向（長手方向）における一方の端部において、光電変換素子列４０に対して副走査方向における両側に突出部３１を有し、双方の突出部３１のうち、副走査方向の読取方向がＣの時の読取方向下流側（実施の形態１および２と同じ側）には、補間用光電変換素子５０が配置され、副走査方向の読取方向がＤの時の読取方向下流側（実施の形態１および２と反対側）の突出部３１には、補間用光電変換素子５１が配置されている。
【００５５】
イメージセンサチップ１１２１および１１２２は、左側（イメージセンサチップ１１２１）の光電変換素子列４０の右端の光電変換素子４１と、右側（イメージセンサチップ１１２２）の光電変換素子列４０の左端の光電変換素子４２との距離が略２ｐとなるように配列されている。補間用光電変換素子５０および５１は、主走査方向において、光電変換素子４１と光電変換素子４２との距離のほぼ中間の位置、即ち、主走査方向において当該光電変換素子４１および４２からそれぞれ略距離ｐ離れた位置に配設されている。
【００５６】
また、補間用光電変換素子５０は、光電変換素子列４０から副走査方向のＣ方向下流側に略距離４ｑ離れた位置に配設され、補間用光電変換素子５１は、光電変換素子列４０から副走査方向のＤ方向下流側に略３ｑ離れた位置に配設されている。
補間用光電変換素子５０において発生した信号電荷は、信号電荷出力遅延部６００に転送され、補間用光電変換素子５１において発生した信号電荷は、信号電荷出力遅延部６０１に転送される。信号電荷出力遅延部６０１は信号電荷蓄積部６４および３個の信号電荷転送素子６０を直列に配列して成り、信号電荷出力遅延部６００と同様に、ライン同期信号を受信する毎に、電荷を後段の信号電荷転送素子６０および信号電荷蓄積部６４に転送する。
【００５７】
長手方向において、回路基板３０の突出部３１が位置する側とは反対側（左側）の端部の、突出部３１に対応する位置には、後退部３２が形成されており、実施の形態１および２と同様に、イメージセンサチップ１１２１が主走査方向に直線状に並べられた際に、隣り合うイメージセンサチップ１１２１の突出部３１と後退部３２が互いに嵌まり合うようになっている。
【００５８】
図１２は、本変形例における制御部７によりラインセンサ１１２の出力を制御する構成を示すブロック図である。なお、同図においては、制御部７によるＣＩＳ１１のランプ１１１の点灯制御、およびラインセンサ１１２の出力制御におけるＡ／Ｄ変換部７３以降の機能構成は、図１０と同様であるので、ここでは省略している。
両面原稿読取の際の、第１面の副走査方向の読取方向をＣ（図１１参照）、第２面の副走査方向の読取方向をＤ（図１１参照）とすると、原稿第１面目の読取時には、補間用光電変換素子５０が光電変換素子列４０よりも副走査方向の読取方向下流側に位置しているので、当該補間用光電変換素子５０を含む出力回路が信号電荷出力回路選択部９により選択される。そして、実施の形態２と同様にして、補間用光電変換素子５０において発生した信号電荷Ｅは、信号電荷出力遅延部６００において４回の転送を経て時間４ｔだけ遅延されて信号電荷蓄積部６２へと転送される。そして、信号電荷蓄積部６２において信号電荷Ｅによって発生した電圧値は、信号電荷Ｅが発生した時刻よりも時間４ｔ後に光電変換素子列４０の各光電変換素子において発生した信号電荷Ｆによって信号電荷蓄積部６１に発生した電圧値と共に、同一のタイミングで、主走査方向の走査順にシフトレジスタ６３によってＡ／Ｄ変換部７３へと出力される。
【００５９】
原稿第２面目の読取時には、補間用光電変換素子５１が光電変換素子列４０よりも副走査方向の読取方向下流側に位置することとなるため、当該補間用光電変換素子５１を含む出力回路が信号電荷出力回路選択部９により選択される。そして、上記と同様に、補間用光電変換素子５１において発生した信号電荷Ｅは、信号電荷出力遅延部６０１において３回の転送を経て時間３ｔだけ遅延されて信号電荷蓄積部６４へと転送される。そして、信号電荷蓄積部６４において信号電荷Ｅにより発生した電圧値は、当該信号電荷Ｅが発生した時刻の時間３ｔ後に光電変換素子列４０において発生した信号電荷Ｆによって信号電荷蓄積部６１に発生した電圧値と共に、同一のタイミングで、主走査方向の走査順にシフトレジスタ６３によりＡ／Ｄ変換部７３へと出力される。
【００６０】
上記信号電荷出力回路選択部９による出力回路の選択は、選択された方の補間用光電変換素子および当該選択された補間用光電変換素子に接続されている信号電荷出力遅延部にセンサ駆動パルスを供給することにより実行される。その際、選択されなかった方の補間用光電変換素子には、センサ駆動パルスが供給されず、当該補間用光電変換素子において発生した信号電荷は、転送されずにその場に保持される。そして、次の原稿面の読み取りが行われる前に、当該選択されなかった方の補間用光電変換素子に電子シャッタパルスが供給され、保持されていた信号電荷がリセットされて、次の原稿面の読み取りに備える。
【００６１】
図１３は、本変形例における画像読取処理の内容を示すフローチャートである。原稿画像の読取が開始されると、読み取るべき原稿が第１面目であるかどうかの判定が行われる（ステップＳ１１、ステップＳ１２）。読み取るべき原稿が第１面目である場合、第１面目用の信号回路（本変形例の場合は、補間用光電変換素子５０が含まれる出力回路）が選択される（ステップＳ１２：ＹＥＳ、ステップＳ１３）。そして、補間用光電変換素子５０からの信号電荷による電圧値は、駆動パルス発生部７２からのセンサ駆動パルスにより、光電変換素子列４０の信号電荷による電圧値と共に、各イメージセンサチップから主走査方向の走査順に、シフトレジスタ６３によりＡ／Ｄ変換部７３へと出力される（ステップＳ１５）。
【００６２】
読み取るべき原稿が第１面目ではない場合、即ち、読み取るべき原稿が第２面目である場合は、第２面目用の信号回路（本変形例の場合は、補間用光電変換素子５１が含まれる出力回路）が選択される（ステップＳ１２：ＮＯ、ステップＳ１４）。そして、光電変換素子５１からの信号電荷による電圧値は、上記と同様にして、光電変換素子列４０からの信号電荷による電圧値と共に、各イメージセンサチップから主走査方向の走査順に、シフトレジスタ６３によりＡ／Ｄ変換部７３へと出力される（ステップＳ１５）。
【００６３】
Ａ／Ｄ変換部７３へと出力された信号電荷は、当該Ａ／Ｄ変換部７３においてデジタルの画像信号に変換された後、続いて１ライン画像データ生成部７６に出力され、当該１ライン画像データ生成部７６において、各イメージセンサチップからの画像信号を主走査方向の走査順に並べて１ライン分の画像データを生成する並べ替え処理が行われる（ステップＳ１６、ステップＳ１７）。
【００６４】
ここで、原稿の第２面目読取りの場合、原稿は反転されて走査されるため、第１面目読取り時と第２面目読取り時とでは、原稿紙面に対して主走査方向の走査方向が逆になる。従って、補間用光電変換素子５１の信号電荷は、光電変換素子列４０の信号電荷と共に、各イメージセンサチップから主走査方向の走査順とは逆の順番でＡ／Ｄ変換部７３へと並べ替えがなされる。
【００６５】
生成された１ライン分の画像データは画像処理部７７に出力され、当該画像処理部７７において所定の画像処理が行われた後、画像メモリ部７８に出力され、格納される（ステップＳ１８、ステップＳ１９）。
なお、ここで、原稿の第１面目読取りの場合と第２面目読取りの場合とでは、原稿紙面に対する副走査方向の走査方向も逆になる。即ち、例えば、第１面目の場合には、原稿の上部から下部に向けて読取られるのに対し、第２面目の場合には、原稿の下部から上部に向けて読取られるので、画像メモリ部７８に格納される１ライン分の画像データは、１面目と２面目とでは、副走査方向において格納される順番が逆になる。
【００６６】
そして、読取った画像が最終ラインであるかどうかの判定が行われる。最終ラインでない場合、ステップＳ１５に戻り（ステップＳ２０：ＮＯ、ステップＳ１５）、以下、ステップＳ２０において最終ラインであると判定されるまで、ステップＳ１５〜ステップＳ２０を繰り返す。
最終ラインである場合、次に読み取るべき全ての原稿の読み取りが終了したかどうかの判定が行われる（ステップＳ２０：ＹＥＳ、ステップＳ２１）。当該判定は、原稿検出センサ２０８（図１参照）による原稿給紙トレイ２０１（図１参照）上の原稿検出の有無により行われる。
【００６７】
全ての原稿の読み取りが終了したと判定された場合（ステップＳ２１：ＹＥＳ）、画像読取処理を終了する。全ての原稿の読み取りが終了していないと判定された場合、ステップＳ１２に戻り（ステップＳ２１：ＮＯ、ステップＳ１２）、以下、ステップＳ２１において全原稿の読み取りが終了した判定されるまで、ステップＳ１２〜ステップＳ２１を繰り返す。
（２）上記変形例（１）においては、イメージセンサチップ１１２１の補間用光電変換素子５０および５１は、それぞれ信号電荷出力遅延部６００および６０１を備えており、当該信号電荷出力遅延部６００および６０１により、信号電荷から発生した電圧値の出力タイミングを所定の時間遅延させる構成であったが、これに限られず、以下のようにしてもよい。即ち、副走査方向の読取方向に応じて信号電荷出力回路選択部９によって選択された補間用光電変換素子からの信号電荷による電圧値がＡ／Ｄ変換部７３へと出力され、Ａ／Ｄ変換部７３においてデジタルの画像信号に変換された後、メモリ７５内の補間用光電変換素子用テーブル（図８（ａ）参照）に格納されるとしてもよい。１ライン画像データ生成部７６は、実施の形態１と同様にして、光電変換素子列４０からの画像信号と、選択された補間用光電変換素子に応じた所定ライン番号前の補間用光電変換素子からの画像信号とをメモリ７５から読出し、主走査方向の走査順に並べて１ライン分の画像データを生成する。
【００６８】
なお、この場合においても、原稿の１面目読取り時と２面目読取り時とでは、原稿面に対する主走査方向および副走査方向の走査方向が逆になるため、１ライン画像データ生成時および１ページ分の画像データ生成時においては、画像データの並べ順が逆になる。
（３）上記実施の形態２および変形例（１）においては、光電変換素子列に対して副走査方向の原稿読取方向下流側に配置された補間用光電変換素子からの信号電荷の出力を、光電変換素子列からの信号電荷の出力よりも所定時間遅延させることにより、原稿上の主走査方向における同一走査ラインの画像を読み取った信号電荷を同一タイミングでＡ／Ｄ変換部へと出力し、これらの信号電荷を主走査方向１ライン分の画像データとして処理する構成であった。しかし、これに限られず、以下のようにしてもよい。
【００６９】
即ち、光電変換素子列４０からの信号電荷の出力を、当該光電変換素子列に対して副走査方向の原稿読取方向下流側に配置された補間用光電変換素子からの信号電荷の出力よりも所定時間遅延させるようにしてもよい。
ただし、この場合、補間用光電変換素子５０と比較して、光電変換素子列４０の光電変換素子の個数は非常に多いため、遅延させる対象となる信号電荷量も非常に大きい。そのため、実施の形態１のようにメモリ７５によって遅延させる場合、メモリ７５にはメモリ容量の大きなものが必要となる。
【００７０】
また、実施の形態２および変形例（１）のように、複数の信号電荷転送素子６０より成る信号電荷出力遅延部６００もしくは６０１を用いる場合、光電変換素子列４０における個々の光電変換素子が信号電荷出力遅延部６００（もしくは６０１）をそれぞれ備えることとなり、信号電荷転送素子６０が多数必要となる。
（４）上記各実施の形態においては、Ａ／Ｄ変換部７３はラインセンサ１１２から独立した構成としたが、当該Ａ／Ｄ変換部７３をイメージセンサチップ１１２１の回路部６に組み込んだ構成としてもよい。
（５）上記実施の形態１においては、Ａ／Ｄ変換部７３およびメモリ７５はラインセンサ１１２から独立した構成としたが、当該Ａ／Ｄ変換部７３およびメモリ７５をイメージセンサチップ１１２１の回路部６に組み込んだ構成としてもよい。その場合は、各イメージセンサチップ１１２１がメモリ７５を備え、それぞれのメモリ７５には、それぞれのイメージセンサチップ１１２１の画像信号のみが格納される。
（６）上記各実施の形態および各変形例においては、ラインセンサ１１２の各イメージセンサチップ１１２１は同一の形状としたが、これに限られず、以下のようにしてもよい。即ち、主走査方向における最下流側のイメージセンサチップ１１２１の補間用光電変換素子によって原稿画像を読取る必要が無い場合には、当該主走査方向最下流側のイメージセンサチップ１１２１は、補間用光電変換素子を備えない構成でもよく、さらには、当該最下流側の突出部３１を備えない構成でもよい。
（７）上記各実施の形態および変形例においては、イメージセンサチップ１１２１をシフトレジスタ回路を備えたＣＭＯＳ様の回路構成で説明したが、これに限られず、ＣＣＤにより信号電荷を転送する構成としてもよい。
【００７１】
また、上記各実施の形態および上記各変形例の内容をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００７２】
本発明は、ＣＩＳにより原稿画像を読取る画像読取装置に広く適用することができる。
【符号の説明】
【００７３】
１ スキャナ
１０ 画像読取部
１１ ＣＩＳ
１１１ ランプ
１１２ ラインセンサ
１１２ａ 基板
１１２１、１１２２、１１２３、１１２４、１１２５ イメージセンサチップ
１１３ セルフォックレンズ
１１５ 筐体
１２ シートスルー用プラテンガラス
１３ 手置き用プラテンガラス
２０ ＡＤＦ
２０１ 原稿給紙トレイ
２０２ 原稿排紙トレイ
２０８ 原稿検出センサ
２０９ 原稿押さえ部材
３０ 回路基板
３１ 突出部
３２ 後退部
４０ 光電変換素子列
４１、４２ 光電変換素子
５０、５１ 補間用光電変換素子
６ 回路部
６０ 信号電荷転送素子
６００、６０１ 信号電荷出力遅延部
６１、６２、６４ 信号電荷蓄積部
６３ シフトレジスタ回路
７ 制御部
８ 端子群
【技術分野】
【０００１】
本発明は、原稿の画像を読取る画像読取装置、特に複数のイメージセンサチップから成るラインセンサを用いた画像の読み取りに関する。
【背景技術】
【０００２】
従来、画像読取装置（ファクシミリ、スキャナ、複写機等）に搭載される画像読取機構としては、縮小光学系のＣＣＤを用いて原稿画像を電気信号に光電変換する画像読取機構が一般に広く用いられている。これに対し近年では、光路長が短く装置の小型化が可能であることから、例えばセルフォックレンズを介してリニアセンサで画像を直接読み取る等倍光学系の密着型イメージセンサ（ＣＩＳ：Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）が、広く用いられるようになってきている。
【０００３】
しかし、上記のＣＩＳを用いた画像読取装置では、イメージセンサに結像する原稿画像が等倍であるため、原稿の主走査方向の長さと同じだけ撮像素子（光電変換素子）を並べる必要があり、このような長尺状のイメージセンサを１チップでこれを製造しようとすれば、コストが非常に高くなる。
そこで、このようなＣＩＳとして、例えば、所定数の光電変換素子を直線状に並べたイメージセンサチップを、その長手方向に複数個列設して主走査方向の長さを確保する構成が一般に採用されている。
【０００４】
ところが、イメージセンサチップをウエハから切り出す際の切り出し誤差を考慮して、イメージセンサチップの端に位置する光電変換素子から当該イメージセンサチップの端部までには通常数十μｍ程度のマージンを設ける必要がある。また、複数のイメージセンサチップを基板に実装する際のばらつきを考慮して、イメージセンサチップは通常数十μｍ程度の隙間を空けて実装される。そのため、イメージセンサチップ間の繋ぎ目部分には光電変換素子が存在せず、上記マージンに隙間を加えた領域の画像を読取ることができず、画素が欠損する領域（以下、「画素欠損領域」という。）が発生し、直線画像の直線性が損なわれたり、ハーフトーン画像を読取った際に筋状のノイズが発生したりして、画質劣化を引き起こすことがある。
【０００５】
そこで、例えば、特許文献１においては、複数のイメージセンサチップを１列に並べた構成において、その隣接するイメージセンサチップにおける光電変換素子のうち、上記画素欠損領域を挟んで存する一対の光電変換素子の出力に基づき、線形補間により当該画素欠損領域の画素の画像データを補間する構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１９６８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の構成のように、イメージセンサチップ間の画素欠損領域近傍の光電変換素子が受光した画像データから補間する方法では、補間された画像データはあくまでも擬似的にシミュレートされた画像データであり、実際のものとは異なる。
本発明の課題は、上記事情に鑑みてなされたものであって、複数個のイメージセンサチップを１列に並べてなるラインセンサにおいて、隣接するイメージセンサチップ間の画素欠損領域における欠損画素を、当該画素欠損領域の実際の画像データを用いて補間することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明に係る画像形成装置は、光電変換素子列が形成されたイメージセンサチップを、長手方向に複数個配列してなるラインセンサを有し、原稿を当該ラインセンサに対して副走査方向に相対的に移動させて、当該原稿の画像データを取得する画像読取装置であって、前記ラインセンサにおいて配列される前記イメージセンサチップの個数をｎ個とした場合に、少なくともｎ−１個のイメージセンサチップは、光電変換素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣合う２個のイメージセンサチップの光電変換素子列の列間に対応する位置において、第１の補間用光電変換素子を有し、前記第１の補間用光電変換素子の電荷の出力と、前記光電変換素子列の電荷の出力のうち、一方を他方に対して前記第１の距離に対応する副走査時間だけ相対的に遅延させる第１の電荷出力遅延手段と、前記各イメージセンサチップの光電変換素子列における個々の光電変換素子の電荷の出力と、前記遅延された第１の補間用光電変換素子の電荷の出力とを、主走査方向における走査順に出力する出力制御手段とを備えることを特徴とする。
【発明の効果】
【０００９】
上記構成により、イメージセンサを１列に並べて成るラインセンサの隣接するイメージセンサチップ間の画素欠損領域の画像について、画素欠損領域近傍の光電変換素子が受光した画像データを基に擬似的にシミュレートされた信号ではなく、補間用光電変換素子により実際に読取った画像を用いることで、より精度の高い画像読取を行うことができる。
ここで、前記第１の補間用光電変換素子は、前記光電変換素子列よりも原稿の移動方向上流側に配置され、前記第１の距離は、副走査方向における走査間隔のＮ倍（Ｎ＝１、２、３、・・・）であって、前記光電変換素子列における各光電変換素子は、それぞれ１個の信号電荷転送素子に接続されており、前記第１の電荷出力遅延手段は、前記第１の補間用光電変換素子に、（Ｎ＋１）個の信号電荷転送素子を直列に接続してなると共に、副走査方向の走査クロックを受信する度に、各信号電荷転送素子の電荷を後段の信号電荷転送素子に順次転送する構造となっており、前記出力制御手段は、前記光電変換素子列における各信号電荷転送素子および前記第１の電荷出力遅延手段における最終段の信号電荷転送素子からの電荷の出力を、主走査方向における走査順に出力してもよい。
【００１０】
また、前記各イメージセンサチップが実装された基板は、その主走査方向における一方の端部に突出部を有すると共に、他方の端部の、当該突出部に対応した位置に後退部が形成され、隣接するイメージセンサチップ同士の前記突出部と前記後退部を係合させて、主走査方向に列設する構成であり、前記基板の突出部に、前記第１の補間用光電変換素子が配置されていてもよい。
【００１１】
さらに、前記イメージセンサチップは、前記光電変換素子列に対して副走査方向において前記第１の補間用光電変換素子と反対側であって、当該光電変換列と副走査方向に第２の距離離れた位置に、第２の補間用光電変換素子を有し、前記第２の補間用光電変換素子の電荷の出力を、前記第２の距離に対応する時間だけ遅延させる第２の電荷出力遅延手段を備え、前記出力制御手段は、原稿の移動方向に応じて、前記第１と第２の電荷出力遅延手段からの出力を選択し、その出力と、光電変換素子列における個々の光電変換素子の電荷の出力とを、主走査方向における走査順に出力してもよい。
【００１２】
また、本発明に係るイメージセンサチップは、光電変換により原稿画像を読取る撮像素子が、基板上に複数直線状に配列された撮像素子列を備えるイメージセンサチップであって、前記基板の主走査方向における一方の端部の一部は突出して第１の突出部を形成し、他方の端部の前記突出部に対応する部分は後退して第１の後退部を形成しており、前記第１の突出部において、前記撮像素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第１の補間用光電変換素子を有し、前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第１の突出部と前記第１の後退部とが互いに嵌り合う構成であることを特徴とする。
【００１３】
ここで、前記第１の突出部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の突出部が存する側の反対側に、第２の突出部が形成され、前記第１の後退部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の後退部が存する側の反対側に、第２の後退部とが形成され、前記第２の突出部において、前記撮像素子列から副走査方向に第２の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第２の補間用光電変換素子を有し、前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第２の突出部と前記第２の後退部とが互いに嵌り合う構成としてもよい。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る画像読取装置の全体構成を示す断面図である。
【図２】本発明の実施の形態に係るＣＩＳの概略構成を示す断面図である。
【図３】本発明の実施の形態に係るＣＩＳの分解構成を示す斜視図である。
【図４】本発明の実施の形態１および２に係るイメージセンサチップの形状および概略構成を示す平面図である。
【図５】は、本発明の実施の形態１におけるラインセンサの隣接する２つのイメージセンサチップの連結部分を拡大して示す図であり、（ａ）は、補間用光電変換素子による原稿上の直線画像の読み取りの様子を模式的に示す図であり、（ｂ）は、光電変換素子列による原稿上の直線画像の読み取りの様子を模式的に示す図である。
【図６】本発明の実施の形態１における画像読取装置の主要な機能構成を示すブロック図である。
【図７】本発明の実施の形態１における画像読取処理の内容を示すフローチャートである。
【図８】は、実施の形態１において、光電変換素子に発生した信号電荷がＡ／Ｄ変換された画像信号データのメモリ内での格納状態を示すテーブルであり、（ａ）は、補間用光電変換素子の画像信号のメモリ内での格納状態を示すテーブルであり、（ｂ）は、光電変換素子列の画像信号のメモリ内での格納状態を示すテーブルである。
【図９】本発明の実施の形態２における光電変換素子列および補間用光電変換素子による原稿画像の読取状態を模式的に示した図である。
【図１０】本発明の実施の形態２における画像読取装置の主要な機能構成を示すブロック図である。
【図１１】本発明の変形例（１）におけるラインセンサの隣接する２つのイメージセンサチップの連結部分を拡大して示す図であり、イメージセンサチップの端部の形状および構成を示す平面図である。
【図１２】本発明の変形例（１）における画像読取装置の主要な機能構成を示すブロック図である。
【図１３】本発明の変形例（１）における画像読取処理の内容を示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明に係る画像読取装置の実施の形態を、原稿両面読取可能な自動原稿搬送装置（ＡＤＦ：Ａｕｔｏ Ｄｏｃｕｍｅｎｔ Ｆｅｅｄｅｒ）を備え、原稿を搬送させながらその画像を読み取る、いわゆるシートスルー方式の画像読取装置（以下、単に「スキャナ」という）に適用した場合を例にして説明する。
＜実施の形態１＞
（１−１．スキャナの全体構成）
図１は、本発明の実施の形態１に係る、スキャナ１の概略構成を示す断面図である。
【００１６】
同図に示すように、スキャナ１は、画像読取部１０およびＡＤＦ２０により成り、画像読取部１０は、固定光学系の一つであるシートスルー方式と移動光学系の一つであるスキャナ移動方式の両方で原稿画像の読取が可能なように構成されている。
ＡＤＦ２０は、シートスルー方式の読取り実行の際、原稿給紙トレイ２０１にセットされた原稿束（不図示）は、ピックアップローラ２０３と捌きローラ２０４とにより原稿束から１枚ずつ分離され、レジストローラ２０５まで搬送される。なお、原稿給紙トレイ２０１における２０８は、原稿給紙トレイ２０１上の原稿の有無を検出するための原稿検出センサであり、公知の反射型光電センサなどからなる。
【００１７】
搬送された原稿は、レジストローラ２０５のニップ部に当接して、その傾き（スキュー）が補正された後、所定のタイミングで原稿読取位置Ｑへと搬送され、原稿押さえ部材２０９により原稿読取位置Ｑにおける原稿面とシートスルー用プラテンガラス１２上面との距離が一定に保たれた状態で読取りが行われるようになっている。
上記原稿読取位置Ｑを通過した原稿は、さらに、読取後ローラ２０６および排出ローラ２０７を介して原稿排紙トレイ２０２上に排出される。
【００１８】
原稿読取位置Ｑを通過する原稿画像は、その直下に配されたＣＩＳ１１によって読み取られる。
なお、上記各ローラは、原稿搬送モータＭ１を動力源とし、歯車やベルトなどの動力伝達機構（図示せず）を介して回転駆動される。
一方、原稿を手置き用プラテンガラス１３に載置して読み取る場合（スキャナ移動方式）には、ＡＤＦ２０を上方に開放して、原稿を手置き用プラテンガラス１３上にセットする。
【００１９】
この場合には、ＣＩＳ１１は、図１の矢印Ａの方向に移動される。
なお、上記ＣＩＳ１１は、スキャンモータＭ２を動力源とし、ベルトやワイヤ等から成る図示しない動力伝達機構を介して走行駆動される。
また、画像読取部１０には、白色補正のための基準白板（シェーディング板）１４がシートスルー用プラテンガラス１２と手置き用プラテンガラス１３との間に配置されている。
【００２０】
画像読取部１０のハウジング１５内には、制御部７が配設される。この制御部７は、上記ＡＤＦ２０による原稿の搬送動作を制御すると共に、ＣＩＳ１１の出力信号を適正に処理して画像データを生成する。当該画像データは、ＬＡＮ等を介して他の端末に出力される。
（１−２．ＣＩＳ１１の構成）
図２は、上記ＣＩＳ１１の長手方向（主走査方向）に直交する断面図であり、図３は当該ＣＩＳ１１の分解斜視図である。
【００２１】
両図に示すように、ＣＩＳ１１は、光路を妨げない所定形状の内部空間を有する筐体１１５の底面部にラインセンサ１１２を配すると共に、内部にはランプ１１１と、このランプ１１１からの光の原稿Ｓからの反射光をライセンサ１１２の検出面に集光するセルフォックレンズ１１３とを備えてなる。
図３に示すように、ラインセンサ１１２は、基板１１２ａに、５個のイメージセンサチップ１１２１, １１２２, １１２３, １１２４, １１２５を一直線上に配設してなる。各イメージセンサチップとしてＣＣＤイメージセンサやＣＭＯＳイメージセンサ等の撮像デバイスが使用される。基板１１２ａは、板状の樹脂材料（例えば、ガラスエポキシ樹脂）で形成されている。
【００２２】
また、ランプ１１１は、例えば複数のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を列状に配し、公知の拡散板を介して輝度を均一化して原稿に向けて射出するよう構成されている。
筐体１１５は、アルミ等の金属材料や、樹脂材料（例えば、ポリカーボネート樹脂）で形成されている。
【００２３】
（１−３．イメージセンサチップの構成）
図４は、上記ラインセンサ１１２におけるイメージセンサチップ１１２１の構成を示す平面図である。なお、ここでは、イメージセンサチップ１１２１について以下に説明するが、他のイメージセンサチップ１１２２〜１１２５も全く同一の形状および構成を備える。
【００２４】
同図に示すように、イメージセンサチップ１１２１は、回路基板３０上に多数の光電変換素子（フォトダイオード）が直線状に形成された光電変換素子列４０を備えている。
回路基板３０は、シリコン単結晶をベース材とする。回路基板３０の長手方向（主走査方向）における一方の端部（本例では右側端部）であって、光電変換素子列４０の延長線上ではない、ほぼ上半分の部分が、主走査方向に突出して突出部３１を形成し、当該突出部３１上の所定の位置に補間用光電変換素子５０が配設されている。
【００２５】
また、長手方向において、回路基板３０の突出部３１が位置する側とは反対側（左側）の端部の、上記突出部３１に対応する位置には、後退部３２が形成されており、これにより、イメージセンサチップ１１２１が主走査方向に直線状に並べられた際に、隣り合うイメージセンサチップ１１２１の突出部３１と後退部３２が互いに嵌まり合うようになっており、当該突出部３１上の所定の位置には、画素欠陥領域の画素を補間するための補間用光電変換素子５０が設けられている。
【００２６】
回路基板３０上には、上記光電変換素子列４０とほぼ平行して、回路部６が形成されている。回路部６には、転送された信号電荷を電圧に変換するため一旦信号電荷を蓄積する信号電荷蓄積部や、その電圧値を読み出すためのシフトレジスタ回路、およびその蓄積電荷をリセットするリセット回路が設けられており、各光電変換素子から出力された電荷を外部に転送する。
【００２７】
なお、図４の「８」は、駆動パルスの印加や、電荷を出力するための端子群である。
図５（ａ）は、ラインセンサ１１２における隣接する２つのイメージセンサチップ１１２１、１１２２の連結部分を拡大して示す図であり、回路部６内の信号電荷蓄積部６１, ６２や補間用光電変換素子５０の位置を具体的に開示している。
同図に示すように、光電変換素子列４０と平行に、複数の信号電荷蓄積部６１が個々の光電変換素子に対応して列状に配設されると共に、補間用光電変換素子５０の横にも当該補間用光電変換素子５０の電荷を蓄積するための信号電荷蓄積部６２が設けられている。
【００２８】
補間用光電変換素子５０は、回路基板３０の突出部３１上の、光電変換素子列４０より副走査方向に所定距離（本実施の形態では、４走査ライン分：隣接する主走査ラインの間隔をｑとすると、４ｑの距離）離れた位置であって、かつ、主走査方向において、隣接する光電変換素子列４０間の隙間、すなわち左側（イメージセンサチップ１１２１）の光電変換素子列４０の右端の光電変換素子４１と、右側（イメージセンサチップ１１２２）の光電変換素子列４０の左端の光電変換素子４２と距離のほぼ中間の位置となるように配設されている。
【００２９】
本実施の形態では、光電変換素子４１と４２と距離が、略２ピッチ分（本実施の形態では約８４μｍ）となるようにイメージセンサチップ１１２１が配列されており、その主走査方向における中間位置に設けられた補間用光電変換素子５０と光電変換素子４１、４２との距離もほぼ画素ピッチｐに等しくなるようにしている。
本実施の形態では、補間用光電変換素子５０は、光電変換素子列４０より副走査方向下流側に距離４ｑ離れた位置に配設されているため、主走査方向と平行な方向の原稿上の直線画像Ｌを想定した場合、直線画像Ｌが補間用光電変換素子５０による読取り位置に来た瞬間を時刻ｔ１とすると、当該時刻ｔ１において、補間用光電変換素子５０には直線画像Ｌを読取った信号電荷Ｅが発生する。そして、原稿が距離ｑ移動するのに要する時間をｔとすると、原稿が距離４ｑ移動するのに要する時間４ｔだけ時刻ｔ１から経過した時刻ｔ５において（図５（ｂ）参照）、直線画像Ｌは、光電変換素子列４０による読取位置に到達する。当該時刻ｔ５において、光電変換素子列４０には直線画像Ｌを読取った信号電荷Ｆが発生する。このように、主走査方向における同一ライン上にある原稿上の画像が、補間用光電変換素子５０によって読取られる時刻ｔ１と、光電変換素子列４０によって読取られる時刻ｔ５との間には、補間用光電変換素子５０と光電変換素子列４０との副走査方向における距離４ｑを原稿が移動するのに要する時間４ｔ（＝４ｑ／副走査方向の走査スピード）だけの時間差が存在する。
【００３０】
露光により各光電変換素子に発生した信号電荷は、後述の転送パルスを受けて、一斉に対応する信号電荷蓄積部に転送され、信号電荷蓄積部において、それぞれ転送された信号電荷に応じた電圧が発生し、続いて読出しクロック信号を受けて、各信号電荷蓄積部の電圧値が順次読み出される。詳しくは後述する。
（１−４．ラインセンサ１１２の出力制御ブロック図）
図６は、本実施の形態における制御部７によりＣＩＳ１１のランプ１１１の点灯制御、およびラインセンサ１１２の出力を制御する構成を示すブロック図である。
【００３１】
ランプ電源部７１は、制御部７からの指示を受けて、原稿を照射するランプ１１１に電力を供給して発光させる。
駆動パルス発生部７２は、ラインセンサ１１２の画像信号を読み出すためのセンサ駆動パルスを発生する。このセンサ駆動パルスには、駆動パルス発生部７２から出力されるライン同期信号、および当該ライン同期信号に同期して、ラインセンサ１１２の各イメージセンサチップ１１２１における光電変換素子列４０や補間用光電変換素子５０の信号電荷を対応する信号電荷蓄積部６１, ６２に一斉に転送させる転送パルスや、信号電荷蓄積部に蓄積された信号電荷に応じて発生した電圧値をシフトレジスタ回路６３が順次出力させるタイミングの基準となる読出しクロック信号、シフトレジスタ回路６３に電圧値の順次読出しを開始させるトリガー信号、および次の走査ラインの画像読取に備えて信号電荷蓄積部６１, ６２に蓄積されている信号電荷をリセットするリセットパルス等が含まれる。
【００３２】
主走査方向の走査周期は、ライン同期信号の発生周期に等しく、また、読出しクロック信号による信号電荷蓄積部からの電圧値の読出しは、一のライン同期信号と次のライン同期信号の間に行われ出力される。
上記信号電荷蓄積部６１, ６２として、例えば、フローティング・ディフュージョン・アンプ（ＦＤアンプ）が用いられる。
【００３３】
信号電荷蓄積部６１, ６２から出力された電圧値は、Ａ／Ｄ変換部７３でデジタルの画像信号に変換された後、並べ替え処理部７４内のメモリ７５に一時的に格納される。
メモリ７５は、例えば揮発性メモリであるＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）より成る。
メモリ７５に格納された画像信号は、１ライン画像データ生成部７６へ出力され、１走査ラインずつの画像データとして並び替えられ、画像処理部７７で、シェーディング補正等の公知の補正処理を施された後、画像メモリ部７８に格納され、必要に応じて画像データ出力部７９を介してＬＡＮなどに接続された外部の端末に出力される。
【００３４】
（１−５．ラインセンサ１１２の出力制御）
図７は、本実施の形態におけるＣＩＳ１１による画像読取処理の内容を示すフローチャートである。
まず、ユーザがＡＤＦ２０の原稿給紙トレイ２０１上に原稿を載置して操作部２のスタートボタンを押下すると原稿が送られ、原稿の先端が原稿読取位置Ｑ（図１参照）に到達すると、ラインセンサ１１２の各イメージセンサチップ１１２１における補間用光電変換素子５０の信号電荷と、光電変換素子列４０の信号電荷が、信号電荷蓄積部６１, ６２へと転送され、当該信号電荷蓄積部６１, ６２において転送されたそれぞれの信号電荷に応じて電圧が発生し、シフトレジスタ回路６３はトリガー信号を受信すると、各信号電荷蓄積部に接続され電圧値の出力を制御するスイッチの役割を果たす選択トランジスタ（不図示）を読出しクロック信号に同期して順次作動させ、それにより、電圧値が読み出しラインを通じてＡ／Ｄ変換部７３へと順次出力され、Ａ／Ｄ変換部７３でデジタルの画像信号に変換された後、その信号の属性情報と対応付けられてメモリ７５に格納される（ステップＳ１、ステップＳ２、ステップＳ３）。
【００３５】
次に、メモリ７５に格納された画像信号は、主走査方向の走査順にメモリ７５から読み出され、１ライン画像データ生成部７６において各イメージセンサチップからの画像信号を主走査方向の走査順に並べて１ライン分の画像データを生成する並べ替え処理が行われ、１ライン分の画像データが生成される（ステップＳ４）。生成された１ライン分の画像データは画像処理部７７に出力され、当該画像処理部７７において所定の画像処理が行われた後、画像メモリ部７８に格納される（ステップＳ５、ステップＳ６）。
【００３６】
そして、原稿読み取りの最終ラインが読取られたかどうかを判定し、最終ラインが読取られた場合は（ステップＳ７：ＹＥＳ）、画像読取処理を終了する。最終ラインが読取られていない場合は、ステップＳ２に戻って（ステップＳ７：ＮＯ、ステップＳ２）、以下、ステップＳ７で最終ラインが読取られたと判定されるまで、ステップＳ２〜Ｓ７を繰り返す。
【００３７】
図８は、画像信号のメモリ７５内の格納状態の一例を示すテーブルである。図８（ａ）は、イメージセンサチップ１１２１〜１１２４の補間用光電変換素子５０からの画像信号を格納するテーブルであり、画像信号が５ライン分（ライン番号Ｃ〜Ｃ＋４）格納できるようになっている。図８（ｂ）は、ライン番号（Ｃ＋４）番目における各イメージセンサチップ１１２１〜１１２５の光電変換素子列４０からの画像信号を格納するテーブルである。なお、ここでは、光電変換素子列４０は（ｎ−１）個の光電変換素子を含むものとして示している。
【００３８】
１ライン画像データ生成部７６は、これらのテーブルに格納されている画像信号を読み出して、主走査方向の走査順に画像信号を並べて、１ライン分の画像データを生成する。より詳しくは、以下の通りである。
１ライン画像データ生成部７６は、先ず、主走査方向における１番目のイメージセンサチップ１１２１の光電変換素子列４０からの画像信号を図８（ｂ）の光電変換素子列用テーブルから読み出す。次に、１番目のイメージセンサ１１２１の補間用光電変換素子５０、即ち、イメージセンサチップ１１２１と１１２２との繋ぎ目部分に位置する補間用光電変換素子５０からの画像信号を図８（ａ）の補間用光電変換素子用テーブルから読み出すのであるが、この時、補間用光電変換素子５０は、光電変換素子列４０よりも副走査方向に４ライン分下流側に位置しているため、同一ラインの画像信号を得るためには、光電変換素子列４０の画像信号よりも４ライン分前の補間用光電変換素子５０の画像信号を読み出すことになる。即ち、例えば、光電変換素子列用テーブルからは、イメージセンサチップ１１２１のライン番号Ｃ＋４の画像信号を読出し、それに続いて、補間用光電変換素子用テーブルからは、イメージセンサチップ１１２１のライン番号Ｃの画像信号を読み出して、先に光電変換素子列用テーブルから読み出したイメージセンサチップ１１２１のライン番号Ｃ＋４の画像信号の後に続けて並べる。そして次に、光電変換素子列用テーブルからイメージセンサチップ１１２２のライン番号Ｃ＋４の画像信号を読出して、先に読み出したイメージセンサチップ１１２１の画像信号の後に続けて並べ、次に、補間用光電変換素子用テーブルからイメージセンサチップ１１２２のライン番号Ｃの画像信号を読み出してその後に続けて並べる。以下、これをイメージセンサチップ１１２３、１１２４について順次行った後、最後に、光電変換素子列用テーブルからイメージセンサチップ１１２５のライン番号Ｃ＋４の画像信号を読出して、それまでに読み出して並べられた画像信号の後ろに続けて並べ、１ライン分の画像データを生成する。
【００３９】
そして、Ｃの値を順次インクリメントして、各テーブルの内容が更新され、原稿画像の全てのデータについて並べ替え処理を行う。
（１−６．実施の形態１のまとめ）
上記の構成により、イメージセンサチップ間の画素欠損領域であって光電変換素子列４０よりも４ライン分離れた位置に補間用光電変換素子５０を配し、それらの出力をメモリから読み出す際に、当該補間用光電変換素子５０に対応するアドレスからの読み出しタイミングを光電変換素子列４０に対応するアドレスの読み出しタイミングよりも４ライン分遅延させて実行することにより、従来のように模擬的に補間された画像データではなく、補間用光電変換素子５０によって読取った実際の画像データを用いて画像読取を行うことができるので、鮮明な画像を得ることができる。
【００４０】
なお、本実施の形態においては、主走査方向の読取方向において一番最後に配されたイメージセンサチップ１１２５の補間用光電変換素子５０については、その信号電荷を使用していないので、補間用光電変換素子５０のないチップを使用しても構わない。
また、イメージセンサチップ１１２５の補間用光電変換素子５０の信号電荷の出力を積極的に使用する構成としてもよい。この場合は、当該信号電荷は他のチップの補間用光電変換素子５０の信号電荷と同様の方法で処理される。
【００４１】
なお、本実施の形態では、光電変換素子列４０と補間用光電変換素子５０との副走査方向における距離を４ｑとしたため、メモリ７５から読み出される補間用光電変換素子５０からの画像信号のライン番号を、光電変換素子列４０からの画像信号ライン番号よりも４つ前のものとしたが、これに限られないことは勿論である。副走査方向における光電変換素子列４０と補間用光電変換素子５０との距離に応じて、いくつ前のライン番号の補間用光電変換素子５０からの画像信号がメモリ７５から読み出されるかは、適宜決定される。
【００４２】
また、メモリ７５と１ライン画像データ生成部７６とは独立した別個のデバイスでなくてもよく、１つのＲＡＭ等のメモリの特定の記憶領域をメモリ７５として使用し、その他の記憶領域を１ライン画像データ生成部７６として使用してもよい。
さらに、ラインセンサ１１２は５つのイメージセンサチップ１１２１〜１１２５から成るとしたが、５つに限られず、原稿の主走査方向の読取領域をカバーできれば、４つ以下でも良いし、６つ以上でもよい。
＜実施の形態２＞
（２−１．補間用光電変換素子による欠損画素の補間）
上記実施の形態１では、光電変換素子列４０と補間用光電変換素子５０からの出力を一旦メモリ７５に格納し、それらをメモリ７５から読み出す際に、補間用光電変換素子５０からの出力の読み出しのタイミングを、光電変換素子列４０からの出力の読み出しよりも４ライン分遅延させることにより、各ラインにつき画素欠損領域の画素データが補間された画像データを得るようにしたが、本実施の形態２では、複数個の信号電荷転送素子を用いて補間用光電変換素子５０の信号電荷の出力を遅延させる構成としている。
【００４３】
なお、説明の重複を避けるため、実施の形態１と同じ内容のものについてはその説明を省略し、同じ構成要素については、同符号を付すものとする。
図９は、本実施の形態におけるラインセンサ１１２の隣接する２つのイメージセンサチップ１１２１、１１２２の連結部分を拡大して示す図であり、時刻ｔ１, ｔ２, ｔ３, ｔ４, ｔ５, ｔ６における光電変換素子列４０および補間用光電変換素子５０による主走査方向と平行な方向の原稿上の直線画像Ｌの読取状態を模式的に示す。
【００４４】
時刻ｔ１, ｔ２, ｔ３, ｔ４, ｔ５, ｔ６は、この順に時系列となっており、各時刻の間隔は、原稿が距離ｑだけ移動するのに要する時間、すなわち、パルス発生部７２からのライン同期信号の発生周期ｔだけ開いている。
補間用光電変換素子５０で発生した信号電荷Ｅは、信号電荷出力遅延部６００に転送される。ここで、信号電荷出力遅延部６００は、信号電荷蓄積部６１と４個の信号電荷転送素子６０とを直列に配列してなり、ライン同期信号に同期して出力される転送パルスを受信する毎に、電荷を後段の信号電荷転送素子６０もしくは信号電荷蓄積部６１に転送するように構成される。
【００４５】
信号電荷転送素子６０としては、例えば、光電変換素子の電荷を一旦保持した後、外部に転送する機能を有する、電荷結合素子（ＣＣＤ： Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）と呼ばれる電荷を保持するための公知の回路素子が用いられる。
次に、図９に従って、主走査方向と平行な方向の原稿上の直線画像Ｌが読取られる様子について説明する。時刻ｔ１において直線画像Ｌを読取って補間用光電変換素子５０上に発生した信号電荷Ｅは、時間ｔごとに出力される転送パルスを受信する度にひとつずつ後段の信号電荷転送素子６０へと転送され、時間４ｔ経過後の時刻ｔ５においては、補間用光電変換素子５０から４番目の信号電荷転送素子６０上に保持されている。
【００４６】
この時（時刻ｔ５）、原稿上の直線画像Ｌが光電変換素子列４０によって読取られて、当該光電変換素子列４０上に信号電荷Ｆが発生する。そして、時刻ｔ６において、転送パルスの受信とともに、信号電荷Ｅは信号電荷出力遅延部６００の最後段（５番目）に配設されている信号電荷蓄積部６２上に転送され、信号電荷Ｆは光電変換素子列４０の各光電変換素子に接続されている信号電荷蓄積部６１へと転送される。
【００４７】
信号電荷出力遅延部６００の５番目の（最後段の）信号電荷蓄積部６２および信号電荷蓄積部６１では、転送された信号電荷に応じて電圧が発生する。時刻ｔ６における転送パルスに続いて駆動パルス発生部７２からシフトレジスタ回路６３へ供給されるトリガー信号を受けて、シフトレジスタ回路６３は読出しクロックに同期して光電変換素子列４０の信号電荷Ｆおよび補間用光電変換素子５０の信号電荷Ｅから発生した電圧値を、主走査方向における走査順にＡ／Ｄ変換部７３へと順次出力させる。
【００４８】
図１０は、本実施の形態における、制御部７によるＣＩＳ１１のランプ１１１の点灯制御、およびラインセンサ１１２の出力制御の構成を示すブロック図である。図６の実施の形態１におけるブロック図と異っている部分について、以下に説明する。
補間用光電変換素子５０において発生した信号電荷Ｅは、駆動パルス発生部７２から出力される転送パルスにより信号電荷出力遅延部６００の１番目の信号電荷転送素子６０へと転送される。ここで、当該信号電荷Ｅは、当該信号電荷出力遅延部６００を構成する信号電荷転送素子６０の個数に信号電荷蓄積部６２の個数１を加えた数に対応する時間（本実施の形態の場合、信号電荷転送素子６０は４個であるので、信号電荷蓄積部の個数である１を加えた数は５であり、補間用光電変換素子５０から信号電荷蓄積部６２までの転送回数は５回となり、時間５ｔ）後に、信号電荷出力遅延部６００の最後段に配設されている信号電荷蓄積部６２へと転送され、当該信号電荷蓄積部６２において、転送された信号電荷Ｅに応じた電圧が発生する。
【００４９】
一方、光電変換素子列４０の各光電変換素子において発生した信号電荷Ｆは、駆動パルス発生部７２から出力される転送パルスにより信号電荷蓄積部６１へと転送され、当該信号電荷蓄積部６１において、転送されたそれぞれの信号電荷Ｆに応じた電圧が発生する。そして、駆動パルス発生部７２からシフトレジスタ回路６３へ供給されるトリガー信号および読出しクロック信号により、シフトレジスタ回路６３は選択トランジスタを順次作動させ、それにより、上記信号電荷蓄積部６２において信号電荷Ｅより発生した電圧値と、信号電荷蓄積部６１において信号電荷Ｆより発生した電圧値とが、主走査方向の走査順にイメージセンサチップ１１２１ごとにＡ／Ｄ変換部７３へと出力される。
【００５０】
これにより、光電変換素子列４０からの信号電荷Ｆからの電圧値と、当該信号電荷Ｆが発生した時刻よりも時間４ｔ前の時刻に補間用光電変換素子５０において発生した信号電荷Ｅからの電圧値とが、主走査方向の走査順に同一のタイミングで、各イメージセンサチップ１１２１からＡ／Ｄ変換部７３へと転送される。１ライン画像データ生成部７６は、Ａ／Ｄ変換部７３によって変換された各イメージセンサチップ１１２１からのデジタルの画像信号を、イメージセンサチップ１１２１の主走査方向における走査順に並べて１ライン分の画像データを生成し、画像処理部７７へと出力する。
【００５１】
（２−２．実施の形態２のまとめ）
上記の構成により、イメージセンサチップ間の画素欠損領域の原稿画像を補間用光電変換素子５０によって読取った実際の画像データを用いて補間することができる。また、補間用光電変換素子５０からの信号電荷の出力が、信号電荷出力遅延部６００によって遅延され、光電変換素子列４０からの信号電荷と同一タイミングで主走査方向の走査順に各イメージセンサチップごとにＡ／Ｄ変換部７３へと出力されてＡ／Ｄ変換されることにより、その後の１ライン画像データ生成部７６においては、イメージセンサチップごとの信号データを主走査方向の走査順につなぎ合わせる簡単な処理で済むこととなり、１ライン分の画像データを生成するプログラムやその処理内容の軽量化を図ることができ、また当該処理に要する時間も短縮することができるという利点がある。
【００５２】
なお、本実施の形態では、光電変換素子列４０と補間用光電変換素子５０との副走査方向における距離を４ｑとしたため、信号電荷出力遅延部６００を構成する信号電荷転送素子６０の個数を４個としたが、これに限られないことは勿論であり、光電変換素子列４０と補間用光電変換素子５０との副走査方向における距離に応じて、信号電荷出力遅延部６００を構成する信号電荷転送素子６０の個数は適宜決定される。
【００５３】
また、ラインセンサ１１２は５つのイメージセンサチップ１１２１〜１１２５から成るとしたが、５つに限られず、原稿の主走査方向の読取領域をカバーできれば、４つ以下でも良いし、６つ以上でもよい。
＜変形例＞
（１）実施の形態１および２では、ＡＤＦ２０は原稿両面自動読取り機能を備えておらず、シートスルー方式による原稿読取り時におけるＣＩＳ１１による原稿読取方向は一方向のみであった。変形例（１）では、スイッチバック方式により原稿を反転させて原稿両面自動読取を行う機能を持つＡＤＦを備えた画像読取装置に適用した場合について説明する。なお、説明の重複を避けるため、実施の形態１および２と同じ内容のものについてはその説明を省略し、同じ構成要素については、同符号を付すものとする。
【００５４】
図１１は、本変形例におけるラインセンサ１１２の隣接する２つのイメージセンサチップ（同図においては、代表として１１２１および１１２２）の連結部分を拡大して示した図である。同図に示すように、イメージセンサチップ１１２１は、回路基板３０の主走査方向（長手方向）における一方の端部において、光電変換素子列４０に対して副走査方向における両側に突出部３１を有し、双方の突出部３１のうち、副走査方向の読取方向がＣの時の読取方向下流側（実施の形態１および２と同じ側）には、補間用光電変換素子５０が配置され、副走査方向の読取方向がＤの時の読取方向下流側（実施の形態１および２と反対側）の突出部３１には、補間用光電変換素子５１が配置されている。
【００５５】
イメージセンサチップ１１２１および１１２２は、左側（イメージセンサチップ１１２１）の光電変換素子列４０の右端の光電変換素子４１と、右側（イメージセンサチップ１１２２）の光電変換素子列４０の左端の光電変換素子４２との距離が略２ｐとなるように配列されている。補間用光電変換素子５０および５１は、主走査方向において、光電変換素子４１と光電変換素子４２との距離のほぼ中間の位置、即ち、主走査方向において当該光電変換素子４１および４２からそれぞれ略距離ｐ離れた位置に配設されている。
【００５６】
また、補間用光電変換素子５０は、光電変換素子列４０から副走査方向のＣ方向下流側に略距離４ｑ離れた位置に配設され、補間用光電変換素子５１は、光電変換素子列４０から副走査方向のＤ方向下流側に略３ｑ離れた位置に配設されている。
補間用光電変換素子５０において発生した信号電荷は、信号電荷出力遅延部６００に転送され、補間用光電変換素子５１において発生した信号電荷は、信号電荷出力遅延部６０１に転送される。信号電荷出力遅延部６０１は信号電荷蓄積部６４および３個の信号電荷転送素子６０を直列に配列して成り、信号電荷出力遅延部６００と同様に、ライン同期信号を受信する毎に、電荷を後段の信号電荷転送素子６０および信号電荷蓄積部６４に転送する。
【００５７】
長手方向において、回路基板３０の突出部３１が位置する側とは反対側（左側）の端部の、突出部３１に対応する位置には、後退部３２が形成されており、実施の形態１および２と同様に、イメージセンサチップ１１２１が主走査方向に直線状に並べられた際に、隣り合うイメージセンサチップ１１２１の突出部３１と後退部３２が互いに嵌まり合うようになっている。
【００５８】
図１２は、本変形例における制御部７によりラインセンサ１１２の出力を制御する構成を示すブロック図である。なお、同図においては、制御部７によるＣＩＳ１１のランプ１１１の点灯制御、およびラインセンサ１１２の出力制御におけるＡ／Ｄ変換部７３以降の機能構成は、図１０と同様であるので、ここでは省略している。
両面原稿読取の際の、第１面の副走査方向の読取方向をＣ（図１１参照）、第２面の副走査方向の読取方向をＤ（図１１参照）とすると、原稿第１面目の読取時には、補間用光電変換素子５０が光電変換素子列４０よりも副走査方向の読取方向下流側に位置しているので、当該補間用光電変換素子５０を含む出力回路が信号電荷出力回路選択部９により選択される。そして、実施の形態２と同様にして、補間用光電変換素子５０において発生した信号電荷Ｅは、信号電荷出力遅延部６００において４回の転送を経て時間４ｔだけ遅延されて信号電荷蓄積部６２へと転送される。そして、信号電荷蓄積部６２において信号電荷Ｅによって発生した電圧値は、信号電荷Ｅが発生した時刻よりも時間４ｔ後に光電変換素子列４０の各光電変換素子において発生した信号電荷Ｆによって信号電荷蓄積部６１に発生した電圧値と共に、同一のタイミングで、主走査方向の走査順にシフトレジスタ６３によってＡ／Ｄ変換部７３へと出力される。
【００５９】
原稿第２面目の読取時には、補間用光電変換素子５１が光電変換素子列４０よりも副走査方向の読取方向下流側に位置することとなるため、当該補間用光電変換素子５１を含む出力回路が信号電荷出力回路選択部９により選択される。そして、上記と同様に、補間用光電変換素子５１において発生した信号電荷Ｅは、信号電荷出力遅延部６０１において３回の転送を経て時間３ｔだけ遅延されて信号電荷蓄積部６４へと転送される。そして、信号電荷蓄積部６４において信号電荷Ｅにより発生した電圧値は、当該信号電荷Ｅが発生した時刻の時間３ｔ後に光電変換素子列４０において発生した信号電荷Ｆによって信号電荷蓄積部６１に発生した電圧値と共に、同一のタイミングで、主走査方向の走査順にシフトレジスタ６３によりＡ／Ｄ変換部７３へと出力される。
【００６０】
上記信号電荷出力回路選択部９による出力回路の選択は、選択された方の補間用光電変換素子および当該選択された補間用光電変換素子に接続されている信号電荷出力遅延部にセンサ駆動パルスを供給することにより実行される。その際、選択されなかった方の補間用光電変換素子には、センサ駆動パルスが供給されず、当該補間用光電変換素子において発生した信号電荷は、転送されずにその場に保持される。そして、次の原稿面の読み取りが行われる前に、当該選択されなかった方の補間用光電変換素子に電子シャッタパルスが供給され、保持されていた信号電荷がリセットされて、次の原稿面の読み取りに備える。
【００６１】
図１３は、本変形例における画像読取処理の内容を示すフローチャートである。原稿画像の読取が開始されると、読み取るべき原稿が第１面目であるかどうかの判定が行われる（ステップＳ１１、ステップＳ１２）。読み取るべき原稿が第１面目である場合、第１面目用の信号回路（本変形例の場合は、補間用光電変換素子５０が含まれる出力回路）が選択される（ステップＳ１２：ＹＥＳ、ステップＳ１３）。そして、補間用光電変換素子５０からの信号電荷による電圧値は、駆動パルス発生部７２からのセンサ駆動パルスにより、光電変換素子列４０の信号電荷による電圧値と共に、各イメージセンサチップから主走査方向の走査順に、シフトレジスタ６３によりＡ／Ｄ変換部７３へと出力される（ステップＳ１５）。
【００６２】
読み取るべき原稿が第１面目ではない場合、即ち、読み取るべき原稿が第２面目である場合は、第２面目用の信号回路（本変形例の場合は、補間用光電変換素子５１が含まれる出力回路）が選択される（ステップＳ１２：ＮＯ、ステップＳ１４）。そして、光電変換素子５１からの信号電荷による電圧値は、上記と同様にして、光電変換素子列４０からの信号電荷による電圧値と共に、各イメージセンサチップから主走査方向の走査順に、シフトレジスタ６３によりＡ／Ｄ変換部７３へと出力される（ステップＳ１５）。
【００６３】
Ａ／Ｄ変換部７３へと出力された信号電荷は、当該Ａ／Ｄ変換部７３においてデジタルの画像信号に変換された後、続いて１ライン画像データ生成部７６に出力され、当該１ライン画像データ生成部７６において、各イメージセンサチップからの画像信号を主走査方向の走査順に並べて１ライン分の画像データを生成する並べ替え処理が行われる（ステップＳ１６、ステップＳ１７）。
【００６４】
ここで、原稿の第２面目読取りの場合、原稿は反転されて走査されるため、第１面目読取り時と第２面目読取り時とでは、原稿紙面に対して主走査方向の走査方向が逆になる。従って、補間用光電変換素子５１の信号電荷は、光電変換素子列４０の信号電荷と共に、各イメージセンサチップから主走査方向の走査順とは逆の順番でＡ／Ｄ変換部７３へと並べ替えがなされる。
【００６５】
生成された１ライン分の画像データは画像処理部７７に出力され、当該画像処理部７７において所定の画像処理が行われた後、画像メモリ部７８に出力され、格納される（ステップＳ１８、ステップＳ１９）。
なお、ここで、原稿の第１面目読取りの場合と第２面目読取りの場合とでは、原稿紙面に対する副走査方向の走査方向も逆になる。即ち、例えば、第１面目の場合には、原稿の上部から下部に向けて読取られるのに対し、第２面目の場合には、原稿の下部から上部に向けて読取られるので、画像メモリ部７８に格納される１ライン分の画像データは、１面目と２面目とでは、副走査方向において格納される順番が逆になる。
【００６６】
そして、読取った画像が最終ラインであるかどうかの判定が行われる。最終ラインでない場合、ステップＳ１５に戻り（ステップＳ２０：ＮＯ、ステップＳ１５）、以下、ステップＳ２０において最終ラインであると判定されるまで、ステップＳ１５〜ステップＳ２０を繰り返す。
最終ラインである場合、次に読み取るべき全ての原稿の読み取りが終了したかどうかの判定が行われる（ステップＳ２０：ＹＥＳ、ステップＳ２１）。当該判定は、原稿検出センサ２０８（図１参照）による原稿給紙トレイ２０１（図１参照）上の原稿検出の有無により行われる。
【００６７】
全ての原稿の読み取りが終了したと判定された場合（ステップＳ２１：ＹＥＳ）、画像読取処理を終了する。全ての原稿の読み取りが終了していないと判定された場合、ステップＳ１２に戻り（ステップＳ２１：ＮＯ、ステップＳ１２）、以下、ステップＳ２１において全原稿の読み取りが終了した判定されるまで、ステップＳ１２〜ステップＳ２１を繰り返す。
（２）上記変形例（１）においては、イメージセンサチップ１１２１の補間用光電変換素子５０および５１は、それぞれ信号電荷出力遅延部６００および６０１を備えており、当該信号電荷出力遅延部６００および６０１により、信号電荷から発生した電圧値の出力タイミングを所定の時間遅延させる構成であったが、これに限られず、以下のようにしてもよい。即ち、副走査方向の読取方向に応じて信号電荷出力回路選択部９によって選択された補間用光電変換素子からの信号電荷による電圧値がＡ／Ｄ変換部７３へと出力され、Ａ／Ｄ変換部７３においてデジタルの画像信号に変換された後、メモリ７５内の補間用光電変換素子用テーブル（図８（ａ）参照）に格納されるとしてもよい。１ライン画像データ生成部７６は、実施の形態１と同様にして、光電変換素子列４０からの画像信号と、選択された補間用光電変換素子に応じた所定ライン番号前の補間用光電変換素子からの画像信号とをメモリ７５から読出し、主走査方向の走査順に並べて１ライン分の画像データを生成する。
【００６８】
なお、この場合においても、原稿の１面目読取り時と２面目読取り時とでは、原稿面に対する主走査方向および副走査方向の走査方向が逆になるため、１ライン画像データ生成時および１ページ分の画像データ生成時においては、画像データの並べ順が逆になる。
（３）上記実施の形態２および変形例（１）においては、光電変換素子列に対して副走査方向の原稿読取方向下流側に配置された補間用光電変換素子からの信号電荷の出力を、光電変換素子列からの信号電荷の出力よりも所定時間遅延させることにより、原稿上の主走査方向における同一走査ラインの画像を読み取った信号電荷を同一タイミングでＡ／Ｄ変換部へと出力し、これらの信号電荷を主走査方向１ライン分の画像データとして処理する構成であった。しかし、これに限られず、以下のようにしてもよい。
【００６９】
即ち、光電変換素子列４０からの信号電荷の出力を、当該光電変換素子列に対して副走査方向の原稿読取方向下流側に配置された補間用光電変換素子からの信号電荷の出力よりも所定時間遅延させるようにしてもよい。
ただし、この場合、補間用光電変換素子５０と比較して、光電変換素子列４０の光電変換素子の個数は非常に多いため、遅延させる対象となる信号電荷量も非常に大きい。そのため、実施の形態１のようにメモリ７５によって遅延させる場合、メモリ７５にはメモリ容量の大きなものが必要となる。
【００７０】
また、実施の形態２および変形例（１）のように、複数の信号電荷転送素子６０より成る信号電荷出力遅延部６００もしくは６０１を用いる場合、光電変換素子列４０における個々の光電変換素子が信号電荷出力遅延部６００（もしくは６０１）をそれぞれ備えることとなり、信号電荷転送素子６０が多数必要となる。
（４）上記各実施の形態においては、Ａ／Ｄ変換部７３はラインセンサ１１２から独立した構成としたが、当該Ａ／Ｄ変換部７３をイメージセンサチップ１１２１の回路部６に組み込んだ構成としてもよい。
（５）上記実施の形態１においては、Ａ／Ｄ変換部７３およびメモリ７５はラインセンサ１１２から独立した構成としたが、当該Ａ／Ｄ変換部７３およびメモリ７５をイメージセンサチップ１１２１の回路部６に組み込んだ構成としてもよい。その場合は、各イメージセンサチップ１１２１がメモリ７５を備え、それぞれのメモリ７５には、それぞれのイメージセンサチップ１１２１の画像信号のみが格納される。
（６）上記各実施の形態および各変形例においては、ラインセンサ１１２の各イメージセンサチップ１１２１は同一の形状としたが、これに限られず、以下のようにしてもよい。即ち、主走査方向における最下流側のイメージセンサチップ１１２１の補間用光電変換素子によって原稿画像を読取る必要が無い場合には、当該主走査方向最下流側のイメージセンサチップ１１２１は、補間用光電変換素子を備えない構成でもよく、さらには、当該最下流側の突出部３１を備えない構成でもよい。
（７）上記各実施の形態および変形例においては、イメージセンサチップ１１２１をシフトレジスタ回路を備えたＣＭＯＳ様の回路構成で説明したが、これに限られず、ＣＣＤにより信号電荷を転送する構成としてもよい。
【００７１】
また、上記各実施の形態および上記各変形例の内容をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００７２】
本発明は、ＣＩＳにより原稿画像を読取る画像読取装置に広く適用することができる。
【符号の説明】
【００７３】
１ スキャナ
１０ 画像読取部
１１ ＣＩＳ
１１１ ランプ
１１２ ラインセンサ
１１２ａ 基板
１１２１、１１２２、１１２３、１１２４、１１２５ イメージセンサチップ
１１３ セルフォックレンズ
１１５ 筐体
１２ シートスルー用プラテンガラス
１３ 手置き用プラテンガラス
２０ ＡＤＦ
２０１ 原稿給紙トレイ
２０２ 原稿排紙トレイ
２０８ 原稿検出センサ
２０９ 原稿押さえ部材
３０ 回路基板
３１ 突出部
３２ 後退部
４０ 光電変換素子列
４１、４２ 光電変換素子
５０、５１ 補間用光電変換素子
６ 回路部
６０ 信号電荷転送素子
６００、６０１ 信号電荷出力遅延部
６１、６２、６４ 信号電荷蓄積部
６３ シフトレジスタ回路
７ 制御部
８ 端子群
【特許請求の範囲】
【請求項１】
光電変換素子列が形成されたイメージセンサチップを、長手方向に複数個配列してなるラインセンサを有し、原稿を当該ラインセンサに対して副走査方向に相対的に移動させて、当該原稿の画像データを取得する画像読取装置であって、
前記ラインセンサにおいて配列される前記イメージセンサチップの個数をｎ個とした場合に、少なくともｎ−１個のイメージセンサチップは、光電変換素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣合う２個のイメージセンサチップの光電変換素子列の列間に対応する位置において、第１の補間用光電変換素子を有し、
前記第１の補間用光電変換素子の電荷の出力と、前記光電変換素子列の電荷の出力のうち、一方を他方に対して前記第１の距離に対応する副走査時間だけ相対的に遅延させる第１の電荷出力遅延手段と、
前記各イメージセンサチップの光電変換素子列における個々の光電変換素子の電荷の出力と、前記遅延された第１の補間用光電変換素子の電荷の出力とを、主走査方向における走査順に出力する出力制御手段と
を備えることを特徴とする画像読取装置。
【請求項２】
前記第１の補間用光電変換素子は、前記光電変換素子列よりも原稿の移動方向上流側に配置され、
前記第１の距離は、副走査方向における走査間隔のＮ倍（Ｎ＝１、２、３、・・・）であって、
前記光電変換素子列における各光電変換素子は、それぞれ１個の信号電荷転送素子に接続されており、
前記第１の電荷出力遅延手段は、前記第１の補間用光電変換素子に、（Ｎ＋１）個の信号電荷転送素子を直列に接続してなると共に、副走査方向の走査クロックを受信する度に、各信号電荷転送素子の電荷を後段の信号電荷転送素子に順次転送する構造となっており、
前記出力制御手段は、前記光電変換素子列における各信号電荷転送素子および前記第１の電荷出力遅延手段における最終段の信号電荷転送素子からの電荷の出力を、主走査方向における走査順に出力する
ことを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記各イメージセンサチップが実装された基板は、その主走査方向における一方の端部に突出部を有すると共に、他方の端部の、当該突出部に対応した位置に後退部が形成され、隣接するイメージセンサチップ同士の前記突出部と前記後退部を係合させて、主走査方向に列設する構成であり、
前記基板の突出部に、前記第１の補間用光電変換素子が配置されている
ことを特徴とする請求項１または２に記載の画像読取装置。
【請求項４】
前記イメージセンサチップは、さらに、前記光電変換素子列に対して副走査方向において前記第１の補間用光電変換素子と反対側であって、当該光電変換列と副走査方向に第２の距離離れた位置に、第２の補間用光電変換素子を有し、
前記第２の補間用光電変換素子の電荷の出力を、前記第２の距離に対応する時間だけ遅延させる第２の電荷出力遅延手段を備え、
前記出力制御手段は、原稿の移動方向に応じて、前記第１と第２の電荷出力遅延手段からの出力を選択し、その出力と、光電変換素子列における個々の光電変換素子の電荷の出力とを、主走査方向における走査順に出力する
ことを特徴とする請求項１または２に記載の画像読取装置。
【請求項５】
光電変換により原稿画像を読取る撮像素子が、基板上に複数直線状に配列された撮像素子列を備えるイメージセンサチップであって、
前記基板の主走査方向における一方の端部の一部は突出して第１の突出部を形成し、他方の端部の前記突出部に対応する部分は後退して第１の後退部を形成しており、
前記第１の突出部において、前記撮像素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第１の補間用光電変換素子を有し、
前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第１の突出部と前記第１の後退部とが互いに嵌り合う
ことを特徴とするイメージセンサチップ。
【請求項６】
前記第１の突出部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の突出部が存する側の反対側に、第２の突出部が形成され、
前記第１の後退部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の後退部が存する側の反対側に、第２の後退部とが形成され、
前記第２の突出部において、前記撮像素子列から副走査方向に第２の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第２の補間用光電変換素子を有し、
前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第２の突出部と前記第２の後退部とが互いに嵌り合う
ことを特徴とする請求項５に記載のイメージセンサチップ。
【請求項１】
光電変換素子列が形成されたイメージセンサチップを、長手方向に複数個配列してなるラインセンサを有し、原稿を当該ラインセンサに対して副走査方向に相対的に移動させて、当該原稿の画像データを取得する画像読取装置であって、
前記ラインセンサにおいて配列される前記イメージセンサチップの個数をｎ個とした場合に、少なくともｎ−１個のイメージセンサチップは、光電変換素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣合う２個のイメージセンサチップの光電変換素子列の列間に対応する位置において、第１の補間用光電変換素子を有し、
前記第１の補間用光電変換素子の電荷の出力と、前記光電変換素子列の電荷の出力のうち、一方を他方に対して前記第１の距離に対応する副走査時間だけ相対的に遅延させる第１の電荷出力遅延手段と、
前記各イメージセンサチップの光電変換素子列における個々の光電変換素子の電荷の出力と、前記遅延された第１の補間用光電変換素子の電荷の出力とを、主走査方向における走査順に出力する出力制御手段と
を備えることを特徴とする画像読取装置。
【請求項２】
前記第１の補間用光電変換素子は、前記光電変換素子列よりも原稿の移動方向上流側に配置され、
前記第１の距離は、副走査方向における走査間隔のＮ倍（Ｎ＝１、２、３、・・・）であって、
前記光電変換素子列における各光電変換素子は、それぞれ１個の信号電荷転送素子に接続されており、
前記第１の電荷出力遅延手段は、前記第１の補間用光電変換素子に、（Ｎ＋１）個の信号電荷転送素子を直列に接続してなると共に、副走査方向の走査クロックを受信する度に、各信号電荷転送素子の電荷を後段の信号電荷転送素子に順次転送する構造となっており、
前記出力制御手段は、前記光電変換素子列における各信号電荷転送素子および前記第１の電荷出力遅延手段における最終段の信号電荷転送素子からの電荷の出力を、主走査方向における走査順に出力する
ことを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記各イメージセンサチップが実装された基板は、その主走査方向における一方の端部に突出部を有すると共に、他方の端部の、当該突出部に対応した位置に後退部が形成され、隣接するイメージセンサチップ同士の前記突出部と前記後退部を係合させて、主走査方向に列設する構成であり、
前記基板の突出部に、前記第１の補間用光電変換素子が配置されている
ことを特徴とする請求項１または２に記載の画像読取装置。
【請求項４】
前記イメージセンサチップは、さらに、前記光電変換素子列に対して副走査方向において前記第１の補間用光電変換素子と反対側であって、当該光電変換列と副走査方向に第２の距離離れた位置に、第２の補間用光電変換素子を有し、
前記第２の補間用光電変換素子の電荷の出力を、前記第２の距離に対応する時間だけ遅延させる第２の電荷出力遅延手段を備え、
前記出力制御手段は、原稿の移動方向に応じて、前記第１と第２の電荷出力遅延手段からの出力を選択し、その出力と、光電変換素子列における個々の光電変換素子の電荷の出力とを、主走査方向における走査順に出力する
ことを特徴とする請求項１または２に記載の画像読取装置。
【請求項５】
光電変換により原稿画像を読取る撮像素子が、基板上に複数直線状に配列された撮像素子列を備えるイメージセンサチップであって、
前記基板の主走査方向における一方の端部の一部は突出して第１の突出部を形成し、他方の端部の前記突出部に対応する部分は後退して第１の後退部を形成しており、
前記第１の突出部において、前記撮像素子列から副走査方向に第１の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第１の補間用光電変換素子を有し、
前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第１の突出部と前記第１の後退部とが互いに嵌り合う
ことを特徴とするイメージセンサチップ。
【請求項６】
前記第１の突出部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の突出部が存する側の反対側に、第２の突出部が形成され、
前記第１の後退部が存する前記基板の端部において、前記光電変換素子列に対して副走査方向における前記第１の後退部が存する側の反対側に、第２の後退部とが形成され、
前記第２の突出部において、前記撮像素子列から副走査方向に第２の距離離れ、かつ、主走査方向において隣接する前記光電変換素子列同士の隙間に対応する位置に、第２の補間用光電変換素子を有し、
前記基板が主走査方向に複数直線状に並べられたときに、隣り合う前記第２の突出部と前記第２の後退部とが互いに嵌り合う
ことを特徴とする請求項５に記載のイメージセンサチップ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−３９５６（Ｐ２０１１−３９５６Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４３０８２（Ｐ２００９−１４３０８２）
【出願日】平成２１年６月１６日（２００９．６．１６）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．セルフォック
【出願人】（３０３０００３７２）コニカミノルタビジネステクノロジーズ株式会社 (12,802)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１６日（２００９．６．１６）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．セルフォック
【出願人】（３０３０００３７２）コニカミノルタビジネステクノロジーズ株式会社 (12,802)
【Ｆターム（参考）】
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