発光装置、発光装置の製造方法及び電子機器
【課題】発光装置の品質向上を図る。
【解決手段】表示装置１００の画素形成領域Ｒｐｘにおける配線交差領域Ｒｘの近傍に、トランジスタＴｒ１１、Ｔｒ１２を構成するゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ材料からなる突起層ＰＬ１１〜ＰＬ１５、画素電極１６と同じ材料からなる突起層ＰＬ１６、電源ラインＬａと同じ材料からなる突起層ＰＬ１７等を積層して形成した突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤを設けて、対向基板２０が押圧された場合に、その押圧力が突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに集中させるようにすることで、配線交差領域Ｒｘで交差している選択ラインＬｓ、データラインＬｄ、電源ラインＬａに押圧力が加わることがないようにした。
【解決手段】表示装置１００の画素形成領域Ｒｐｘにおける配線交差領域Ｒｘの近傍に、トランジスタＴｒ１１、Ｔｒ１２を構成するゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ材料からなる突起層ＰＬ１１〜ＰＬ１５、画素電極１６と同じ材料からなる突起層ＰＬ１６、電源ラインＬａと同じ材料からなる突起層ＰＬ１７等を積層して形成した突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤを設けて、対向基板２０が押圧された場合に、その押圧力が突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに集中させるようにすることで、配線交差領域Ｒｘで交差している選択ラインＬｓ、データラインＬｄ、電源ラインＬａに押圧力が加わることがないようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光装置、発光装置の製造方法及び電子機器に係り、特に、発光素子を含む複数の画素を配列した発光装置およびその製造方法、その発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、発光素子としてＥＬ（Electro Luminescence）素子を用いたＥＬディスプレイ装置が知られている（例えば、特許文献１参照。）。
発光装置であるＥＬディスプレイ装置には複数のＥＬ素子が備えられており、例えば、各ＥＬ素子に供給する電流を制御するアクティブマトリクス駆動方式によって、ＥＬディスプレイ装置は様々な画像や映像を表示する。アクティブマトリクス駆動方式を適用したＥＬディスプレイ装置は、複数の画素ごとにＥＬ素子の発光を制御するスイッチング素子としての薄膜トランジスタを備えている。
【０００３】
このようなＥＬディスプレイ装置においては、基板の一面側に画素を構成するＥＬ素子および薄膜トランジスタや各種配線等が形成されており、さらに、ＥＬ素子が水分や酸素などによって劣化してしまわないよう保護するために、基板の一面側に封止基板を貼り合わせて、基板と封止基板の間にＥＬ素子等を封止する構造がとられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１４７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術の場合、基板に封止基板を貼り合わせる際に、基板に対して封止基板を押し付けたときや、基板と封止基板とを貼り合わせて製造したＥＬディスプレイ装置において、外部から封止基板に力が加えられたときに、封止基板が基板の一面側を押圧してしまうことがある。
その封止基板の押圧によって配線が損傷してしまうと、ＥＬ素子の発光に不具合が生じるなどして、ＥＬディスプレイ装置の品質低下を招いてしまうという問題があった。
【０００６】
本発明の目的は、発光装置の品質向上を図ることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の一の態様は、発光装置であって、第１基板と、前記第１基板の一面上に配列された複数の画素と、前記第１基板の一面側に対向して設けられて、前記各画素を前記第１基板との間に封止する第２基板と、を備え、前記各画素は、発光素子と、前記発光素子の発光を制御するトランジスタと、前記トランジスタに接続され、互いに交差する少なくとも二本の配線と、少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点（交点）の対頂角の関係にある二つの領域に配置され、前記第１基板の一面側から前記第２基板に向けて前記複数の配線の頂点（交点）となる位置よりも突出するように形成された複数の突出部と、を有することを特徴とする。
好ましくは、前記トランジスタは、電極と絶縁膜と半導体膜とを有して構成され、前記突出部は、前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層した積層構造を有する。
好ましくは、前記突出部の前記積層構造は、前記配線と同じ材料からなる層を含む。
そして、上記発光装置が実装された電子機器は良好に機能する。
【０００８】
本発明の他の態様は、発光装置の製造方法であって、発光素子と、前記発光素子の発光を制御するトランジスタと、前記トランジスタに接続され、互いに交差する少なくとも二本の配線と、を有する複数の画素が配列された発光装置の製造方法であって、第１基板の一面上に、電極と絶縁膜と半導体膜とを有する前記トランジスタを形成する工程と、少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点（交点）の対頂角の関係にある二つの領域に、前記第１基板の一面側から前記複数の配線の頂点（交点）となる位置よりも突出するように複数の突出部を形成する工程と、前記各画素を前記第１基板との間に封止するように、前記第１基板の一面側に第２基板を接合する工程と、を含み、前記突出部を形成する工程は、前記トランジスタを形成する工程と同時に、前記トランジスタを構成する前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層して、少なくとも前記突出部の一部を成す積層構造を形成する工程を含むことを特徴とする。
好ましくは、前記突出部を形成する工程は、前記配線と同じ材料からなる層を形成して、前記積層構造の一部を形成する工程を含む。
【発明の効果】
【０００９】
本発明によれば、発光装置の品質向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る表示装置を示す概略ブロック図である。
【図２】本実施形態に係る表示装置に適用される画素の等価回路図である。
【図３】本実施形態に係る表示装置の表示パネルの構成を示す概略平面図である。
【図４】図３のIV−IV線に沿った面の断面図である。
【図５】本実施形態に係る表示装置に適用される画素の一例を示す平面図である。
【図６】図５のVI−VI線に沿った面の断面図である。
【図７】図５のVII−VII線に沿った面の断面図である。
【図８】本実施形態に係る表示装置の製造工程を示す説明図である。
【図９】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１０】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１１】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１２】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１３】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１４】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１５】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１６】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１７】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１８】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１９】本実施形態に係る表示装置の製造工程を示す説明図である。
【図２０】本実施形態に係る表示装置の製造工程を示す説明図である。
【図２１】本実施形態に係る表示装置の対向基板に、押圧力を付与した状態を示す説明図である。
【図２２】表示装置を実装した携帯電話機の一例を示す正面図である。
【図２３】表示装置を実装したデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図２４】表示装置を実装したパーソナルコンピュータの一例を示す斜視図である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
（表示装置）
図１は、本実施形態に係る表示装置を示す概略ブロック図であり、図２は、本実施形態に係る表示装置に適用される画素の等価回路図である。
また、図３は、本実施形態に係る表示装置の表示パネルの全体構成を示す概略平面図であり、図４は、図３のIV−IV線に沿った面の断面図である。
【００１３】
図１に示すように、発光装置としての表示装置１００は、概略、複数の画素ＰＩＸが二次元配列された表示パネル１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、コントローラ１４０と、を備えている。
【００１４】
ここで、本実施形態に適用される表示パネル１１０（表示装置１００）は、図３、図４に示すように、第１基板である基板１１と第２基板である対向基板２０とが対向して配置された構成を有している。
この基板１１の一面側（図４中、上面側）に複数の画素ＰＩＸが二次元配列された画素アレイ１１１が設けられており、画素アレイ１１１の周辺領域には、各画素ＰＩＸを駆動するための信号を供給するための引き出し線Ｌｒが設けられている。引き出し線Ｌｒは、一端側が画素アレイ１１１（各画素ＰＩＸ）に接続され、他端側が例えば基板１１の端部に設けられた接続端子ＴＭに接続されている。接続端子ＴＭは、フィルム基板（フレキシブルプリント基板）ＦＰＣ等を介して、基板１１の外部に設けられた選択ドライバ１２０やデータドライバ１３０、或いは、これらのドライバ機能を備えたドライバチップに接続されている。
そして、対向して配置された基板１１と対向基板２０は、図３、図４に示すように、画素アレイ１１１の周囲領域に設けられたシール材３０を介して接合され、画素アレイ１１１（各画素ＰＩＸ）が基板１１と対向基板２０の間に封止されて外的環境の影響を受けないように保護されている。シール材３０内には基板１１と対向基板２０との間のギャップ（間隙）を設定するためのギャップ材（図示せず）が設けられている。これによって、基板１１の一面側と対向基板２０との間隙は、対向基板２０の対向面（図４中、基板１１側に向いた下面）が画素アレイ１１１の上面に接触しない程度の値に設定されている。
【００１５】
また、本実施形態の表示パネル１１０（表示装置１００）に配列される画素ＰＩＸは、例えば、図２に示すように、発光駆動回路ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。
発光駆動回路ＤＣは、画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給する。
有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣから供給される発光駆動電流に基づいて、画像データに応じた輝度階調で発光する。
【００１６】
発光駆動回路ＤＣは、例えば、図２に示すように、スイッチング素子であるトランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。
トランジスタ（選択トランジスタ）Ｔｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。
トランジスタ（駆動トランジスタ）Ｔｒ１２は、ゲート端子は接点Ｎ１１に接続され、ドレイン端子が電源ラインＬａ（高電位の電源電圧Ｖｓａ）に接続され、ソース端子が接点Ｎ１２に接続されている。
キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）とソース端子（接点Ｎ１２）の間に接続されている。
なお、選択ラインＬｓ、データラインＬｄ、電源ラインＬａはそれぞれトランジスタＴｒ１１、Ｔｒ１２に接続されて、有機ＥＬ素子ＯＥＬを発光させるための各種信号を伝送する配線として機能する。
【００１７】
また、有機ＥＬ素子ＯＥＬは、アノード（後述するアノード電極となる画素電極）が発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（後述するカソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖｓｃ；例えば接地電位Ｖｇｎｄ）に接続されている。
【００１８】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタを適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がＰチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート−ソース間に形成される寄生容量、または、そのゲート−ソース間に付加的に設けられた補助容量、もしくは、寄生容量と補助容量からなる容量成分である。
【００１９】
画素ＰＩＸに接続された選択ラインＬｓは、例えば表示パネル１１０（表示装置１００）の行方向（図１中、左右方向）に配設されて、選択ドライバ１２０に接続されている。そして、選択ラインＬｓには、選択ドライバ１２０から選択レベルまたは非選択レベルの選択電圧（選択信号）Ｖｓｅｌが印加される。また、画素ＰＩＸに接続されたデータラインＬｄは、例えば表示パネル１１０（表示装置１００）の列方向（図１中、上下方向）に配設されて、データドライバ１３０に接続されている。データラインＬｄには、データドライバ１３０から画像データに応じた階調電圧（選択信号）Ｖｄａｔａが印加される。また、画素ＰＩＸに接続された電源ラインＬａには、電源電圧（電圧信号）Ｖｓａが印加される。
【００２０】
コントローラ１４０は、表示装置１００の外部から供給される画像データに基づいて、輝度階調データを含むデジタルデータからなる表示データを生成して、データドライバ１３０に供給する。また、コントローラ１４０は、画像データに基づいて生成または抽出されるタイミング信号に基づいて、選択ドライバ１２０及びデータドライバ１３０の動作状態を制御して、表示パネル１１０（表示装置１００）における所定の画像表示動作を実行するための選択制御信号及びデータ制御信号を生成して出力する。
【００２１】
これにより、選択ドライバ１２０は、選択制御信号に基づいて、各行の選択ラインＬｓに所定のタイミングで選択レベルの選択電圧Ｖｓｅｌを印加することにより、各行の画素ＰＩＸを選択状態に設定する。データドライバ１３０は、データ制御信号に基づいて、画像データに応じた階調電圧Ｖｄａｔａを生成して、各データラインＬｄを介して、選択状態に設定された画素ＰＩＸに供給する。
【００２２】
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置１００の表示駆動動作は、まず、所定の選択期間に、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖｓｅｌを印加することにより、トランジスタＴｒ１１をオン動作させて、画素ＰＩＸを選択状態に設定する。このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶｄａｔａをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して接点Ｎ１１に、階調電圧Ｖｄａｔａに応じた電位が印加される。
【００２３】
これにより、トランジスタＴｒ１２が階調電圧Ｖｄａｔａに応じた導通状態でオン動作して、ドレイン−ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖｄａｔａ（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート−ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖｄａｔａに基づいて電荷が蓄積（充電）される。
【００２４】
次いで、選択期間終了後の非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖｓｅｌを印加することにより、トランジスタＴｒ１１をオフ動作させて、画素ＰＩＸを非選択状態に設定する。このとき、キャパシタＣｓに蓄積された電荷（すなわち、ゲート−ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖｄａｔａに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン−ソース間に発光動作状態（選択期間）と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。
そして、このような表示駆動動作を、表示パネル１１０（表示装置１００）に二次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００２５】
（画素のデバイス構造）
次に、前述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造について説明する。ここでは、有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板１１を透過して視野側（基板１１の下面側）に出射されるボトムエミッション型の発光構造を有する表示パネル１１０（表示装置１００）について示す。
【００２６】
図５は、本実施形態に係る表示装置に適用される画素の一例を示す平面図である。また、図６は、図５のVI−VI線に沿った面の断面図であり、図７は、図５のVII−VII線に沿った面の断面図である。
【００２７】
画素ＰＩＸは、図５〜図７に示すように、ガラス等の透明な絶縁性の基板（第１基板）１１の一面側（図６中、上面側）に設定された画素形成領域Ｒｐｘごとに設けられている。この画素形成領域Ｒｐｘには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒｅｌと、隣接する画素ＰＩＸとの間の境界領域とが設定されている。さらに、画素形成領域Ｒｐｘは、各種配線（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ）が絶縁された状態で立体交差する配線交差領域Ｒｘを含んでいる。
【００２８】
図５に示した画素ＰＩＸにおいて、画素形成領域Ｒｐｘの縁辺（図中、下側）には、各々、行方向（図中、左右方向）に延在するように選択ラインＬｓ及び電源ラインＬａが配設されている。また、画素形成領域Ｒｐｘの縁辺（図中、右側）には、選択ラインＬｓ及び電源ラインＬａに直交して、列方向（図中、上下方向）に延在するようにデータラインＬｄが配設されている。
【００２９】
また、図５に示した表示装置１００（画素ＰＩＸ）においては、例えば図６に示すように、画素形成領域Ｒｐｘ内のＥＬ素子形成領域Ｒｅｌに開口部が設けられた隔壁層１５が設けられている。すなわち、図５に示した表示装置１００（画素ＰＩＸ）において、行方向（図中、左右方向）および列方向（図中、上下方向）に隣接して配列される各画素ＰＩＸの境界領域に、図６に示すように、基板１１の表面に連続的な厚みを有する隔壁層１５が設けられている。そして、この隔壁層１５により囲まれ、かつ、画素電極１６が露出した領域（すなわち、隔壁層１５の開口部）がＥＬ素子形成領域Ｒｅｌとして画定されている。
【００３０】
選択ラインＬｓは、図５〜図７に示すように、データラインＬｄ及び電源ラインＬａよりも下層側となる基板１１の上面に設けられている。選択ラインＬｓは、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で一括して形成される。特に、選択ラインＬｓは、図５に示すように、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されている。
【００３１】
また、データラインＬｄは、図５〜図７に示すように、電源ラインＬａよりも下層側となるゲート絶縁膜１２の上面に設けられている。データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同様に層間絶縁膜１３に覆われて設けられている。すなわち、データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース−ドレインメタル層をパターニングすることによって、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で一括して形成される。特に、データラインＬｄは、図５に示すように、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄと一体的に形成されている。
【００３２】
また、電源ラインＬａは、図５〜図７に示すように、データラインＬｄ及び電源ラインＬａよりも上層側であって、トランジスタＴｒ１１、Ｔｒ１２を覆う層間絶縁膜１３の上面に設けられている。電源ラインＬａは、図５に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄに接続されている。
【００３３】
また、図５に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられているトランジスタＴｒ１１、Ｔｒ１２が、例えば、データラインＬｄに沿って列方向（図中、上下方向）に並んで配置されている。具体的には、トランジスタＴｒ１１、Ｔｒ１２のチャネルの幅方向が、データラインＬｄに平行に延在する向きに設けられている。また、トランジスタＴｒ１１、Ｔｒ１２はいずれも図６に示すような電界効果型の薄膜トランジスタ構造を有している。なお、以下のトランジスタＴｒ１１についての説明では、図示の都合上、図６に示したトランジスタＴｒ１２の断面構造を参照しながら説明するものとする。
【００３４】
トランジスタＴｒ１１、Ｔｒ１２は、図５、図６に示すように、基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを被覆するように、ゲート絶縁膜１２が設けられ、そのゲート絶縁膜１２上の、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に半導体膜ＳＭＣ（図５では省略）が設けられている。また、半導体膜ＳＭＣに形成されるチャネル領域上には絶縁膜であるチャネル保護膜ＢＬが設けられ、チャネル保護膜ＢＬを挟んで対向するようにソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが設けられている。ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと半導体膜ＳＭＣとの間には不純物半導体膜ＯＨＭが設けられ、これにより、半導体膜ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが各々オーミック接続している。
【００３５】
そして、図２に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇが選択ラインＬｓと一体的に形成されている。また、ドレイン電極Ｔｒ１１ｄは、図５に示すように、データラインＬｄと一体的に形成されている。また、ソース電極Ｔｒ１１ｓは、図５に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続されている。ここで、コンタクトホールＨＬ１１は、図２に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００３６】
また、トランジスタＴｒ１２は、図５に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続されている。また、ドレイン電極Ｔｒ１２ｄは、図５に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、電源ラインＬａに接続されている。また、ソース電極Ｔｒ１２ｓは、図５、図６に示すように、有機ＥＬ素子ＯＥＬの画素電極１６に接続されている。
【００３７】
有機ＥＬ素子ＯＥＬは、図５、図６に示すように、画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本実施形態においては、有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、錫ドープ酸化インジウム（ＩＴＯ）等の透光性（高い光透過率）を有する透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の光反射率の高い電極材料を含んで形成されている。
【００３８】
画素電極１６は、図５、図６に示すように、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに接続されている。
有機ＥＬ層１７は、図５、図６に示すように、基板１１上に形成された隔壁層１５に設けられた開口部により画定されるＥＬ素子形成領域Ｒｅｌに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば、正孔注入層１７ａ及び電子輸送性発光層１７ｂから形成されている。
【００３９】
対向電極１８は、基板１１上に二次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図５、図６に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌだけでなく、そのＥＬ素子形成領域Ｒｅｌを画定する隔壁層１５上にも延在するように設けられている。さらに、対向電極１８は、図示を省略したコンタクト部や引き出し線を介して、低電位電源（基準電圧Ｖｓｃ）に接続されている。
【００４０】
隔壁層１５は、図５、図６に示すように、基板１１上に配列された画素ＰＩＸ相互の境界領域に形成された層間絶縁膜１３、および層間絶縁膜１３上の電源ラインＬａを被覆する保護絶縁膜１４を被覆するように、基板１１表面に厚みを持って設けられている。隔壁層１５には、有機ＥＬ素子ＯＥＬの画素電極１６が露出する開口部が設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００４１】
そして、発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ及び隔壁層１５が形成された基板１１の一面側には、ガラス等の対向基板（第２基板）２０が基板１１の一面側と所定の間隙を有するように貼り合わされて、画素ＰＩＸ等が封止されている。
【００４２】
このようなデバイス構造を有する画素ＰＩＸにおいて、本実施形態では、図５、図７に示すように、各画素形成領域Ｒｐｘ内の選択ラインＬｓ、データラインＬｄ、電源ラインＬａの近傍であって、選択ラインＬｓとデータラインＬｄと電源ラインＬａとが絶縁された状態で立体交差する配線交差領域Ｒｘ（配線の交点、頂点）を取り囲むように、複数（本実施形態では４つ）の突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられている。ここで、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤの基板１１表面からの高さ（突出寸法）は、画素形成領域Ｒｐｘ内の他の素子（例えばトランジスタＴｒ１１、Ｔｒ１２）よりも高くなるように形成されている。そして、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、選択ラインＬｓとデータラインＬｄと電源ラインＬａとが交差する配線交差領域Ｒｘよりも厚く形成されており、その突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、対向基板２０に最も近接した領域となっている。
【００４３】
これにより、基板１１に対向基板２０を貼り合わせるために対向基板２０を基板１１側に押圧したとき、あるいは、表示装置１００の使用時に対向基板２０に外部から押圧力が加えられたときに、各画素形成領域Ｒｐｘ内の突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤ部分が対向基板２０に当接しても、選択ラインＬｓ、データラインＬｄ、電源ラインＬａに押圧力が加わることがない。したがって、基板１１に対向基板２０を接合する際に負荷される押圧力や、表示装置１００の使用時に対向基板２０に外部から負荷される押圧力は、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに集中し、その押圧力が選択ラインＬｓ、データラインＬｄ、電源ラインＬａに加わることはないので、選択ラインＬｓ、データラインＬｄ、電源ラインＬａが損傷（断線）したり、ショートしたりすることを防止することができる。
なお、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤは、その４つのうち少なくとも１つを配線交差領域Ｒｘの近傍に設ければよい。好ましくは、配線交差領域Ｒｘを挟む方向に沿った少なくとも２箇所（例えば、突出部ＰＬＢとＰＬＤ、または突出部ＰＬＡとＰＬＣ）に設ければよい。そして、配線交差領域Ｒｘを囲む４箇所に突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤを設けることがより好ましい。
【００４４】
突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤは、具体的には、図５、図７に示すように、基板１１上に、突起層ＰＬ１１、ゲート絶縁膜１２、突起層ＰＬ１２〜ＰＬ１６、層間絶縁膜１３、突起層ＰＬ１７および保護絶縁膜１４が順次積層された積層構造を有している。
ここで、突起層ＰＬ１１は、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇをなすゲートメタル層（導電層）からなり、ゲートメタル層をパターニングすることによって、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び選択ラインＬｓと同じ工程で一括して形成される。また、突起層ＰＬ１２〜ＰＬ１４は、各々、トランジスタＴｒ１１、Ｔｒ１２の半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭと同じ材料からなり、各々同じ工程で一括して形成される。また、突起層ＰＬ１５は、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄをなすソース−ドレインメタル層（導電層）からなり、ソース−ドレインメタル層をパターニングすることによって、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとデータラインＬｄと同じ工程で一括して形成される。また、突起層ＰＬ１６は、有機ＥＬ素子ＯＥＬの画素電極１６と同じ材料からなり、同じ工程で一括して形成される。また、突起層ＰＬ１７は、電源ラインＬａをなす配線メタル層からなり、配線メタル層をパターニングすることによって、電源ラインＬａと同じ工程で一括して形成される。
このように、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤはいずれも、ゲートメタル層やソース−ドレインメタル層、配線メタル層、半導体層、絶縁層からなる各突起層をその一部に含む積層構造を有している。尚、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤを形成する突起層ＰＬ１１〜１７は発光駆動回路ＤＣを構成するトランジスタＴｒ１１、Ｔｒ１２、キャパシタＣｓ、各種配線Ｌａ、Ｌｓ、Ｌｄ、有機ＥＬ素子ＯＥＬとは電気的に接続していない。
【００４５】
そして、以上のようなデバイス構造を有する表示パネル１１０（表示装置１００）において、画像データ（階調電圧Ｖｄａｔａ）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン−ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが、その画像データに応じた所定の輝度階調で発光動作する。
このとき、表示パネル１１０（表示装置１００）の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向基板１８で反射した後基板１１を透過して、視野側である基板１１の下面側から出射される。
【００４６】
（表示装置の製造方法）
次に、本実施形態にかかる表示装置の製造方法について説明する。
図８〜図２０は、表示装置の製造方法（製造工程）を示す工程断面図である。図中左側が図６に対応するトランジスタＴｒ１２の断面部分、図中右側が図７に対応する配線交差領域の断面部分である。
【００４７】
まず、基板１１の一面側に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて所望の平面パターンを有するレジストを形成し、ウェットエッチング法またはドライエッチング法を用いて、ゲートメタル層をパターニングすることにより、図８に示すように、ゲート電極Ｔｒ１２ｇ（Ｔｒ１１ｇ）及び選択ラインＬｓ、並びに突起層ＰＬ１１を同時に形成する。
なお、ゲート電極Ｔｒ１２ｇ、Ｔｒ１１ｇ及び選択ラインＬｓを形成するためのゲートメタル層は、例えばアルミニウム、チタン、クロム、ニッケル、銅、ニオブ、モリブデン、銀、タンタル、タングステン等の金属単体又はこれらのいずれかを含む合金からなる金属材料、又はこれらのいずれかを含む化合物材料等を用いることができる。このゲートメタル層は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成する。
【００４８】
次いで、ゲート電極Ｔｒ１２ｇ（Ｔｒ１１ｇ）、選択ラインＬｓ、突起層ＰＬ１１が形成された基板１１上に、例えばプラズマＣＶＤ法（Chemical Vapor Deposition：化学気相成長法）を用いて、窒化シリコン（ＳｉＮ）等からなるゲート絶縁膜１２、アモルファスシリコンを含む半導体層ＳＭＣｘ、および窒化シリコン（ＳｉＮ）等からなる絶縁膜を連続的に成膜する。なお、ゲート絶縁膜１２は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成し、半導体層ＳＭＣｘは、例えば５０ｎｍ（５００Å）程度の膜厚に形成し、半導体層ＳＭＣｘ上の絶縁膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成する。
そして、半導体層ＳＭＣｘ上の絶縁膜を、フォトリソグラフィ法・エッチング法等によってパターニングして、図９に示すように、チャネル保護膜（エッチングストッパー）ＢＬを形成する。この絶縁膜をパターニングしてチャネル保護膜ＢＬを形成する際に、同時に突起層ＰＬ１３を形成する。このチャネル保護膜ＢＬは、半導体層ＳＭＣｘにおけるチャネルとなる領域を覆う位置に形成されており、突起層ＰＬ１３は、突起層ＰＬ１１の上方に対応する位置に形成されている。
【００４９】
次いで、図１０に示すように、チャネル保護膜ＢＬ、突起層ＰＬ１３が形成された基板１１の半導体層ＳＭＣｘ上に、例えばプラズマＣＶＤ法を用いて、ｎ型アモルファスシリコンを含む不純物層ＯＨＭｘを成膜する。なお、不純物層ＯＨＭｘは、例えば２０ｎｍ（２００Å）程度の膜厚に形成する。
【００５０】
次いで、図１１に示すように、不純物層ＯＨＭｘと半導体層ＳＭＣｘを、フォトリソグラフィ法・エッチング法等によって一括してパターニングして、不純物半導体膜ＯＨＭと半導体膜ＳＭＣを形成する。このパターニングによって不純物半導体膜ＯＨＭと半導体膜ＳＭＣを形成する際に、同時に突起層ＰＬ１４と突起層ＰＬ１２を形成する。突起層ＰＬ１４は突起層ＰＬ１３の上に、突起層ＰＬ１２は突起層ＰＬ１３の下に形成される。
また、このパターニングによって、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇ上のゲート絶縁膜１２の所定位置にコンタクトホールＨＬ１１（図５参照）を形成し、ゲート電極Ｔｒ１２ｇの一部を露出させる。
【００５１】
次いで、図１２に示すように、不純物半導体膜ＯＨＭ、半導体膜ＳＭＣが形成された基板１１のゲート絶縁膜１２上に、例えばＰＶＤ法を用いて、ソース・ドレインメタル層ＳＤｘを成膜する。なお、ソース・ドレインメタル層ＳＤｘは、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。このソース・ドレインメタル層ＳＤｘは、前述したゲートメタル層と同等の金属材料を用いることができる。また、ソース・ドレインメタル層ＳＤｘは、コンタクトホールＨＬ１１内にも形成されて、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと電気的に接続される。
【００５２】
次いで、図１３に示すように、フォトリソグラフィ法・エッチング法等によって、ソース・ドレインメタル層ＳＤｘをパターニングすることにより、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びにデータラインＬｄを同時に形成する。
そして、基板１１上に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄからなるトランジスタＴｒ１１、Ｔｒ１２が形成される。なお、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓはコンタクトホールＨＬ１１を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと電気的に接続している（図５参照）。
また、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、データラインＬｄの形成と同時に、突起層ＰＬ１４上に突起層ＰＬ１５が形成される。
【００５３】
次いで、トランジスタＴｒ１１、Ｔｒ１２やデータラインＬｄが形成された基板１１のゲート絶縁膜１２上に、例えば錫ドープ酸化インジウム（ＩＴＯ）等からなる透明電極膜を成膜した後、フォトリソグラフィ法等を用いてパターニングすることにより、図１４に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌにおけるゲート絶縁膜１２上に、例えば略矩形形状を呈する画素電極（アノード電極）１６を形成する。この画素電極１６は、その一部がトランジスタＴｒ１２のソース電極Ｔｒ１２ｓに重なるように形成され、ソース電極Ｔｒ１２ｓと直接接続される。
また、画素電極１６の形成と同時に、突起層ＰＬ１５上に突起層ＰＬ１６が形成される。なお、画素電極１６を形成するための透明電極膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００５４】
次いで、基板１１の上面側に、窒化シリコン（ＳｉＮ）等からなる絶縁膜を成膜した後、その絶縁膜をパターニングすることによって、図１５に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに画素電極１６が露出する開口部を有する層間絶縁膜１３を形成する。なお、層間絶縁膜１３を形成するための絶縁膜の膜厚は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。
また、このパターニングによって、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ上の層間絶縁膜１３の所定位置にコンタクトホールＨＬ１２（図５参照）を形成し、ドレイン電極Ｔｒ１２ｄの一部を露出させる。
【００５５】
次いで、層間絶縁膜１３が形成された基板１１の上面側に、例えばＰＶＤ法を用いて、配線メタル層を成膜する。なお、配線メタル層は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。この配線メタル層は、前述したゲートメタル層やソース・ドレインメタル層と同等の金属材料を用いることができる。また、配線メタル層は、コンタクトホールＨＬ１２内にも形成されて、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと電気的に接続される。
この配線メタル層を、フォトリソグラフィ法・エッチング法等によってパターニングすることにより、図１６に示すように、層間絶縁膜１３上に電源ラインＬａを形成する。なお、電源ラインＬａはコンタクトホールＨＬ１２を介して、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと電気的に接続している（図５参照）。
また、電源ラインＬａの形成と同時に、突起層ＰＬ１１〜ＰＬ１６の上方に対応する層間絶縁膜１３上に突起層ＰＬ１７が形成される。これら突起層ＰＬ１１〜ＰＬ１７が、突出部ＰＬＡ〜ＰＬＤの主要部を構成する。
【００５６】
次いで、基板１１の上面側に、窒化シリコン（ＳｉＮ）等からなる絶縁膜を成膜した後、その絶縁膜をパターニングすることによって、図１７に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに画素電極１６が露出する開口部を有する保護絶縁膜（オーバーコート絶縁膜）１４を形成する。なお、保護絶縁膜１４を形成するための絶縁膜の膜厚は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００５７】
次いで、基板１１の上面側に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、その樹脂層をパターニングすることにより、図１８に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに画素電極１６が露出する開口部１５ｈを有する隔壁層１５を形成する。これにより、各画素形成領域Ｒｐｘにおいて、隔壁層１５に形成された開口部１５ｈ内に画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌにとして画定される。なお、隔壁層１５は、例えば１．５μｍ程度の厚み（高さ）に形成されている。
【００５８】
次いで、隔壁層１５が形成された基板１１を純水で洗浄した後、基板１１の上面側に、例えば酸素プラズマ処理またはＵＶオゾン処理等を施すことによって、各ＥＬ素子形成領域Ｒｅｌに露出した画素電極１６の表面を、後述する有機化合物含有液に対して親液化する処理を施す。
このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒｅｌ）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６の表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（正孔注入層１７ａ、電子輸送性発光層１７ｂ）を形成する場合であっても、隣接して配置される異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒｅｌへの有機化合物含有液の漏出や乗り越えを抑制することができる。従って、カラー表示に対応した表示パネル１１０（表示装置１００）を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【００５９】
次いで、図１９に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌにおける、隔壁層１５の開口部１５ｈ内で露出している画素電極１６上に、例えば正孔注入層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層された有機ＥＬ層（発光機能層）１７を形成する。
【００６０】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに対して、連続した溶液を吐出するノズルプリンティング（又はノズルコート）法、または、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて、画素電極１６上に正孔注入層１７ａを形成する。
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ：導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒｅｌに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って、残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒｅｌに露出する画素電極１６上に有機高分子系の正孔輸送材料を定着させて、正孔注入層１７ａを形成する。
さらに、各ＥＬ素子形成領域Ｒｅｌの画素電極１６上に形成された正孔注入層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて、正孔注入層１７ａに重ねた電子輸送性発光層１７ｂを形成する。
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解又は分散させた０．１ｗｔ％〜５ｗｔ％の溶液を、正孔注入層１７ａ上に塗布する。その後、窒素雰囲気中でステージを加熱して乾燥処理を行って、残留溶媒を除去することにより、正孔注入層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【００６１】
次いで、図２０に示すように、隔壁層１５及び有機ＥＬ層１７（正孔注入層１７ａ、電子輸送性発光層１７ｂ）が形成された基板１１の上面側に、光反射率が高く、かつ各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に共通に対向する対向電極（カソード電極）１８を形成する。この対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上面に成膜することにより形成される。
次いで、対向電極１８が形成された基板１１の一面側に直接、あるいは、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層を基板１１の一面側に形成して基板面を封止した後、ガラス等の対向基板２０を基板１１の一面側（上面側）に対向するように接合することにより、表示パネル１１０（表示装置１００）が完成する。
【００６２】
このように、本実施形態の表示装置１００においては、画素形成領域Ｒｐｘにおける配線交差領域Ｒｘの近傍に突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられている。
この突出部ＰＬＡ〜ＰＬＤは、トランジスタＴｒ１１、Ｔｒ１２を構成するゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ材料からなる突起層ＰＬ１１〜ＰＬ１５、画素電極１６と同じ材料からなる突起層ＰＬ１６、電源ラインＬａと同じ材料からなる突起層ＰＬ１７、および突起層間等に設けられたゲート絶縁膜１２、層間絶縁膜１３、保護絶縁膜１４、隔壁層１５等が積層されて形成されている。
つまり、表示装置１００を製造する過程で、トランジスタＴｒ１１、Ｔｒ１２や有機ＥＬ素子ＯＥＬや各種配線（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ）を形成する際のプロセスにおいて同時に複数の突起層ＰＬ１１〜ＰＬ１７が積層された突出部ＰＬＡ〜ＰＬＤを形成することができる。
従って、表示装置１００を製造工程の変更や、工程数の増加を伴うことなく、表示装置１００の画素形成領域Ｒｐｘに突出部ＰＬＡ〜ＰＬＤを形成することができる。
【００６３】
この突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、選択ラインＬｓとデータラインＬｄと電源ラインＬａとが交差する配線交差領域Ｒｘよりも厚く形成されており、その突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、対向基板２０に最も近接した領域となっている。
そして、基板１１に対向基板２０を接合するために、対向基板２０を基板１１側に押圧したとき、あるいは、表示装置１００の使用時に対向基板２０に外部から押圧力が加えられたとき、例えば、図２１に示すように、押圧力（図中矢印で表記）によって基板１１側に近接した対向基板２０が突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに当接しても、基板１１の表面からの高さが最高となる突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域に押圧力が集中して、選択ラインＬｓ、データラインＬｄ、電源ラインＬａに押圧力が加わることがない。
これにより、基板１１に対向基板２０を接合する際に負荷される押圧力や、表示装置１００の使用時に対向基板２０に外部から負荷される押圧力は、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに集中し、その押圧力が選択ラインＬｓ、データラインＬｄ、電源ラインＬａに加わることはないので、選択ラインＬｓ、データラインＬｄ、電源ラインＬａが損傷（断線）したり、ショートしたりすることを防止することができる。
こうして表示装置１００における各種配線（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ）の損傷を防ぐことで、表示装置１００の発光表示性能を低下させないようにして、表示装置１００の品質向上を図ることができる。
【００６４】
そして、以上のように形成されて製造された表示装置１００は、各種電子機器に実装されて、その電子機器の表示パネルとして用いられる。
例えば、図２２に示す、携帯電話機２００の表示パネル１ａや、図２３（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図２４に示す、パーソナルコンピュータ４００の表示パネル１ｃに、表示装置１００を適用することができる。
【００６５】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【符号の説明】
【００６６】
１１ 基板（第１基板）
１２ ゲート絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
１５ 隔壁層
１６ 画素電極
２０ 対向基板（第２基板）
１００ 表示装置（発光装置）
１１０ 表示パネル
Ｔｒ１１、Ｔｒ１２ トランジスタ
Ｔｒ１１ｇ、Ｔｒ１２ｇ ゲート電極
Ｔｒ１１ｓ、Ｔｒ１２ｓ ソース電極
Ｔｒ１１ｄ、Ｔｒ１２ｄ ドレイン電極
ＳＭＣ 半導体膜
ＢＬ チャネル保護膜
ＯＨＭ 不純物半導体膜
Ｌｓ 選択ライン（配線）
Ｌｄ データライン（配線）
Ｌａ 電源ライン（配線）
ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤ 突出部
ＰＬ１１〜ＰＬ１７ 突起層
ＯＥＬ 有機ＥＬ素子（発光素子）
ＰＩＸ 画素
Ｒｐｘ 画素形成領域
Ｒｘ 配線交差領域（交点、頂点）
【技術分野】
【０００１】
本発明は、発光装置、発光装置の製造方法及び電子機器に係り、特に、発光素子を含む複数の画素を配列した発光装置およびその製造方法、その発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、発光素子としてＥＬ（Electro Luminescence）素子を用いたＥＬディスプレイ装置が知られている（例えば、特許文献１参照。）。
発光装置であるＥＬディスプレイ装置には複数のＥＬ素子が備えられており、例えば、各ＥＬ素子に供給する電流を制御するアクティブマトリクス駆動方式によって、ＥＬディスプレイ装置は様々な画像や映像を表示する。アクティブマトリクス駆動方式を適用したＥＬディスプレイ装置は、複数の画素ごとにＥＬ素子の発光を制御するスイッチング素子としての薄膜トランジスタを備えている。
【０００３】
このようなＥＬディスプレイ装置においては、基板の一面側に画素を構成するＥＬ素子および薄膜トランジスタや各種配線等が形成されており、さらに、ＥＬ素子が水分や酸素などによって劣化してしまわないよう保護するために、基板の一面側に封止基板を貼り合わせて、基板と封止基板の間にＥＬ素子等を封止する構造がとられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１４７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術の場合、基板に封止基板を貼り合わせる際に、基板に対して封止基板を押し付けたときや、基板と封止基板とを貼り合わせて製造したＥＬディスプレイ装置において、外部から封止基板に力が加えられたときに、封止基板が基板の一面側を押圧してしまうことがある。
その封止基板の押圧によって配線が損傷してしまうと、ＥＬ素子の発光に不具合が生じるなどして、ＥＬディスプレイ装置の品質低下を招いてしまうという問題があった。
【０００６】
本発明の目的は、発光装置の品質向上を図ることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の一の態様は、発光装置であって、第１基板と、前記第１基板の一面上に配列された複数の画素と、前記第１基板の一面側に対向して設けられて、前記各画素を前記第１基板との間に封止する第２基板と、を備え、前記各画素は、発光素子と、前記発光素子の発光を制御するトランジスタと、前記トランジスタに接続され、互いに交差する少なくとも二本の配線と、少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点（交点）の対頂角の関係にある二つの領域に配置され、前記第１基板の一面側から前記第２基板に向けて前記複数の配線の頂点（交点）となる位置よりも突出するように形成された複数の突出部と、を有することを特徴とする。
好ましくは、前記トランジスタは、電極と絶縁膜と半導体膜とを有して構成され、前記突出部は、前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層した積層構造を有する。
好ましくは、前記突出部の前記積層構造は、前記配線と同じ材料からなる層を含む。
そして、上記発光装置が実装された電子機器は良好に機能する。
【０００８】
本発明の他の態様は、発光装置の製造方法であって、発光素子と、前記発光素子の発光を制御するトランジスタと、前記トランジスタに接続され、互いに交差する少なくとも二本の配線と、を有する複数の画素が配列された発光装置の製造方法であって、第１基板の一面上に、電極と絶縁膜と半導体膜とを有する前記トランジスタを形成する工程と、少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点（交点）の対頂角の関係にある二つの領域に、前記第１基板の一面側から前記複数の配線の頂点（交点）となる位置よりも突出するように複数の突出部を形成する工程と、前記各画素を前記第１基板との間に封止するように、前記第１基板の一面側に第２基板を接合する工程と、を含み、前記突出部を形成する工程は、前記トランジスタを形成する工程と同時に、前記トランジスタを構成する前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層して、少なくとも前記突出部の一部を成す積層構造を形成する工程を含むことを特徴とする。
好ましくは、前記突出部を形成する工程は、前記配線と同じ材料からなる層を形成して、前記積層構造の一部を形成する工程を含む。
【発明の効果】
【０００９】
本発明によれば、発光装置の品質向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る表示装置を示す概略ブロック図である。
【図２】本実施形態に係る表示装置に適用される画素の等価回路図である。
【図３】本実施形態に係る表示装置の表示パネルの構成を示す概略平面図である。
【図４】図３のIV−IV線に沿った面の断面図である。
【図５】本実施形態に係る表示装置に適用される画素の一例を示す平面図である。
【図６】図５のVI−VI線に沿った面の断面図である。
【図７】図５のVII−VII線に沿った面の断面図である。
【図８】本実施形態に係る表示装置の製造工程を示す説明図である。
【図９】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１０】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１１】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１２】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１３】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１４】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１５】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１６】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１７】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１８】本実施形態に係る表示装置の製造工程を示す説明図である。
【図１９】本実施形態に係る表示装置の製造工程を示す説明図である。
【図２０】本実施形態に係る表示装置の製造工程を示す説明図である。
【図２１】本実施形態に係る表示装置の対向基板に、押圧力を付与した状態を示す説明図である。
【図２２】表示装置を実装した携帯電話機の一例を示す正面図である。
【図２３】表示装置を実装したデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図２４】表示装置を実装したパーソナルコンピュータの一例を示す斜視図である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
（表示装置）
図１は、本実施形態に係る表示装置を示す概略ブロック図であり、図２は、本実施形態に係る表示装置に適用される画素の等価回路図である。
また、図３は、本実施形態に係る表示装置の表示パネルの全体構成を示す概略平面図であり、図４は、図３のIV−IV線に沿った面の断面図である。
【００１３】
図１に示すように、発光装置としての表示装置１００は、概略、複数の画素ＰＩＸが二次元配列された表示パネル１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、コントローラ１４０と、を備えている。
【００１４】
ここで、本実施形態に適用される表示パネル１１０（表示装置１００）は、図３、図４に示すように、第１基板である基板１１と第２基板である対向基板２０とが対向して配置された構成を有している。
この基板１１の一面側（図４中、上面側）に複数の画素ＰＩＸが二次元配列された画素アレイ１１１が設けられており、画素アレイ１１１の周辺領域には、各画素ＰＩＸを駆動するための信号を供給するための引き出し線Ｌｒが設けられている。引き出し線Ｌｒは、一端側が画素アレイ１１１（各画素ＰＩＸ）に接続され、他端側が例えば基板１１の端部に設けられた接続端子ＴＭに接続されている。接続端子ＴＭは、フィルム基板（フレキシブルプリント基板）ＦＰＣ等を介して、基板１１の外部に設けられた選択ドライバ１２０やデータドライバ１３０、或いは、これらのドライバ機能を備えたドライバチップに接続されている。
そして、対向して配置された基板１１と対向基板２０は、図３、図４に示すように、画素アレイ１１１の周囲領域に設けられたシール材３０を介して接合され、画素アレイ１１１（各画素ＰＩＸ）が基板１１と対向基板２０の間に封止されて外的環境の影響を受けないように保護されている。シール材３０内には基板１１と対向基板２０との間のギャップ（間隙）を設定するためのギャップ材（図示せず）が設けられている。これによって、基板１１の一面側と対向基板２０との間隙は、対向基板２０の対向面（図４中、基板１１側に向いた下面）が画素アレイ１１１の上面に接触しない程度の値に設定されている。
【００１５】
また、本実施形態の表示パネル１１０（表示装置１００）に配列される画素ＰＩＸは、例えば、図２に示すように、発光駆動回路ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。
発光駆動回路ＤＣは、画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給する。
有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣから供給される発光駆動電流に基づいて、画像データに応じた輝度階調で発光する。
【００１６】
発光駆動回路ＤＣは、例えば、図２に示すように、スイッチング素子であるトランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。
トランジスタ（選択トランジスタ）Ｔｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。
トランジスタ（駆動トランジスタ）Ｔｒ１２は、ゲート端子は接点Ｎ１１に接続され、ドレイン端子が電源ラインＬａ（高電位の電源電圧Ｖｓａ）に接続され、ソース端子が接点Ｎ１２に接続されている。
キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）とソース端子（接点Ｎ１２）の間に接続されている。
なお、選択ラインＬｓ、データラインＬｄ、電源ラインＬａはそれぞれトランジスタＴｒ１１、Ｔｒ１２に接続されて、有機ＥＬ素子ＯＥＬを発光させるための各種信号を伝送する配線として機能する。
【００１７】
また、有機ＥＬ素子ＯＥＬは、アノード（後述するアノード電極となる画素電極）が発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（後述するカソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖｓｃ；例えば接地電位Ｖｇｎｄ）に接続されている。
【００１８】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタを適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がＰチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート−ソース間に形成される寄生容量、または、そのゲート−ソース間に付加的に設けられた補助容量、もしくは、寄生容量と補助容量からなる容量成分である。
【００１９】
画素ＰＩＸに接続された選択ラインＬｓは、例えば表示パネル１１０（表示装置１００）の行方向（図１中、左右方向）に配設されて、選択ドライバ１２０に接続されている。そして、選択ラインＬｓには、選択ドライバ１２０から選択レベルまたは非選択レベルの選択電圧（選択信号）Ｖｓｅｌが印加される。また、画素ＰＩＸに接続されたデータラインＬｄは、例えば表示パネル１１０（表示装置１００）の列方向（図１中、上下方向）に配設されて、データドライバ１３０に接続されている。データラインＬｄには、データドライバ１３０から画像データに応じた階調電圧（選択信号）Ｖｄａｔａが印加される。また、画素ＰＩＸに接続された電源ラインＬａには、電源電圧（電圧信号）Ｖｓａが印加される。
【００２０】
コントローラ１４０は、表示装置１００の外部から供給される画像データに基づいて、輝度階調データを含むデジタルデータからなる表示データを生成して、データドライバ１３０に供給する。また、コントローラ１４０は、画像データに基づいて生成または抽出されるタイミング信号に基づいて、選択ドライバ１２０及びデータドライバ１３０の動作状態を制御して、表示パネル１１０（表示装置１００）における所定の画像表示動作を実行するための選択制御信号及びデータ制御信号を生成して出力する。
【００２１】
これにより、選択ドライバ１２０は、選択制御信号に基づいて、各行の選択ラインＬｓに所定のタイミングで選択レベルの選択電圧Ｖｓｅｌを印加することにより、各行の画素ＰＩＸを選択状態に設定する。データドライバ１３０は、データ制御信号に基づいて、画像データに応じた階調電圧Ｖｄａｔａを生成して、各データラインＬｄを介して、選択状態に設定された画素ＰＩＸに供給する。
【００２２】
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置１００の表示駆動動作は、まず、所定の選択期間に、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖｓｅｌを印加することにより、トランジスタＴｒ１１をオン動作させて、画素ＰＩＸを選択状態に設定する。このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶｄａｔａをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して接点Ｎ１１に、階調電圧Ｖｄａｔａに応じた電位が印加される。
【００２３】
これにより、トランジスタＴｒ１２が階調電圧Ｖｄａｔａに応じた導通状態でオン動作して、ドレイン−ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖｄａｔａ（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート−ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖｄａｔａに基づいて電荷が蓄積（充電）される。
【００２４】
次いで、選択期間終了後の非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖｓｅｌを印加することにより、トランジスタＴｒ１１をオフ動作させて、画素ＰＩＸを非選択状態に設定する。このとき、キャパシタＣｓに蓄積された電荷（すなわち、ゲート−ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖｄａｔａに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン−ソース間に発光動作状態（選択期間）と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。
そして、このような表示駆動動作を、表示パネル１１０（表示装置１００）に二次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００２５】
（画素のデバイス構造）
次に、前述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造について説明する。ここでは、有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板１１を透過して視野側（基板１１の下面側）に出射されるボトムエミッション型の発光構造を有する表示パネル１１０（表示装置１００）について示す。
【００２６】
図５は、本実施形態に係る表示装置に適用される画素の一例を示す平面図である。また、図６は、図５のVI−VI線に沿った面の断面図であり、図７は、図５のVII−VII線に沿った面の断面図である。
【００２７】
画素ＰＩＸは、図５〜図７に示すように、ガラス等の透明な絶縁性の基板（第１基板）１１の一面側（図６中、上面側）に設定された画素形成領域Ｒｐｘごとに設けられている。この画素形成領域Ｒｐｘには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒｅｌと、隣接する画素ＰＩＸとの間の境界領域とが設定されている。さらに、画素形成領域Ｒｐｘは、各種配線（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ）が絶縁された状態で立体交差する配線交差領域Ｒｘを含んでいる。
【００２８】
図５に示した画素ＰＩＸにおいて、画素形成領域Ｒｐｘの縁辺（図中、下側）には、各々、行方向（図中、左右方向）に延在するように選択ラインＬｓ及び電源ラインＬａが配設されている。また、画素形成領域Ｒｐｘの縁辺（図中、右側）には、選択ラインＬｓ及び電源ラインＬａに直交して、列方向（図中、上下方向）に延在するようにデータラインＬｄが配設されている。
【００２９】
また、図５に示した表示装置１００（画素ＰＩＸ）においては、例えば図６に示すように、画素形成領域Ｒｐｘ内のＥＬ素子形成領域Ｒｅｌに開口部が設けられた隔壁層１５が設けられている。すなわち、図５に示した表示装置１００（画素ＰＩＸ）において、行方向（図中、左右方向）および列方向（図中、上下方向）に隣接して配列される各画素ＰＩＸの境界領域に、図６に示すように、基板１１の表面に連続的な厚みを有する隔壁層１５が設けられている。そして、この隔壁層１５により囲まれ、かつ、画素電極１６が露出した領域（すなわち、隔壁層１５の開口部）がＥＬ素子形成領域Ｒｅｌとして画定されている。
【００３０】
選択ラインＬｓは、図５〜図７に示すように、データラインＬｄ及び電源ラインＬａよりも下層側となる基板１１の上面に設けられている。選択ラインＬｓは、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で一括して形成される。特に、選択ラインＬｓは、図５に示すように、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されている。
【００３１】
また、データラインＬｄは、図５〜図７に示すように、電源ラインＬａよりも下層側となるゲート絶縁膜１２の上面に設けられている。データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同様に層間絶縁膜１３に覆われて設けられている。すなわち、データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース−ドレインメタル層をパターニングすることによって、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で一括して形成される。特に、データラインＬｄは、図５に示すように、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄと一体的に形成されている。
【００３２】
また、電源ラインＬａは、図５〜図７に示すように、データラインＬｄ及び電源ラインＬａよりも上層側であって、トランジスタＴｒ１１、Ｔｒ１２を覆う層間絶縁膜１３の上面に設けられている。電源ラインＬａは、図５に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄに接続されている。
【００３３】
また、図５に示した画素ＰＩＸにおいては、発光駆動回路ＤＣに設けられているトランジスタＴｒ１１、Ｔｒ１２が、例えば、データラインＬｄに沿って列方向（図中、上下方向）に並んで配置されている。具体的には、トランジスタＴｒ１１、Ｔｒ１２のチャネルの幅方向が、データラインＬｄに平行に延在する向きに設けられている。また、トランジスタＴｒ１１、Ｔｒ１２はいずれも図６に示すような電界効果型の薄膜トランジスタ構造を有している。なお、以下のトランジスタＴｒ１１についての説明では、図示の都合上、図６に示したトランジスタＴｒ１２の断面構造を参照しながら説明するものとする。
【００３４】
トランジスタＴｒ１１、Ｔｒ１２は、図５、図６に示すように、基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを被覆するように、ゲート絶縁膜１２が設けられ、そのゲート絶縁膜１２上の、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に半導体膜ＳＭＣ（図５では省略）が設けられている。また、半導体膜ＳＭＣに形成されるチャネル領域上には絶縁膜であるチャネル保護膜ＢＬが設けられ、チャネル保護膜ＢＬを挟んで対向するようにソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが設けられている。ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと半導体膜ＳＭＣとの間には不純物半導体膜ＯＨＭが設けられ、これにより、半導体膜ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが各々オーミック接続している。
【００３５】
そして、図２に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇが選択ラインＬｓと一体的に形成されている。また、ドレイン電極Ｔｒ１１ｄは、図５に示すように、データラインＬｄと一体的に形成されている。また、ソース電極Ｔｒ１１ｓは、図５に示すように、ゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続されている。ここで、コンタクトホールＨＬ１１は、図２に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００３６】
また、トランジスタＴｒ１２は、図５に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＨＬ１１を介して、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続されている。また、ドレイン電極Ｔｒ１２ｄは、図５に示すように、層間絶縁膜１３に設けられたコンタクトホールＨＬ１２を介して、電源ラインＬａに接続されている。また、ソース電極Ｔｒ１２ｓは、図５、図６に示すように、有機ＥＬ素子ＯＥＬの画素電極１６に接続されている。
【００３７】
有機ＥＬ素子ＯＥＬは、図５、図６に示すように、画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１７と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本実施形態においては、有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、錫ドープ酸化インジウム（ＩＴＯ）等の透光性（高い光透過率）を有する透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の光反射率の高い電極材料を含んで形成されている。
【００３８】
画素電極１６は、図５、図６に示すように、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに接続されている。
有機ＥＬ層１７は、図５、図６に示すように、基板１１上に形成された隔壁層１５に設けられた開口部により画定されるＥＬ素子形成領域Ｒｅｌに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば、正孔注入層１７ａ及び電子輸送性発光層１７ｂから形成されている。
【００３９】
対向電極１８は、基板１１上に二次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図５、図６に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌだけでなく、そのＥＬ素子形成領域Ｒｅｌを画定する隔壁層１５上にも延在するように設けられている。さらに、対向電極１８は、図示を省略したコンタクト部や引き出し線を介して、低電位電源（基準電圧Ｖｓｃ）に接続されている。
【００４０】
隔壁層１５は、図５、図６に示すように、基板１１上に配列された画素ＰＩＸ相互の境界領域に形成された層間絶縁膜１３、および層間絶縁膜１３上の電源ラインＬａを被覆する保護絶縁膜１４を被覆するように、基板１１表面に厚みを持って設けられている。隔壁層１５には、有機ＥＬ素子ＯＥＬの画素電極１６が露出する開口部が設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００４１】
そして、発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ及び隔壁層１５が形成された基板１１の一面側には、ガラス等の対向基板（第２基板）２０が基板１１の一面側と所定の間隙を有するように貼り合わされて、画素ＰＩＸ等が封止されている。
【００４２】
このようなデバイス構造を有する画素ＰＩＸにおいて、本実施形態では、図５、図７に示すように、各画素形成領域Ｒｐｘ内の選択ラインＬｓ、データラインＬｄ、電源ラインＬａの近傍であって、選択ラインＬｓとデータラインＬｄと電源ラインＬａとが絶縁された状態で立体交差する配線交差領域Ｒｘ（配線の交点、頂点）を取り囲むように、複数（本実施形態では４つ）の突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられている。ここで、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤの基板１１表面からの高さ（突出寸法）は、画素形成領域Ｒｐｘ内の他の素子（例えばトランジスタＴｒ１１、Ｔｒ１２）よりも高くなるように形成されている。そして、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、選択ラインＬｓとデータラインＬｄと電源ラインＬａとが交差する配線交差領域Ｒｘよりも厚く形成されており、その突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、対向基板２０に最も近接した領域となっている。
【００４３】
これにより、基板１１に対向基板２０を貼り合わせるために対向基板２０を基板１１側に押圧したとき、あるいは、表示装置１００の使用時に対向基板２０に外部から押圧力が加えられたときに、各画素形成領域Ｒｐｘ内の突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤ部分が対向基板２０に当接しても、選択ラインＬｓ、データラインＬｄ、電源ラインＬａに押圧力が加わることがない。したがって、基板１１に対向基板２０を接合する際に負荷される押圧力や、表示装置１００の使用時に対向基板２０に外部から負荷される押圧力は、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに集中し、その押圧力が選択ラインＬｓ、データラインＬｄ、電源ラインＬａに加わることはないので、選択ラインＬｓ、データラインＬｄ、電源ラインＬａが損傷（断線）したり、ショートしたりすることを防止することができる。
なお、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤは、その４つのうち少なくとも１つを配線交差領域Ｒｘの近傍に設ければよい。好ましくは、配線交差領域Ｒｘを挟む方向に沿った少なくとも２箇所（例えば、突出部ＰＬＢとＰＬＤ、または突出部ＰＬＡとＰＬＣ）に設ければよい。そして、配線交差領域Ｒｘを囲む４箇所に突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤを設けることがより好ましい。
【００４４】
突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤは、具体的には、図５、図７に示すように、基板１１上に、突起層ＰＬ１１、ゲート絶縁膜１２、突起層ＰＬ１２〜ＰＬ１６、層間絶縁膜１３、突起層ＰＬ１７および保護絶縁膜１４が順次積層された積層構造を有している。
ここで、突起層ＰＬ１１は、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇをなすゲートメタル層（導電層）からなり、ゲートメタル層をパターニングすることによって、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及び選択ラインＬｓと同じ工程で一括して形成される。また、突起層ＰＬ１２〜ＰＬ１４は、各々、トランジスタＴｒ１１、Ｔｒ１２の半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭと同じ材料からなり、各々同じ工程で一括して形成される。また、突起層ＰＬ１５は、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄをなすソース−ドレインメタル層（導電層）からなり、ソース−ドレインメタル層をパターニングすることによって、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとデータラインＬｄと同じ工程で一括して形成される。また、突起層ＰＬ１６は、有機ＥＬ素子ＯＥＬの画素電極１６と同じ材料からなり、同じ工程で一括して形成される。また、突起層ＰＬ１７は、電源ラインＬａをなす配線メタル層からなり、配線メタル層をパターニングすることによって、電源ラインＬａと同じ工程で一括して形成される。
このように、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤはいずれも、ゲートメタル層やソース−ドレインメタル層、配線メタル層、半導体層、絶縁層からなる各突起層をその一部に含む積層構造を有している。尚、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤを形成する突起層ＰＬ１１〜１７は発光駆動回路ＤＣを構成するトランジスタＴｒ１１、Ｔｒ１２、キャパシタＣｓ、各種配線Ｌａ、Ｌｓ、Ｌｄ、有機ＥＬ素子ＯＥＬとは電気的に接続していない。
【００４５】
そして、以上のようなデバイス構造を有する表示パネル１１０（表示装置１００）において、画像データ（階調電圧Ｖｄａｔａ）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン−ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが、その画像データに応じた所定の輝度階調で発光動作する。
このとき、表示パネル１１０（表示装置１００）の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向基板１８で反射した後基板１１を透過して、視野側である基板１１の下面側から出射される。
【００４６】
（表示装置の製造方法）
次に、本実施形態にかかる表示装置の製造方法について説明する。
図８〜図２０は、表示装置の製造方法（製造工程）を示す工程断面図である。図中左側が図６に対応するトランジスタＴｒ１２の断面部分、図中右側が図７に対応する配線交差領域の断面部分である。
【００４７】
まず、基板１１の一面側に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて所望の平面パターンを有するレジストを形成し、ウェットエッチング法またはドライエッチング法を用いて、ゲートメタル層をパターニングすることにより、図８に示すように、ゲート電極Ｔｒ１２ｇ（Ｔｒ１１ｇ）及び選択ラインＬｓ、並びに突起層ＰＬ１１を同時に形成する。
なお、ゲート電極Ｔｒ１２ｇ、Ｔｒ１１ｇ及び選択ラインＬｓを形成するためのゲートメタル層は、例えばアルミニウム、チタン、クロム、ニッケル、銅、ニオブ、モリブデン、銀、タンタル、タングステン等の金属単体又はこれらのいずれかを含む合金からなる金属材料、又はこれらのいずれかを含む化合物材料等を用いることができる。このゲートメタル層は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成する。
【００４８】
次いで、ゲート電極Ｔｒ１２ｇ（Ｔｒ１１ｇ）、選択ラインＬｓ、突起層ＰＬ１１が形成された基板１１上に、例えばプラズマＣＶＤ法（Chemical Vapor Deposition：化学気相成長法）を用いて、窒化シリコン（ＳｉＮ）等からなるゲート絶縁膜１２、アモルファスシリコンを含む半導体層ＳＭＣｘ、および窒化シリコン（ＳｉＮ）等からなる絶縁膜を連続的に成膜する。なお、ゲート絶縁膜１２は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成し、半導体層ＳＭＣｘは、例えば５０ｎｍ（５００Å）程度の膜厚に形成し、半導体層ＳＭＣｘ上の絶縁膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成する。
そして、半導体層ＳＭＣｘ上の絶縁膜を、フォトリソグラフィ法・エッチング法等によってパターニングして、図９に示すように、チャネル保護膜（エッチングストッパー）ＢＬを形成する。この絶縁膜をパターニングしてチャネル保護膜ＢＬを形成する際に、同時に突起層ＰＬ１３を形成する。このチャネル保護膜ＢＬは、半導体層ＳＭＣｘにおけるチャネルとなる領域を覆う位置に形成されており、突起層ＰＬ１３は、突起層ＰＬ１１の上方に対応する位置に形成されている。
【００４９】
次いで、図１０に示すように、チャネル保護膜ＢＬ、突起層ＰＬ１３が形成された基板１１の半導体層ＳＭＣｘ上に、例えばプラズマＣＶＤ法を用いて、ｎ型アモルファスシリコンを含む不純物層ＯＨＭｘを成膜する。なお、不純物層ＯＨＭｘは、例えば２０ｎｍ（２００Å）程度の膜厚に形成する。
【００５０】
次いで、図１１に示すように、不純物層ＯＨＭｘと半導体層ＳＭＣｘを、フォトリソグラフィ法・エッチング法等によって一括してパターニングして、不純物半導体膜ＯＨＭと半導体膜ＳＭＣを形成する。このパターニングによって不純物半導体膜ＯＨＭと半導体膜ＳＭＣを形成する際に、同時に突起層ＰＬ１４と突起層ＰＬ１２を形成する。突起層ＰＬ１４は突起層ＰＬ１３の上に、突起層ＰＬ１２は突起層ＰＬ１３の下に形成される。
また、このパターニングによって、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇ上のゲート絶縁膜１２の所定位置にコンタクトホールＨＬ１１（図５参照）を形成し、ゲート電極Ｔｒ１２ｇの一部を露出させる。
【００５１】
次いで、図１２に示すように、不純物半導体膜ＯＨＭ、半導体膜ＳＭＣが形成された基板１１のゲート絶縁膜１２上に、例えばＰＶＤ法を用いて、ソース・ドレインメタル層ＳＤｘを成膜する。なお、ソース・ドレインメタル層ＳＤｘは、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。このソース・ドレインメタル層ＳＤｘは、前述したゲートメタル層と同等の金属材料を用いることができる。また、ソース・ドレインメタル層ＳＤｘは、コンタクトホールＨＬ１１内にも形成されて、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと電気的に接続される。
【００５２】
次いで、図１３に示すように、フォトリソグラフィ法・エッチング法等によって、ソース・ドレインメタル層ＳＤｘをパターニングすることにより、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びにデータラインＬｄを同時に形成する。
そして、基板１１上に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄからなるトランジスタＴｒ１１、Ｔｒ１２が形成される。なお、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓはコンタクトホールＨＬ１１を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと電気的に接続している（図５参照）。
また、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、データラインＬｄの形成と同時に、突起層ＰＬ１４上に突起層ＰＬ１５が形成される。
【００５３】
次いで、トランジスタＴｒ１１、Ｔｒ１２やデータラインＬｄが形成された基板１１のゲート絶縁膜１２上に、例えば錫ドープ酸化インジウム（ＩＴＯ）等からなる透明電極膜を成膜した後、フォトリソグラフィ法等を用いてパターニングすることにより、図１４に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌにおけるゲート絶縁膜１２上に、例えば略矩形形状を呈する画素電極（アノード電極）１６を形成する。この画素電極１６は、その一部がトランジスタＴｒ１２のソース電極Ｔｒ１２ｓに重なるように形成され、ソース電極Ｔｒ１２ｓと直接接続される。
また、画素電極１６の形成と同時に、突起層ＰＬ１５上に突起層ＰＬ１６が形成される。なお、画素電極１６を形成するための透明電極膜は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００５４】
次いで、基板１１の上面側に、窒化シリコン（ＳｉＮ）等からなる絶縁膜を成膜した後、その絶縁膜をパターニングすることによって、図１５に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに画素電極１６が露出する開口部を有する層間絶縁膜１３を形成する。なお、層間絶縁膜１３を形成するための絶縁膜の膜厚は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。
また、このパターニングによって、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ上の層間絶縁膜１３の所定位置にコンタクトホールＨＬ１２（図５参照）を形成し、ドレイン電極Ｔｒ１２ｄの一部を露出させる。
【００５５】
次いで、層間絶縁膜１３が形成された基板１１の上面側に、例えばＰＶＤ法を用いて、配線メタル層を成膜する。なお、配線メタル層は、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。この配線メタル層は、前述したゲートメタル層やソース・ドレインメタル層と同等の金属材料を用いることができる。また、配線メタル層は、コンタクトホールＨＬ１２内にも形成されて、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと電気的に接続される。
この配線メタル層を、フォトリソグラフィ法・エッチング法等によってパターニングすることにより、図１６に示すように、層間絶縁膜１３上に電源ラインＬａを形成する。なお、電源ラインＬａはコンタクトホールＨＬ１２を介して、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと電気的に接続している（図５参照）。
また、電源ラインＬａの形成と同時に、突起層ＰＬ１１〜ＰＬ１６の上方に対応する層間絶縁膜１３上に突起層ＰＬ１７が形成される。これら突起層ＰＬ１１〜ＰＬ１７が、突出部ＰＬＡ〜ＰＬＤの主要部を構成する。
【００５６】
次いで、基板１１の上面側に、窒化シリコン（ＳｉＮ）等からなる絶縁膜を成膜した後、その絶縁膜をパターニングすることによって、図１７に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに画素電極１６が露出する開口部を有する保護絶縁膜（オーバーコート絶縁膜）１４を形成する。なお、保護絶縁膜１４を形成するための絶縁膜の膜厚は、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００５７】
次いで、基板１１の上面側に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、その樹脂層をパターニングすることにより、図１８に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに画素電極１６が露出する開口部１５ｈを有する隔壁層１５を形成する。これにより、各画素形成領域Ｒｐｘにおいて、隔壁層１５に形成された開口部１５ｈ内に画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌにとして画定される。なお、隔壁層１５は、例えば１．５μｍ程度の厚み（高さ）に形成されている。
【００５８】
次いで、隔壁層１５が形成された基板１１を純水で洗浄した後、基板１１の上面側に、例えば酸素プラズマ処理またはＵＶオゾン処理等を施すことによって、各ＥＬ素子形成領域Ｒｅｌに露出した画素電極１６の表面を、後述する有機化合物含有液に対して親液化する処理を施す。
このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒｅｌ）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６の表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（正孔注入層１７ａ、電子輸送性発光層１７ｂ）を形成する場合であっても、隣接して配置される異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒｅｌへの有機化合物含有液の漏出や乗り越えを抑制することができる。従って、カラー表示に対応した表示パネル１１０（表示装置１００）を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【００５９】
次いで、図１９に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌにおける、隔壁層１５の開口部１５ｈ内で露出している画素電極１６上に、例えば正孔注入層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層された有機ＥＬ層（発光機能層）１７を形成する。
【００６０】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒｅｌに対して、連続した溶液を吐出するノズルプリンティング（又はノズルコート）法、または、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて、画素電極１６上に正孔注入層１７ａを形成する。
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ：導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒｅｌに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って、残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒｅｌに露出する画素電極１６上に有機高分子系の正孔輸送材料を定着させて、正孔注入層１７ａを形成する。
さらに、各ＥＬ素子形成領域Ｒｅｌの画素電極１６上に形成された正孔注入層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて、正孔注入層１７ａに重ねた電子輸送性発光層１７ｂを形成する。
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解又は分散させた０．１ｗｔ％〜５ｗｔ％の溶液を、正孔注入層１７ａ上に塗布する。その後、窒素雰囲気中でステージを加熱して乾燥処理を行って、残留溶媒を除去することにより、正孔注入層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【００６１】
次いで、図２０に示すように、隔壁層１５及び有機ＥＬ層１７（正孔注入層１７ａ、電子輸送性発光層１７ｂ）が形成された基板１１の上面側に、光反射率が高く、かつ各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に共通に対向する対向電極（カソード電極）１８を形成する。この対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上面に成膜することにより形成される。
次いで、対向電極１８が形成された基板１１の一面側に直接、あるいは、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層を基板１１の一面側に形成して基板面を封止した後、ガラス等の対向基板２０を基板１１の一面側（上面側）に対向するように接合することにより、表示パネル１１０（表示装置１００）が完成する。
【００６２】
このように、本実施形態の表示装置１００においては、画素形成領域Ｒｐｘにおける配線交差領域Ｒｘの近傍に突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられている。
この突出部ＰＬＡ〜ＰＬＤは、トランジスタＴｒ１１、Ｔｒ１２を構成するゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、半導体膜ＳＭＣ、チャネル保護膜ＢＬ、不純物半導体膜ＯＨＭ、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ材料からなる突起層ＰＬ１１〜ＰＬ１５、画素電極１６と同じ材料からなる突起層ＰＬ１６、電源ラインＬａと同じ材料からなる突起層ＰＬ１７、および突起層間等に設けられたゲート絶縁膜１２、層間絶縁膜１３、保護絶縁膜１４、隔壁層１５等が積層されて形成されている。
つまり、表示装置１００を製造する過程で、トランジスタＴｒ１１、Ｔｒ１２や有機ＥＬ素子ＯＥＬや各種配線（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ）を形成する際のプロセスにおいて同時に複数の突起層ＰＬ１１〜ＰＬ１７が積層された突出部ＰＬＡ〜ＰＬＤを形成することができる。
従って、表示装置１００を製造工程の変更や、工程数の増加を伴うことなく、表示装置１００の画素形成領域Ｒｐｘに突出部ＰＬＡ〜ＰＬＤを形成することができる。
【００６３】
この突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、選択ラインＬｓとデータラインＬｄと電源ラインＬａとが交差する配線交差領域Ｒｘよりも厚く形成されており、その突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域は、対向基板２０に最も近接した領域となっている。
そして、基板１１に対向基板２０を接合するために、対向基板２０を基板１１側に押圧したとき、あるいは、表示装置１００の使用時に対向基板２０に外部から押圧力が加えられたとき、例えば、図２１に示すように、押圧力（図中矢印で表記）によって基板１１側に近接した対向基板２０が突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに当接しても、基板１１の表面からの高さが最高となる突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤが設けられた領域に押圧力が集中して、選択ラインＬｓ、データラインＬｄ、電源ラインＬａに押圧力が加わることがない。
これにより、基板１１に対向基板２０を接合する際に負荷される押圧力や、表示装置１００の使用時に対向基板２０に外部から負荷される押圧力は、突出部ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤに集中し、その押圧力が選択ラインＬｓ、データラインＬｄ、電源ラインＬａに加わることはないので、選択ラインＬｓ、データラインＬｄ、電源ラインＬａが損傷（断線）したり、ショートしたりすることを防止することができる。
こうして表示装置１００における各種配線（選択ラインＬｓ、データラインＬｄ、電源ラインＬａ）の損傷を防ぐことで、表示装置１００の発光表示性能を低下させないようにして、表示装置１００の品質向上を図ることができる。
【００６４】
そして、以上のように形成されて製造された表示装置１００は、各種電子機器に実装されて、その電子機器の表示パネルとして用いられる。
例えば、図２２に示す、携帯電話機２００の表示パネル１ａや、図２３（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図２４に示す、パーソナルコンピュータ４００の表示パネル１ｃに、表示装置１００を適用することができる。
【００６５】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【符号の説明】
【００６６】
１１ 基板（第１基板）
１２ ゲート絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
１５ 隔壁層
１６ 画素電極
２０ 対向基板（第２基板）
１００ 表示装置（発光装置）
１１０ 表示パネル
Ｔｒ１１、Ｔｒ１２ トランジスタ
Ｔｒ１１ｇ、Ｔｒ１２ｇ ゲート電極
Ｔｒ１１ｓ、Ｔｒ１２ｓ ソース電極
Ｔｒ１１ｄ、Ｔｒ１２ｄ ドレイン電極
ＳＭＣ 半導体膜
ＢＬ チャネル保護膜
ＯＨＭ 不純物半導体膜
Ｌｓ 選択ライン（配線）
Ｌｄ データライン（配線）
Ｌａ 電源ライン（配線）
ＰＬＡ、ＰＬＢ、ＰＬＣ、ＰＬＤ 突出部
ＰＬ１１〜ＰＬ１７ 突起層
ＯＥＬ 有機ＥＬ素子（発光素子）
ＰＩＸ 画素
Ｒｐｘ 画素形成領域
Ｒｘ 配線交差領域（交点、頂点）
【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板の一面上に配列された複数の画素と、
前記第１基板の一面側に対向して設けられて、前記各画素を前記第１基板との間に封止する第２基板と、
を備え、
前記各画素は、
発光素子と、
前記発光素子の発光を制御するトランジスタと、
前記トランジスタに接続され、互いに交差する少なくとも二本の配線と、
少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点の対頂角の関係にある二つの領域に配置され、前記第１基板の一面側から前記第２基板に向けて前記複数の配線の頂点となる位置よりも突出するように形成された複数の突出部と、
を有することを特徴とする発光装置。
【請求項２】
前記トランジスタは、電極と絶縁膜と半導体膜とを有して構成され、
前記突出部は、前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層した積層構造を有することを特徴とする請求項１に記載の発光装置。
【請求項３】
前記突出部の前記積層構造は、前記配線と同じ材料からなる層を含むことを特徴とする請求項１又は２に記載の発光装置。
【請求項４】
請求項１〜３の何れかに記載の発光装置が実装されてなることを特徴とする電子機器。
【請求項５】
発光素子と、前記発光素子の発光を制御するトランジスタと、前記トランジスタに接続されて互いに交差する少なくとも二本の配線と、を有する複数の画素が配列された発光装置の製造方法であって、
第１基板の一面上に、電極と絶縁膜と半導体膜とを有する前記トランジスタを形成する工程と、
少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点の対頂角の関係にある二つの領域に、前記第１基板の一面側から前記複数の配線の頂点となる位置よりも突出するように複数の突出部を形成する工程と、
前記各画素を前記第１基板との間に封止するように、前記第１基板の一面側に第２基板を接合する工程と、
を含み、
前記突出部を形成する工程は、前記トランジスタを形成する工程と同時に、前記トランジスタを構成する前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層して、少なくとも前記突出部の一部を成す積層構造を形成する工程を含むことを特徴とする発光装置の製造方法。
【請求項６】
前記突出部を形成する工程は、前記配線と同じ材料からなる層を形成して、前記積層構造の一部を形成する工程を含むことを特徴とする請求項５に記載の発光装置の製造方法。
【請求項１】
第１基板と、
前記第１基板の一面上に配列された複数の画素と、
前記第１基板の一面側に対向して設けられて、前記各画素を前記第１基板との間に封止する第２基板と、
を備え、
前記各画素は、
発光素子と、
前記発光素子の発光を制御するトランジスタと、
前記トランジスタに接続され、互いに交差する少なくとも二本の配線と、
少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点の対頂角の関係にある二つの領域に配置され、前記第１基板の一面側から前記第２基板に向けて前記複数の配線の頂点となる位置よりも突出するように形成された複数の突出部と、
を有することを特徴とする発光装置。
【請求項２】
前記トランジスタは、電極と絶縁膜と半導体膜とを有して構成され、
前記突出部は、前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層した積層構造を有することを特徴とする請求項１に記載の発光装置。
【請求項３】
前記突出部の前記積層構造は、前記配線と同じ材料からなる層を含むことを特徴とする請求項１又は２に記載の発光装置。
【請求項４】
請求項１〜３の何れかに記載の発光装置が実装されてなることを特徴とする電子機器。
【請求項５】
発光素子と、前記発光素子の発光を制御するトランジスタと、前記トランジスタに接続されて互いに交差する少なくとも二本の配線と、を有する複数の画素が配列された発光装置の製造方法であって、
第１基板の一面上に、電極と絶縁膜と半導体膜とを有する前記トランジスタを形成する工程と、
少なくとも、前記二本の配線が交差することによって前記二本の配線のそれぞれを境界線として分割される四つの領域のうち、前記二本の配線の頂点の対頂角の関係にある二つの領域に、前記第１基板の一面側から前記複数の配線の頂点となる位置よりも突出するように複数の突出部を形成する工程と、
前記各画素を前記第１基板との間に封止するように、前記第１基板の一面側に第２基板を接合する工程と、
を含み、
前記突出部を形成する工程は、前記トランジスタを形成する工程と同時に、前記トランジスタを構成する前記電極と前記絶縁膜と前記半導体膜と同じ材料からなる層を積層して、少なくとも前記突出部の一部を成す積層構造を形成する工程を含むことを特徴とする発光装置の製造方法。
【請求項６】
前記突出部を形成する工程は、前記配線と同じ材料からなる層を形成して、前記積層構造の一部を形成する工程を含むことを特徴とする請求項５に記載の発光装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−７４４２８（Ｐ２０１２−７４４２８Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１６３６３（Ｐ２０１０−２１６３６３）
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２８日（２０１０．９．２８）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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