発振回路、発振器
【課題】発振に必要な負性抵抗を小さくすると同時に回路の低消費電力を図ることのできる発振回路及び発振器を提供する。
【解決手段】発振回路１０は、トランジスタＭ１とトランジスタＭ２とが差動接続されるクロスカップル型回路からなり、振動子ＳＡＷの共振点帯域で発振する。トランジスタＭ１は第１ソース負荷回路としての抵抗器ＲＬ１に接続され、トランジスタＭ２は第２ソース負荷回路としての抵抗器ＲＬ２に接続されている。また、トランジスタＭ１は第１ドレイン負荷回路としての抵抗器Ｒｓ１に接続され、トランジスタＭ２は第２ドレイン負荷回路としての抵抗器Ｒｓ２に接続されている。第１ソース負荷回路のインピーダンスの大きさが第１ドレイン負荷回路のインピーダンスの大きさ以上であり、且つ、第２ソース負荷回路のインピーダンスの大きさが第２ドレイン負荷回路のインピーダンスの大きさ以上とする。
【解決手段】発振回路１０は、トランジスタＭ１とトランジスタＭ２とが差動接続されるクロスカップル型回路からなり、振動子ＳＡＷの共振点帯域で発振する。トランジスタＭ１は第１ソース負荷回路としての抵抗器ＲＬ１に接続され、トランジスタＭ２は第２ソース負荷回路としての抵抗器ＲＬ２に接続されている。また、トランジスタＭ１は第１ドレイン負荷回路としての抵抗器Ｒｓ１に接続され、トランジスタＭ２は第２ドレイン負荷回路としての抵抗器Ｒｓ２に接続されている。第１ソース負荷回路のインピーダンスの大きさが第１ドレイン負荷回路のインピーダンスの大きさ以上であり、且つ、第２ソース負荷回路のインピーダンスの大きさが第２ドレイン負荷回路のインピーダンスの大きさ以上とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスカップル型回路を備える発振回路、及びこの発振回路と振動子とを備える発振器に関する。
【背景技術】
【０００２】
従来、振動子を用いた発振回路として、コルピッツ発振回路が一般的に用いられている。従来のコルピッツ回路において発振するためには、利得が４以上必要であることが知られている（例えば、非特許文献１を参照）。利得と負性抵抗は比例するので、発振するためには、４以上の利得に比例した負性抵抗以上とせざるを得ない。
【０００３】
一方、移動通信機をはじめ、センサネットワークなどにおいてその多くは電池により駆動されている。したがって、回路の消費電力は所望の動作を満たしながら極力低いことが望ましい。発振回路の消費電力を下げるためには、印加する電流を少なくせざるを得ない。しかしながら電流を少なくすると利得も小さくなる。利得と負性抵抗は比例するので、利得が低下すると負性抵抗も低下する。そのため発振条件を満たすことが困難になる。
【０００４】
このような課題を解決するために、負性抵抗を低下させる要因である振動子の端子間容量を減らしたり、回路のレイアウトにおいて寄生成分を最小にする工夫が取られているが、負性抵抗の増加には至っていない。
【０００５】
この問題を解決するために、例えば特許文献１では、負性抵抗増加回路を設け、所望の周波数において負性抵抗を増加させている。この回路は発振回路の出力から容量を介して帰還回路を構成し、負性抵抗を増加させている。
【０００６】
また、クロスカップル型回路を用いた発振回路も知られている（例えば、特許文献２参照）。特許文献２では、１対の能動素子（ＭＯＳトランジスタ）のドレイン端子に振動子（共振子）を接続する構成であり、振動子の反共振点帯域で発振させている。
【０００７】
【特許文献１】特開２００６−６０６８７号公報
【特許文献２】米国特許第６６９６８９９号明細書
【非特許文献１】村田誠四郎著『アナログＣＭＯＳ集積回路の設計応用編』平成１７年７月３０日発行６１１頁
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１では、負性抵抗増加のために新たな回路を必要とするため、付加した回路の消費電力分の電力は増加する。また帰還容量の精度に負性抵抗値が影響を受けるため、負性抵抗がばらつき、所望の負性抵抗を満足しない可能性がある。
【０００９】
また、一般に振動子反共振点帯域を使用する発振回路では、共振点帯域を使用する場合よりも振動子のＱ特性が劣ることが知られている。従って、上述の特許文献２の構成では振動子のＱ特性がよい発振回路の実現は困難であると予測される。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の実施の形態として実現することが可能である。
【００１１】
上記課題を解決するために、本発明の発振回路は、第１能動素子と、第２能動素子と、が備えられ、前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなり、前記第１能動素子と前記第２能動素子との間に接続される振動子の共振点帯域で発振することを特徴とする。
なお、ここで第１能動素子及び第２能動素子としては、例えば、ＭＯＳトランジスタを採用することができる。
【００１２】
このような構成によれば、クロスカップル型回路の利得は、√２倍以上の利得があれば良い。発振に必要な利得が小さいことは、電流を少なくすることができる。よって、回路の消費電力を下げることができる。
【００１３】
さらに、第１能動素子と第２能動素子が交互に動作するため、クロスカップル型回路における消費電流を半分にすることができる。よって、回路の消費電力を下げることができる。
【００１４】
また、この発振回路は振動子の共振点帯域を使用するため、Ｑ特性の優れた発振回路を実現できるという効果を有する。
【００１５】
また、上述した発振回路の構成は、前記第１能動素子のソース端子は第１ソース負荷回路を介してＧＮＤに接続され、前記第２能動素子のソース端子は第２ソース負荷回路を介してＧＮＤに接続され前記第１能動素子のドレイン端子は第１ドレイン負荷回路を介して電源電圧に接続され、前記第２能動素子のドレイン端子は第２ドレイン負荷回路を介して電源電圧に接続されており、前記第１ソース負荷回路のインピーダンスの大きさが前記第１ドレイン負荷回路のインピーダンスの大きさ以上であり、かつ、前記第２ソース負荷回路のインピーダンスの大きさが前記第２ドレイン負荷回路のインピーダンスの大きさ以上であることが好ましい。
【００１６】
この発振器によれば、周波数が振動子の共振周波数よりも小さい場合に、発振回路が発振することを抑制することができる。なぜなら、周波数が振動子の共振周波数よりも小さい場合、振動子のインピーダンスは大きい。ここで、第１ソース負荷回路のインピーダンスが周波数に依存しない値であれば、第１能動素子のソース端子とＧＮＤの間のインピーダンスは、第１ソース負荷回路のインピーダンスが支配的となる。ここで、この発振器の利得は、第１能動素子のソース端子とＧＮＤの間のインピーダンスに対する第１ドレイン負荷回路のインピーダンスである。よって、この発振器の利得は、第１ソース負荷回路のインピーダンスに対する第１ドレイン負荷回路のインピーダンスで決定されることになる。そこで、第１ソース負荷回路のインピーダンスの大きさが第１ドレイン負荷回路のインピーダンスの大きさ以上であれば、利得が１以下となり、発振することはない。第２ソース負荷回路のインピーダンスと第１ドレイン負荷回路のインピーダンスの関係も同様である。
【００１７】
また、上記構成による発振回路は、前記第１能動素子のドレイン端子と前記第２能動素子のドレイン端子との間に接続されたコンデンサを備えることが好ましい。
【００１８】
このような構成によれば、発振回路の周波数が振動子の共振周波数よりも大きい場合に、発振回路が発振することを抑制することができる。なぜなら、発振回路の周波数が振動子の共振周波数よりも大きい場合、第１能動素子のソース端子とＧＮＤの間のインピーダンスは、振動子の等価回路の並列容量によるインピーダンスが支配的となる。また、第１能動素子のドレイン端子と第２能動素子のドレイン端子の間に接続されたコンデンサを備えることにより、第１能動素子のドレイン端子と電源電圧の間のインピーダンスは、コンデンサによるインピーダンスが支配的となる。利得は、並列容量によるインピーダンスに対するコンデンサによるインピーダンスの比で表すことができる。従って、コンデンサを設けることにより利得が増加することがなく、共振点帯域外の発振を抑制することができる。なお、第２能動素子のソース端子とＧＮＤの間のインピーダンスと第２能動素子のドレイン端子と電源電圧の間のインピーダンスとの関係についても、同様である。
【００１９】
また、上記構成に係る発振回路は、前記コンデンサの容量が、前記振動子の並列容量の半分であることが好ましい。
【００２０】
このような構成によれば、第１能動素子のソース端子とＧＮＤの間のインピーダンスが大きくなっても、第１能動素子のドレイン端子と電源電圧の間のインピーダンスも大きくなるので、利得を抑制することができる。したがって、振動子の共振周波数より大きい周波数での発振を抑制することができる。なお、第２能動素子においても同様である。
【００２１】
また、上記構成に係る発振回路は、前記第１ドレイン負荷回路と並列接続されるコンデンサと、前記第２ドレイン負荷回路と並列接続されるコンデンサと、が備えられていることが好ましい。
【００２２】
このような構成によれば、第１ドレイン負荷回路と第２ドレイン負荷回路それぞれに並列接続されるコンデンサを設けることにより、振動子の並列容量よりも各ドレイン端子と電源電圧との間の容量が小さくなり、そのことにより、振動子の並列容量によるインピーダンス（ソース端子側のインピーダンス）よりも各ドレイン端子側のインピーダンスが小さくなることにより、共振点帯域外における利得を低下させて共振点帯域外の共振を抑制することができる。
【００２３】
また、上記構成の発振回路は、前記コンデンサの容量が、前記振動子の並列容量の半分であることが好ましい。
【００２４】
このようにすれば、各ドレイン端子側のインピーダンスの総和が、各ソース端子側のインピーダンスよりも極めて小さくなることから、共振点帯域外における利得を低下させて共振点帯域外の共振をより一層抑制することができる。
【００２５】
また、上記構成の発振回路において、前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されていることが好ましい。
【００２６】
また、第１ドレイン負荷回路および第２ドレイン負荷回路を定電流回路とし、第１ソース負荷回路および第２ソース負荷回路を定電流回路とすることにより、各ドレイン端子側のインピーダンスを各ソース端子側のインピーダンスよりも小さく設定することで振動子の直列共振周波数よりも小さい周波数における発振を抑制することができる。
【００２７】
また、上記構成に係る発振回路は、並列接続されたコンデンサとインダクタとから構成される前記第１ソース負荷回路及び前記第２ソース負荷回路と、並列接続されたコンデンサとインダクタとから構成される前記第１ドレイン負荷回路及び前記第２ドレイン負荷回路と、が備えられていることが好ましい。
【００２８】
このように並列接続されたコンデンサとインダクタによって構成された回路はＬＣ並列共振回路と呼ばれる。クロスカップル型回路で利得を最大（つまり、発振しやすくする）にするためには、ドレイン端子側のインピーダンスが最大になるようにＬＣの定数を設定すればよい。このようにすれば、ＬＣ並列共振回路は周波数選択性を有するため、共振周波数（共振点帯域）において最も発振しやすくなる。
【００２９】
また、ソース端子側に接続するＬＣ並列共振回路の周波数を異常発振の周波数帯域に合わせることにより、ソース端子側のインピーダンスを意図的に増大させて異常発振を抑制する。つまり、ＬＣの定数を異常発振の周波数帯域に合わせることで、異常発振を抑制することができる。
【００３０】
また、上記構成による発振回路は、前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、前記第１能動素子のソース端子とドレイン端子との間、前記第２能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることが望ましい。
【００３１】
このような構成によれば、振幅一定化回路を設けることにより、発振回路からの出力振幅が一定となる。出力振幅が一定になれば発振の起動時間を短縮することができる。
また、能動素子のコモンモードに依存しない回路ができるので、第１能動素子と第２能動素子のミスマッチやオフセットによる影響がなく、このことからも起動時間の短縮化ができると共に、低電圧駆動やノイズ耐性がある回路を実現できる。
【００３２】
また、上記構成による発振回路は、前記第１能動素子のゲート端子と前記第２能動素子のドレイン端子との間、前記第２能動素子のゲート端子と前記第１能動素子のドレイン端子との間それぞれにコンデンサが備えられていることが望ましい。
【００３３】
このような構成によれば、上記のようにコンデンサを配設することにより、ＭＯＳトランジスタのゲートとドレインを疎結合（インピーダンス的に極力分離）することで、回路の線形性が向上（回路の歪の減少）し、高調波発振を抑制しノイズ耐性が向上するという効果がある。
【００３４】
また、上記構成による発振回路は、前記第１能動素子のゲート端子とドレイン端子との間、前記第２能動素子のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることが望ましい。
【００３５】
このような構成によれば、増幅器を用いることにより、回路の線形性を向上しながら任意の利得を得ることができるため、発振回路の設計が容易になるという利点を有する。
【００３６】
また、本発明の発振器は、第１能動素子と、第２能動素子と、が備えられ、前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなる発振回路と、前記第１能動素子のソース端子と前記第２能動素子のソース端子との間に接続され、共振点帯域で振動する振動子と、が備えられていることを特徴とする。
【００３７】
このような構成によれば、上述した発振回路を備えていることから低電圧、低電流駆動が可能で、ノイズ耐性が高く、発振の起動性がよい発振器を実現することができる。
【発明を実施するための最良の形態】
【００３８】
続いて、発明を実施するための最良の形態を実施例に基づき図面を参照して説明する。
（第１実施例）
【００３９】
図１は第１実施例に係る発振回路の１例を示す回路図である。図１において、クロスカップル型回路１０は、差動接続された第１能動素子であるＮｃｈ型トランジスタＭ１（以降、単にトランジスタＭ１と表す）と第２能動素子であるＮｃｈ型トランジスタＭ２（以降、単にトランジスタＭ２と表す）で構成されている。つまり、トランジスタＭ１のドレイン端子はトランジスタＭ２のゲート端子に接続され、トランジスタＭ２のドレイン端子はトランジスタＭ１のゲート端子に接続されている。
【００４０】
トランジスタＭ１のソース端子２は、第１ソース負荷回路である抵抗器Ｒｓ１に接続され、抵抗器Ｒｓ１はＧＮＤに接続されている。同様に、トランジスタＭ２のソース端子２’は、第２ソース負荷回路である抵抗器Ｒｓ２に接続され、抵抗器Ｒｓ２はＧＮＤに接続されている。
【００４１】
トランジスタＭ１のドレイン端子は、第１ドレイン負荷回路である抵抗器ＲＬ１に接続され、抵抗器ＲＬ１は電源電圧Ｖｄｄに接続されている。同様に、トランジスタＭ２のドレイン端子は、第２ドレイン負荷回路である抵抗器ＲＬ２に接続され、抵抗器ＲＬ２は電源電圧Ｖｄｄに接続されている。
【００４２】
トランジスタＭ１のソース端子２とトランジスタＭ２のソース端子２’との間には、振動子が接続されている。本実施例では振動子としてＳＡＷ（弾性表面波素子）を例示している。振動子ＳＡＷの直列共振周波数で、本発明の発振回路は発振する。
【００４３】
なお、以降の実施例を含めて、振動子ＳＡＷが含まれない状態を発振回路、振動子ＳＡＷを含む状態を発振器と呼ぶ。
【００４４】
また、第１トランジスタＭ１のドレイン端子１と第２トランジスタＭ２のドレイン端子１’の間には、コンデンサＣｐが接続されている。
【００４５】
続いて、差動接続の動作と消費電力との関係、発振するために必要な利得と消費電力との関係を説明する。
【００４６】
≪差動接続の動作≫
まず、差動接続の動作について説明する。トランジスタＭ１がＯＮ時はトランジスタＭ２がＯＦＦになり、トランジスタＭ１がＯＦＦの時はトランジスタＭ２がＯＮになる。このように、クロスカップル型回路１０では、トランジスタＭ１とトランジスタＭ２が交互にＯＮまたはＯＦＦになる。つまり、トランジスタＭ１とトランジスタＭ２が交互に動作する。よって、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になる。
【００４７】
≪発振するために必要な利得≫
続いて、クロスカップル型回路１０が発振するために必要な利得について説明する。
クロスカップル型回路１０が発振するためには、利得が１より大きいことが必要である。利得は、相互コンダクタンスと負荷抵抗の積であり、相互コンダクタンスをｇｍ１、負荷抵抗をＲｐ１とすると、発振するための条件は次式で表される。
【００４８】
（数１）ｇｍ１×Ｒｐ１＞１
また、前述した≪差動接続の動作≫で説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になる。つまり、１つの回路として考えるとトランジスタに流れる電流は１／２とみなすことができる。相互コンダクタンスは電流の平方根に比例するので、１つの回路としての相互コンダクタンスは、１／√２となる。つまり、１つの回路としての相互コンダクタンスをｇｍ２とすると、相互コンダクタンスｇｍ２は次式で表すことができる。
【００４９】
（数２）ｇｍ２＝（１／√２）×ｇｍ１
従って、上述した（１）式、（２）式より次式が得られる。
【００５０】
（数３）ｇｍ２×Ｒｐ１≧（１／√２）
となる。つまり、１つの回路として発振するために必要な利得は、１／√２倍以上の利得があれば良い。発振に必要な利得が小さいことは、電流を少なくすることができる。
このように、電流を少なくすることができ、回路の消費電力を下げることができる。
【００５１】
≪ソース負荷回路のインピーダンスとドレイン負荷回路のインピーダンスの関係≫
次に、抵抗器Ｒｓ１のインピーダンスの大きさ（以下、抵抗値と表すことがある）と抵抗器ＲＬ１の抵抗値との関係、および、抵抗器Ｒｓ２の抵抗値と抵抗器ＲＬ２の抵抗値との関係を説明する。本実施例では、抵抗器Ｒｓ１の抵抗値は、抵抗器ＲＬ１の抵抗値以上とし、抵抗器Ｒｓ２の抵抗値は、抵抗器ＲＬ２の抵抗値以上とした。
【００５２】
図２は、振動子ＳＡＷを分割して考えた場合の図１で表した発振回路と等価な発振回路を示す回路図である。図２に示すように、概念的には、振動子ＳＡＷは、振動子ＳＡＷ１と振動子ＳＡＷ２に分割することができる。このとき、振動子ＳＡＷ１のインピーダンスおよび振動子ＳＡＷ２のインピーダンスはそれぞれ、振動子ＳＡＷのインピーダンスの１／２となる。
【００５３】
さらに、振動子ＳＡＷ１および振動子ＳＡＷ２を等価回路で表現すると、図２に表した発振回路は、図３のように表現できる。本実施例の発振回路における利得は、トランジスタＭ１のドレイン端子とＧＮＤとの間のインピーダンスに対する抵抗器ＲＬ１の抵抗値との比、および、トランジスタＭ２のドレイン端子とＧＮＤとの間のインピーダンスに対する抵抗器ＲＬ２の抵抗値との比で決定される。
【００５４】
≪共振周波数より小さい場合における発振≫
ここで、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合について説明する。この場合、直列共振アーム２０のインピーダンスの大きさは、容量値Ｃ１により大きくなる。また、並列容量Ｃ０によるインピーダンスの大きさも大きくなる。一方、抵抗器Ｒｓ１の抵抗値は一定である。従って、トランジスタＭ１のソース端子とＧＮＤとの間のインピーダンスの大きさは、抵抗器Ｒｓ１の抵抗値となる。よって、本実施例の発振回路における利得は、抵抗器Ｒｓ１の抵抗値に対する抵抗器ＲＬ１の抵抗値との比となる。その比を１以下に設定すれば、利得が１以下となり発振しない。つまり、抵抗器Ｒｓ１の抵抗値を抵抗器ＲＬ１の抵抗値以上にすれば発振しない。同様に、抵抗器Ｒｓ２の抵抗値を抵抗器ＲＬ２の抵抗値以上にすれば発振しない。このようにして、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合、発振回路が発振することを抑制することができる。
【００５５】
≪共振周波数における発振≫
次に、周波数が振動子ＳＡＷの直列共振周波数である場合を考える。この場合、直列共振アーム２０におけるインピーダンスの大きさは、抵抗Ｒ１の抵抗値のみとなる。振動子ＳＡＷにおける抵抗Ｒ１の抵抗値は極端に小さな値であり、並列容量Ｃ０によるインピーダンスの大きさよりも極端に小さく、抵抗器Ｒｓ１の抵抗値よりも極端に小さな値となる。したって、トランジスタＭ１のソース端子２とＧＮＤとの間のインピーダンスは抵抗Ｒ１の抵抗値となる。トランジスタＭ２のソース端子２’とＧＮＤとの間のインピーダンスも同様である。その結果、本実施例の発振回路における利得は、極めて大きな値となる。このようにして、本実施例の発振回路は、振動子ＳＡＷの直列共振周波数で発振する。
【００５６】
≪共振周波数より大きい場合における発振≫
次に、周波数が振動子ＳＡＷの直列共振周波数よりも大きい場合を考える。この場合、直列共振アーム２０におけるインピーダンス大きさは、インダクタＬ１により、大きくなる。一方、並列容量Ｃ０によるインピーダンスは、周波数が大きくなるにしたがって小さくなる。抵抗器Ｒｓ１の大きさは一定であるので、トランジスタＭ１のソース端子２とＧＮＤとの間のインピーダンスは、並列容量Ｃ０によるインピーダンスが支配的となる。トランジスタＭ２のソース端子２’とＧＮＤとの間のインピーダンスも、並列容量Ｃ０によるインピーダンスが最も小さな値となる。仮に、並列容量Ｃ０によるインピーダンスよりも抵抗器ＲＬ１の抵抗値または抵抗器ＲＬ２の抵抗値が大きい場合、利得が１より大きくなり、発振する可能性がある。
【００５７】
そこで、トランジスタＭ１のドレイン端子とトランジスタＭ２のドレイン端子の間にコンデンサＣｐを接続している。コンデンサＣｐによるインピーダンスによって、トランジスタＭ１のドレイン端子と電源電圧Ｖｄｄの間のインピーダンスおよびトランジスタＭ２のドレイン端子と電源電圧Ｖｄｄの間のインピーダンスも低下する。
【００５８】
本実施例の発振回路における利得は、並列容量Ｃ０によるインピーダンスに対するコンデンサＣｐによるインピーダンスの比が支配的となる。周波数が大きくなり、並列容量Ｃ０によるインピーダンスが小さくなっても、並列容量Ｃ０によるインピーダンスも小さくなるので、利得を抑制することができる。このようにして、周波数が振動子ＳＡＷの直列共振周波数よりも大きい場合、発振回路が発振することを抑制することができる。
【００５９】
ここで、コンデンサＣｐの容量値は、並列容量Ｃ０の容量値の１／２に設定することが望ましい。このように設定すれば、並列容量Ｃ０によるインピーダンスとコンデンサＣｐによるインピーダンスが同じ値となり、より効果的に直列共振周波数帯以外の帯域で発振することを抑制することができる。
【００６０】
なお、本実施例では、発振周波数を振動子ＳＡＷの共振点帯域を採用している。
図４は、共振周波数とインピーダンスの関係を模式的に表す説明図である。図４に示すように、一般的な発振で使用する振動モードには共振点ｆｒと反共振点ｆａとの２点が存在する。共振点ｆｒでの使用は振動子のインピーダンスが最も小さくなる帯域であり、反共振点ｆａは逆に振動子のインピーダンスが最も大きくなる帯域である。そして、前述した特許文献２では反共振点ｆａの帯域を採用し、本実施例では共振点ｆｒの帯域を採用している。
【００６１】
共振特性からみた場合、共振点ｆｒのＱ特性は、反共振点ｆａのＱ特性よりも優れている。つまり、共振点ｆｒを使用する本実施例の方が、前述した従来技術のように反共振点ｆａを使用する場合よりも安定した振動特性が得られることになる。
【００６２】
続いて、共振周波数と利得の関係について説明する。
図５は、共振周波数と利得（Ａｖ）との関係を模式的に表す説明図である。図５において、共振点ｆｒでは利得（Ａｖ）が最大値を示し、使用帯域よりも共振周波数が高い領域において利得（Ａｖ）が上昇していくことを表している。これは、使用帯域よりも高い周波数でも発振しまう領域があることを示している。
【００６３】
そこで、コンデンサＣｐを備え、振動子ＳＡＷの並列容量Ｃ０によるインピーダンスを等しくする。こうすることにより、共振点帯域より高い共振周波数帯域における利得の上昇を抑制して、この帯域外における発振を抑制することができる。
（第２実施例）
【００６４】
続いて、第２実施例について図面を参照して説明する。第２実施例は、第１ドレイン負荷回路と並列接続されるコンデンサと、第２ドレイン負荷回路として抵抗器と並列接続されるコンデンサと、が備えられていることに特徴を有する。
図６は、第２実施例に係る発振回路を示す回路図である。図６において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄとの間に、抵抗器ＲＬ１と並列接続されるコンデンサＣｐ２と、トランジスタＭ２のドレイン端子１’と電源電圧Ｖｄｄとの間に抵抗器ＲＬ２と並列接続されるコンデンサＣｐ２とから構成されている。他の構成は第１実施例（図１、参照）と同じ構成であるので説明を省略する。
【００６５】
このような構成とすれば、前述した第１実施例の≪差動接続の動作≫において説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になり、また、１つの回路として発振するために必要な利得を小さくすることができ、発振に必要な利得が小さいことは、電流を少なくすることができる。その結果、回路の消費電力を下げることができる。
【００６６】
さらに、第１実施例の≪共振周波数より大きい場合における発振≫の説明と同様に、周波数が振動子ＳＡＷの直列共振周波数よりも大きい場合、発振回路が発振することを抑制することができる。
【００６７】
なお、この際、コンデンサＣｐ２の容量値は並列容量Ｃ０の容量値とほぼ同じ値に設定することがより望ましい。並列容量Ｃ０によるインピーダンスとコンデンサＣｐ２によるインピーダンスが同じ値となり、より効率的に発振することができる。
【００６８】
また、前述した≪共振周波数より小さい場合における発振≫での説明と同様に、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合には、トランジスタＭ１のソース端子とＧＮＤ間のインピーダンスの大きさは抵抗器Ｒｓ１の抵抗値となり、抵抗器Ｒｓ１の抵抗値を抵抗器ＲＬ１の抵抗値以上にすれば発振しない。同様に、抵抗器Ｒｓ２の抵抗値を抵抗器ＲＬ２の抵抗値以上にすれば発振しない。このようにして、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合において、発振回路が発振することを抑制することができる。
（第３実施例）
【００６９】
続いて、第３実施例に係る発振回路について図面を参照して説明する。第３実施例は、第１ドレイン負荷回路および第２ドレイン負荷回路を定電流回路とし、第１ソース負荷回路および第２ソース負荷回路を定電流回路とした例である。
図７は、第３実施例に係る発振回路を示す回路図である。図７において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄとの間にはトランジスタＭ３，Ｍ４からなる第１ドレイン負荷回路としての定電流回路が備えられている。また、トランジスタＭ２と電源電圧Ｖｄｄとの間にはトランジスタＭ３，Ｍ５からなる第２ドレイン負荷回路としての定電流回路が備えられている。
【００７０】
トランジスタＭ４は、ソース端子がトランジスタＭ１のドレイン端子１に、ドレイン端子が電源電圧Ｖｄｄに接続される。そして、ゲート端子がトランジスタＭ３のゲート端子及びソース端子に、トランジスタＭ５のゲート端子に接続される。トランジスタＭ３のソース端子が抵抗器Ｒ２を介してＧＮＤに接続されて定電流回路を構成する。
【００７１】
また、トランジスタＭ５は、ソース端子がトランジスタＭ２のドレイン端子１’に、ドレイン端子が電源電圧Ｖｄｄに接続される。そして、ゲート端子がトランジスタＭ３，Ｍ４それぞれのゲート端子に接続されて定電流回路を構成する。
【００７２】
一方、トランジスタＭ６は、ドレイン端子がトランジスタＭ１のソース端子２に、ソース端子がＧＮＤに接続され、ゲート端子がトランジスタＭ８のゲート端子に接続される。そして、トランジスタＭ８はソース端子がＧＮＤに、ドレイン端子が抵抗器Ｒ１を介して電源電圧Ｖｄｄに接続されて定電流回路を構成する。
【００７３】
このような構成であっても、前述した第１実施例の≪差動接続の動作≫において説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になり、また、１つの回路として発振するために必要な利得を小さくすることができ、電流を少なくすることができる。その結果、回路の消費電力を下げることができる。
【００７４】
また、第１実施例に記載の≪共振周波数より小さい場合における発振≫の説明と同様に、トランジスタＭ１のソース端子とＧＮＤとの間のインピーダンスの大きさが、トランジスタＭ１のドレイン端子と電源電圧Ｖｄｄとの間のインピーダンスの大きさ以上であり、かつ、トランジスタＭ２のソース端子とＧＮＤとの間のインピーダンスの大きさが、トランジスタＭ２のドレイン端子と電源電圧Ｖｄｄとの間のインピーダンスの大きさ以上であれば、振動子ＳＡＷの直列共振周波数よりも小さい周波数における発振を抑制することができる。
【００７５】
また、≪共振周波数よ大きい場合における発振≫の説明と同様に、コンデンサＣｐを設けているので振動子ＳＡＷの直列共振周波数よりも大きい周波数における発振を抑制することができる。
（第４実施例）
【００７６】
続いて、第４実施例に係る発振回路について図面を参照して説明する。第４実施例は、並列接続されたコンデンサとインダクタとから構成される第１ソース負荷回路及び第２ソース負荷回路と、並列接続されたコンデンサとインダクタとから構成される第１ドレイン負荷回路及び第２ドレイン負荷回路とを備えていることを特徴としている。
図８は、第４実施例に係る発振回路を示す回路図である。図８において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄの間には、コンデンサＣｄとインダクタＬｄとが並列接続され、同様に、トランジスタＭ２のドレイン端子１’と電源電圧Ｖｄｄの間には、コンデンサＣｄとインダクタＬｄとが並列接続されている。
【００７７】
一方、トランジスタＭ１のソース端子２とＧＮＤの間には、コンデンサＣｓとインダクタＬｓとが並列接続され、同様に、トランジスタＭ２のソース端子２’とＧＮＤの間には、同様に、コンデンサＣｓとインダクタＬｓとが並列接続されている。
【００７８】
なお、トランジスタＭ１のソース端子にはコンデンサＣｐ２が設けられ、コンデンサＣｐ２はＧＮＤに接続されている。また、同様に、トランジスタＭ２のソース端子にはコンデンサＣｐ２が設けられ、コンデンサＣｐ２はＧＮＤに接続されている。
つまり、ソース負荷回路及びドレイン負荷回路としてＬＣ並列共振回路を構成する。
【００７９】
クロスカップル型回路で利得を最大（つまり、発振しやすくする）にするためには、ドレイン端子側のインピーダンスが最大になるようにＬＣの定数を設定すればよい。このようにすれば、ＬＣ並列共振回路は周波数選択性を有するため、共振周波数（共振点帯域）において最も発振しやすくなる。
【００８０】
一方、ソース端子側のインピーダンスを最小になるようにＬＣの定数を設定すれば、利得を最大にすることができるが、ＬＣ並列共振回路では、共振周波数でインピーダンスが最大になるため、発振させたい周波数とＬＣ並列共振回路の周波数を一致させると発振を止める働きがある。
【００８１】
そこで、ソース端子側に接続するＬＣ並列共振回路の周波数を異常発振の周波数帯域に合わせることにより、ソース端子側のインピーダンスを意図的に増大させて異常発振を抑制する。つまり、ＬＣの定数を異常発振の周波数帯域に合わせることで、異常発振を抑制することができる。
（第５実施例）
【００８２】
続いて、第５実施例に係る発振回路について図面を参照して説明する。第５実施例は、第１ソース負荷回路と、第２ソース負荷回路と、第１ドレイン負荷回路と、第２ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、第１能動素子のソース端子とドレイン端子との間、第２能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることを特徴とする。
図９は、第５実施例に係る発振器の１例を示す回路図である。図９において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄとの間に第１ドレイン負荷回路としての定電流回路Ｉ２と、トランジスタＭ２のドレイン端子１’と電源電圧Ｖｄｄとの間に第２ドレイン負荷回路としての定電流回路Ｉ３とが、備えられている。
【００８３】
そして、トランジスタＭ５のドレイン端子がトランジスタＭ１のソース端子と接続され、ゲート端子はトランジスタＭ１のドレイン端子と接続されている。
【００８４】
一方、トランジスタＭ１のソース端子２にはトランジスタＭ５が接続され、トランジスタＭ２のソース端子２’にはトランジスタＭ６が接続されている。そして、トランジスタＭ５及びトランジスタＭ６それぞれ共通のソース端子３とＧＮＤとの間にソース負荷回路としての定電流回路Ｉ１が備えられている。
【００８５】
そして、トランジスタＭ６のドレイン端子をトランジスタＭ２のソース端子と接続し、ゲート端子はトランジスタＭ２のドレイン端子と接続されている。
【００８６】
この発振回路の作用について説明する。まず、振動子ＳＡＷの振幅が所定の振幅より大きい場合について説明する。振動子ＳＡＷの振幅が大きい場合には、トランジスタＭ５のゲート電圧が高くなり、電流が増加する。これに伴いドレインのインピーダンスが低下し、トランジスタＭ１のソース電圧及びゲート電圧が低下する。すると、トランジスタＭ２のドレイン電圧、ソース電圧も低下することから電流が減少する。そして、トランジスタＭ１のゲート電圧、ドレイン電圧が低下する。従って、発振振幅が小さくなる。このようにして発振振幅が一定になるように自己調整される。従って、本実施例では、トランジスタＭ５，Ｍ６から構成される回路を振幅一定化回路と呼ぶ。
【００８７】
このような構成によれば、振幅一定化回路を設けることにより、発振回路からの出力振幅が一定となる。出力振幅が一定になれば発振の起動時間を短縮することができる。
また、能動素子のコモンモードに依存しない回路ができるので、第１能動素子と第２能動素子のミスマッチやオフセットによる影響がなく、このことからも起動時間の短縮化ができると共に、低電圧駆動やノイズ耐性がある発振回路及び発振器を実現できる。
（第５実施例の変形例）
【００８８】
次に、第５実施例の変形例に係る発振回路について図面を参照して説明する。この変形例は、上述した第５実施例（図９、参照）に対して、トランジスタＭ１，Ｍ２のソース端子側に設けられる定電流回路の配設位置が異なることに特徴を有する。
図１０は、第５実施例の変形例に係る発振回路を示す回路図である。図１０において、トランジスタＭ１とトランジスタＭ５の間に定電流回路Ｉ４、トランジスタＭ２とトランジスタＭ６の間に定電流回路Ｉ５が接続されている。そして、トランジスタＭ５，Ｍ６の共通のソース端子３がＧＮＤに接続されて構成されている。
【００８９】
このような構成にしても、前述した第５実施例（図９、参照）と同様な作用効果がある。
（第６実施例）
【００９０】
続いて、第６実施例に係る発振回路について図面を参照して説明する。第６実施例は、前述した第５実施例（図１０、参照）に記載の差動接続部の構成が異なることを特徴としている。従って、差動接続部以外の構成については、第１実施例〜第５実施例に記載の構成を採用できるが、ここでは、第５実施例（図１０、参照）を基礎構造として例示し説明する。
図１１は、第６実施例に係る発振回路の１例を示す回路図である。図１１において、クロスカップル型回路１０は、トランジスタＭ１のゲート端子とトランジスタＭ２のドレイン端子との間にコンデンサＣ３が接続され、トランジスタＭ２のゲート端子とトランジスタＭ１のドレイン端子との間にコンデンサＣ２が接続されて構成されている。
【００９１】
また、トランジスタＭ１のゲート端子とドレイン端子との間に抵抗器ＲＬ３、トランジスタＭ２のゲート端子とドレイン端子の間に抵抗器ＲＬ４が接続されている。
【００９２】
このような構成によれば、トランジスタＭ１とトランジスタＭ２とが差動接続される間に、コンデンサＣ２，Ｃ３及び抵抗器ＲＬ３，ＲＬ４を配設することにより、ＭＯＳトランジスタのゲートとドレインを疎結合（インピーダンス的に極力分離）するので、回路の線形性が向上（回路の歪が減少）し、高調波発振を抑制しノイズ耐性が向上するという効果がある。
（第７実施例）
【００９３】
続いて、第７実施例に係る発振回路について図面を参照して説明する。第７実施例は、トランジスタＭ１のゲート端子とドレイン端子との間、トランジスタＭ２のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることを特徴としている。従って、差動接続部以外の構成については、第５実施例及び第６実施例に記載の構成を採用できるが、ここでは、第６実施例（図１１、参照）を基礎構造として例示し説明する。
図１２は、第７実施例に係る発振回路の１例を示す回路図である。図１２において、トランジスタＭ１のゲート端子とドレイン端子の間に増幅器ＯＰ１が接続され、トランジスタＭ２のゲート端子とドレイン端子の間に増幅器ＯＰ２が接続され構成されている。
【００９４】
さらに、トランジスタＭ１のゲート端子とトランジスタＭ２のドレイン端子との間にコンデンサＣ２が接続され、トランジスタＭ２のゲート端子とトランジスタＭ１のドレイン端子との間にコンデンサＣ３が接続されている。
【００９５】
このように構成される発振回路では、トランジスタＭ１とトランジスタＭ２とが差動接続される間に、コンデンサＣ２，Ｃ３及び増幅器ＯＰ１，ＯＰ２を配設することにより、ＭＯＳトランジスタのゲートとドレインを疎結合するので、回路の線形性が向上（回路の歪が減少）し、高調波発振を抑制しノイズ耐性が向上するという効果がある。
【００９６】
また、増幅器ＯＰ１，ＯＰ２の増幅率を適宜設定することにより、トランジスタＭ１，Ｍ２それぞれのゲート電圧を任意の値に調整できるため、発振器の設計が容易になるという効果もある。
【００９７】
本発明は上記の実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。例えば、次のような変形が可能である。
例えば、前述した各実施例においては、第１能動素子および第２能動素子をＮｃｈ型トランジスタである例を説明した。第１能動素子または第２能動素子は、Ｐｃｈ型トランジスタ、Ｓｉ−ＢｉＣＭＯＳ、Ｓｉバイポーラトランジスタ、ＳｉＧｅバイポーラトランジスタ、ＧａＡｓ−ＭＥＳＦＥＴ、ＧａＡｓ−ＨＥＭＴ、ＩｎＰ−ＨＥＭＴ、Ｐ−ＨＥＭＴ、ＨＢＴのいずれかあっても良い。
【００９８】
また、各実施例においては、振動子として弾性表面波素子（ＳＡＷ）である例を説明した。振動子は、ＡＴ振動子等の厚み滑り振動子、ＭＥＭＳ振動子、ＳＭＲやＦＢＡＲ等のＢＡＲ振動子のいずれかであっても良い。
【００９９】
さらに、以上の説明では、第１ソース負荷回路と第２ソース負荷回路が同じ構成で、かつ、第１ドレイン負荷回路と第２ドレイン負荷回路が同じ構成である場合を示した。しかし、第１ソース負荷回路と第２ソース負荷回路は、同じ構成である必要はなく、前述の各実施例で説明した構成を適宜組み合わせても良い。例えば、第１ソース負荷回路を抵抗器で構成し、第２ソース負荷回路を定電流回路としても良い。第１ドレイン負荷回路をフィルタ回路とし、第２ドレイン負荷回路を抵抗器で構成しても良い。
【０１００】
以上説明した第１実施例〜第７実施例による構成とすれば、消費電流を低減する、Ｑ特性が優れる、共振周波数帯域外の発振を抑制する、発振の起動時間短縮、ノイズ耐性が優れる発振回路及び発振器を実現することができる。
【図面の簡単な説明】
【０１０１】
【図１】第１実施例に係る発振回路の１例を示す回路図。
【図２】図１で表した発振回路と等価な発振回路を示す回路図。
【図３】振動子を等価回路で表現した場合の図１と等価な発振回路を示す回路図。
【図４】共振周波数とインピーダンスの関係を模式的に表す説明図。
【図５】共振周波数と利得との関係を模式的に表す説明図。
【図６】第２実施例に係る発振回路を示す回路図。
【図７】第３実施例に係る発振回路を示す回路図。
【図８】第４実施例に係る発振回路を示す回路図。
【図９】第５実施例に係る発振器の１例を示す回路図。
【図１０】第５実施例の変形例に係る発振回路を示す回路図。
【図１１】第６実施例に係る発振回路の１例を示す回路図。
【図１２】第７実施例に係る発振回路の１例を示す回路図。
【符号の説明】
【０１０２】
１…トランジスタＭ１のドレイン端子、１’…トランジスタＭ２のドレイン端子、２…トランジスタＭ１のソース端子、２’…トランジスタＭ２のソース端子、１０…クロスカップル型回路。
【技術分野】
【０００１】
本発明は、クロスカップル型回路を備える発振回路、及びこの発振回路と振動子とを備える発振器に関する。
【背景技術】
【０００２】
従来、振動子を用いた発振回路として、コルピッツ発振回路が一般的に用いられている。従来のコルピッツ回路において発振するためには、利得が４以上必要であることが知られている（例えば、非特許文献１を参照）。利得と負性抵抗は比例するので、発振するためには、４以上の利得に比例した負性抵抗以上とせざるを得ない。
【０００３】
一方、移動通信機をはじめ、センサネットワークなどにおいてその多くは電池により駆動されている。したがって、回路の消費電力は所望の動作を満たしながら極力低いことが望ましい。発振回路の消費電力を下げるためには、印加する電流を少なくせざるを得ない。しかしながら電流を少なくすると利得も小さくなる。利得と負性抵抗は比例するので、利得が低下すると負性抵抗も低下する。そのため発振条件を満たすことが困難になる。
【０００４】
このような課題を解決するために、負性抵抗を低下させる要因である振動子の端子間容量を減らしたり、回路のレイアウトにおいて寄生成分を最小にする工夫が取られているが、負性抵抗の増加には至っていない。
【０００５】
この問題を解決するために、例えば特許文献１では、負性抵抗増加回路を設け、所望の周波数において負性抵抗を増加させている。この回路は発振回路の出力から容量を介して帰還回路を構成し、負性抵抗を増加させている。
【０００６】
また、クロスカップル型回路を用いた発振回路も知られている（例えば、特許文献２参照）。特許文献２では、１対の能動素子（ＭＯＳトランジスタ）のドレイン端子に振動子（共振子）を接続する構成であり、振動子の反共振点帯域で発振させている。
【０００７】
【特許文献１】特開２００６−６０６８７号公報
【特許文献２】米国特許第６６９６８９９号明細書
【非特許文献１】村田誠四郎著『アナログＣＭＯＳ集積回路の設計応用編』平成１７年７月３０日発行６１１頁
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１では、負性抵抗増加のために新たな回路を必要とするため、付加した回路の消費電力分の電力は増加する。また帰還容量の精度に負性抵抗値が影響を受けるため、負性抵抗がばらつき、所望の負性抵抗を満足しない可能性がある。
【０００９】
また、一般に振動子反共振点帯域を使用する発振回路では、共振点帯域を使用する場合よりも振動子のＱ特性が劣ることが知られている。従って、上述の特許文献２の構成では振動子のＱ特性がよい発振回路の実現は困難であると予測される。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の実施の形態として実現することが可能である。
【００１１】
上記課題を解決するために、本発明の発振回路は、第１能動素子と、第２能動素子と、が備えられ、前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなり、前記第１能動素子と前記第２能動素子との間に接続される振動子の共振点帯域で発振することを特徴とする。
なお、ここで第１能動素子及び第２能動素子としては、例えば、ＭＯＳトランジスタを採用することができる。
【００１２】
このような構成によれば、クロスカップル型回路の利得は、√２倍以上の利得があれば良い。発振に必要な利得が小さいことは、電流を少なくすることができる。よって、回路の消費電力を下げることができる。
【００１３】
さらに、第１能動素子と第２能動素子が交互に動作するため、クロスカップル型回路における消費電流を半分にすることができる。よって、回路の消費電力を下げることができる。
【００１４】
また、この発振回路は振動子の共振点帯域を使用するため、Ｑ特性の優れた発振回路を実現できるという効果を有する。
【００１５】
また、上述した発振回路の構成は、前記第１能動素子のソース端子は第１ソース負荷回路を介してＧＮＤに接続され、前記第２能動素子のソース端子は第２ソース負荷回路を介してＧＮＤに接続され前記第１能動素子のドレイン端子は第１ドレイン負荷回路を介して電源電圧に接続され、前記第２能動素子のドレイン端子は第２ドレイン負荷回路を介して電源電圧に接続されており、前記第１ソース負荷回路のインピーダンスの大きさが前記第１ドレイン負荷回路のインピーダンスの大きさ以上であり、かつ、前記第２ソース負荷回路のインピーダンスの大きさが前記第２ドレイン負荷回路のインピーダンスの大きさ以上であることが好ましい。
【００１６】
この発振器によれば、周波数が振動子の共振周波数よりも小さい場合に、発振回路が発振することを抑制することができる。なぜなら、周波数が振動子の共振周波数よりも小さい場合、振動子のインピーダンスは大きい。ここで、第１ソース負荷回路のインピーダンスが周波数に依存しない値であれば、第１能動素子のソース端子とＧＮＤの間のインピーダンスは、第１ソース負荷回路のインピーダンスが支配的となる。ここで、この発振器の利得は、第１能動素子のソース端子とＧＮＤの間のインピーダンスに対する第１ドレイン負荷回路のインピーダンスである。よって、この発振器の利得は、第１ソース負荷回路のインピーダンスに対する第１ドレイン負荷回路のインピーダンスで決定されることになる。そこで、第１ソース負荷回路のインピーダンスの大きさが第１ドレイン負荷回路のインピーダンスの大きさ以上であれば、利得が１以下となり、発振することはない。第２ソース負荷回路のインピーダンスと第１ドレイン負荷回路のインピーダンスの関係も同様である。
【００１７】
また、上記構成による発振回路は、前記第１能動素子のドレイン端子と前記第２能動素子のドレイン端子との間に接続されたコンデンサを備えることが好ましい。
【００１８】
このような構成によれば、発振回路の周波数が振動子の共振周波数よりも大きい場合に、発振回路が発振することを抑制することができる。なぜなら、発振回路の周波数が振動子の共振周波数よりも大きい場合、第１能動素子のソース端子とＧＮＤの間のインピーダンスは、振動子の等価回路の並列容量によるインピーダンスが支配的となる。また、第１能動素子のドレイン端子と第２能動素子のドレイン端子の間に接続されたコンデンサを備えることにより、第１能動素子のドレイン端子と電源電圧の間のインピーダンスは、コンデンサによるインピーダンスが支配的となる。利得は、並列容量によるインピーダンスに対するコンデンサによるインピーダンスの比で表すことができる。従って、コンデンサを設けることにより利得が増加することがなく、共振点帯域外の発振を抑制することができる。なお、第２能動素子のソース端子とＧＮＤの間のインピーダンスと第２能動素子のドレイン端子と電源電圧の間のインピーダンスとの関係についても、同様である。
【００１９】
また、上記構成に係る発振回路は、前記コンデンサの容量が、前記振動子の並列容量の半分であることが好ましい。
【００２０】
このような構成によれば、第１能動素子のソース端子とＧＮＤの間のインピーダンスが大きくなっても、第１能動素子のドレイン端子と電源電圧の間のインピーダンスも大きくなるので、利得を抑制することができる。したがって、振動子の共振周波数より大きい周波数での発振を抑制することができる。なお、第２能動素子においても同様である。
【００２１】
また、上記構成に係る発振回路は、前記第１ドレイン負荷回路と並列接続されるコンデンサと、前記第２ドレイン負荷回路と並列接続されるコンデンサと、が備えられていることが好ましい。
【００２２】
このような構成によれば、第１ドレイン負荷回路と第２ドレイン負荷回路それぞれに並列接続されるコンデンサを設けることにより、振動子の並列容量よりも各ドレイン端子と電源電圧との間の容量が小さくなり、そのことにより、振動子の並列容量によるインピーダンス（ソース端子側のインピーダンス）よりも各ドレイン端子側のインピーダンスが小さくなることにより、共振点帯域外における利得を低下させて共振点帯域外の共振を抑制することができる。
【００２３】
また、上記構成の発振回路は、前記コンデンサの容量が、前記振動子の並列容量の半分であることが好ましい。
【００２４】
このようにすれば、各ドレイン端子側のインピーダンスの総和が、各ソース端子側のインピーダンスよりも極めて小さくなることから、共振点帯域外における利得を低下させて共振点帯域外の共振をより一層抑制することができる。
【００２５】
また、上記構成の発振回路において、前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されていることが好ましい。
【００２６】
また、第１ドレイン負荷回路および第２ドレイン負荷回路を定電流回路とし、第１ソース負荷回路および第２ソース負荷回路を定電流回路とすることにより、各ドレイン端子側のインピーダンスを各ソース端子側のインピーダンスよりも小さく設定することで振動子の直列共振周波数よりも小さい周波数における発振を抑制することができる。
【００２７】
また、上記構成に係る発振回路は、並列接続されたコンデンサとインダクタとから構成される前記第１ソース負荷回路及び前記第２ソース負荷回路と、並列接続されたコンデンサとインダクタとから構成される前記第１ドレイン負荷回路及び前記第２ドレイン負荷回路と、が備えられていることが好ましい。
【００２８】
このように並列接続されたコンデンサとインダクタによって構成された回路はＬＣ並列共振回路と呼ばれる。クロスカップル型回路で利得を最大（つまり、発振しやすくする）にするためには、ドレイン端子側のインピーダンスが最大になるようにＬＣの定数を設定すればよい。このようにすれば、ＬＣ並列共振回路は周波数選択性を有するため、共振周波数（共振点帯域）において最も発振しやすくなる。
【００２９】
また、ソース端子側に接続するＬＣ並列共振回路の周波数を異常発振の周波数帯域に合わせることにより、ソース端子側のインピーダンスを意図的に増大させて異常発振を抑制する。つまり、ＬＣの定数を異常発振の周波数帯域に合わせることで、異常発振を抑制することができる。
【００３０】
また、上記構成による発振回路は、前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、前記第１能動素子のソース端子とドレイン端子との間、前記第２能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることが望ましい。
【００３１】
このような構成によれば、振幅一定化回路を設けることにより、発振回路からの出力振幅が一定となる。出力振幅が一定になれば発振の起動時間を短縮することができる。
また、能動素子のコモンモードに依存しない回路ができるので、第１能動素子と第２能動素子のミスマッチやオフセットによる影響がなく、このことからも起動時間の短縮化ができると共に、低電圧駆動やノイズ耐性がある回路を実現できる。
【００３２】
また、上記構成による発振回路は、前記第１能動素子のゲート端子と前記第２能動素子のドレイン端子との間、前記第２能動素子のゲート端子と前記第１能動素子のドレイン端子との間それぞれにコンデンサが備えられていることが望ましい。
【００３３】
このような構成によれば、上記のようにコンデンサを配設することにより、ＭＯＳトランジスタのゲートとドレインを疎結合（インピーダンス的に極力分離）することで、回路の線形性が向上（回路の歪の減少）し、高調波発振を抑制しノイズ耐性が向上するという効果がある。
【００３４】
また、上記構成による発振回路は、前記第１能動素子のゲート端子とドレイン端子との間、前記第２能動素子のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることが望ましい。
【００３５】
このような構成によれば、増幅器を用いることにより、回路の線形性を向上しながら任意の利得を得ることができるため、発振回路の設計が容易になるという利点を有する。
【００３６】
また、本発明の発振器は、第１能動素子と、第２能動素子と、が備えられ、前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなる発振回路と、前記第１能動素子のソース端子と前記第２能動素子のソース端子との間に接続され、共振点帯域で振動する振動子と、が備えられていることを特徴とする。
【００３７】
このような構成によれば、上述した発振回路を備えていることから低電圧、低電流駆動が可能で、ノイズ耐性が高く、発振の起動性がよい発振器を実現することができる。
【発明を実施するための最良の形態】
【００３８】
続いて、発明を実施するための最良の形態を実施例に基づき図面を参照して説明する。
（第１実施例）
【００３９】
図１は第１実施例に係る発振回路の１例を示す回路図である。図１において、クロスカップル型回路１０は、差動接続された第１能動素子であるＮｃｈ型トランジスタＭ１（以降、単にトランジスタＭ１と表す）と第２能動素子であるＮｃｈ型トランジスタＭ２（以降、単にトランジスタＭ２と表す）で構成されている。つまり、トランジスタＭ１のドレイン端子はトランジスタＭ２のゲート端子に接続され、トランジスタＭ２のドレイン端子はトランジスタＭ１のゲート端子に接続されている。
【００４０】
トランジスタＭ１のソース端子２は、第１ソース負荷回路である抵抗器Ｒｓ１に接続され、抵抗器Ｒｓ１はＧＮＤに接続されている。同様に、トランジスタＭ２のソース端子２’は、第２ソース負荷回路である抵抗器Ｒｓ２に接続され、抵抗器Ｒｓ２はＧＮＤに接続されている。
【００４１】
トランジスタＭ１のドレイン端子は、第１ドレイン負荷回路である抵抗器ＲＬ１に接続され、抵抗器ＲＬ１は電源電圧Ｖｄｄに接続されている。同様に、トランジスタＭ２のドレイン端子は、第２ドレイン負荷回路である抵抗器ＲＬ２に接続され、抵抗器ＲＬ２は電源電圧Ｖｄｄに接続されている。
【００４２】
トランジスタＭ１のソース端子２とトランジスタＭ２のソース端子２’との間には、振動子が接続されている。本実施例では振動子としてＳＡＷ（弾性表面波素子）を例示している。振動子ＳＡＷの直列共振周波数で、本発明の発振回路は発振する。
【００４３】
なお、以降の実施例を含めて、振動子ＳＡＷが含まれない状態を発振回路、振動子ＳＡＷを含む状態を発振器と呼ぶ。
【００４４】
また、第１トランジスタＭ１のドレイン端子１と第２トランジスタＭ２のドレイン端子１’の間には、コンデンサＣｐが接続されている。
【００４５】
続いて、差動接続の動作と消費電力との関係、発振するために必要な利得と消費電力との関係を説明する。
【００４６】
≪差動接続の動作≫
まず、差動接続の動作について説明する。トランジスタＭ１がＯＮ時はトランジスタＭ２がＯＦＦになり、トランジスタＭ１がＯＦＦの時はトランジスタＭ２がＯＮになる。このように、クロスカップル型回路１０では、トランジスタＭ１とトランジスタＭ２が交互にＯＮまたはＯＦＦになる。つまり、トランジスタＭ１とトランジスタＭ２が交互に動作する。よって、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になる。
【００４７】
≪発振するために必要な利得≫
続いて、クロスカップル型回路１０が発振するために必要な利得について説明する。
クロスカップル型回路１０が発振するためには、利得が１より大きいことが必要である。利得は、相互コンダクタンスと負荷抵抗の積であり、相互コンダクタンスをｇｍ１、負荷抵抗をＲｐ１とすると、発振するための条件は次式で表される。
【００４８】
（数１）ｇｍ１×Ｒｐ１＞１
また、前述した≪差動接続の動作≫で説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になる。つまり、１つの回路として考えるとトランジスタに流れる電流は１／２とみなすことができる。相互コンダクタンスは電流の平方根に比例するので、１つの回路としての相互コンダクタンスは、１／√２となる。つまり、１つの回路としての相互コンダクタンスをｇｍ２とすると、相互コンダクタンスｇｍ２は次式で表すことができる。
【００４９】
（数２）ｇｍ２＝（１／√２）×ｇｍ１
従って、上述した（１）式、（２）式より次式が得られる。
【００５０】
（数３）ｇｍ２×Ｒｐ１≧（１／√２）
となる。つまり、１つの回路として発振するために必要な利得は、１／√２倍以上の利得があれば良い。発振に必要な利得が小さいことは、電流を少なくすることができる。
このように、電流を少なくすることができ、回路の消費電力を下げることができる。
【００５１】
≪ソース負荷回路のインピーダンスとドレイン負荷回路のインピーダンスの関係≫
次に、抵抗器Ｒｓ１のインピーダンスの大きさ（以下、抵抗値と表すことがある）と抵抗器ＲＬ１の抵抗値との関係、および、抵抗器Ｒｓ２の抵抗値と抵抗器ＲＬ２の抵抗値との関係を説明する。本実施例では、抵抗器Ｒｓ１の抵抗値は、抵抗器ＲＬ１の抵抗値以上とし、抵抗器Ｒｓ２の抵抗値は、抵抗器ＲＬ２の抵抗値以上とした。
【００５２】
図２は、振動子ＳＡＷを分割して考えた場合の図１で表した発振回路と等価な発振回路を示す回路図である。図２に示すように、概念的には、振動子ＳＡＷは、振動子ＳＡＷ１と振動子ＳＡＷ２に分割することができる。このとき、振動子ＳＡＷ１のインピーダンスおよび振動子ＳＡＷ２のインピーダンスはそれぞれ、振動子ＳＡＷのインピーダンスの１／２となる。
【００５３】
さらに、振動子ＳＡＷ１および振動子ＳＡＷ２を等価回路で表現すると、図２に表した発振回路は、図３のように表現できる。本実施例の発振回路における利得は、トランジスタＭ１のドレイン端子とＧＮＤとの間のインピーダンスに対する抵抗器ＲＬ１の抵抗値との比、および、トランジスタＭ２のドレイン端子とＧＮＤとの間のインピーダンスに対する抵抗器ＲＬ２の抵抗値との比で決定される。
【００５４】
≪共振周波数より小さい場合における発振≫
ここで、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合について説明する。この場合、直列共振アーム２０のインピーダンスの大きさは、容量値Ｃ１により大きくなる。また、並列容量Ｃ０によるインピーダンスの大きさも大きくなる。一方、抵抗器Ｒｓ１の抵抗値は一定である。従って、トランジスタＭ１のソース端子とＧＮＤとの間のインピーダンスの大きさは、抵抗器Ｒｓ１の抵抗値となる。よって、本実施例の発振回路における利得は、抵抗器Ｒｓ１の抵抗値に対する抵抗器ＲＬ１の抵抗値との比となる。その比を１以下に設定すれば、利得が１以下となり発振しない。つまり、抵抗器Ｒｓ１の抵抗値を抵抗器ＲＬ１の抵抗値以上にすれば発振しない。同様に、抵抗器Ｒｓ２の抵抗値を抵抗器ＲＬ２の抵抗値以上にすれば発振しない。このようにして、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合、発振回路が発振することを抑制することができる。
【００５５】
≪共振周波数における発振≫
次に、周波数が振動子ＳＡＷの直列共振周波数である場合を考える。この場合、直列共振アーム２０におけるインピーダンスの大きさは、抵抗Ｒ１の抵抗値のみとなる。振動子ＳＡＷにおける抵抗Ｒ１の抵抗値は極端に小さな値であり、並列容量Ｃ０によるインピーダンスの大きさよりも極端に小さく、抵抗器Ｒｓ１の抵抗値よりも極端に小さな値となる。したって、トランジスタＭ１のソース端子２とＧＮＤとの間のインピーダンスは抵抗Ｒ１の抵抗値となる。トランジスタＭ２のソース端子２’とＧＮＤとの間のインピーダンスも同様である。その結果、本実施例の発振回路における利得は、極めて大きな値となる。このようにして、本実施例の発振回路は、振動子ＳＡＷの直列共振周波数で発振する。
【００５６】
≪共振周波数より大きい場合における発振≫
次に、周波数が振動子ＳＡＷの直列共振周波数よりも大きい場合を考える。この場合、直列共振アーム２０におけるインピーダンス大きさは、インダクタＬ１により、大きくなる。一方、並列容量Ｃ０によるインピーダンスは、周波数が大きくなるにしたがって小さくなる。抵抗器Ｒｓ１の大きさは一定であるので、トランジスタＭ１のソース端子２とＧＮＤとの間のインピーダンスは、並列容量Ｃ０によるインピーダンスが支配的となる。トランジスタＭ２のソース端子２’とＧＮＤとの間のインピーダンスも、並列容量Ｃ０によるインピーダンスが最も小さな値となる。仮に、並列容量Ｃ０によるインピーダンスよりも抵抗器ＲＬ１の抵抗値または抵抗器ＲＬ２の抵抗値が大きい場合、利得が１より大きくなり、発振する可能性がある。
【００５７】
そこで、トランジスタＭ１のドレイン端子とトランジスタＭ２のドレイン端子の間にコンデンサＣｐを接続している。コンデンサＣｐによるインピーダンスによって、トランジスタＭ１のドレイン端子と電源電圧Ｖｄｄの間のインピーダンスおよびトランジスタＭ２のドレイン端子と電源電圧Ｖｄｄの間のインピーダンスも低下する。
【００５８】
本実施例の発振回路における利得は、並列容量Ｃ０によるインピーダンスに対するコンデンサＣｐによるインピーダンスの比が支配的となる。周波数が大きくなり、並列容量Ｃ０によるインピーダンスが小さくなっても、並列容量Ｃ０によるインピーダンスも小さくなるので、利得を抑制することができる。このようにして、周波数が振動子ＳＡＷの直列共振周波数よりも大きい場合、発振回路が発振することを抑制することができる。
【００５９】
ここで、コンデンサＣｐの容量値は、並列容量Ｃ０の容量値の１／２に設定することが望ましい。このように設定すれば、並列容量Ｃ０によるインピーダンスとコンデンサＣｐによるインピーダンスが同じ値となり、より効果的に直列共振周波数帯以外の帯域で発振することを抑制することができる。
【００６０】
なお、本実施例では、発振周波数を振動子ＳＡＷの共振点帯域を採用している。
図４は、共振周波数とインピーダンスの関係を模式的に表す説明図である。図４に示すように、一般的な発振で使用する振動モードには共振点ｆｒと反共振点ｆａとの２点が存在する。共振点ｆｒでの使用は振動子のインピーダンスが最も小さくなる帯域であり、反共振点ｆａは逆に振動子のインピーダンスが最も大きくなる帯域である。そして、前述した特許文献２では反共振点ｆａの帯域を採用し、本実施例では共振点ｆｒの帯域を採用している。
【００６１】
共振特性からみた場合、共振点ｆｒのＱ特性は、反共振点ｆａのＱ特性よりも優れている。つまり、共振点ｆｒを使用する本実施例の方が、前述した従来技術のように反共振点ｆａを使用する場合よりも安定した振動特性が得られることになる。
【００６２】
続いて、共振周波数と利得の関係について説明する。
図５は、共振周波数と利得（Ａｖ）との関係を模式的に表す説明図である。図５において、共振点ｆｒでは利得（Ａｖ）が最大値を示し、使用帯域よりも共振周波数が高い領域において利得（Ａｖ）が上昇していくことを表している。これは、使用帯域よりも高い周波数でも発振しまう領域があることを示している。
【００６３】
そこで、コンデンサＣｐを備え、振動子ＳＡＷの並列容量Ｃ０によるインピーダンスを等しくする。こうすることにより、共振点帯域より高い共振周波数帯域における利得の上昇を抑制して、この帯域外における発振を抑制することができる。
（第２実施例）
【００６４】
続いて、第２実施例について図面を参照して説明する。第２実施例は、第１ドレイン負荷回路と並列接続されるコンデンサと、第２ドレイン負荷回路として抵抗器と並列接続されるコンデンサと、が備えられていることに特徴を有する。
図６は、第２実施例に係る発振回路を示す回路図である。図６において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄとの間に、抵抗器ＲＬ１と並列接続されるコンデンサＣｐ２と、トランジスタＭ２のドレイン端子１’と電源電圧Ｖｄｄとの間に抵抗器ＲＬ２と並列接続されるコンデンサＣｐ２とから構成されている。他の構成は第１実施例（図１、参照）と同じ構成であるので説明を省略する。
【００６５】
このような構成とすれば、前述した第１実施例の≪差動接続の動作≫において説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になり、また、１つの回路として発振するために必要な利得を小さくすることができ、発振に必要な利得が小さいことは、電流を少なくすることができる。その結果、回路の消費電力を下げることができる。
【００６６】
さらに、第１実施例の≪共振周波数より大きい場合における発振≫の説明と同様に、周波数が振動子ＳＡＷの直列共振周波数よりも大きい場合、発振回路が発振することを抑制することができる。
【００６７】
なお、この際、コンデンサＣｐ２の容量値は並列容量Ｃ０の容量値とほぼ同じ値に設定することがより望ましい。並列容量Ｃ０によるインピーダンスとコンデンサＣｐ２によるインピーダンスが同じ値となり、より効率的に発振することができる。
【００６８】
また、前述した≪共振周波数より小さい場合における発振≫での説明と同様に、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合には、トランジスタＭ１のソース端子とＧＮＤ間のインピーダンスの大きさは抵抗器Ｒｓ１の抵抗値となり、抵抗器Ｒｓ１の抵抗値を抵抗器ＲＬ１の抵抗値以上にすれば発振しない。同様に、抵抗器Ｒｓ２の抵抗値を抵抗器ＲＬ２の抵抗値以上にすれば発振しない。このようにして、周波数が振動子ＳＡＷの直列共振周波数よりも小さい場合において、発振回路が発振することを抑制することができる。
（第３実施例）
【００６９】
続いて、第３実施例に係る発振回路について図面を参照して説明する。第３実施例は、第１ドレイン負荷回路および第２ドレイン負荷回路を定電流回路とし、第１ソース負荷回路および第２ソース負荷回路を定電流回路とした例である。
図７は、第３実施例に係る発振回路を示す回路図である。図７において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄとの間にはトランジスタＭ３，Ｍ４からなる第１ドレイン負荷回路としての定電流回路が備えられている。また、トランジスタＭ２と電源電圧Ｖｄｄとの間にはトランジスタＭ３，Ｍ５からなる第２ドレイン負荷回路としての定電流回路が備えられている。
【００７０】
トランジスタＭ４は、ソース端子がトランジスタＭ１のドレイン端子１に、ドレイン端子が電源電圧Ｖｄｄに接続される。そして、ゲート端子がトランジスタＭ３のゲート端子及びソース端子に、トランジスタＭ５のゲート端子に接続される。トランジスタＭ３のソース端子が抵抗器Ｒ２を介してＧＮＤに接続されて定電流回路を構成する。
【００７１】
また、トランジスタＭ５は、ソース端子がトランジスタＭ２のドレイン端子１’に、ドレイン端子が電源電圧Ｖｄｄに接続される。そして、ゲート端子がトランジスタＭ３，Ｍ４それぞれのゲート端子に接続されて定電流回路を構成する。
【００７２】
一方、トランジスタＭ６は、ドレイン端子がトランジスタＭ１のソース端子２に、ソース端子がＧＮＤに接続され、ゲート端子がトランジスタＭ８のゲート端子に接続される。そして、トランジスタＭ８はソース端子がＧＮＤに、ドレイン端子が抵抗器Ｒ１を介して電源電圧Ｖｄｄに接続されて定電流回路を構成する。
【００７３】
このような構成であっても、前述した第１実施例の≪差動接続の動作≫において説明したように、クロスカップル型回路全体で考えると、ドレイン端子に流れる電流は１／２になり、また、１つの回路として発振するために必要な利得を小さくすることができ、電流を少なくすることができる。その結果、回路の消費電力を下げることができる。
【００７４】
また、第１実施例に記載の≪共振周波数より小さい場合における発振≫の説明と同様に、トランジスタＭ１のソース端子とＧＮＤとの間のインピーダンスの大きさが、トランジスタＭ１のドレイン端子と電源電圧Ｖｄｄとの間のインピーダンスの大きさ以上であり、かつ、トランジスタＭ２のソース端子とＧＮＤとの間のインピーダンスの大きさが、トランジスタＭ２のドレイン端子と電源電圧Ｖｄｄとの間のインピーダンスの大きさ以上であれば、振動子ＳＡＷの直列共振周波数よりも小さい周波数における発振を抑制することができる。
【００７５】
また、≪共振周波数よ大きい場合における発振≫の説明と同様に、コンデンサＣｐを設けているので振動子ＳＡＷの直列共振周波数よりも大きい周波数における発振を抑制することができる。
（第４実施例）
【００７６】
続いて、第４実施例に係る発振回路について図面を参照して説明する。第４実施例は、並列接続されたコンデンサとインダクタとから構成される第１ソース負荷回路及び第２ソース負荷回路と、並列接続されたコンデンサとインダクタとから構成される第１ドレイン負荷回路及び第２ドレイン負荷回路とを備えていることを特徴としている。
図８は、第４実施例に係る発振回路を示す回路図である。図８において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄの間には、コンデンサＣｄとインダクタＬｄとが並列接続され、同様に、トランジスタＭ２のドレイン端子１’と電源電圧Ｖｄｄの間には、コンデンサＣｄとインダクタＬｄとが並列接続されている。
【００７７】
一方、トランジスタＭ１のソース端子２とＧＮＤの間には、コンデンサＣｓとインダクタＬｓとが並列接続され、同様に、トランジスタＭ２のソース端子２’とＧＮＤの間には、同様に、コンデンサＣｓとインダクタＬｓとが並列接続されている。
【００７８】
なお、トランジスタＭ１のソース端子にはコンデンサＣｐ２が設けられ、コンデンサＣｐ２はＧＮＤに接続されている。また、同様に、トランジスタＭ２のソース端子にはコンデンサＣｐ２が設けられ、コンデンサＣｐ２はＧＮＤに接続されている。
つまり、ソース負荷回路及びドレイン負荷回路としてＬＣ並列共振回路を構成する。
【００７９】
クロスカップル型回路で利得を最大（つまり、発振しやすくする）にするためには、ドレイン端子側のインピーダンスが最大になるようにＬＣの定数を設定すればよい。このようにすれば、ＬＣ並列共振回路は周波数選択性を有するため、共振周波数（共振点帯域）において最も発振しやすくなる。
【００８０】
一方、ソース端子側のインピーダンスを最小になるようにＬＣの定数を設定すれば、利得を最大にすることができるが、ＬＣ並列共振回路では、共振周波数でインピーダンスが最大になるため、発振させたい周波数とＬＣ並列共振回路の周波数を一致させると発振を止める働きがある。
【００８１】
そこで、ソース端子側に接続するＬＣ並列共振回路の周波数を異常発振の周波数帯域に合わせることにより、ソース端子側のインピーダンスを意図的に増大させて異常発振を抑制する。つまり、ＬＣの定数を異常発振の周波数帯域に合わせることで、異常発振を抑制することができる。
（第５実施例）
【００８２】
続いて、第５実施例に係る発振回路について図面を参照して説明する。第５実施例は、第１ソース負荷回路と、第２ソース負荷回路と、第１ドレイン負荷回路と、第２ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、第１能動素子のソース端子とドレイン端子との間、第２能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることを特徴とする。
図９は、第５実施例に係る発振器の１例を示す回路図である。図９において、トランジスタＭ１のドレイン端子１と電源電圧Ｖｄｄとの間に第１ドレイン負荷回路としての定電流回路Ｉ２と、トランジスタＭ２のドレイン端子１’と電源電圧Ｖｄｄとの間に第２ドレイン負荷回路としての定電流回路Ｉ３とが、備えられている。
【００８３】
そして、トランジスタＭ５のドレイン端子がトランジスタＭ１のソース端子と接続され、ゲート端子はトランジスタＭ１のドレイン端子と接続されている。
【００８４】
一方、トランジスタＭ１のソース端子２にはトランジスタＭ５が接続され、トランジスタＭ２のソース端子２’にはトランジスタＭ６が接続されている。そして、トランジスタＭ５及びトランジスタＭ６それぞれ共通のソース端子３とＧＮＤとの間にソース負荷回路としての定電流回路Ｉ１が備えられている。
【００８５】
そして、トランジスタＭ６のドレイン端子をトランジスタＭ２のソース端子と接続し、ゲート端子はトランジスタＭ２のドレイン端子と接続されている。
【００８６】
この発振回路の作用について説明する。まず、振動子ＳＡＷの振幅が所定の振幅より大きい場合について説明する。振動子ＳＡＷの振幅が大きい場合には、トランジスタＭ５のゲート電圧が高くなり、電流が増加する。これに伴いドレインのインピーダンスが低下し、トランジスタＭ１のソース電圧及びゲート電圧が低下する。すると、トランジスタＭ２のドレイン電圧、ソース電圧も低下することから電流が減少する。そして、トランジスタＭ１のゲート電圧、ドレイン電圧が低下する。従って、発振振幅が小さくなる。このようにして発振振幅が一定になるように自己調整される。従って、本実施例では、トランジスタＭ５，Ｍ６から構成される回路を振幅一定化回路と呼ぶ。
【００８７】
このような構成によれば、振幅一定化回路を設けることにより、発振回路からの出力振幅が一定となる。出力振幅が一定になれば発振の起動時間を短縮することができる。
また、能動素子のコモンモードに依存しない回路ができるので、第１能動素子と第２能動素子のミスマッチやオフセットによる影響がなく、このことからも起動時間の短縮化ができると共に、低電圧駆動やノイズ耐性がある発振回路及び発振器を実現できる。
（第５実施例の変形例）
【００８８】
次に、第５実施例の変形例に係る発振回路について図面を参照して説明する。この変形例は、上述した第５実施例（図９、参照）に対して、トランジスタＭ１，Ｍ２のソース端子側に設けられる定電流回路の配設位置が異なることに特徴を有する。
図１０は、第５実施例の変形例に係る発振回路を示す回路図である。図１０において、トランジスタＭ１とトランジスタＭ５の間に定電流回路Ｉ４、トランジスタＭ２とトランジスタＭ６の間に定電流回路Ｉ５が接続されている。そして、トランジスタＭ５，Ｍ６の共通のソース端子３がＧＮＤに接続されて構成されている。
【００８９】
このような構成にしても、前述した第５実施例（図９、参照）と同様な作用効果がある。
（第６実施例）
【００９０】
続いて、第６実施例に係る発振回路について図面を参照して説明する。第６実施例は、前述した第５実施例（図１０、参照）に記載の差動接続部の構成が異なることを特徴としている。従って、差動接続部以外の構成については、第１実施例〜第５実施例に記載の構成を採用できるが、ここでは、第５実施例（図１０、参照）を基礎構造として例示し説明する。
図１１は、第６実施例に係る発振回路の１例を示す回路図である。図１１において、クロスカップル型回路１０は、トランジスタＭ１のゲート端子とトランジスタＭ２のドレイン端子との間にコンデンサＣ３が接続され、トランジスタＭ２のゲート端子とトランジスタＭ１のドレイン端子との間にコンデンサＣ２が接続されて構成されている。
【００９１】
また、トランジスタＭ１のゲート端子とドレイン端子との間に抵抗器ＲＬ３、トランジスタＭ２のゲート端子とドレイン端子の間に抵抗器ＲＬ４が接続されている。
【００９２】
このような構成によれば、トランジスタＭ１とトランジスタＭ２とが差動接続される間に、コンデンサＣ２，Ｃ３及び抵抗器ＲＬ３，ＲＬ４を配設することにより、ＭＯＳトランジスタのゲートとドレインを疎結合（インピーダンス的に極力分離）するので、回路の線形性が向上（回路の歪が減少）し、高調波発振を抑制しノイズ耐性が向上するという効果がある。
（第７実施例）
【００９３】
続いて、第７実施例に係る発振回路について図面を参照して説明する。第７実施例は、トランジスタＭ１のゲート端子とドレイン端子との間、トランジスタＭ２のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることを特徴としている。従って、差動接続部以外の構成については、第５実施例及び第６実施例に記載の構成を採用できるが、ここでは、第６実施例（図１１、参照）を基礎構造として例示し説明する。
図１２は、第７実施例に係る発振回路の１例を示す回路図である。図１２において、トランジスタＭ１のゲート端子とドレイン端子の間に増幅器ＯＰ１が接続され、トランジスタＭ２のゲート端子とドレイン端子の間に増幅器ＯＰ２が接続され構成されている。
【００９４】
さらに、トランジスタＭ１のゲート端子とトランジスタＭ２のドレイン端子との間にコンデンサＣ２が接続され、トランジスタＭ２のゲート端子とトランジスタＭ１のドレイン端子との間にコンデンサＣ３が接続されている。
【００９５】
このように構成される発振回路では、トランジスタＭ１とトランジスタＭ２とが差動接続される間に、コンデンサＣ２，Ｃ３及び増幅器ＯＰ１，ＯＰ２を配設することにより、ＭＯＳトランジスタのゲートとドレインを疎結合するので、回路の線形性が向上（回路の歪が減少）し、高調波発振を抑制しノイズ耐性が向上するという効果がある。
【００９６】
また、増幅器ＯＰ１，ＯＰ２の増幅率を適宜設定することにより、トランジスタＭ１，Ｍ２それぞれのゲート電圧を任意の値に調整できるため、発振器の設計が容易になるという効果もある。
【００９７】
本発明は上記の実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。例えば、次のような変形が可能である。
例えば、前述した各実施例においては、第１能動素子および第２能動素子をＮｃｈ型トランジスタである例を説明した。第１能動素子または第２能動素子は、Ｐｃｈ型トランジスタ、Ｓｉ−ＢｉＣＭＯＳ、Ｓｉバイポーラトランジスタ、ＳｉＧｅバイポーラトランジスタ、ＧａＡｓ−ＭＥＳＦＥＴ、ＧａＡｓ−ＨＥＭＴ、ＩｎＰ−ＨＥＭＴ、Ｐ−ＨＥＭＴ、ＨＢＴのいずれかあっても良い。
【００９８】
また、各実施例においては、振動子として弾性表面波素子（ＳＡＷ）である例を説明した。振動子は、ＡＴ振動子等の厚み滑り振動子、ＭＥＭＳ振動子、ＳＭＲやＦＢＡＲ等のＢＡＲ振動子のいずれかであっても良い。
【００９９】
さらに、以上の説明では、第１ソース負荷回路と第２ソース負荷回路が同じ構成で、かつ、第１ドレイン負荷回路と第２ドレイン負荷回路が同じ構成である場合を示した。しかし、第１ソース負荷回路と第２ソース負荷回路は、同じ構成である必要はなく、前述の各実施例で説明した構成を適宜組み合わせても良い。例えば、第１ソース負荷回路を抵抗器で構成し、第２ソース負荷回路を定電流回路としても良い。第１ドレイン負荷回路をフィルタ回路とし、第２ドレイン負荷回路を抵抗器で構成しても良い。
【０１００】
以上説明した第１実施例〜第７実施例による構成とすれば、消費電流を低減する、Ｑ特性が優れる、共振周波数帯域外の発振を抑制する、発振の起動時間短縮、ノイズ耐性が優れる発振回路及び発振器を実現することができる。
【図面の簡単な説明】
【０１０１】
【図１】第１実施例に係る発振回路の１例を示す回路図。
【図２】図１で表した発振回路と等価な発振回路を示す回路図。
【図３】振動子を等価回路で表現した場合の図１と等価な発振回路を示す回路図。
【図４】共振周波数とインピーダンスの関係を模式的に表す説明図。
【図５】共振周波数と利得との関係を模式的に表す説明図。
【図６】第２実施例に係る発振回路を示す回路図。
【図７】第３実施例に係る発振回路を示す回路図。
【図８】第４実施例に係る発振回路を示す回路図。
【図９】第５実施例に係る発振器の１例を示す回路図。
【図１０】第５実施例の変形例に係る発振回路を示す回路図。
【図１１】第６実施例に係る発振回路の１例を示す回路図。
【図１２】第７実施例に係る発振回路の１例を示す回路図。
【符号の説明】
【０１０２】
１…トランジスタＭ１のドレイン端子、１’…トランジスタＭ２のドレイン端子、２…トランジスタＭ１のソース端子、２’…トランジスタＭ２のソース端子、１０…クロスカップル型回路。
【特許請求の範囲】
【請求項１】
第１能動素子と、第２能動素子と、が備えられ、
前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなり、前記第１能動素子と前記第２能動素子との間に接続される振動子の共振点帯域で発振することを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
前記第１能動素子のソース端子は第１ソース負荷回路を介してＧＮＤに接続され、
前記第２能動素子のソース端子は第２ソース負荷回路を介してＧＮＤに接続され
前記第１能動素子のドレイン端子は第１ドレイン負荷回路を介して電源電圧に接続され、
前記第２能動素子のドレイン端子は第２ドレイン負荷回路を介して電源電圧に接続されており、
前記第１ソース負荷回路のインピーダンスの大きさが前記第１ドレイン負荷回路のインピーダンスの大きさ以上であり、かつ、
前記第２ソース負荷回路のインピーダンスの大きさが前記第２ドレイン負荷回路のインピーダンスの大きさ以上であることを特徴とする発振回路。
【請求項３】
請求項２に記載の発振回路において、
前記第１能動素子のドレイン端子と前記第２能動素子のドレイン端子との間に接続されたコンデンサを備えることを特徴とする発振回路。
【請求項４】
請求項３に記載の発振回路において、
前記コンデンサの容量が、前記振動子の並列容量の半分であることを特徴とする発振回路。
【請求項５】
請求項２に記載の発振回路において、
前記第１ドレイン負荷回路と並列接続されるコンデンサと、
前記第２ドレイン負荷回路と並列接続されるコンデンサと、
が備えられていることを特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、
前記コンデンサの容量が、前記振動子の並列容量の半分であることを特徴とする発振回路。
【請求項７】
請求項２に記載の発振回路において、
前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されていることを特徴とする発振回路。
【請求項８】
請求項２に記載の発振回路において、
並列接続されたコンデンサとインダクタとから構成される前記第１ソース負荷回路及び前記第２ソース負荷回路と、
並列接続されたコンデンサとインダクタとから構成される前記第１ドレイン負荷回路及び前記第２ドレイン負荷回路と、
が備えられていることを特徴とする発振回路。
【請求項９】
請求項２に記載の発振回路において、
前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、
前記第１能動素子のソース端子とドレイン端子との間、前記第２能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることを特徴とする発振回路。
【請求項１０】
請求項９に記載の発振回路において、
前記第１能動素子のゲート端子と前記第２能動素子のドレイン端子との間、前記第２能動素子のゲート端子と前記第１能動素子のドレイン端子との間それぞれにコンデンサが備えられていることを特徴とする発振回路。
【請求項１１】
請求項９に記載の発振回路において、
前記第１能動素子のゲート端子とドレイン端子との間、前記第２能動素子のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることを特徴とする発振回路。
【請求項１２】
第１能動素子と、第２能動素子と、が備えられ、
前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなる発振回路と、
前記第１能動素子のソース端子と前記第２能動素子のソース端子との間に接続され、共振点帯域で振動する振動子と、
が備えられていることを特徴とする発振器。
【請求項１】
第１能動素子と、第２能動素子と、が備えられ、
前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなり、前記第１能動素子と前記第２能動素子との間に接続される振動子の共振点帯域で発振することを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
前記第１能動素子のソース端子は第１ソース負荷回路を介してＧＮＤに接続され、
前記第２能動素子のソース端子は第２ソース負荷回路を介してＧＮＤに接続され
前記第１能動素子のドレイン端子は第１ドレイン負荷回路を介して電源電圧に接続され、
前記第２能動素子のドレイン端子は第２ドレイン負荷回路を介して電源電圧に接続されており、
前記第１ソース負荷回路のインピーダンスの大きさが前記第１ドレイン負荷回路のインピーダンスの大きさ以上であり、かつ、
前記第２ソース負荷回路のインピーダンスの大きさが前記第２ドレイン負荷回路のインピーダンスの大きさ以上であることを特徴とする発振回路。
【請求項３】
請求項２に記載の発振回路において、
前記第１能動素子のドレイン端子と前記第２能動素子のドレイン端子との間に接続されたコンデンサを備えることを特徴とする発振回路。
【請求項４】
請求項３に記載の発振回路において、
前記コンデンサの容量が、前記振動子の並列容量の半分であることを特徴とする発振回路。
【請求項５】
請求項２に記載の発振回路において、
前記第１ドレイン負荷回路と並列接続されるコンデンサと、
前記第２ドレイン負荷回路と並列接続されるコンデンサと、
が備えられていることを特徴とする発振回路。
【請求項６】
請求項５に記載の発振回路において、
前記コンデンサの容量が、前記振動子の並列容量の半分であることを特徴とする発振回路。
【請求項７】
請求項２に記載の発振回路において、
前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されていることを特徴とする発振回路。
【請求項８】
請求項２に記載の発振回路において、
並列接続されたコンデンサとインダクタとから構成される前記第１ソース負荷回路及び前記第２ソース負荷回路と、
並列接続されたコンデンサとインダクタとから構成される前記第１ドレイン負荷回路及び前記第２ドレイン負荷回路と、
が備えられていることを特徴とする発振回路。
【請求項９】
請求項２に記載の発振回路において、
前記第１ソース負荷回路と、前記第２ソース負荷回路と、前記第１ドレイン負荷回路と、前記第２ドレイン負荷回路のそれぞれが、定電流回路から構成されると共に、
前記第１能動素子のソース端子とドレイン端子との間、前記第２能動素子のソース端子とドレイン端子との間それぞれに、振幅一定化回路が備えられていることを特徴とする発振回路。
【請求項１０】
請求項９に記載の発振回路において、
前記第１能動素子のゲート端子と前記第２能動素子のドレイン端子との間、前記第２能動素子のゲート端子と前記第１能動素子のドレイン端子との間それぞれにコンデンサが備えられていることを特徴とする発振回路。
【請求項１１】
請求項９に記載の発振回路において、
前記第１能動素子のゲート端子とドレイン端子との間、前記第２能動素子のゲート端子とドレイン端子の間それぞれに増幅器が備えられていることを特徴とする発振回路。
【請求項１２】
第１能動素子と、第２能動素子と、が備えられ、
前記第１能動素子と前記第２能動素子とが差動接続されるクロスカップル型回路からなる発振回路と、
前記第１能動素子のソース端子と前記第２能動素子のソース端子との間に接続され、共振点帯域で振動する振動子と、
が備えられていることを特徴とする発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−２４５２５５（Ｐ２００８−２４５２５５Ａ）
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願番号】特願２００８−２６０１１（Ｐ２００８−２６０１１）
【出願日】平成２０年２月６日（２００８．２．６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願日】平成２０年２月６日（２００８．２．６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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