発振回路及び電子機器
【課題】発振周波数が安定するまでに要する時間の短い発振回路及び電子機器を提供する。
【解決手段】周波数補正回路を有する共振回路と、前記共振回路の両端の間に接続された増幅回路とを備えた発振回路が提供される。前記周波数補正回路は、第１のコンデンサと、両端の電位が変動可能に前記第１のコンデンサと直列的に接続された第１のトランジスタと、を有することを特徴とする。
【解決手段】周波数補正回路を有する共振回路と、前記共振回路の両端の間に接続された増幅回路とを備えた発振回路が提供される。前記周波数補正回路は、第１のコンデンサと、両端の電位が変動可能に前記第１のコンデンサと直列的に接続された第１のトランジスタと、を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、発振回路及び電子機器に関する。
【背景技術】
【０００２】
多機能化した電子機器等においては、様々な発振回路が用いられている。ＬＣ共振回路を用いた発振回路は、半導体基板に集積可能であり小型化に適するが、製造プロセスなどによる回路定数のばらつきを原因として発振周波数がばらつくため、共振周波数を補正する周波数補正回路が必要になる。
また、電子機器の省電力化にともない、不使用時に電源を遮断して動作を停止させるスリープモードを実装する場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１７４３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、周波数補正回路の影響により、起動後、発振周波数が安定するまでに要する時間が長くなる場合があり、高速応答を要求される場合などにはスリープモードが使えず、電子機器の省電力化に悪影響を与えることも想定される。
そこで、発振周波数が安定するまでに要する時間の短い発振回路及び電子機器を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、周波数補正回路を有する共振回路と、前記共振回路の両端の間に接続された増幅回路とを備えた発振回路が提供される。前記周波数補正回路は、第１のコンデンサと、両端の電位が変動可能に前記第１のコンデンサと直列的に接続された第１のトランジスタと、有することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る発振回路の構成を例示する回路図である。
【図２】解析例の周波数補正回路の回路図である。
【図３】解析例の周波数補正回路のトランジスタの端子電圧の波形図である。
【図４】図３に表した波形図の時間軸を拡大した波形図である。
【図５】解析例の周波数補正回路のトランジスタのバックゲート電流の波形図である。
【図６】解析例の発振回路の発振周波数を表す特性図である。
【図７】図１に表した周波数補正回路の第１のトランジスタの端子電圧の波形図である。
【図８】図７に表した波形図の時間軸を拡大した波形図である。
【図９】図１に表した周波数補正回路の第１のトランジスタのバックゲート電流の波形図である。
【図１０】図１に表した発振回路の発振周波数を表す特性図である。
【図１１】第２の実施形態に係る電子機器の構成を例示する回路図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る発振回路の構成を例示する回路図である。
図１に表したように、発振回路１は、共振回路２、増幅回路３、４、定電流回路５を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造を備える。
【０００９】
共振回路２は、インダクタ６、共振コンデンサ７及び周波数補正回路８を有する。共振回路２の両端９、１０の間に、インダクタ６と、共振コンデンサ７と、周波数補正回路８と、がそれぞれ互いに並列に接続されている。共振回路２は、ＬＣ並列共振回路である。共振回路２の共振周波数は、発振回路１の発振周波数を規定する。
インダクタ６としては、例えば、半導体基板上に設けられたスパイラルインダクタを用いることができる。共振コンデンサ７としては、例えば、金属電極間に誘電体として絶縁膜が挟まれたＭＩＭ（Metal-Insulator-Metal）構造の平行平板形のコンデンサを用いることができる。
【００１０】
周波数補正回路８は、一対の第１のコンデンサ１１、１２、一対の第１のトランジスタ１３、１４を有する。
第１のコンデンサ１１の一端は、接地ＧＮＤに接続されている。第１のコンデンサ１１の他端と共振回路２の一端９との間に第１のトランジスタ１３が接続されている。第１のコンデンサ１２の一端は、接地ＧＮＤに接続されている。第１のコンデンサ１２の他端と共振回路２の他端１０との間に第１のトランジスタ１４が接続されている。第１のトランジスタ１３、１４のそれぞれの両端の電位は変動可能であり、交流的には固定されていない。
【００１１】
第１のコンデンサ１１、１２は、共振コンデンサ７と同様に、ＭＩＭ構造のコンデンサを用いることができる。また、第１のトランジスタ１３、１４は、それぞれＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）で構成される。
第１のトランジスタ１３、１４のバックゲートは、ともに接地ＧＮＤに接続され、ゲートには、ハイレベルまたはローレベルの制御信号Ｃｏｎｔが入力される。
【００１２】
ここで、ハイレベルは、第１のトランジスタ１３、１４が導通状態になり、そのオン抵抗が十分小さい値になるゲート電圧であり、例えば電源電圧ＶＤＤである。またローレベルは、第１のトランジスタ１３、１４が遮断状態になり、ドレイン・ソース間の遮断状態を十分維持できるゲート電圧であり、例えば接地電位である。
【００１３】
制御信号Ｃｏｎｔがローレベルのとき、第１のトランジスタ１３、１４は遮断状態になり、第１のコンデンサ１１、１２は、共振回路２の両端９、１０から切り離される。このとき、共振回路２の両端９、１０間の静電容量は、第１のコンデンサ７の静電容量と、インダクタ６及び増幅回路３、４のトランジスタ１５〜１８の寄生容量との合成容量となる。
【００１４】
制御信号Ｃｏｎｔがハイレベルのとき、第１のトランジスタ１３、１４が導通状態になり、周波数補正回路８の第１のコンデンサ１１、１２は、共振回路２の両端９、１０にそれぞれ接続される。このとき、共振回路２の両端９、１０間の静電容量は、制御信号Ｃｏｎｔがローレベルのときの静電容量と、第１のコンデンサ１１、１２との合成容量になる。
【００１５】
このように、制御信号Ｃｏｎｔにより、周波数補正回路８の静電容量値を変化させて、共振回路２の両端９、１０間の静電容量を変化させることができる。従って、製造プロセスなどによる、インダクタ６のインダクタンス、共振コンデンサ７のキャパシタンスなどのパラメータのばらつきによる、共振周波数のばらつきを補正し、発振回路１の発振周波数を補正することができる。
【００１６】
例えば、制御信号Ｃｏｎｔのレベルを変化させたときの発振回路１の発振周波数を測定して、規定値からの誤差を最小にする制御信号Ｃｏｎｔのレベルを決定することができる。また、例えば、発振回路１に不揮発性メモリなどを設けて、誤差を最小にする制御信号Ｃｏｎｔのレベルを記憶しておいてもよい。そして、発振回路１の動作時に不揮発メモリから制御信号Ｃｏｎｔのレベルを読出して制御信号Ｃｏｎｔとして設定することにより、発振回路１の発振周波数を補正することもできる。
【００１７】
第１のトランジスタ１３、１４のドレインは、共振回路２の両端９、１０の電圧として、電源電圧ＶＤＤのほぼ１／２の直流電圧にそれぞれバイアスされている。そして、第１のトランジスタ１３、１４のドレインの電位は、発振回路１の発振動作時は発振出力に応じて変動する。第１のトランジスタ１３、１４のドレインの電位は、バイアスの直流電位を中心に変動し、交流的には固定されていない。また、第１のトランジスタ１３、１４のソースの電位は、直流的にも交流的にも固定されていない。第１のトランジスタ１３、１４のソースの電位は、発振回路１の発振出力に応じて変動する。
【００１８】
このように、第１のトランジスタ１３、１４の両端、すなわちドレイン、ソースの電位は発振動作時に共振回路２の両端９、１０の信号に応じて変動し、交流的には固定されていない。これにより、後述するように発振周波数が安定するのに要する時間を短くすることができる。
【００１９】
増幅回路３は、トランジスタ１５、１６を有する。
トランジスタ１５、１６は、ＮＭＯＳである。トランジスタ１５、１６のソースはともに接地ＧＮＤに接続される。トランジスタ１５のドレイン及びトランジスタ１６のゲートは、共振回路２の一端９に接続される。トランジスタ１５のゲート及びトランジスタ１６のドレインは、共振回路２の他端１０に接続される。
【００２０】
増幅回路３は、正帰還増幅回路であり、共振回路２の両端９、１０の間に接続される。
増幅回路３は、共振回路２の両端９、１０のそれぞれ信号を入力し、増幅して、両端９、１０のそれぞれに正帰還する。共振回路２の両端９、１０間のインピーダンスと増幅回路３の利得などの発振条件を満足する周波数で発振する。
【００２１】
増幅回路４は、トランジスタ１７、１８を有する。
トランジスタ１７、１８は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）である。トランジスタ１７、１８のソースには、定電流回路５を介して電源電圧ＶＤＤがそれぞれ供給される。トランジスタ１７のドレイン及びトランジスタ１８のゲートは、共振回路２の一端９に接続される。トランジスタ１７のゲート及びトランジスタ１８のドレインは、共振回路２の他端１０に接続される。
【００２２】
増幅回路４は、正帰還増幅回路であり、共振回路２の両端９、１０の間に接続される。
なお、発振回路１においては、増幅回路３、４は、共振回路２の両端９、１０に関して対称である。増幅回路４は、増幅回路３の負荷として機能している。また、増幅回路３は、増幅回路４の負荷として機能している。また、発振回路１においては、増幅回路３、４を有する構成を例示しているが、いずれか１つでもよい。
定電流回路５は、電源電圧ＶＤＤを供給され、増幅回路３、４に電流を供給する。
【００２３】
次に発振回路１の動作について説明する。
電源電圧ＶＤＤが印加されると、定電流回路５を通して発振回路１に電流が供給され、増幅回路３、４のトランジスタ１５〜１８が増幅動作を開始する。動作開始時に、共振回路２の一端９の電圧ＳｉｇＰが共振回路２の他端１０の電圧ＳｉｇＮよりも高いとき、トランジスタ１７に電流が流れる。そのため、トランジスタ１７の出力インピーダンスによる電圧降下のため、共振回路２の一端９の電圧ＳｉｇＰは低下する方向に変化する。
【００２４】
また、トランジスタ１６に電流が流れ、トランジスタ１６の出力インピーダンスによる電圧降下のため、他端１０の電圧ＳｉｇＮを上昇させる。その結果、他端１０の電圧ＳｉｇＮが、一端９の電圧ＳｉｇＰよりも高い、ＳｉｇＮ＞ＳｉｇＰの状態に移行する。
【００２５】
他端１０の電圧ＳｉｇＮ＞一端９の電圧ＳＩｇＰの状態になった場合は、上記の動作と逆の動作になり、一端９の電圧ＳｉｇＰ＞他端１０の電圧ＳｉｇＮの状態に移行する。この動作が継続し、発振が維持される。
なお、共振回路２の両端９、１０の間のインピーダンスは、共振周波数において最大値となるため、上記の説明においては、共振回路２の動作については省略している。
【００２６】
発振回路１は、共振回路２を用いたマルチバイブレータであり、発振周波数は主に共振回路２の共振周波数で規定される。周波数補正回路８により共振周波数を変化させて、発振周波数を調整することができる。
【００２７】
周波数補正回路８は、第１のトランジスタ１３、１４と第１のコンデンサ１１、１２で構成される。発振周波数を安定化するためには共振回路２の共振特性を表すＱ値（Quality Factor）を高くする必要がある。そのため、周波数補正回路８は、共振回路２のＱ値を著しく低下させないようにする必要がある。
【００２８】
例えば、第１のトランジスタ１３、１４のインピーダンスは、第１のコンデンサ１１、１２のインピーダンスのそれぞれ１／１０以下となるように設定する。このため、第１のトランジスタ１３、１４がオンのときは、共振回路２の両端９、１０間の電圧の殆どが、第１のコンデンサ１１、１２にかかる。
【００２９】
しかし、第１のトランジスタ１３、１４がオフのときは、第１のトランジスタ１３、１４のインピーダンスは、第１のコンデンサ１１、１２のインピーダンスよりも大きくなる。第１のトランジスタ１３、１４のインピーダンス≫第１のコンデンサ１１、１２のインピーダンスの関係となり、共振回路２の両端９、１０間の電圧の殆どが、第１のトランジスタ１３、１４にかかる状態となる。
【００３０】
ここで、図１に表したように、周波数補正回路８の第１のトランジスタ１３、１４の両端、すなわちドレイン、ソースの電位は、共振回路２の両端９、１０の信号に応じて変化する。これにより、後述するように、発振周波数が安定するまでに要する時間の短い発振回路を提供することができる。
【００３１】
第１の実施形態に係る発振回路１の構成は、以下に説明する解析結果により新たに見いだされた現象に基づいて構築されたものである。
発明者は、発振回路における周波数補正回路の動作を詳細に調べた。
【００３２】
図２は、解析例の周波数補正回路の回路図である。
図２に表したように、解析例の周波数補正回路１９においては、トランジスタ２３、２４のソース及びバックゲートが接地ＧＮＤに接続されている。トランジスタ２３のドレインと共振回路２の一端９との間にコンデンサ２１が接続される。トランジスタ２４のドレインと共振回路２の他端１０との間にコンデンサ２２が接続される。
【００３３】
解析例の発振回路は、図１に表した発振回路１の共振回路２の周波数補正回路８を、解析例の周波数補正回路１９に置き換えて構成される。増幅回路３、負荷回路４、定電流回路５、インダクタ６、共振コンデンサ７については、図１に表した発振回路１と同様である。
【００３４】
本解析においては、電源電圧ＶＤＤを印加したときから、発振周波数が安定化するまでの、トランジスタ２３のソース電圧、ドレイン電圧、バックゲート電流、発振周波数の変化をシミュレーションにより調べた。なお、対称性から、共振回路の一端９と接地ＧＮＤとの間の、トランジスタ２３についてシミュレーションの結果を表している。また、トランジスタ２３、２４はオフである。
【００３５】
図３は、解析例の周波数補正回路のトランジスタの端子電圧の波形図である。
図３においては、横軸に時間ｔｉｍｅ（μｓ）をとり、縦軸に電圧Ｖをとって、トランジスタ２３のソース電圧の波形、ドレイン電圧の波形を、それぞれ破線、実線で表している。
図４は、図３に表した波形図の時間軸を拡大した波形図であり、時間軸ｔｉｍｅ＝１４．９９μｓ〜１５．０μｓの範囲を表している。
図５は、解析例の周波数補正回路のトランジスタのバックゲート電流の波形図である。
【００３６】
トランジスタ２３のソースが接地ＧＮＤに接続されていることにより、ドレイン電圧がマイナスまで印加され、ドレイン・バックゲート間が逆方向と順方向との間で大きく振れる。これに伴い、ドレイン・バックゲート間に順方向電流が流れ、寄生する容量値も大きく変動する。しかし、ドレイン・バックゲート間のダイオードの寄生抵抗の影響で時定数が大きく、コンデンサ２１の充電に長い時間を必要とする。そのために、ドレイン電圧のＤＣ成分が定常状態に至るまでに長い時間を必要とする。ドレイン電圧のＤＣ成分により、ドレイン・バックゲート間容量値が決定される。
【００３７】
以上の理由から、ドレイン電圧が定常状態になるまでは発振周波数の変動が続き、発振周波数が長時間不安定になると推測される。
図６は、解析例の発振回路の発振周波数を表す特性図である。
時間ｔｉｍｅ＝０μｓで電源電圧ＶＤＤが印加されてからドレイン電圧のＤＣ成分が定常状態に至るまで、発振周波数は、変動し不安定になっている。
【００３８】
従って、発振周波数が安定するまでに要する時間を短くするためには、トランジスタのドレインがバックゲートに対してマイナスまで振れないようにして、ドレイン・バックゲート間に順方向電流が流れないようにする必要があると推測される。
【００３９】
また、上記のシミュレーション結果については、次のように解析することができる。
共振回路の一端９がハイレベルのとき、増幅回路３のトランジスタ１５はオフである。トランジスタ２３、２４はオフであり、解析例の周波数補正回路１９はオフである。
【００４０】
このとき、コンデンサ２１、２２は、直流的に接地ＧＮＤと分離されている。
共振回路の一端９または他端１０の電位変動に伴い、コンデンサ２１、２２は充放電を繰り返そうとするが、一端９または他端１０の電位がある値以下に低下すると、発振回路の増幅回路３のトランジスタ１５、１６のインピーダンスが増加するため、時定数が長くなり、十分に充電または放電される前に次の状態に移行していく。
【００４１】
また、一端９（他端１０）がハイレベルのとき、コンデンサ２１（２２）の他端１０側電極（一端９側電極）がマイナスに充電されている。一端９（他端１０）の電位下降に伴いコンデンサ２１（２２）が放電しようとするが、接地ＧＮＤに対する放電経路がオフ状態のトランジスタ２３（２４)しか無い。このため、トランジスタ２３（２４）のドレイン端子がマイナスに充電され、インピーダンスが低下することにより放電を行う。
充電サイクル、放電サイクル双方とも高抵抗を介してしるため、充放電時定数が長くなる。
【００４２】
従って、発振周波数が安定するまでに要する時間を短くするためには、トランジスタのドレインがバックゲートに対してマイナスまで振れないように、コンデンサ２１、２２が充放電されないようにする必要があると推測される。そして、ドレイン・バックゲート間に順方向電流が流れないようにする必要があると推測される。
【００４３】
第１の実施形態に係る発振回路１の周波数補正回路８は、上記の解析結果により構築されたものであり、第１のコンデンサ１１、１２の一端はそれぞれ接地ＧＮＤに接続されている。また、第１のコンデンサ１１の他端と共振回路２の一端９との間に第１のトランジスタ１３が接続される。第１のコンデンサ１２の他端と共振回路２の他端１０との間に第１のトランジスタ１４が接続される。
【００４４】
第１のトランジスタ１３、１４のドレインは、共振回路２の両端９、１０の電圧として、電源電圧ＶＤＤのほぼ１／２にそれぞれバイアスされている。そして、第１のトランジスタ１３、１４のドレインの電位は、発振回路１の発振動作時、共振回路２の両端９、１０の信号に応じて変動する。第１のトランジスタ１３、１４のドレインの電位は、バイアスの直流電位を中心に変動し、交流的には固定されていない。また、第１のトランジスタ１３、１４のソースの電位は、直流的にも交流的にも固定されていない。第１のトランジスタ１３、１４のソースの電位は、発振回路１の発振動作時、共振回路２の両端９、１０の信号に応じて変動する。第１のトランジスタ１３、１４のドレインは、バックゲートに対してマイナスに振れることはない。
【００４５】
また、周波数補正回路８がオフのとき、第１のトランジスタ１３、１４はオフであり、第１のコンデンサ１１、１２は発振回路１から絶縁されている。そのため、解析例の周波数補正回路１９の様な充放電現象は発生しない。
【００４６】
図７は、図１に表した周波数補正回路の第１のトランジスタの端子電圧の波形図である。
図７においては、横軸に時間ｔｉｍｅ（μｓ）をとり、縦軸に電圧Ｖをとって、第１のトランジスタ１３のソース電圧の波形、ドレイン電圧の波形を、それぞれ破線、実線で表している。
図８は、図７に表した波形図の時間軸を拡大した波形図であり、時間軸ｔｉｍｅ＝１４．９９μｓ〜１５．０μｓの範囲を表している。
図９は、図１に表した周波数補正回路の第１のトランジスタのバックゲート電流の波形図である。
【００４７】
第１のトランジスタ１３、１４ のそれぞれのソースと接地ＧＮＤとの間に第１のコンデンサ１１、１２ を入れることで、ドレイン電圧がマイナスまで印加される状態が改善されている。また、ドレイン・バックゲート間が逆方向と順方向との間で大きく振れることがない。そのため、ドレイン・バックゲート間に順方向電流は流れず、寄生する容量値も安定する。
【００４８】
図１０は、図１に表した発振回路の発振周波数を表す特性図である。
時間ｔｉｍｅ＝０（μｓ）で電源電圧ＶＤＤが印加されてから、第１のトランジスタ１３、１４のドレイン電圧はすぐに定常状態になり、発振周波数は短時間で安定している。
このように、本実施形態に係る発振回路１においては、発振周波数が安定化するのに要する時間を短くすることができる。
【００４９】
なお、図１においては、周波数補正回路８が１つの場合を例示しているが、任意数並列に接続してもよい。また、周波数補正回路８として、一対の第１のコンデンサ１１、１２と一対の第１のトランジスタ１３、１４を有する構成を例示している。しかし、周波数補正回路としては、任意数の第１のコンデンサと第１のトランジスタとを有してもよい。
【００５０】
また、図１においては、周波数補正回路８の第１のトランジスタ１３、１４のドレインは、電源電圧ＶＤＤのほぼ１／２にそれぞれバイアスされている。第１のトランジスタ１３、１４をスイッチ素子として用いるためにドレインまたはソースの一方は、直流電位を固定する必要がある。
【００５１】
しかし、第１のトランジスタ１３、１４の両端、ドレイン、ソースの電位は、発振回路１の発振動作時、共振回路２の両端９、１０の信号とともに変動させ、交流的には固定しない。例えば、第１のトランジスタ１３、１４のドレインと共振回路２の両端９、１０との間にそれぞれコンデンサを挿入し、ソースと接地ＧＮＤとの間にそれぞれ抵抗を接続し、ソースの電位を直流的に固定してもよい。
【００５２】
図１１は、第２の実施形態に係る電子機器の構成を例示する回路図である。
図１１に表したように、電子機器３１は、発振回路１、制御回路３２、記憶回路３３を備える。
発振回路１は、図１に表した発振回路１であり、制御回路３２にクロックを供給する。
制御回路３２は、記憶回路３３の書込み及び読出しを制御する。
記憶回路３３は、デジタルデータを記憶する回路であり、例えばＲＡＭ、ＲＯＭなどの記憶素子により構成される。
【００５３】
発振回路１は、発振周波数が安定するまでに要する時間が短いため、電子機器３１は、高速応答が要求される場合にもスリープモードを使って、電子機器の省電力化を図ることができる。また、電子機器３１は、半導体基板に集積化可能であり、小型化にも適する。また、発振回路１及び制御回路３２と、記憶回路３３とは、それぞれを異なる装置として構成してもよい。例えば、記憶回路３３として、ＩＣカードを用い、発振回路１及び制御回路３２を用いてカードリーダを構成してもよい。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１ 発振回路
２ 共振回路
３、４ 増幅回路
５ 定電流回路
６ インダクタ
７ 共振コンデンサ
８ 周波数補正回路
１１、１２ 第１のコンデンサ
１３、１４ 第１のトランジスタ
１５、１６、１７、１８、２３、２４ トランジスタ
１９ 周波数補正回路
２１、２２ コンデンサ
３１ 電子機器
３２ 制御回路
３３ 記憶回路
【技術分野】
【０００１】
本発明の実施形態は、発振回路及び電子機器に関する。
【背景技術】
【０００２】
多機能化した電子機器等においては、様々な発振回路が用いられている。ＬＣ共振回路を用いた発振回路は、半導体基板に集積可能であり小型化に適するが、製造プロセスなどによる回路定数のばらつきを原因として発振周波数がばらつくため、共振周波数を補正する周波数補正回路が必要になる。
また、電子機器の省電力化にともない、不使用時に電源を遮断して動作を停止させるスリープモードを実装する場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１７４３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、周波数補正回路の影響により、起動後、発振周波数が安定するまでに要する時間が長くなる場合があり、高速応答を要求される場合などにはスリープモードが使えず、電子機器の省電力化に悪影響を与えることも想定される。
そこで、発振周波数が安定するまでに要する時間の短い発振回路及び電子機器を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、周波数補正回路を有する共振回路と、前記共振回路の両端の間に接続された増幅回路とを備えた発振回路が提供される。前記周波数補正回路は、第１のコンデンサと、両端の電位が変動可能に前記第１のコンデンサと直列的に接続された第１のトランジスタと、有することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る発振回路の構成を例示する回路図である。
【図２】解析例の周波数補正回路の回路図である。
【図３】解析例の周波数補正回路のトランジスタの端子電圧の波形図である。
【図４】図３に表した波形図の時間軸を拡大した波形図である。
【図５】解析例の周波数補正回路のトランジスタのバックゲート電流の波形図である。
【図６】解析例の発振回路の発振周波数を表す特性図である。
【図７】図１に表した周波数補正回路の第１のトランジスタの端子電圧の波形図である。
【図８】図７に表した波形図の時間軸を拡大した波形図である。
【図９】図１に表した周波数補正回路の第１のトランジスタのバックゲート電流の波形図である。
【図１０】図１に表した発振回路の発振周波数を表す特性図である。
【図１１】第２の実施形態に係る電子機器の構成を例示する回路図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る発振回路の構成を例示する回路図である。
図１に表したように、発振回路１は、共振回路２、増幅回路３、４、定電流回路５を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造を備える。
【０００９】
共振回路２は、インダクタ６、共振コンデンサ７及び周波数補正回路８を有する。共振回路２の両端９、１０の間に、インダクタ６と、共振コンデンサ７と、周波数補正回路８と、がそれぞれ互いに並列に接続されている。共振回路２は、ＬＣ並列共振回路である。共振回路２の共振周波数は、発振回路１の発振周波数を規定する。
インダクタ６としては、例えば、半導体基板上に設けられたスパイラルインダクタを用いることができる。共振コンデンサ７としては、例えば、金属電極間に誘電体として絶縁膜が挟まれたＭＩＭ（Metal-Insulator-Metal）構造の平行平板形のコンデンサを用いることができる。
【００１０】
周波数補正回路８は、一対の第１のコンデンサ１１、１２、一対の第１のトランジスタ１３、１４を有する。
第１のコンデンサ１１の一端は、接地ＧＮＤに接続されている。第１のコンデンサ１１の他端と共振回路２の一端９との間に第１のトランジスタ１３が接続されている。第１のコンデンサ１２の一端は、接地ＧＮＤに接続されている。第１のコンデンサ１２の他端と共振回路２の他端１０との間に第１のトランジスタ１４が接続されている。第１のトランジスタ１３、１４のそれぞれの両端の電位は変動可能であり、交流的には固定されていない。
【００１１】
第１のコンデンサ１１、１２は、共振コンデンサ７と同様に、ＭＩＭ構造のコンデンサを用いることができる。また、第１のトランジスタ１３、１４は、それぞれＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）で構成される。
第１のトランジスタ１３、１４のバックゲートは、ともに接地ＧＮＤに接続され、ゲートには、ハイレベルまたはローレベルの制御信号Ｃｏｎｔが入力される。
【００１２】
ここで、ハイレベルは、第１のトランジスタ１３、１４が導通状態になり、そのオン抵抗が十分小さい値になるゲート電圧であり、例えば電源電圧ＶＤＤである。またローレベルは、第１のトランジスタ１３、１４が遮断状態になり、ドレイン・ソース間の遮断状態を十分維持できるゲート電圧であり、例えば接地電位である。
【００１３】
制御信号Ｃｏｎｔがローレベルのとき、第１のトランジスタ１３、１４は遮断状態になり、第１のコンデンサ１１、１２は、共振回路２の両端９、１０から切り離される。このとき、共振回路２の両端９、１０間の静電容量は、第１のコンデンサ７の静電容量と、インダクタ６及び増幅回路３、４のトランジスタ１５〜１８の寄生容量との合成容量となる。
【００１４】
制御信号Ｃｏｎｔがハイレベルのとき、第１のトランジスタ１３、１４が導通状態になり、周波数補正回路８の第１のコンデンサ１１、１２は、共振回路２の両端９、１０にそれぞれ接続される。このとき、共振回路２の両端９、１０間の静電容量は、制御信号Ｃｏｎｔがローレベルのときの静電容量と、第１のコンデンサ１１、１２との合成容量になる。
【００１５】
このように、制御信号Ｃｏｎｔにより、周波数補正回路８の静電容量値を変化させて、共振回路２の両端９、１０間の静電容量を変化させることができる。従って、製造プロセスなどによる、インダクタ６のインダクタンス、共振コンデンサ７のキャパシタンスなどのパラメータのばらつきによる、共振周波数のばらつきを補正し、発振回路１の発振周波数を補正することができる。
【００１６】
例えば、制御信号Ｃｏｎｔのレベルを変化させたときの発振回路１の発振周波数を測定して、規定値からの誤差を最小にする制御信号Ｃｏｎｔのレベルを決定することができる。また、例えば、発振回路１に不揮発性メモリなどを設けて、誤差を最小にする制御信号Ｃｏｎｔのレベルを記憶しておいてもよい。そして、発振回路１の動作時に不揮発メモリから制御信号Ｃｏｎｔのレベルを読出して制御信号Ｃｏｎｔとして設定することにより、発振回路１の発振周波数を補正することもできる。
【００１７】
第１のトランジスタ１３、１４のドレインは、共振回路２の両端９、１０の電圧として、電源電圧ＶＤＤのほぼ１／２の直流電圧にそれぞれバイアスされている。そして、第１のトランジスタ１３、１４のドレインの電位は、発振回路１の発振動作時は発振出力に応じて変動する。第１のトランジスタ１３、１４のドレインの電位は、バイアスの直流電位を中心に変動し、交流的には固定されていない。また、第１のトランジスタ１３、１４のソースの電位は、直流的にも交流的にも固定されていない。第１のトランジスタ１３、１４のソースの電位は、発振回路１の発振出力に応じて変動する。
【００１８】
このように、第１のトランジスタ１３、１４の両端、すなわちドレイン、ソースの電位は発振動作時に共振回路２の両端９、１０の信号に応じて変動し、交流的には固定されていない。これにより、後述するように発振周波数が安定するのに要する時間を短くすることができる。
【００１９】
増幅回路３は、トランジスタ１５、１６を有する。
トランジスタ１５、１６は、ＮＭＯＳである。トランジスタ１５、１６のソースはともに接地ＧＮＤに接続される。トランジスタ１５のドレイン及びトランジスタ１６のゲートは、共振回路２の一端９に接続される。トランジスタ１５のゲート及びトランジスタ１６のドレインは、共振回路２の他端１０に接続される。
【００２０】
増幅回路３は、正帰還増幅回路であり、共振回路２の両端９、１０の間に接続される。
増幅回路３は、共振回路２の両端９、１０のそれぞれ信号を入力し、増幅して、両端９、１０のそれぞれに正帰還する。共振回路２の両端９、１０間のインピーダンスと増幅回路３の利得などの発振条件を満足する周波数で発振する。
【００２１】
増幅回路４は、トランジスタ１７、１８を有する。
トランジスタ１７、１８は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）である。トランジスタ１７、１８のソースには、定電流回路５を介して電源電圧ＶＤＤがそれぞれ供給される。トランジスタ１７のドレイン及びトランジスタ１８のゲートは、共振回路２の一端９に接続される。トランジスタ１７のゲート及びトランジスタ１８のドレインは、共振回路２の他端１０に接続される。
【００２２】
増幅回路４は、正帰還増幅回路であり、共振回路２の両端９、１０の間に接続される。
なお、発振回路１においては、増幅回路３、４は、共振回路２の両端９、１０に関して対称である。増幅回路４は、増幅回路３の負荷として機能している。また、増幅回路３は、増幅回路４の負荷として機能している。また、発振回路１においては、増幅回路３、４を有する構成を例示しているが、いずれか１つでもよい。
定電流回路５は、電源電圧ＶＤＤを供給され、増幅回路３、４に電流を供給する。
【００２３】
次に発振回路１の動作について説明する。
電源電圧ＶＤＤが印加されると、定電流回路５を通して発振回路１に電流が供給され、増幅回路３、４のトランジスタ１５〜１８が増幅動作を開始する。動作開始時に、共振回路２の一端９の電圧ＳｉｇＰが共振回路２の他端１０の電圧ＳｉｇＮよりも高いとき、トランジスタ１７に電流が流れる。そのため、トランジスタ１７の出力インピーダンスによる電圧降下のため、共振回路２の一端９の電圧ＳｉｇＰは低下する方向に変化する。
【００２４】
また、トランジスタ１６に電流が流れ、トランジスタ１６の出力インピーダンスによる電圧降下のため、他端１０の電圧ＳｉｇＮを上昇させる。その結果、他端１０の電圧ＳｉｇＮが、一端９の電圧ＳｉｇＰよりも高い、ＳｉｇＮ＞ＳｉｇＰの状態に移行する。
【００２５】
他端１０の電圧ＳｉｇＮ＞一端９の電圧ＳＩｇＰの状態になった場合は、上記の動作と逆の動作になり、一端９の電圧ＳｉｇＰ＞他端１０の電圧ＳｉｇＮの状態に移行する。この動作が継続し、発振が維持される。
なお、共振回路２の両端９、１０の間のインピーダンスは、共振周波数において最大値となるため、上記の説明においては、共振回路２の動作については省略している。
【００２６】
発振回路１は、共振回路２を用いたマルチバイブレータであり、発振周波数は主に共振回路２の共振周波数で規定される。周波数補正回路８により共振周波数を変化させて、発振周波数を調整することができる。
【００２７】
周波数補正回路８は、第１のトランジスタ１３、１４と第１のコンデンサ１１、１２で構成される。発振周波数を安定化するためには共振回路２の共振特性を表すＱ値（Quality Factor）を高くする必要がある。そのため、周波数補正回路８は、共振回路２のＱ値を著しく低下させないようにする必要がある。
【００２８】
例えば、第１のトランジスタ１３、１４のインピーダンスは、第１のコンデンサ１１、１２のインピーダンスのそれぞれ１／１０以下となるように設定する。このため、第１のトランジスタ１３、１４がオンのときは、共振回路２の両端９、１０間の電圧の殆どが、第１のコンデンサ１１、１２にかかる。
【００２９】
しかし、第１のトランジスタ１３、１４がオフのときは、第１のトランジスタ１３、１４のインピーダンスは、第１のコンデンサ１１、１２のインピーダンスよりも大きくなる。第１のトランジスタ１３、１４のインピーダンス≫第１のコンデンサ１１、１２のインピーダンスの関係となり、共振回路２の両端９、１０間の電圧の殆どが、第１のトランジスタ１３、１４にかかる状態となる。
【００３０】
ここで、図１に表したように、周波数補正回路８の第１のトランジスタ１３、１４の両端、すなわちドレイン、ソースの電位は、共振回路２の両端９、１０の信号に応じて変化する。これにより、後述するように、発振周波数が安定するまでに要する時間の短い発振回路を提供することができる。
【００３１】
第１の実施形態に係る発振回路１の構成は、以下に説明する解析結果により新たに見いだされた現象に基づいて構築されたものである。
発明者は、発振回路における周波数補正回路の動作を詳細に調べた。
【００３２】
図２は、解析例の周波数補正回路の回路図である。
図２に表したように、解析例の周波数補正回路１９においては、トランジスタ２３、２４のソース及びバックゲートが接地ＧＮＤに接続されている。トランジスタ２３のドレインと共振回路２の一端９との間にコンデンサ２１が接続される。トランジスタ２４のドレインと共振回路２の他端１０との間にコンデンサ２２が接続される。
【００３３】
解析例の発振回路は、図１に表した発振回路１の共振回路２の周波数補正回路８を、解析例の周波数補正回路１９に置き換えて構成される。増幅回路３、負荷回路４、定電流回路５、インダクタ６、共振コンデンサ７については、図１に表した発振回路１と同様である。
【００３４】
本解析においては、電源電圧ＶＤＤを印加したときから、発振周波数が安定化するまでの、トランジスタ２３のソース電圧、ドレイン電圧、バックゲート電流、発振周波数の変化をシミュレーションにより調べた。なお、対称性から、共振回路の一端９と接地ＧＮＤとの間の、トランジスタ２３についてシミュレーションの結果を表している。また、トランジスタ２３、２４はオフである。
【００３５】
図３は、解析例の周波数補正回路のトランジスタの端子電圧の波形図である。
図３においては、横軸に時間ｔｉｍｅ（μｓ）をとり、縦軸に電圧Ｖをとって、トランジスタ２３のソース電圧の波形、ドレイン電圧の波形を、それぞれ破線、実線で表している。
図４は、図３に表した波形図の時間軸を拡大した波形図であり、時間軸ｔｉｍｅ＝１４．９９μｓ〜１５．０μｓの範囲を表している。
図５は、解析例の周波数補正回路のトランジスタのバックゲート電流の波形図である。
【００３６】
トランジスタ２３のソースが接地ＧＮＤに接続されていることにより、ドレイン電圧がマイナスまで印加され、ドレイン・バックゲート間が逆方向と順方向との間で大きく振れる。これに伴い、ドレイン・バックゲート間に順方向電流が流れ、寄生する容量値も大きく変動する。しかし、ドレイン・バックゲート間のダイオードの寄生抵抗の影響で時定数が大きく、コンデンサ２１の充電に長い時間を必要とする。そのために、ドレイン電圧のＤＣ成分が定常状態に至るまでに長い時間を必要とする。ドレイン電圧のＤＣ成分により、ドレイン・バックゲート間容量値が決定される。
【００３７】
以上の理由から、ドレイン電圧が定常状態になるまでは発振周波数の変動が続き、発振周波数が長時間不安定になると推測される。
図６は、解析例の発振回路の発振周波数を表す特性図である。
時間ｔｉｍｅ＝０μｓで電源電圧ＶＤＤが印加されてからドレイン電圧のＤＣ成分が定常状態に至るまで、発振周波数は、変動し不安定になっている。
【００３８】
従って、発振周波数が安定するまでに要する時間を短くするためには、トランジスタのドレインがバックゲートに対してマイナスまで振れないようにして、ドレイン・バックゲート間に順方向電流が流れないようにする必要があると推測される。
【００３９】
また、上記のシミュレーション結果については、次のように解析することができる。
共振回路の一端９がハイレベルのとき、増幅回路３のトランジスタ１５はオフである。トランジスタ２３、２４はオフであり、解析例の周波数補正回路１９はオフである。
【００４０】
このとき、コンデンサ２１、２２は、直流的に接地ＧＮＤと分離されている。
共振回路の一端９または他端１０の電位変動に伴い、コンデンサ２１、２２は充放電を繰り返そうとするが、一端９または他端１０の電位がある値以下に低下すると、発振回路の増幅回路３のトランジスタ１５、１６のインピーダンスが増加するため、時定数が長くなり、十分に充電または放電される前に次の状態に移行していく。
【００４１】
また、一端９（他端１０）がハイレベルのとき、コンデンサ２１（２２）の他端１０側電極（一端９側電極）がマイナスに充電されている。一端９（他端１０）の電位下降に伴いコンデンサ２１（２２）が放電しようとするが、接地ＧＮＤに対する放電経路がオフ状態のトランジスタ２３（２４)しか無い。このため、トランジスタ２３（２４）のドレイン端子がマイナスに充電され、インピーダンスが低下することにより放電を行う。
充電サイクル、放電サイクル双方とも高抵抗を介してしるため、充放電時定数が長くなる。
【００４２】
従って、発振周波数が安定するまでに要する時間を短くするためには、トランジスタのドレインがバックゲートに対してマイナスまで振れないように、コンデンサ２１、２２が充放電されないようにする必要があると推測される。そして、ドレイン・バックゲート間に順方向電流が流れないようにする必要があると推測される。
【００４３】
第１の実施形態に係る発振回路１の周波数補正回路８は、上記の解析結果により構築されたものであり、第１のコンデンサ１１、１２の一端はそれぞれ接地ＧＮＤに接続されている。また、第１のコンデンサ１１の他端と共振回路２の一端９との間に第１のトランジスタ１３が接続される。第１のコンデンサ１２の他端と共振回路２の他端１０との間に第１のトランジスタ１４が接続される。
【００４４】
第１のトランジスタ１３、１４のドレインは、共振回路２の両端９、１０の電圧として、電源電圧ＶＤＤのほぼ１／２にそれぞれバイアスされている。そして、第１のトランジスタ１３、１４のドレインの電位は、発振回路１の発振動作時、共振回路２の両端９、１０の信号に応じて変動する。第１のトランジスタ１３、１４のドレインの電位は、バイアスの直流電位を中心に変動し、交流的には固定されていない。また、第１のトランジスタ１３、１４のソースの電位は、直流的にも交流的にも固定されていない。第１のトランジスタ１３、１４のソースの電位は、発振回路１の発振動作時、共振回路２の両端９、１０の信号に応じて変動する。第１のトランジスタ１３、１４のドレインは、バックゲートに対してマイナスに振れることはない。
【００４５】
また、周波数補正回路８がオフのとき、第１のトランジスタ１３、１４はオフであり、第１のコンデンサ１１、１２は発振回路１から絶縁されている。そのため、解析例の周波数補正回路１９の様な充放電現象は発生しない。
【００４６】
図７は、図１に表した周波数補正回路の第１のトランジスタの端子電圧の波形図である。
図７においては、横軸に時間ｔｉｍｅ（μｓ）をとり、縦軸に電圧Ｖをとって、第１のトランジスタ１３のソース電圧の波形、ドレイン電圧の波形を、それぞれ破線、実線で表している。
図８は、図７に表した波形図の時間軸を拡大した波形図であり、時間軸ｔｉｍｅ＝１４．９９μｓ〜１５．０μｓの範囲を表している。
図９は、図１に表した周波数補正回路の第１のトランジスタのバックゲート電流の波形図である。
【００４７】
第１のトランジスタ１３、１４ のそれぞれのソースと接地ＧＮＤとの間に第１のコンデンサ１１、１２ を入れることで、ドレイン電圧がマイナスまで印加される状態が改善されている。また、ドレイン・バックゲート間が逆方向と順方向との間で大きく振れることがない。そのため、ドレイン・バックゲート間に順方向電流は流れず、寄生する容量値も安定する。
【００４８】
図１０は、図１に表した発振回路の発振周波数を表す特性図である。
時間ｔｉｍｅ＝０（μｓ）で電源電圧ＶＤＤが印加されてから、第１のトランジスタ１３、１４のドレイン電圧はすぐに定常状態になり、発振周波数は短時間で安定している。
このように、本実施形態に係る発振回路１においては、発振周波数が安定化するのに要する時間を短くすることができる。
【００４９】
なお、図１においては、周波数補正回路８が１つの場合を例示しているが、任意数並列に接続してもよい。また、周波数補正回路８として、一対の第１のコンデンサ１１、１２と一対の第１のトランジスタ１３、１４を有する構成を例示している。しかし、周波数補正回路としては、任意数の第１のコンデンサと第１のトランジスタとを有してもよい。
【００５０】
また、図１においては、周波数補正回路８の第１のトランジスタ１３、１４のドレインは、電源電圧ＶＤＤのほぼ１／２にそれぞれバイアスされている。第１のトランジスタ１３、１４をスイッチ素子として用いるためにドレインまたはソースの一方は、直流電位を固定する必要がある。
【００５１】
しかし、第１のトランジスタ１３、１４の両端、ドレイン、ソースの電位は、発振回路１の発振動作時、共振回路２の両端９、１０の信号とともに変動させ、交流的には固定しない。例えば、第１のトランジスタ１３、１４のドレインと共振回路２の両端９、１０との間にそれぞれコンデンサを挿入し、ソースと接地ＧＮＤとの間にそれぞれ抵抗を接続し、ソースの電位を直流的に固定してもよい。
【００５２】
図１１は、第２の実施形態に係る電子機器の構成を例示する回路図である。
図１１に表したように、電子機器３１は、発振回路１、制御回路３２、記憶回路３３を備える。
発振回路１は、図１に表した発振回路１であり、制御回路３２にクロックを供給する。
制御回路３２は、記憶回路３３の書込み及び読出しを制御する。
記憶回路３３は、デジタルデータを記憶する回路であり、例えばＲＡＭ、ＲＯＭなどの記憶素子により構成される。
【００５３】
発振回路１は、発振周波数が安定するまでに要する時間が短いため、電子機器３１は、高速応答が要求される場合にもスリープモードを使って、電子機器の省電力化を図ることができる。また、電子機器３１は、半導体基板に集積化可能であり、小型化にも適する。また、発振回路１及び制御回路３２と、記憶回路３３とは、それぞれを異なる装置として構成してもよい。例えば、記憶回路３３として、ＩＣカードを用い、発振回路１及び制御回路３２を用いてカードリーダを構成してもよい。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１ 発振回路
２ 共振回路
３、４ 増幅回路
５ 定電流回路
６ インダクタ
７ 共振コンデンサ
８ 周波数補正回路
１１、１２ 第１のコンデンサ
１３、１４ 第１のトランジスタ
１５、１６、１７、１８、２３、２４ トランジスタ
１９ 周波数補正回路
２１、２２ コンデンサ
３１ 電子機器
３２ 制御回路
３３ 記憶回路
【特許請求の範囲】
【請求項１】
周波数補正回路を有する共振回路と、
前記共振回路の両端の間に接続された増幅回路と、
を備え、
前記周波数補正回路は、
第１のコンデンサと、
両端の電位が変動可能に前記第１のコンデンサと直列的に接続された第１のトランジスタと、
を有することを特徴とする発振回路。
【請求項２】
前記第１のコンデンサの両端のいずれかの電位は固定されていることを特徴とする請求項１記載の発振回路。
【請求項３】
前記第１のトランジスタの両端のいずれかにバイアスが供給されていることを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記第１のコンデンサの一端は接地に接続され、前記第１のトランジスタは前記共振回路と前記第１のコンデンサの他端との間に接続されたことを特徴とする請求項１〜３のいずれか１つに記載の発振回路。
【請求項５】
デジタルデータを記憶する記憶回路と、
前記記憶回路の書込み及び読出しを制御する制御回路と、
前記制御回路にクロックを供給する請求項１〜４のいずれか１つに記載の発振回路と、
を備えたことを特徴とする電子機器。
【請求項１】
周波数補正回路を有する共振回路と、
前記共振回路の両端の間に接続された増幅回路と、
を備え、
前記周波数補正回路は、
第１のコンデンサと、
両端の電位が変動可能に前記第１のコンデンサと直列的に接続された第１のトランジスタと、
を有することを特徴とする発振回路。
【請求項２】
前記第１のコンデンサの両端のいずれかの電位は固定されていることを特徴とする請求項１記載の発振回路。
【請求項３】
前記第１のトランジスタの両端のいずれかにバイアスが供給されていることを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記第１のコンデンサの一端は接地に接続され、前記第１のトランジスタは前記共振回路と前記第１のコンデンサの他端との間に接続されたことを特徴とする請求項１〜３のいずれか１つに記載の発振回路。
【請求項５】
デジタルデータを記憶する記憶回路と、
前記記憶回路の書込み及び読出しを制御する制御回路と、
前記制御回路にクロックを供給する請求項１〜４のいずれか１つに記載の発振回路と、
を備えたことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図４】
【図８】
【図２】
【図３】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図４】
【図８】
【公開番号】特開２０１２−４７８５（Ｐ２０１２−４７８５Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３７０６９（Ｐ２０１０−１３７０６９）
【出願日】平成２２年６月１６日（２０１０．６．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１６日（２０１０．６．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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