積層セラミック部品
本発明に係る積層セラミック部品は，接続端子（１ａ，１ｂ）が設けられた基体（１０）と，インダクタンス領域のため，内部に導体から構成されたインダクタンス（１２）が配置されたフェライトセラミック（２）と，基体（１０）の内部に配置されたバリスタセラミック（４）とを含む。バリスタセラミック（４）は，基体（１０）の体積に対して最大でも４０％を超えない体積を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，積層セラミック部品に関するものである。
【背景技術】
【０００２】
ドイツ特許出願公開第１０２００５０２５６８０号公報（特許文献１）は，バリスタとＬＣフィルタとを備える積層セラミック部品を開示している。
【０００３】
ドイツ特許出願公開第１０２００８０１９１２７号公報（特許文献２）は，インダクタンスを構成する電極構造を有するフェライトセラミックを備えた積層セラミック部品を開示している。この積層セラミック部品は，更に，バリスタセラミックを含むキャパシタンス領域を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ドイツ特許出願公開第１０２００５０２５６８０号公報
【特許文献２】ドイツ特許出願公開第１０２００８０１９１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は，インダクタンスと静電放電に対する保護機能（ＥＳＤ保護機能）とを統合させた積層セラミック部品を提示することである。
【課題を解決するための手段】
【０００６】
この課題は，請求項１に記載した特徴を有する積層セラミック部品によって解決される。本発明の実施形態は，従属請求項に記載したとおりである。
【０００７】
本発明に係る積層セラミック部品は，接続端子が設けられた基体と，インダクタンス領域のために基体内部に配置されたフェライトセラミックとを備え，インダクタンスがフェライトセラミック内部で導体により構成され，更に，基体内部に配置されたバリスタセラミックを備え，このバリスタセラミックは基体の体積に対して最大でも４０％を超えない体積を有する。
【０００８】
一実施形態において，バリスタセラミックは基体の外面側に配置される。
【０００９】
更なる実施形態において，バリスタセラミックは表面バリスタとして層構造を形成し，表面バリスタは基体の体積に対して最大でも２０％を超えない体積を有する。
【００１０】
更なる実施形態においては，フェライトセラミックとバリスタセラミックとの間に金属又は酸化物からなる中間層が配置されている。中間層は，ドーパントの拡散を阻む拡散障壁として設けることもできる。中間層を省く場合には，例えばバリスタセラミックからのドーパントをフェライトセラミックに，又はフェライトセラミックからのドーパントをバリスタセラミックに拡散させることも可能である。
【００１１】
更なる実施形態において，バリスタセラミックは，ＥＳＤ保護機能のために設けられる。
【００１２】
更なる実施形態において，バリスタセラミックは，接続端子と共にキャパシタンスを構成する。キャパシタンスとインダクタンスによって，特にＬＣフィルタを構成することができる。
【００１３】
フェライトセラミックは，例えば，ＮｉＺｎ系フェライト，ＮｉＣｕＺｎ系フェライト，ＮｉＺｎＣｏ系フェライト，ＮｉＣｕＺｎＣｏ系フェライト又は六方晶フェライトで構成することができる。例えば，バリスタセラミックは，ＺｎＯ−Ｂｉ−Ｓｂ組成のセラミックで，又はＺｎＯ−Ｐｒ組成のセラミックで構成することができる。
【００１４】
接続端子は，例えば，ボール・グリッド・アレイ（ＢＧＡ）として，又はランド・グリッド・アレイ（ＬＧＡ）として設けることができる。
【００１５】
積層セラミック部品におけるキャパシタンス領域及びインダクタンス領域の配置は，好適には，層平面に関して対称とする。対称構造にすることにより，有利なフィルタ特性が得られ，加えて製造上の利点もある。
【００１６】
バリスタセラミックは高い比誘電率（誘電率とも称する）を有しており，大容量を達成することが可能である。フェライトセラミックは通常，透磁率が１〜５０と比較的高いため，フェライトセラミックを適用することにより極めて高いインダクタンスが実現される。比誘電率が低いフェライトセラミックによれば，不所望の静電結合が低減される。バリスタを積層部品の外面側に配置することにより部品の体積を，主にインダクタンスを構成するために充てることができるため，同等の機能を有する従来部品と比較し，小型であるにも関わらず高いインダクタンスが実現可能である。
【００１７】
バリスタセラミック及びフェライトセラミックを組み合わせることにより，多様なＬＣフィルタ設計が実現可能である。フィルタ機能とＥＳＤ保護機能とを，一つの部品に統合することもできる。その際，バリスタセラミックによりＥＳＤ保護機能が，また，フェライトセラミックによりフィルタ機能が実現される。特に，複数のＬＣフィルタを一つの部品内部にアレイとして配列することが可能である。この場合には，例えば複数のＬＣフィルタを一つの共通部品内部で隣接させて配置する。
【００１８】
以下，本発明に係る積層セラミック部品の実施形態につき，添付図面に基づいて更に詳述する。
【図面の簡単な説明】
【００１９】
【図１】積層セラミック部品の一実施形態を示す線図的な断面図である。
【図２】表面バリスタを備える実施形態の側面図である。
【図３】図２の実施形態の平面図である。
【図４】中間層を省いた実施形態の側面図である。
【図５】表面バリスタを備える更なる実施形態の側面図である。
【図６】表面バリスタを備える更なる実施形態の側面図である。
【図７】更なる実施形態を示す線図的な断面図である。
【図８】ボール・グリッド・アレイ（ＢＧＡ）を備える更なる実施形態の側面図である。
【図９】更なる実施形態を示す線図的な断面図である。
【発明を実施するための形態】
【００２０】
図１においては本積層部品の実施形態の概略的な断面図が示される。積層部品は基体１０の内部にインダクタンス領域とキャパシタンス領域を有する。インダクタンス領域は，導体を含んだフェライトセラミック２内部にあり，該導体によりインダクタンス１２が構成される。
【００２１】
通常インダクタンス１２は，コイル状に巻かれた導体構造で構成できる。キャパシタンス領域はバリスタセラミック４の内部にあり，該バリスタセラミックは基体１０の体積に対して最大でも４０％を超えない体積を有し，好適には基体１０の外面側１４に配置される。キャパシタンス領域は，同様に導体構造で構成されたキャパシタンスを有し，オーム抵抗を備えることもできる。この導体構造は，特に電極層を含むことができる。インダクタンス及びキャパシタンスにより，特にＬＣフィルタを構成することが可能である。
積層部品には，導体構造を外部と接続するための接続端子１ａ，１ｂが設けられている。例えば図１に示すように，接続端子１ａ，１ｂは基体１０の端面に配置される。フェライトセラミック２とバリスタセラミック４の間には，例えば誘電材料からなる中間層３を配置することができる。中間層３は，特に酸化物で構成することが可能である。その場合，中間層３は，例えばマグネシウム，ジルコン，チタン等の酸化物又はそれらの混合物で構成することができる。中間層３は，酸化物層に替えて，金属層で構成することも可能である。
【００２２】
図２は，更なる実施形態の側面図である。本実施形態において，基体にはバリスタセラミック製の表面バリスタ５が設けられている。フェライトセラミック２は，図１の実施形態と対比して，明らかに基体のより大きな部分を占めており，表面バリスタ５は，基体の体積に対して最大でも２０％を超えない体積を有している。フェライトセラミック２と表面バリスタ５との間には，図１の実施形態で示したように中間層３が配置されているが，中間層３を省くことも可能である。電気接続のため，基体の端面に配置された接続端子１ａ，１ｂに加え，基体の側面には互いに平行に配置される複数のリボン状接続端子１ｃ，１ｄ，１ｅ，１ｆが設けられている。
【００２３】
図３は，図２の実施形態における表面バリスタ５を配置した側の平面図である。図３においては，外部の電気接続端子の配置が明示されている。接続端子１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆからは接続導体１１，１３が表面バリスタ５まで延在する。
【００２４】
図４は，更なる実施形態の側面図である。本実施形態においては中間層３が省かれており，フェライトセラミック２とバリスタセラミック４とが互いに隣接して配置されている。本実施形態において，バリスタセラミック４は基体の体積に対して最大でも２０％を占めるに過ぎない。これにより，構成部材の体積を増大し，それに対応して大きなインダクタンスを実現可能とするものである。
【００２５】
図５は，更なる実施形態の側面図である。本実施形態においては，表面バリスタ５が基体の外面側でフェライトセラミック２上に配置されており，基体は実質的にフェライトセラミック２のみで構成される。これにより，構成部材の，より大きな体積を，図４の実施形態で示した体積を上回るものとし，それに対応する特に大きなインダクタンスのために充てることができる。
【００２６】
図６は，更なる実施形態の側面図である。本実施形態においては，図５で示した実施形態と同様に，表面バリスタ５が基体の外面側でフェライトセラミック２上に配置されており，基体は実質的にフェライトセラミック２のみで構成される。電気接続のために基体の端面に配置された接続端子１ａ，１ｂに加え，側面には互いに平行に配置されたリボン状接続端子１ｄ，１ｅが設けられている。
【００２７】
図７は，図１で示した実施形態と類似した構成を有する積層セラミック部品の更なる実施形態を示す。インダクタンス領域を有するフェライトセラミック２と，キャパシタンス領域を有するバリスタセラミック４との間には，金属を含有するバッファ層６が配置されている。バッファ層６は，フェライトセラミック２とバリスタセラミック４との間で拡散障壁として機能する。
【００２８】
図８は，外部の電気的接続端子がボール・グリッド・アレイ（ＢＧＡ）によって構成された実施形態を示す。バリスタセラミック４上には，それぞれボール・グリッド・アレイ（ＢＧＡ）型の接続端子８を備えた接続端子７が配置されている。
【００２９】
図９は，外部の電気的接続端子がランド・グリッド・アレイ（ＬＧＡ）によって構成された実施形態を示す。基体の縦方向にはフェライトセラミック２及びバリスタセラミック４の複数領域が交互に垂直に配置される。これらの領域の上には，それぞれ接続端子７が備えられる。本実施形態においても，バリスタセラミック４は，基体の体積に対して最大でも４０％を超えない体積を有し，構成部材の大きな体積をフェライトセラミック内部のインダクタンスのために充てることができる。
【００３０】
上述した積層セラミック部品の実施形態は，多様な電気回路に適用可能である。ＬＣフィルタにおいては，第１回路にインダクタンスを配置すると共に，第１回路と，これに対して並列接続される第２回路との間にキャパシタンスを配置し，例えば入力側と出力側においてバリスタを回路間で切替えることができる。バリスタは，ＬＣフィルタのためのＥＳＤ保護要素として機能する。ＬＣフィルタは，Ｐｉ型ＬＣフィルタとして構成することが可能である。この場合，入力側及び出力側のそれぞれにつき，第１回路と第２回路との間にキャパシタンスを配置する。更なる実施形態として，積層部品の表面に抵抗器等の素子を設け，これらとＬＣフィルタを相互に接続させることができる。これにより，特に，インダクタンス及び抵抗器を直列接続したＲＬＣフィルタを構成することができる。この場合においてもバリスタは，ＥＳＤ保護要素として機能する。
【符号の説明】
【００３１】
１ａ〜１ｆ 接続端子
２ フェライトセラミック
３ 中間層
４ バリスタセラミック
５ 表面バリスタ
６ バッファ層
７ 接続端子
８ ボール・グリッド・アレイ（ＢＧＡ）接続端子
１０ 基体
１１ 接続導体
１２ インダクタンス
１３ 接続導体
１４ 外面側
【技術分野】
【０００１】
本発明は，積層セラミック部品に関するものである。
【背景技術】
【０００２】
ドイツ特許出願公開第１０２００５０２５６８０号公報（特許文献１）は，バリスタとＬＣフィルタとを備える積層セラミック部品を開示している。
【０００３】
ドイツ特許出願公開第１０２００８０１９１２７号公報（特許文献２）は，インダクタンスを構成する電極構造を有するフェライトセラミックを備えた積層セラミック部品を開示している。この積層セラミック部品は，更に，バリスタセラミックを含むキャパシタンス領域を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ドイツ特許出願公開第１０２００５０２５６８０号公報
【特許文献２】ドイツ特許出願公開第１０２００８０１９１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は，インダクタンスと静電放電に対する保護機能（ＥＳＤ保護機能）とを統合させた積層セラミック部品を提示することである。
【課題を解決するための手段】
【０００６】
この課題は，請求項１に記載した特徴を有する積層セラミック部品によって解決される。本発明の実施形態は，従属請求項に記載したとおりである。
【０００７】
本発明に係る積層セラミック部品は，接続端子が設けられた基体と，インダクタンス領域のために基体内部に配置されたフェライトセラミックとを備え，インダクタンスがフェライトセラミック内部で導体により構成され，更に，基体内部に配置されたバリスタセラミックを備え，このバリスタセラミックは基体の体積に対して最大でも４０％を超えない体積を有する。
【０００８】
一実施形態において，バリスタセラミックは基体の外面側に配置される。
【０００９】
更なる実施形態において，バリスタセラミックは表面バリスタとして層構造を形成し，表面バリスタは基体の体積に対して最大でも２０％を超えない体積を有する。
【００１０】
更なる実施形態においては，フェライトセラミックとバリスタセラミックとの間に金属又は酸化物からなる中間層が配置されている。中間層は，ドーパントの拡散を阻む拡散障壁として設けることもできる。中間層を省く場合には，例えばバリスタセラミックからのドーパントをフェライトセラミックに，又はフェライトセラミックからのドーパントをバリスタセラミックに拡散させることも可能である。
【００１１】
更なる実施形態において，バリスタセラミックは，ＥＳＤ保護機能のために設けられる。
【００１２】
更なる実施形態において，バリスタセラミックは，接続端子と共にキャパシタンスを構成する。キャパシタンスとインダクタンスによって，特にＬＣフィルタを構成することができる。
【００１３】
フェライトセラミックは，例えば，ＮｉＺｎ系フェライト，ＮｉＣｕＺｎ系フェライト，ＮｉＺｎＣｏ系フェライト，ＮｉＣｕＺｎＣｏ系フェライト又は六方晶フェライトで構成することができる。例えば，バリスタセラミックは，ＺｎＯ−Ｂｉ−Ｓｂ組成のセラミックで，又はＺｎＯ−Ｐｒ組成のセラミックで構成することができる。
【００１４】
接続端子は，例えば，ボール・グリッド・アレイ（ＢＧＡ）として，又はランド・グリッド・アレイ（ＬＧＡ）として設けることができる。
【００１５】
積層セラミック部品におけるキャパシタンス領域及びインダクタンス領域の配置は，好適には，層平面に関して対称とする。対称構造にすることにより，有利なフィルタ特性が得られ，加えて製造上の利点もある。
【００１６】
バリスタセラミックは高い比誘電率（誘電率とも称する）を有しており，大容量を達成することが可能である。フェライトセラミックは通常，透磁率が１〜５０と比較的高いため，フェライトセラミックを適用することにより極めて高いインダクタンスが実現される。比誘電率が低いフェライトセラミックによれば，不所望の静電結合が低減される。バリスタを積層部品の外面側に配置することにより部品の体積を，主にインダクタンスを構成するために充てることができるため，同等の機能を有する従来部品と比較し，小型であるにも関わらず高いインダクタンスが実現可能である。
【００１７】
バリスタセラミック及びフェライトセラミックを組み合わせることにより，多様なＬＣフィルタ設計が実現可能である。フィルタ機能とＥＳＤ保護機能とを，一つの部品に統合することもできる。その際，バリスタセラミックによりＥＳＤ保護機能が，また，フェライトセラミックによりフィルタ機能が実現される。特に，複数のＬＣフィルタを一つの部品内部にアレイとして配列することが可能である。この場合には，例えば複数のＬＣフィルタを一つの共通部品内部で隣接させて配置する。
【００１８】
以下，本発明に係る積層セラミック部品の実施形態につき，添付図面に基づいて更に詳述する。
【図面の簡単な説明】
【００１９】
【図１】積層セラミック部品の一実施形態を示す線図的な断面図である。
【図２】表面バリスタを備える実施形態の側面図である。
【図３】図２の実施形態の平面図である。
【図４】中間層を省いた実施形態の側面図である。
【図５】表面バリスタを備える更なる実施形態の側面図である。
【図６】表面バリスタを備える更なる実施形態の側面図である。
【図７】更なる実施形態を示す線図的な断面図である。
【図８】ボール・グリッド・アレイ（ＢＧＡ）を備える更なる実施形態の側面図である。
【図９】更なる実施形態を示す線図的な断面図である。
【発明を実施するための形態】
【００２０】
図１においては本積層部品の実施形態の概略的な断面図が示される。積層部品は基体１０の内部にインダクタンス領域とキャパシタンス領域を有する。インダクタンス領域は，導体を含んだフェライトセラミック２内部にあり，該導体によりインダクタンス１２が構成される。
【００２１】
通常インダクタンス１２は，コイル状に巻かれた導体構造で構成できる。キャパシタンス領域はバリスタセラミック４の内部にあり，該バリスタセラミックは基体１０の体積に対して最大でも４０％を超えない体積を有し，好適には基体１０の外面側１４に配置される。キャパシタンス領域は，同様に導体構造で構成されたキャパシタンスを有し，オーム抵抗を備えることもできる。この導体構造は，特に電極層を含むことができる。インダクタンス及びキャパシタンスにより，特にＬＣフィルタを構成することが可能である。
積層部品には，導体構造を外部と接続するための接続端子１ａ，１ｂが設けられている。例えば図１に示すように，接続端子１ａ，１ｂは基体１０の端面に配置される。フェライトセラミック２とバリスタセラミック４の間には，例えば誘電材料からなる中間層３を配置することができる。中間層３は，特に酸化物で構成することが可能である。その場合，中間層３は，例えばマグネシウム，ジルコン，チタン等の酸化物又はそれらの混合物で構成することができる。中間層３は，酸化物層に替えて，金属層で構成することも可能である。
【００２２】
図２は，更なる実施形態の側面図である。本実施形態において，基体にはバリスタセラミック製の表面バリスタ５が設けられている。フェライトセラミック２は，図１の実施形態と対比して，明らかに基体のより大きな部分を占めており，表面バリスタ５は，基体の体積に対して最大でも２０％を超えない体積を有している。フェライトセラミック２と表面バリスタ５との間には，図１の実施形態で示したように中間層３が配置されているが，中間層３を省くことも可能である。電気接続のため，基体の端面に配置された接続端子１ａ，１ｂに加え，基体の側面には互いに平行に配置される複数のリボン状接続端子１ｃ，１ｄ，１ｅ，１ｆが設けられている。
【００２３】
図３は，図２の実施形態における表面バリスタ５を配置した側の平面図である。図３においては，外部の電気接続端子の配置が明示されている。接続端子１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆからは接続導体１１，１３が表面バリスタ５まで延在する。
【００２４】
図４は，更なる実施形態の側面図である。本実施形態においては中間層３が省かれており，フェライトセラミック２とバリスタセラミック４とが互いに隣接して配置されている。本実施形態において，バリスタセラミック４は基体の体積に対して最大でも２０％を占めるに過ぎない。これにより，構成部材の体積を増大し，それに対応して大きなインダクタンスを実現可能とするものである。
【００２５】
図５は，更なる実施形態の側面図である。本実施形態においては，表面バリスタ５が基体の外面側でフェライトセラミック２上に配置されており，基体は実質的にフェライトセラミック２のみで構成される。これにより，構成部材の，より大きな体積を，図４の実施形態で示した体積を上回るものとし，それに対応する特に大きなインダクタンスのために充てることができる。
【００２６】
図６は，更なる実施形態の側面図である。本実施形態においては，図５で示した実施形態と同様に，表面バリスタ５が基体の外面側でフェライトセラミック２上に配置されており，基体は実質的にフェライトセラミック２のみで構成される。電気接続のために基体の端面に配置された接続端子１ａ，１ｂに加え，側面には互いに平行に配置されたリボン状接続端子１ｄ，１ｅが設けられている。
【００２７】
図７は，図１で示した実施形態と類似した構成を有する積層セラミック部品の更なる実施形態を示す。インダクタンス領域を有するフェライトセラミック２と，キャパシタンス領域を有するバリスタセラミック４との間には，金属を含有するバッファ層６が配置されている。バッファ層６は，フェライトセラミック２とバリスタセラミック４との間で拡散障壁として機能する。
【００２８】
図８は，外部の電気的接続端子がボール・グリッド・アレイ（ＢＧＡ）によって構成された実施形態を示す。バリスタセラミック４上には，それぞれボール・グリッド・アレイ（ＢＧＡ）型の接続端子８を備えた接続端子７が配置されている。
【００２９】
図９は，外部の電気的接続端子がランド・グリッド・アレイ（ＬＧＡ）によって構成された実施形態を示す。基体の縦方向にはフェライトセラミック２及びバリスタセラミック４の複数領域が交互に垂直に配置される。これらの領域の上には，それぞれ接続端子７が備えられる。本実施形態においても，バリスタセラミック４は，基体の体積に対して最大でも４０％を超えない体積を有し，構成部材の大きな体積をフェライトセラミック内部のインダクタンスのために充てることができる。
【００３０】
上述した積層セラミック部品の実施形態は，多様な電気回路に適用可能である。ＬＣフィルタにおいては，第１回路にインダクタンスを配置すると共に，第１回路と，これに対して並列接続される第２回路との間にキャパシタンスを配置し，例えば入力側と出力側においてバリスタを回路間で切替えることができる。バリスタは，ＬＣフィルタのためのＥＳＤ保護要素として機能する。ＬＣフィルタは，Ｐｉ型ＬＣフィルタとして構成することが可能である。この場合，入力側及び出力側のそれぞれにつき，第１回路と第２回路との間にキャパシタンスを配置する。更なる実施形態として，積層部品の表面に抵抗器等の素子を設け，これらとＬＣフィルタを相互に接続させることができる。これにより，特に，インダクタンス及び抵抗器を直列接続したＲＬＣフィルタを構成することができる。この場合においてもバリスタは，ＥＳＤ保護要素として機能する。
【符号の説明】
【００３１】
１ａ〜１ｆ 接続端子
２ フェライトセラミック
３ 中間層
４ バリスタセラミック
５ 表面バリスタ
６ バッファ層
７ 接続端子
８ ボール・グリッド・アレイ（ＢＧＡ）接続端子
１０ 基体
１１ 接続導体
１２ インダクタンス
１３ 接続導体
１４ 外面側
【特許請求の範囲】
【請求項１】
・接続端子（１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ；７）が設けられた基体（１０）と，
・インダクタンス領域のために前記基体（１０）内部に備えられたフェライトセラミック（２）とを備え，該フェライトセラミック（２）はその内部に導体で構成されたインダクタンス（１２）が配置されており，更に，
・前記基体（１０）内部に配置されたバリスタセラミック（４）を備え，
・該バリスタセラミック（４）が，前記基体（１０）の体積に対して最大でも４０％を超えない体積を有する積層セラミック部品。
【請求項２】
請求項１に記載の積層セラミック部品であって，前記バリスタセラミック（４）が，前記基体（１０）の外面側（１４）に配置されている積層セラミック部品。
【請求項３】
請求項１又は２に記載の積層セラミック部品であって，前記バリスタセラミック（４）が表面バリスタ（５）の層を構成し，該表面バリスタは，前記基体（１０）の体積に対して最大でも２０％を超えない体積を有する積層セラミック部品。
【請求項４】
請求項１〜３の何れか一項に記載の積層セラミック部品であって，金属又は酸化物からなる中間層（３）が，前記フェライトセラミック（２）と前記バリスタセラミック（４）との間に配置されている積層セラミック部品。
【請求項５】
請求項１〜４の何れか一項に記載の積層セラミック部品であって，前記バリスタセラミック（４）が，ＥＳＤ保護機能のために設けられている積層セラミック部品。
【請求項６】
請求項１〜５の何れか一項に記載の積層セラミック部品であって，前記バリスタセラミック（４）が，接続端子（１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ；７）と共にキャパシタンスを構成する積層セラミック部品。
【請求項７】
請求項６に記載の積層セラミック部品であって，前記インダクタンス（１２）及び前記キャパシタンスがＬＣフィルタを構成する積層セラミック部品。
【請求項８】
請求項１〜７の何れか一項に記載の積層セラミック部品であって，前記フェライトセラミック（２）は，ＮｉＺｎ系フェライト，ＮｉＣｕＺｎ系フェライト，ＮｉＺｎＣｏ系フェライト，ＮｉＣｕＺｎＣｏ系フェライト又は六方晶フェライトを含んでいる積層セラミック部品。
【請求項９】
請求項１〜８の何れか一項に記載の積層セラミック部品であって，前記バリスタセラミック（４）は，ＺｎＯ−Ｂｉ−Ｓｂ組成のセラミック又はＺｎＯ−Ｐｒ組成のセラミックを含んでいる積層セラミック部品。
【請求項１０】
請求項１〜９の何れか一項に記載の積層セラミック部品であって，前記接続端子（７）は，ボール・グリッド・アレイ（ＢＧＡ）又はランド・グリッド・アレイ（ＬＧＡ）によって構成された積層セラミック部品。
【請求項１】
・接続端子（１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ；７）が設けられた基体（１０）と，
・インダクタンス領域のために前記基体（１０）内部に備えられたフェライトセラミック（２）とを備え，該フェライトセラミック（２）はその内部に導体で構成されたインダクタンス（１２）が配置されており，更に，
・前記基体（１０）内部に配置されたバリスタセラミック（４）を備え，
・該バリスタセラミック（４）が，前記基体（１０）の体積に対して最大でも４０％を超えない体積を有する積層セラミック部品。
【請求項２】
請求項１に記載の積層セラミック部品であって，前記バリスタセラミック（４）が，前記基体（１０）の外面側（１４）に配置されている積層セラミック部品。
【請求項３】
請求項１又は２に記載の積層セラミック部品であって，前記バリスタセラミック（４）が表面バリスタ（５）の層を構成し，該表面バリスタは，前記基体（１０）の体積に対して最大でも２０％を超えない体積を有する積層セラミック部品。
【請求項４】
請求項１〜３の何れか一項に記載の積層セラミック部品であって，金属又は酸化物からなる中間層（３）が，前記フェライトセラミック（２）と前記バリスタセラミック（４）との間に配置されている積層セラミック部品。
【請求項５】
請求項１〜４の何れか一項に記載の積層セラミック部品であって，前記バリスタセラミック（４）が，ＥＳＤ保護機能のために設けられている積層セラミック部品。
【請求項６】
請求項１〜５の何れか一項に記載の積層セラミック部品であって，前記バリスタセラミック（４）が，接続端子（１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ；７）と共にキャパシタンスを構成する積層セラミック部品。
【請求項７】
請求項６に記載の積層セラミック部品であって，前記インダクタンス（１２）及び前記キャパシタンスがＬＣフィルタを構成する積層セラミック部品。
【請求項８】
請求項１〜７の何れか一項に記載の積層セラミック部品であって，前記フェライトセラミック（２）は，ＮｉＺｎ系フェライト，ＮｉＣｕＺｎ系フェライト，ＮｉＺｎＣｏ系フェライト，ＮｉＣｕＺｎＣｏ系フェライト又は六方晶フェライトを含んでいる積層セラミック部品。
【請求項９】
請求項１〜８の何れか一項に記載の積層セラミック部品であって，前記バリスタセラミック（４）は，ＺｎＯ−Ｂｉ−Ｓｂ組成のセラミック又はＺｎＯ−Ｐｒ組成のセラミックを含んでいる積層セラミック部品。
【請求項１０】
請求項１〜９の何れか一項に記載の積層セラミック部品であって，前記接続端子（７）は，ボール・グリッド・アレイ（ＢＧＡ）又はランド・グリッド・アレイ（ＬＧＡ）によって構成された積層セラミック部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１３−５２００５９（Ｐ２０１３−５２００５９Ａ）
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１２−５５２３８３（Ｐ２０１２−５５２３８３）
【出願日】平成２３年２月９日（２０１１．２．９）
【国際出願番号】ＰＣＴ／ＥＰ２０１１／０５１９０１
【国際公開番号】ＷＯ２０１１／０９８４８９
【国際公開日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（５１０２６３５６０）エプコス アーゲー (28)
【氏名又は名称原語表記】ＥＰＣＯＳ ＡＧ
【Ｆターム（参考）】
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【国際出願番号】ＰＣＴ／ＥＰ２０１１／０５１９０１
【国際公開番号】ＷＯ２０１１／０９８４８９
【国際公開日】平成２３年８月１８日（２０１１．８．１８）
【出願人】（５１０２６３５６０）エプコス アーゲー (28)
【氏名又は名称原語表記】ＥＰＣＯＳ ＡＧ
【Ｆターム（参考）】
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