素子内蔵配線基板、及びその製造方法
【課題】チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供する。
【解決方法】相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、両面配線基板の、第１の配線層と対向するようにして設けられた第３の配線層と、第１の配線層及び第３の配線層間に配設された第２の絶縁層と、第２の絶縁層内に配設されるとともに、第１の配線層に実装されたチップ状の電気素子と、第１の絶縁層上又は第１の絶縁層内において、第１の配線層と電気的に接続されるとともに、電気素子と相対向するようにして配設され、電気素子より外方に露出したトリミング領域を有する膜素子と、を具えるようにして、素子内蔵配線基板を構成する。
【解決方法】相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、両面配線基板の、第１の配線層と対向するようにして設けられた第３の配線層と、第１の配線層及び第３の配線層間に配設された第２の絶縁層と、第２の絶縁層内に配設されるとともに、第１の配線層に実装されたチップ状の電気素子と、第１の絶縁層上又は第１の絶縁層内において、第１の配線層と電気的に接続されるとともに、電気素子と相対向するようにして配設され、電気素子より外方に露出したトリミング領域を有する膜素子と、を具えるようにして、素子内蔵配線基板を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機器の分野や電子機器の分野において好適に用いることのできる素子内蔵配線基板及びその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の高性能化・小型化の流れの中、回路部品の高密度化、高機能化が一層求められている。かかる観点より、回路部品を搭載したモジュールにおいても、高密度化、高機能化への対応が要求されている。
【０００３】
このような要求に答えるべく、特許文献１には、多層配線基板からなるベース基板上に電子部品等を実装し、ベース基板内に膜素子を実装して構成された高密度実装のモジュールが開示されている。
【０００４】
しかしながら、特許文献１に記載の技術では、ベース基板上に実装された電子部品とベース基板内に実装された膜素子とは、ベース基板内に形成された配線層を介して電気的に接続されることになる。この場合、電子部品及び膜素子間を接続する配線層（導電層）の距離が長くなってしまい、このように延在化する配線層において寄生インピーダンスが発生し、上述したモジュールにおいて高周波領域でのノイズが発生してしまうという問題があった。
【０００５】
また、特許文献１に記載の技術では、膜素子を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような配線基板の絶縁層中に配設するが、この場合、配線基板の絶縁層中に埋設させるまでの製造過程やその後の製造過程において、応力や熱等の種々の外的要因によって膜素子の特性値が当初の値よりもずれてしまう場合があり、高い特性値精度の膜素子を有するモジュールを得ることができないという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１９４２５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供することを目的とする。また、本発明は、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、製造過程において膜素子をトリミングし、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明は、
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、
前記両面配線基板の、前記第１の配線層と対向するようにして設けられた第３の配線層と、
前記第１の配線層及び前記第３の配線層間に配設された第２の絶縁層と、
前記第２の絶縁層内に配設されるとともに、前記第１の配線層に実装されたチップ状の電気素子と、
前記両面配線基板の、前記第１の絶縁層上又は前記第１の絶縁層内において、前記第１の配線層と電気的に接続されるとともに、前記電気素子と相対向するようにして配設され、前記電気素子より外方に露出したトリミング領域を有する膜素子と、
を具えることを特徴とする、素子内蔵配線基板に関する。
【０００９】
また、本発明は、
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板を形成する工程と、
前記両面配線基板の前記第１の絶縁層上又は前記第１の絶縁層内に、前記第１の配線層に電気的に接続され、トリミング領域が前記電気素子の外方に露出するようにして膜素子を配設する工程と、
前記両面配線基板の、前記第１の配線層にチップ状の電気素子を前記膜素子と相対向するようにして実装する工程と、
前記膜素子の前記トリミング領域をトリミングして前記膜素子の特性値を調整する工程と、
前記電気素子を収容する開口部が形成されてなる絶縁層部材上に第３の配線層が形成されてなる配線基板を形成する工程と、
前記両面配線基板と前記配線基板とを、前記電気素子が前記開口部内に収容されるようにして積層する工程と、
積層された前記第両面配線基板及び前記配線基板を加熱下加圧することにより、前記絶縁層部材を流動化させ、少なくとも前記電気素子を前記絶縁層部材が流動固化してなる絶縁層中に埋設する工程と、
を具えることを特徴とする、素子内蔵配線基板の製造方法に関する。
【００１０】
本発明によれば、相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、第１の配線層と第２の絶縁層を介して配設された第３の配線層を有する配線基板において、第２の絶縁層内にチップ状の電気素子を配設し、第１の絶縁層上及び第１の絶縁層内に膜素子を配設するとともに、上記電気素子及び膜素子を相対向するようにして配設し、それぞれを上記第１の配線層に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図った素子内蔵配線基板を提供することができる。また、上記素子間の接続距離の短縮化に伴って、小型化及び高集積化された素子内蔵配線基板を提供することができる。
【００１１】
また、本発明においては、上記膜素子の一部、すなわちトリミング領域を相対向する電気素子から外方に露出させるようにしている。したがって、上記素子内蔵配線基板の製造過程において、膜素子のトリミング領域をトリミングすることができるので、その特性値を設計値により近いものとすることができる。
【００１２】
すなわち、従来においては、膜素子を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような配線基板の絶縁層中に配設するようにしていたが、この場合、配線基板の絶縁層中に埋設させるまでの製造過程及び／又はその後の製造過程において、応力や熱等の種々の外的要因によって膜素子の特性値が当初の値よりもずれてしまう場合がある。
【００１３】
しかしながら、本発明では、上述のように、素子内蔵配線基板を製造する際の構成要素である両面配線基板の第１の絶縁層上又は第１の絶縁層内に膜素子を配設し、電気素子を実装した後、この膜素子のトリミング領域をトリミングしてその特性値を設計値に合せこむようにしている。したがって、膜素子の特性値は、少なくとも両面配線基板を製造し、電気素子を実装するまでの製造過程の影響を受けることはない。この結果、従来の素子内蔵配線基板及びその製造方法と比較して、製造過程における応力や熱等の種々の外的要因による影響を低減することができるので、膜素子の特性値の当初の値からのずれを低減することができる。
【００１４】
結果として、チップ状の電気素子に加えて、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することができる。
【００１５】
なお、本発明の一例においては、膜素子の、電気素子の反対側において、電磁波シールド層又は電磁波吸収層を配設することができる。この場合、膜素子が発生する電磁波を効果的に遮蔽することができ、当該電磁波の、対向配置された電気素子に対する悪影響を防止して、電気素子の誤動作などを抑制することができる。
【発明の効果】
【００１６】
以上、本発明によれば、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供することができる。また、本発明によれば、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、製造過程において膜素子をトリミングし、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の素子内蔵配線基板の概略構成を示す断面図である。
【図２】図１に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。
【図３】第１の実施形態の素子内蔵配線基板の変形例における概略構成を示す断面図である。
【図４】図３に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。
【図５】第１の実施形態の素子内蔵配線基板の他の変形例における概略構成を示す断面図である。
【図６】図５に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。
【図７】第２の実施形態の素子内蔵配線基板の概略構成を示す断面図である。
【図８】実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図９】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１０】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１１】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１２】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１３】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１４】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１５】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１６】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１７】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明のその他の特徴及び利点について、発明を実施するための形態に基づいて説明する。
【００１９】
（第１の実施形態）
図１は、本実施形態の素子内蔵配線基板の概略構成を示す断面図であり、図２は、図１に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。なお、図２においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。
【００２０】
図１に示すように、本実施形態の素子内蔵配線基板１０は、第１の配線層１１及び第２の配線層１２を含み、これらの間に第１の絶縁層２１が配設された両面配線基板１０Ａを有している。なお、第１の配線層１１及び第２の配線層１２は、第１の層間接続体３１によって電気的に接続されている。また、第１の配線層１１の上方には、第２の絶縁層２２を介して第３の配線層１３が形成されている。
【００２１】
第２の絶縁層２２内にはチップ状の電気素子４１が配設され、この電気素子４１ははんだ４１Ａを介して第１の配線層１１に実装されている。また、第１の絶縁層２１内には膜素子としての膜状の抵抗素子４２が配設されている。図１及び図２に示すように、抵抗素子４２は絶縁膜４２１及び抵抗体ペーストからなる抵抗体膜４２２からなり、抵抗体膜４２２の両端は絶縁膜４２１より外方に露出して第１の配線層１１と電気的に接続されている。
【００２２】
なお、第１の配線層１１と抵抗体膜４２２とを電気的に接続する場合は、図示しない例えば銀ペーストからなる導電膜を介して行うことができる。これによって、第１の配線層１１と抵抗体膜４２２とのオーミックコンタクトを十分に取ることができる。
【００２３】
また、電気素子４１の外方には、第１の配線層１１及び第３の配線層１３間において、第２の絶縁層２２の一部で電気的に絶縁されるようにして、第４の配線層１４、第５の配線層１５及び第６の配線層１６が設けられている。さらに、第３の配線層１３の外方（上方）には、第３の絶縁層２３を介して第７の絶縁層１７が配設されている。
【００２４】
なお、第１の配線層１１及び第４の配線層１４は第２の層間接続体３２によって電気的に接続されており、第４の配線層１４及び第５の配線層１５は第３の層間接続体３３によって電気的に接続されている。第５の配線層１５及び第６の配線層１６は第４の層間接続体３４によって電気的に接続されており、第６の配線層１６及び第３の配線層１３は第５の層間接続体３５によって電気的に接続されている。また、第３の配線層１３及び第７の配線層１６は第６の層間接続体３６によって電気的に接続されている。したがって、本実施形態の素子内蔵配線基板１０は、いわゆる多層配線基板を構成する。
【００２５】
第１の配線層１１から第７の配線層１７は、必要に応じて所定のパターニングが施されることによる配線パターンとして構成されてもよいし、ベタのパターンとして構成されていてもよい。
【００２６】
また、電気素子４１としては、コンデンサや抵抗などの受動部品とすることができるが、これらに限定されるものではない。
【００２７】
本実施形態の素子内蔵配線基板１０においては、第１の配線層１１及び第３の配線層１３間に配設された第２の絶縁層２２内にチップ状の電気素子４１が配設されるとともに、両面配線基板１０Ａの第１の絶縁層２１内に膜素子としての抵抗素子４２が配設されている。また、電気素子４１及び抵抗素子４２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。
【００２８】
したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板１０を小型化及び高集積化することができる。
【００２９】
また、本実施形態においては、抵抗素子４２のトリミング領域４２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、抵抗素子４２のトリミング領域４２Ａにおいて、例えばＬ字型の溝４２Ｂを形成することができるので、その特性値を設計値により近いものとすることができる。
【００３０】
図３は、本実施形態の素子内蔵配線基板の変形例における概略構成を示す断面図であり、図４は、図３に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。なお、図４においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。また、図１及び図２に示す構成要素と類似あるいは同一の構成要素に関しては同じ符号を用いて表している。
【００３１】
本変形例の素子内蔵配線基板１０においては、第１の配線層１１及び第３の配線層１３間に配設された第２の絶縁層２２内にチップ状の電気素子４１が埋設され、上述のように、膜素子としてのインダクタ５２は両面配線基板１０の第１の絶縁層２１上に配設されている。また、電気素子４１及びインダクタ５２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。
【００３２】
また、図３及び図４に示すように、インダクタ５２は、トリミング領域５２Ａを含む一端とトリミング領域５２Ａと相対する側の一端とが第１の配線層１１と電気的に接続されている。
【００３３】
すなわち、本変形例の素子内蔵配線基板１０においても、第１の配線層１１及び第２の配線層１２間に配設された第１の絶縁層２１内にチップ状の電気素子４１及び膜素子としてのインダクタ５２を配設するとともに、電気素子４１及びインダクタ５２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板１０を小型化及び高集積化することができる。
【００３４】
また、本実施形態においては、インダクタ５２のトリミング領域５２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、インダクタ５２のトリミング領域５２Ａにおいて、例えば手前に位置するコイルの一部に切れ目５２Ｂを入れることができるので、その特性値を設計値により近いものとすることができる。
【００３５】
図５は、本実施形態の素子内蔵配線基板の他の変形例における概略構成を示す断面図であり、図６は、図５に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。なお、図６においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。また、図１及び図２に示す構成要素と類似あるいは同一の構成要素に関しては同じ符号を用いて表している。
【００３６】
本変形例においては、図１及び図２に示す素子内蔵配線基板１０における膜素子としての膜状の抵抗素子４２の代わりに、膜状のコンデンサ６２が電気素子４１と対向するようにして配置されている点で相違する以外は、図１に示す素子内蔵配線基板１０と同様の構成を有している。
【００３７】
図５及び図６に示すように、コンデンサ６２は、絶縁膜６２１上において、誘電体ペーストからなる誘電体膜６２３を、例えば銀ペーストからなる金属膜６２２及び６２４で挟み込むようにして構成されている。金属膜６２４は絶縁膜６２１より外方に露出して第１の配線層１１と電気的に接続されている。
【００３８】
すなわち、本変形例の素子内蔵配線基板１０においても、第１の配線層１１及び第３の配線層１３間に配設された第１の絶縁層２１内にチップ状の電気素子４１及び膜素子としてのコンデンサ６２を配設するとともに、電気素子４１及びコンデンサ６２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板１０を小型化及び高集積化することができる。
【００３９】
また、本実施形態においては、コンデンサ６２のトリミング領域６２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、コンデンサ６２のトリミング領域６２Ａにおいて、例えばコの字型の溝部６２Ｂを形成することができるので、その特性値を設計値により近いものとすることができる。
【００４０】
（第２の実施形態）
図７は、本実施形態の素子内蔵配線基板の概略構成を示す断面図である。なお、本実施形態は、図３及び図４に示す素子内蔵配線基板１０と、膜素子であるインダクタ５２の、電気素子４１の反対側において、絶縁膜７１を介してメッシュ状の配線層からなる電磁波シールド層７２が形成されている点を除き、同様に構成されている。
【００４１】
本実施形態では、膜素子であるインダクタ５２上に電磁波シールド層７２が形成されているので、電磁波を効果的に遮蔽することができ、当該電磁波の、対向配置された電気素子４１に対する悪影響を防止して、電気素子４１の誤動作などを抑制することができる。
【００４２】
なお、上述した電磁波シールド層７２の代わりに電磁波吸収層を設けることもできる。この場合、電磁波吸収層は絶縁性であるので、上述のような絶縁膜７１を設ける必要はなく、インダクタ５２上に直接形成することができる。電磁波吸収層としては、市販のものを用いることができる。
【００４３】
その他の特徴並びに作用効果については、図３及び図４に示す素子内蔵配線基板１０と同じであるので、説明を省略する。
【００４４】
また、本実施形態では、電磁波シールド層７２を図３及び図４に示す素子内蔵配線基板１０に対して設けたが、図１及び図２に示す素子内蔵配線基板１０あるいは図５及び図６に示す素子内蔵配線基板１０に対しても適用することができる。
【００４５】
（第３の実施形態）
図８〜図１７は、本実施形態の製造方法における工程図を示す図である。なお、本実施形態では、一例として図１及び図２に示す膜素子としての抵抗素子４２を有する素子内蔵配線基板１０の製造方法について説明する。
【００４６】
最初に、図８に示すように銅箔１１Ｘ上に絶縁膜４２１をスクリーン印刷法、ディスペンス法、インクジェット法などの公知の方法で形成し、次いで、図９に示すように、絶縁膜４２１を覆うようにして同様の方法で抵抗体ペーストからなる抵抗体膜４２２を形成し、膜素子としての抵抗素子４２を形成する。なお、抵抗体膜４２２を形成する際に、その両端において、例えば銀ペーストからなる導電膜を介在させ、銅箔１１Ｘ（後の第１の配線層１１）と抵抗体膜４２２とのオーミックコンタクトを十分に取るようにすることができる。
【００４７】
次いで、図１０に示すように、別途銅箔１２Ｘを準備し、図１１に示すように、この銅箔１２Ｘ上にスクリーン印刷などによって銀バンプ３１Ｘを円錐状に形成する。次いで、図１２に示すように、銅箔１２Ｘ上に銀バンプ３１Ｘが貫通するようにしてプリプレグ２１Ｘをラミネートして形成する。次いで、図１３に示すように、図１２で得た積層体に対して図９に示す抵抗素子４２付き銅箔１１Ｘを、抵抗素子４２が下向きとなるようにして積層し、その後加熱プレスすることによりプリプレグ２１Ｘを硬化させ、（第１の）絶縁層２１中を第１の層間接続体３１が貫通し、抵抗素子４２が絶縁層２１に内蔵してなる銅箔１１Ｘ及び１２Ｘからなる両面基板を得る。
【００４８】
次いで、図１４に示すように、銅箔１１Ｘ及び１６Ｘに対してパターンエッチングを施し、第１の配線層１１及び第６の配線層１６とした後、図１５に示すように、第１の配線層１１上にはんだ４１Ａを介してチップ状の電気素子４１を実装する。この際、抵抗素子４２のトリミング領域４２Ａが、電気素子４１の外方に露出するようにして実装する。次いで、図１６に示すように、抵抗素子４２のトリミング領域４２Ａに対してレーザ光を照射してトリミングを行い、溝部４２Ｂを形成する。
【００４９】
次いで、図１７に示すように、第３の配線層１３及び第７の配線層１７が第３の絶縁層２３の両主面に形成されるとともに、第６の層間接続体３６で電気的に接続されてなる配線基板の、第３の配線層１３上に銀バンプ３４Ｘを形成し、この銀バンプ３４Ｘが貫通するようにして形成したプリプレグ２２Ｘを有する上部配線基板１０Ｂを準備する。
【００５０】
また、絶縁層２２Ｚの両面に第４の配線層１４及び第６の配線層１６が形成されるとともに、絶縁層２２Ｚ内に第５の配線層１５が形成され、第４の配線層１４上に銀バンプ３２Ｘが形成され、この銀バンプ３２Ｘが貫通するようにして形成したプリプレグ２２Ｙを有する中間配線基板１０Ｃを準備する。なお、この中間配線基板１０Ｃには、両面配線基板１０Ａに実装された電気素子４１を収納するための開口部４１Ｏが形成されている。
【００５１】
次いで、上述した両面配線基板１０Ａに対して中間配線基板１０Ｃ及び上部配線基板１０Ｂを順次積層し、得られた配線基板の積層体に対して上下から加熱下加圧し、上部配線基板１０Ｂ中のプリプレグ２２Ｘ及び中間配線基板１０Ｃ中のプリプレグ２２Ｙを溶融して流動させ、開口部４１Ｏと電気素子４１との空隙を埋設させるとともに、上部配線基板１０Ｂ、中間配線基板１０Ｃ及び両面配線基板１０Ａを互いに密着固定させて、目的とする素子内蔵配線基板１０を得る。
【００５２】
上述のように、本実施形態においては、図１６に示す工程において、抵抗素子４２のトリミング領域４２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、抵抗素子４２のトリミング領域をトリミングすることができるので、その特性値を設計値により近いものとすることができる。
【００５３】
すなわち、従来においては、抵抗素子４２を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような下部配線基板の絶縁層２２中に配設するようにしていたが、この場合、下部配線基板の絶縁層２２中に埋設させるまでの製造過程及び／又はその後の製造過程において、応力や熱等の種々の外的要因によって抵抗素子４２の特性値が当初の値よりもずれてしまう場合がある。
【００５４】
しかしながら、本実施形態では、上述のように、素子内蔵配線基板１０を製造する際の構成要素である両面配線基板１０Ａに抵抗素子４２を形成し、電気素子４１を実装した後、この抵抗素子４２のトリミング領域４２Ａをトリミングしてその特性値を設計値に合せこむようにしている。したがって、抵抗素子４２の特性値は、少なくとも両面配線基板１０Ａを製造するまでの製造過程及び電気素子４１の実装の影響を受けることはない。この結果、従来の素子内蔵配線基板及びその製造方法と比較して、製造過程における応力や熱等の種々の外的要因による影響を低減することができるので、抵抗素子４２の特性値の当初の値からのずれを低減することができる。
【００５５】
結果として、チップ状の電気素子４１に加えて、抵抗素子４２の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板１０を提供することができる。
【００５６】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【００５７】
例えば、上記実施形態では、配線層の数が７個の多層配線基板として素子内蔵配線基板を構成しているが、配線層の数は必要に応じて任意の数とすることができる。
【００５８】
また、素子内蔵配線基板は必ずしも多層配線基板の構成で作製する必要はなく、第１の配線層１１及び第２の配線層１２と、これら配線層間に配設された第１の絶縁層とからなる単層の配線基板とすることもできる。
【符号の説明】
【００５９】
１０ 素子内蔵配線基板
１１ 第１の配線層
１２ 第２の配線層
１３ 第３の配線層
１４ 第４の配線層
１５ 第５の配線層
１６ 第６の配線層
１７ 第７の配線層
２１ 第１の絶縁層
２２ 第２の絶縁層
２３ 第３の絶縁層
３１ 第１の層間接続体
３２ 第２の層間接続体
３３ 第３の層間接続体
３４ 第４の層間接続体
３５ 第５の層間接続体
３６ 第６の層間接続体
４１ チップ状の電気素子
４２ 抵抗素子
４２１ 絶縁膜
４２２ 抵抗体膜
４２Ａ （抵抗素子の）トリミング領域
４２Ｂ 抵抗素子の溝部
５２ インダクタ
５２Ａ （インダクタの）トリミング領域
５２Ｂ インダクタの切断部
５３ 絶縁膜
６２ コンデンサ
６２１ 絶縁膜
６２２ 金属膜
６２３ 誘電体膜
６２４ 金属膜
６２Ａ （コンデンサのトリミング領域）
６２Ｂ コンデンサの溝部
７１ 絶縁膜
７２ 電磁波シールド層
【技術分野】
【０００１】
本発明は、携帯電話機器の分野や電子機器の分野において好適に用いることのできる素子内蔵配線基板及びその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の高性能化・小型化の流れの中、回路部品の高密度化、高機能化が一層求められている。かかる観点より、回路部品を搭載したモジュールにおいても、高密度化、高機能化への対応が要求されている。
【０００３】
このような要求に答えるべく、特許文献１には、多層配線基板からなるベース基板上に電子部品等を実装し、ベース基板内に膜素子を実装して構成された高密度実装のモジュールが開示されている。
【０００４】
しかしながら、特許文献１に記載の技術では、ベース基板上に実装された電子部品とベース基板内に実装された膜素子とは、ベース基板内に形成された配線層を介して電気的に接続されることになる。この場合、電子部品及び膜素子間を接続する配線層（導電層）の距離が長くなってしまい、このように延在化する配線層において寄生インピーダンスが発生し、上述したモジュールにおいて高周波領域でのノイズが発生してしまうという問題があった。
【０００５】
また、特許文献１に記載の技術では、膜素子を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような配線基板の絶縁層中に配設するが、この場合、配線基板の絶縁層中に埋設させるまでの製造過程やその後の製造過程において、応力や熱等の種々の外的要因によって膜素子の特性値が当初の値よりもずれてしまう場合があり、高い特性値精度の膜素子を有するモジュールを得ることができないという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１９４２５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供することを目的とする。また、本発明は、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、製造過程において膜素子をトリミングし、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明は、
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、
前記両面配線基板の、前記第１の配線層と対向するようにして設けられた第３の配線層と、
前記第１の配線層及び前記第３の配線層間に配設された第２の絶縁層と、
前記第２の絶縁層内に配設されるとともに、前記第１の配線層に実装されたチップ状の電気素子と、
前記両面配線基板の、前記第１の絶縁層上又は前記第１の絶縁層内において、前記第１の配線層と電気的に接続されるとともに、前記電気素子と相対向するようにして配設され、前記電気素子より外方に露出したトリミング領域を有する膜素子と、
を具えることを特徴とする、素子内蔵配線基板に関する。
【０００９】
また、本発明は、
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板を形成する工程と、
前記両面配線基板の前記第１の絶縁層上又は前記第１の絶縁層内に、前記第１の配線層に電気的に接続され、トリミング領域が前記電気素子の外方に露出するようにして膜素子を配設する工程と、
前記両面配線基板の、前記第１の配線層にチップ状の電気素子を前記膜素子と相対向するようにして実装する工程と、
前記膜素子の前記トリミング領域をトリミングして前記膜素子の特性値を調整する工程と、
前記電気素子を収容する開口部が形成されてなる絶縁層部材上に第３の配線層が形成されてなる配線基板を形成する工程と、
前記両面配線基板と前記配線基板とを、前記電気素子が前記開口部内に収容されるようにして積層する工程と、
積層された前記第両面配線基板及び前記配線基板を加熱下加圧することにより、前記絶縁層部材を流動化させ、少なくとも前記電気素子を前記絶縁層部材が流動固化してなる絶縁層中に埋設する工程と、
を具えることを特徴とする、素子内蔵配線基板の製造方法に関する。
【００１０】
本発明によれば、相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、第１の配線層と第２の絶縁層を介して配設された第３の配線層を有する配線基板において、第２の絶縁層内にチップ状の電気素子を配設し、第１の絶縁層上及び第１の絶縁層内に膜素子を配設するとともに、上記電気素子及び膜素子を相対向するようにして配設し、それぞれを上記第１の配線層に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図った素子内蔵配線基板を提供することができる。また、上記素子間の接続距離の短縮化に伴って、小型化及び高集積化された素子内蔵配線基板を提供することができる。
【００１１】
また、本発明においては、上記膜素子の一部、すなわちトリミング領域を相対向する電気素子から外方に露出させるようにしている。したがって、上記素子内蔵配線基板の製造過程において、膜素子のトリミング領域をトリミングすることができるので、その特性値を設計値により近いものとすることができる。
【００１２】
すなわち、従来においては、膜素子を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような配線基板の絶縁層中に配設するようにしていたが、この場合、配線基板の絶縁層中に埋設させるまでの製造過程及び／又はその後の製造過程において、応力や熱等の種々の外的要因によって膜素子の特性値が当初の値よりもずれてしまう場合がある。
【００１３】
しかしながら、本発明では、上述のように、素子内蔵配線基板を製造する際の構成要素である両面配線基板の第１の絶縁層上又は第１の絶縁層内に膜素子を配設し、電気素子を実装した後、この膜素子のトリミング領域をトリミングしてその特性値を設計値に合せこむようにしている。したがって、膜素子の特性値は、少なくとも両面配線基板を製造し、電気素子を実装するまでの製造過程の影響を受けることはない。この結果、従来の素子内蔵配線基板及びその製造方法と比較して、製造過程における応力や熱等の種々の外的要因による影響を低減することができるので、膜素子の特性値の当初の値からのずれを低減することができる。
【００１４】
結果として、チップ状の電気素子に加えて、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することができる。
【００１５】
なお、本発明の一例においては、膜素子の、電気素子の反対側において、電磁波シールド層又は電磁波吸収層を配設することができる。この場合、膜素子が発生する電磁波を効果的に遮蔽することができ、当該電磁波の、対向配置された電気素子に対する悪影響を防止して、電気素子の誤動作などを抑制することができる。
【発明の効果】
【００１６】
以上、本発明によれば、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供することができる。また、本発明によれば、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、製造過程において膜素子をトリミングし、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の素子内蔵配線基板の概略構成を示す断面図である。
【図２】図１に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。
【図３】第１の実施形態の素子内蔵配線基板の変形例における概略構成を示す断面図である。
【図４】図３に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。
【図５】第１の実施形態の素子内蔵配線基板の他の変形例における概略構成を示す断面図である。
【図６】図５に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。
【図７】第２の実施形態の素子内蔵配線基板の概略構成を示す断面図である。
【図８】実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図９】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１０】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１１】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１２】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１３】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１４】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１５】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１６】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【図１７】同じく、実施形態の素子内蔵配線基板の製造方法における工程図を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明のその他の特徴及び利点について、発明を実施するための形態に基づいて説明する。
【００１９】
（第１の実施形態）
図１は、本実施形態の素子内蔵配線基板の概略構成を示す断面図であり、図２は、図１に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。なお、図２においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。
【００２０】
図１に示すように、本実施形態の素子内蔵配線基板１０は、第１の配線層１１及び第２の配線層１２を含み、これらの間に第１の絶縁層２１が配設された両面配線基板１０Ａを有している。なお、第１の配線層１１及び第２の配線層１２は、第１の層間接続体３１によって電気的に接続されている。また、第１の配線層１１の上方には、第２の絶縁層２２を介して第３の配線層１３が形成されている。
【００２１】
第２の絶縁層２２内にはチップ状の電気素子４１が配設され、この電気素子４１ははんだ４１Ａを介して第１の配線層１１に実装されている。また、第１の絶縁層２１内には膜素子としての膜状の抵抗素子４２が配設されている。図１及び図２に示すように、抵抗素子４２は絶縁膜４２１及び抵抗体ペーストからなる抵抗体膜４２２からなり、抵抗体膜４２２の両端は絶縁膜４２１より外方に露出して第１の配線層１１と電気的に接続されている。
【００２２】
なお、第１の配線層１１と抵抗体膜４２２とを電気的に接続する場合は、図示しない例えば銀ペーストからなる導電膜を介して行うことができる。これによって、第１の配線層１１と抵抗体膜４２２とのオーミックコンタクトを十分に取ることができる。
【００２３】
また、電気素子４１の外方には、第１の配線層１１及び第３の配線層１３間において、第２の絶縁層２２の一部で電気的に絶縁されるようにして、第４の配線層１４、第５の配線層１５及び第６の配線層１６が設けられている。さらに、第３の配線層１３の外方（上方）には、第３の絶縁層２３を介して第７の絶縁層１７が配設されている。
【００２４】
なお、第１の配線層１１及び第４の配線層１４は第２の層間接続体３２によって電気的に接続されており、第４の配線層１４及び第５の配線層１５は第３の層間接続体３３によって電気的に接続されている。第５の配線層１５及び第６の配線層１６は第４の層間接続体３４によって電気的に接続されており、第６の配線層１６及び第３の配線層１３は第５の層間接続体３５によって電気的に接続されている。また、第３の配線層１３及び第７の配線層１６は第６の層間接続体３６によって電気的に接続されている。したがって、本実施形態の素子内蔵配線基板１０は、いわゆる多層配線基板を構成する。
【００２５】
第１の配線層１１から第７の配線層１７は、必要に応じて所定のパターニングが施されることによる配線パターンとして構成されてもよいし、ベタのパターンとして構成されていてもよい。
【００２６】
また、電気素子４１としては、コンデンサや抵抗などの受動部品とすることができるが、これらに限定されるものではない。
【００２７】
本実施形態の素子内蔵配線基板１０においては、第１の配線層１１及び第３の配線層１３間に配設された第２の絶縁層２２内にチップ状の電気素子４１が配設されるとともに、両面配線基板１０Ａの第１の絶縁層２１内に膜素子としての抵抗素子４２が配設されている。また、電気素子４１及び抵抗素子４２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。
【００２８】
したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板１０を小型化及び高集積化することができる。
【００２９】
また、本実施形態においては、抵抗素子４２のトリミング領域４２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、抵抗素子４２のトリミング領域４２Ａにおいて、例えばＬ字型の溝４２Ｂを形成することができるので、その特性値を設計値により近いものとすることができる。
【００３０】
図３は、本実施形態の素子内蔵配線基板の変形例における概略構成を示す断面図であり、図４は、図３に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。なお、図４においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。また、図１及び図２に示す構成要素と類似あるいは同一の構成要素に関しては同じ符号を用いて表している。
【００３１】
本変形例の素子内蔵配線基板１０においては、第１の配線層１１及び第３の配線層１３間に配設された第２の絶縁層２２内にチップ状の電気素子４１が埋設され、上述のように、膜素子としてのインダクタ５２は両面配線基板１０の第１の絶縁層２１上に配設されている。また、電気素子４１及びインダクタ５２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。
【００３２】
また、図３及び図４に示すように、インダクタ５２は、トリミング領域５２Ａを含む一端とトリミング領域５２Ａと相対する側の一端とが第１の配線層１１と電気的に接続されている。
【００３３】
すなわち、本変形例の素子内蔵配線基板１０においても、第１の配線層１１及び第２の配線層１２間に配設された第１の絶縁層２１内にチップ状の電気素子４１及び膜素子としてのインダクタ５２を配設するとともに、電気素子４１及びインダクタ５２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板１０を小型化及び高集積化することができる。
【００３４】
また、本実施形態においては、インダクタ５２のトリミング領域５２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、インダクタ５２のトリミング領域５２Ａにおいて、例えば手前に位置するコイルの一部に切れ目５２Ｂを入れることができるので、その特性値を設計値により近いものとすることができる。
【００３５】
図５は、本実施形態の素子内蔵配線基板の他の変形例における概略構成を示す断面図であり、図６は、図５に示す素子内蔵配線基板の第１の配線層の近傍を拡大して示す図である。なお、図６においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。また、図１及び図２に示す構成要素と類似あるいは同一の構成要素に関しては同じ符号を用いて表している。
【００３６】
本変形例においては、図１及び図２に示す素子内蔵配線基板１０における膜素子としての膜状の抵抗素子４２の代わりに、膜状のコンデンサ６２が電気素子４１と対向するようにして配置されている点で相違する以外は、図１に示す素子内蔵配線基板１０と同様の構成を有している。
【００３７】
図５及び図６に示すように、コンデンサ６２は、絶縁膜６２１上において、誘電体ペーストからなる誘電体膜６２３を、例えば銀ペーストからなる金属膜６２２及び６２４で挟み込むようにして構成されている。金属膜６２４は絶縁膜６２１より外方に露出して第１の配線層１１と電気的に接続されている。
【００３８】
すなわち、本変形例の素子内蔵配線基板１０においても、第１の配線層１１及び第３の配線層１３間に配設された第１の絶縁層２１内にチップ状の電気素子４１及び膜素子としてのコンデンサ６２を配設するとともに、電気素子４１及びコンデンサ６２を相対向するようにして配設し、それぞれを第１の配線層１１に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板１０を小型化及び高集積化することができる。
【００３９】
また、本実施形態においては、コンデンサ６２のトリミング領域６２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、コンデンサ６２のトリミング領域６２Ａにおいて、例えばコの字型の溝部６２Ｂを形成することができるので、その特性値を設計値により近いものとすることができる。
【００４０】
（第２の実施形態）
図７は、本実施形態の素子内蔵配線基板の概略構成を示す断面図である。なお、本実施形態は、図３及び図４に示す素子内蔵配線基板１０と、膜素子であるインダクタ５２の、電気素子４１の反対側において、絶縁膜７１を介してメッシュ状の配線層からなる電磁波シールド層７２が形成されている点を除き、同様に構成されている。
【００４１】
本実施形態では、膜素子であるインダクタ５２上に電磁波シールド層７２が形成されているので、電磁波を効果的に遮蔽することができ、当該電磁波の、対向配置された電気素子４１に対する悪影響を防止して、電気素子４１の誤動作などを抑制することができる。
【００４２】
なお、上述した電磁波シールド層７２の代わりに電磁波吸収層を設けることもできる。この場合、電磁波吸収層は絶縁性であるので、上述のような絶縁膜７１を設ける必要はなく、インダクタ５２上に直接形成することができる。電磁波吸収層としては、市販のものを用いることができる。
【００４３】
その他の特徴並びに作用効果については、図３及び図４に示す素子内蔵配線基板１０と同じであるので、説明を省略する。
【００４４】
また、本実施形態では、電磁波シールド層７２を図３及び図４に示す素子内蔵配線基板１０に対して設けたが、図１及び図２に示す素子内蔵配線基板１０あるいは図５及び図６に示す素子内蔵配線基板１０に対しても適用することができる。
【００４５】
（第３の実施形態）
図８〜図１７は、本実施形態の製造方法における工程図を示す図である。なお、本実施形態では、一例として図１及び図２に示す膜素子としての抵抗素子４２を有する素子内蔵配線基板１０の製造方法について説明する。
【００４６】
最初に、図８に示すように銅箔１１Ｘ上に絶縁膜４２１をスクリーン印刷法、ディスペンス法、インクジェット法などの公知の方法で形成し、次いで、図９に示すように、絶縁膜４２１を覆うようにして同様の方法で抵抗体ペーストからなる抵抗体膜４２２を形成し、膜素子としての抵抗素子４２を形成する。なお、抵抗体膜４２２を形成する際に、その両端において、例えば銀ペーストからなる導電膜を介在させ、銅箔１１Ｘ（後の第１の配線層１１）と抵抗体膜４２２とのオーミックコンタクトを十分に取るようにすることができる。
【００４７】
次いで、図１０に示すように、別途銅箔１２Ｘを準備し、図１１に示すように、この銅箔１２Ｘ上にスクリーン印刷などによって銀バンプ３１Ｘを円錐状に形成する。次いで、図１２に示すように、銅箔１２Ｘ上に銀バンプ３１Ｘが貫通するようにしてプリプレグ２１Ｘをラミネートして形成する。次いで、図１３に示すように、図１２で得た積層体に対して図９に示す抵抗素子４２付き銅箔１１Ｘを、抵抗素子４２が下向きとなるようにして積層し、その後加熱プレスすることによりプリプレグ２１Ｘを硬化させ、（第１の）絶縁層２１中を第１の層間接続体３１が貫通し、抵抗素子４２が絶縁層２１に内蔵してなる銅箔１１Ｘ及び１２Ｘからなる両面基板を得る。
【００４８】
次いで、図１４に示すように、銅箔１１Ｘ及び１６Ｘに対してパターンエッチングを施し、第１の配線層１１及び第６の配線層１６とした後、図１５に示すように、第１の配線層１１上にはんだ４１Ａを介してチップ状の電気素子４１を実装する。この際、抵抗素子４２のトリミング領域４２Ａが、電気素子４１の外方に露出するようにして実装する。次いで、図１６に示すように、抵抗素子４２のトリミング領域４２Ａに対してレーザ光を照射してトリミングを行い、溝部４２Ｂを形成する。
【００４９】
次いで、図１７に示すように、第３の配線層１３及び第７の配線層１７が第３の絶縁層２３の両主面に形成されるとともに、第６の層間接続体３６で電気的に接続されてなる配線基板の、第３の配線層１３上に銀バンプ３４Ｘを形成し、この銀バンプ３４Ｘが貫通するようにして形成したプリプレグ２２Ｘを有する上部配線基板１０Ｂを準備する。
【００５０】
また、絶縁層２２Ｚの両面に第４の配線層１４及び第６の配線層１６が形成されるとともに、絶縁層２２Ｚ内に第５の配線層１５が形成され、第４の配線層１４上に銀バンプ３２Ｘが形成され、この銀バンプ３２Ｘが貫通するようにして形成したプリプレグ２２Ｙを有する中間配線基板１０Ｃを準備する。なお、この中間配線基板１０Ｃには、両面配線基板１０Ａに実装された電気素子４１を収納するための開口部４１Ｏが形成されている。
【００５１】
次いで、上述した両面配線基板１０Ａに対して中間配線基板１０Ｃ及び上部配線基板１０Ｂを順次積層し、得られた配線基板の積層体に対して上下から加熱下加圧し、上部配線基板１０Ｂ中のプリプレグ２２Ｘ及び中間配線基板１０Ｃ中のプリプレグ２２Ｙを溶融して流動させ、開口部４１Ｏと電気素子４１との空隙を埋設させるとともに、上部配線基板１０Ｂ、中間配線基板１０Ｃ及び両面配線基板１０Ａを互いに密着固定させて、目的とする素子内蔵配線基板１０を得る。
【００５２】
上述のように、本実施形態においては、図１６に示す工程において、抵抗素子４２のトリミング領域４２Ａを相対向する電気素子４１から外方に露出させるようにしている。したがって、素子内蔵配線基板１０の製造過程において、抵抗素子４２のトリミング領域をトリミングすることができるので、その特性値を設計値により近いものとすることができる。
【００５３】
すなわち、従来においては、抵抗素子４２を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような下部配線基板の絶縁層２２中に配設するようにしていたが、この場合、下部配線基板の絶縁層２２中に埋設させるまでの製造過程及び／又はその後の製造過程において、応力や熱等の種々の外的要因によって抵抗素子４２の特性値が当初の値よりもずれてしまう場合がある。
【００５４】
しかしながら、本実施形態では、上述のように、素子内蔵配線基板１０を製造する際の構成要素である両面配線基板１０Ａに抵抗素子４２を形成し、電気素子４１を実装した後、この抵抗素子４２のトリミング領域４２Ａをトリミングしてその特性値を設計値に合せこむようにしている。したがって、抵抗素子４２の特性値は、少なくとも両面配線基板１０Ａを製造するまでの製造過程及び電気素子４１の実装の影響を受けることはない。この結果、従来の素子内蔵配線基板及びその製造方法と比較して、製造過程における応力や熱等の種々の外的要因による影響を低減することができるので、抵抗素子４２の特性値の当初の値からのずれを低減することができる。
【００５５】
結果として、チップ状の電気素子４１に加えて、抵抗素子４２の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板１０を提供することができる。
【００５６】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【００５７】
例えば、上記実施形態では、配線層の数が７個の多層配線基板として素子内蔵配線基板を構成しているが、配線層の数は必要に応じて任意の数とすることができる。
【００５８】
また、素子内蔵配線基板は必ずしも多層配線基板の構成で作製する必要はなく、第１の配線層１１及び第２の配線層１２と、これら配線層間に配設された第１の絶縁層とからなる単層の配線基板とすることもできる。
【符号の説明】
【００５９】
１０ 素子内蔵配線基板
１１ 第１の配線層
１２ 第２の配線層
１３ 第３の配線層
１４ 第４の配線層
１５ 第５の配線層
１６ 第６の配線層
１７ 第７の配線層
２１ 第１の絶縁層
２２ 第２の絶縁層
２３ 第３の絶縁層
３１ 第１の層間接続体
３２ 第２の層間接続体
３３ 第３の層間接続体
３４ 第４の層間接続体
３５ 第５の層間接続体
３６ 第６の層間接続体
４１ チップ状の電気素子
４２ 抵抗素子
４２１ 絶縁膜
４２２ 抵抗体膜
４２Ａ （抵抗素子の）トリミング領域
４２Ｂ 抵抗素子の溝部
５２ インダクタ
５２Ａ （インダクタの）トリミング領域
５２Ｂ インダクタの切断部
５３ 絶縁膜
６２ コンデンサ
６２１ 絶縁膜
６２２ 金属膜
６２３ 誘電体膜
６２４ 金属膜
６２Ａ （コンデンサのトリミング領域）
６２Ｂ コンデンサの溝部
７１ 絶縁膜
７２ 電磁波シールド層
【特許請求の範囲】
【請求項１】
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、
前記両面配線基板の、前記第１の配線層と対向するようにして設けられた第３の配線層と、
前記第１の配線層及び前記第３の配線層間に配設された第２の絶縁層と、
前記第２の絶縁層内に配設されるとともに、前記第１の配線層に実装されたチップ状の電気素子と、
前記両面配線基板の、前記第１の絶縁層上又は前記第１の絶縁層内において、前記第１の配線層と電気的に接続されるとともに、前記電気素子と相対向するようにして配設され、前記電気素子より外方に露出したトリミング領域を有する膜素子と、
を具えることを特徴とする、素子内蔵配線基板。
【請求項２】
前記膜素子の、前記電気素子の反対側に配設された電磁波シールド層を具えることを特徴とする、請求項１に記載の素子内蔵配線基板。
【請求項３】
前記膜素子の、前記電気素子の反対側に配設された電磁波吸収層を具えることを特徴とする、請求項１に記載の素子内蔵配線基板。
【請求項４】
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板を形成する工程と、
前記両面配線基板の前記第１の絶縁層上又は前記第１の絶縁層内に、前記第１の配線層に電気的に接続され、トリミング領域が前記電気素子の外方に露出するようにして膜素子を配設する工程と、
前記両面配線基板の、前記第１の配線層にチップ状の電気素子を前記膜素子と相対向するようにして実装する工程と、
前記膜素子の前記トリミング領域をトリミングして前記膜素子の特性値を調整する工程と、
前記電気素子を収容する開口部が形成されてなる絶縁層部材上に第３の配線層が形成されてなる配線基板を形成する工程と、
前記両面配線基板と前記配線基板とを、前記電気素子が前記開口部内に収容されるようにして積層する工程と、
積層された前記第両面配線基板及び前記配線基板を加熱下加圧することにより、前記絶縁層部材を流動化させ、少なくとも前記電気素子を前記絶縁層部材が流動固化してなる絶縁層中に埋設する工程と、
を具えることを特徴とする、素子内蔵配線基板の製造方法。
【請求項１】
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板と、
前記両面配線基板の、前記第１の配線層と対向するようにして設けられた第３の配線層と、
前記第１の配線層及び前記第３の配線層間に配設された第２の絶縁層と、
前記第２の絶縁層内に配設されるとともに、前記第１の配線層に実装されたチップ状の電気素子と、
前記両面配線基板の、前記第１の絶縁層上又は前記第１の絶縁層内において、前記第１の配線層と電気的に接続されるとともに、前記電気素子と相対向するようにして配設され、前記電気素子より外方に露出したトリミング領域を有する膜素子と、
を具えることを特徴とする、素子内蔵配線基板。
【請求項２】
前記膜素子の、前記電気素子の反対側に配設された電磁波シールド層を具えることを特徴とする、請求項１に記載の素子内蔵配線基板。
【請求項３】
前記膜素子の、前記電気素子の反対側に配設された電磁波吸収層を具えることを特徴とする、請求項１に記載の素子内蔵配線基板。
【請求項４】
相対向して配置される一対の第１の配線層及び第２の配線層、並びにこれらの配線層間に配設された第１の絶縁層を有する両面配線基板を形成する工程と、
前記両面配線基板の前記第１の絶縁層上又は前記第１の絶縁層内に、前記第１の配線層に電気的に接続され、トリミング領域が前記電気素子の外方に露出するようにして膜素子を配設する工程と、
前記両面配線基板の、前記第１の配線層にチップ状の電気素子を前記膜素子と相対向するようにして実装する工程と、
前記膜素子の前記トリミング領域をトリミングして前記膜素子の特性値を調整する工程と、
前記電気素子を収容する開口部が形成されてなる絶縁層部材上に第３の配線層が形成されてなる配線基板を形成する工程と、
前記両面配線基板と前記配線基板とを、前記電気素子が前記開口部内に収容されるようにして積層する工程と、
積層された前記第両面配線基板及び前記配線基板を加熱下加圧することにより、前記絶縁層部材を流動化させ、少なくとも前記電気素子を前記絶縁層部材が流動固化してなる絶縁層中に埋設する工程と、
を具えることを特徴とする、素子内蔵配線基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−４５８９８（Ｐ２０１３−４５８９８Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８２７９３（Ｐ２０１１−１８２７９３）
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
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