絶縁ゲートバイポーラトランジスタの検査方法、製造方法、及びテスト回路
【課題】絶縁ゲートバイポーラトランジスタに大電流を流さなくとも飽和電圧特性、及びターンオフ損失特性を検査可能にする。
【解決手段】Ｎ−層１０の主面に、ｐ型のＰ−ベース領域１１、当該Ｐ−ベース領域１１に形成されたｎ型のＮ＋エミッタ領域１２、及び当該Ｎ＋エミッタ領域１２に隣接した絶縁ゲート１５をそれぞれ設け、前記Ｎ−層１０の他主面側に、ｐ型のＰ＋コレクタ層１６を設けたＩＧＢＴ２に対し、前記絶縁ゲート１５にゲート電圧Ｖｇを印加したときの電子電流Ｉｅと、前記Ｐ＋コレクタ層１６から前記Ｎ−層１０に注入されるホールによるホール電流Ｉｈとを測定し、前記電子電流Ｉｅに前記ホール電流Ｉｈを加えたコレクタ電流Ｉｃに対する前記ホール電流Ｉｈの比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査する。
【解決手段】Ｎ−層１０の主面に、ｐ型のＰ−ベース領域１１、当該Ｐ−ベース領域１１に形成されたｎ型のＮ＋エミッタ領域１２、及び当該Ｎ＋エミッタ領域１２に隣接した絶縁ゲート１５をそれぞれ設け、前記Ｎ−層１０の他主面側に、ｐ型のＰ＋コレクタ層１６を設けたＩＧＢＴ２に対し、前記絶縁ゲート１５にゲート電圧Ｖｇを印加したときの電子電流Ｉｅと、前記Ｐ＋コレクタ層１６から前記Ｎ−層１０に注入されるホールによるホール電流Ｉｈとを測定し、前記電子電流Ｉｅに前記ホール電流Ｉｈを加えたコレクタ電流Ｉｃに対する前記ホール電流Ｉｈの比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと言う）の性能を検査する検査技術に関する。
【背景技術】
【０００２】
大電力を駆動、及び制御するパワートランジスタの１つとして、ＩＧＢＴが知られている。ＩＧＢＴは、ＮチャネルパワーＭＯＳＦＥＴのドレイン側にＰコレクタ層を設けた構造であって、ＮチャネルパワーＭＯＳＦＥＴとＰＮＰ形ＢＪＴ（ＢＪＴ：バイポーラトランジスタ）とを１つの半導体素子に構成したものである。
かかるＩＧＢＴの性能指標値のうち、Ｐコレクタ層からＮベース層へのホール密度に左右されるものとして、コレクタ−エミッタ間の飽和電圧（「オン電圧」とも呼ばれる）特性と、ターンオフ損失特性とが知られている。
具体的には、飽和電圧特性は、Ｐコレクタ層からＮベース層（ＮチャネルパワーＭＯＳＦＥＴのｎ−エピタキシャル層）に注入されるホール（正孔）密度による伝導度変調が支配的であり、飽和電圧特性はＰコレクタ層からＮベース層へのホール密度が高いほど良くなる。
また、ターンオフ損失は、Ｐコレクタ層からＮベース層に注入された残留ホール密度が支配的であり、ターンオフ損失特性はＰコレクタ層からＮベース層への残留ホール密度が高いほど悪くなる。
このように、飽和電圧特性とターンオフ損失特性とは、ホール密度に関してトレードオフ関係にあることが知られている。ホール密度は、Ｐコレクタ層のキャリア濃度に比例することから、ＩＧＢＴの製造時には、飽和電圧特性とターンオフ損失特性とを共に良好にするＰコレクタ層のキャリア濃度を予め求めておき、このキャリア濃度でＩＧＢＴを製造することとしている。
【０００３】
ＩＧＢＴの製造後には性能検査が行われる。性能検査の技術としては、例えばＩＧＢＴを製造する半導体ウエハの一部の領域にＴＥＧ（test element group）を構成し、このＴＥＧの特性を測定することでＩＧＢＴの性能を検査する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１０１３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＩＧＢＴは、大電力で使用されるパワートランジスタであることから、上記飽和電圧特性、及びターンオフ損失特性の性能検査も大電流を通電して行う必要がある。したがって、従来、これらの性能検査は、ＩＧＢＴのコレクタ及びエミッタのそれぞれに、大電流を通電するためコレクタ電極、及びエミッタ電極を形成し、パワーモジュール実装した状態で行われている。
しかしながら、性能検査がパワーモジュール実装した後に行われるため、飽和電圧特性、及びターンオフ損失特性不良が発見されても、これらの特性に影響を与えるＰコレクタ層のキャリア濃度を調整することはできず、そのまま廃棄するしかなかった。この結果、ＩＧＢＴの製造コスト、パワーモジュールの部材及び実装コストが無駄になっていた。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、大電流を流さなくとも飽和電圧特性、及びターンオフ損失特性を検査できる絶縁ゲートバイポーラトランジスタの検査方法、製造方法、及びテスト回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタの性能検査方法において、前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体層に注入されるキャリアによるホール電流とを測定し、前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査することを特徴とする。
【０００８】
本発明によれば、絶縁ゲートにゲート電圧を印加したときの電子電流と、コレクタ層から半導体層に注入されるキャリアによるホール電流とを測定し、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査するため、大電流を実際に流さなくとも飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
これにより、大電流を流すためのパワーモジュール等を実装する前の未実装の状態で飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
【０００９】
また上記目的を達成するために、本発明は、第１導電型の半導体ウエハの主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体ウエハの他主面側に、不純物を拡散して第２導電型のコレクタ層を設ける絶縁ゲートバイポーラトランジスタの製造方法において、前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体ウエハに注入されるキャリアによるホール電流とを測定し、前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査し、前記検査の結果が否の場合には前記コレクタ層のキャリア数を調整することを特徴とする。
【００１０】
本発明によれば、絶縁ゲートにゲート電圧を印加したときの電子電流と、コレクタ層から半導体ウエハに注入されるキャリアによるホール電流とを測定し、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査するため、大電流を実際に流さなくとも飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
また、検査の結果が否の場合には、コレクタ層のキャリア数を調整することで、絶縁ゲートバイポーラトランジスタの製造工程の中で、性能検査と、結果に応じた調整とを行うことができ、歩留まりを向上させることができる。
【００１１】
また上記目的を達成するために、本発明は、第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタと、前記絶縁ゲートにゲート電圧を印加したときに前記エミッタ領域に流れる電子電流を検出するための電子電流プローブ用電極、及び前記ベース領域であって前記エミッタ領域の外に流れるホール電流を検出するためのホール電流プローブ用電極とを備えることを特徴とするテスト回路を提供する。
【００１２】
本発明によれば、絶縁ゲートにゲート電圧を印加して、電子電流プローブ用電極から電子電流を検出し、ホール電流プローブ用電極からホール電流を検出することで、前記電子電流に前記ホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査することができる。
【発明の効果】
【００１３】
本発明によれば、絶縁ゲートにゲート電圧を印加したときの電子電流と、コレクタ層から半導体層に注入されるキャリアによるホール電流とを測定し、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査するため、大電流を実際に流さなくとも飽和電圧特性及び／又はターンオフ特性の良否を検査できる。これにより大電流を流すためのパワーモジュール等を実装する前の未実装の状態で飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
また、検査の結果が否の場合には前記コレクタ層のキャリア数を調整することで、絶縁ゲートバイポーラトランジスタの製造工程の中で、性能検査と、結果に応じた調整とを行うことができ、歩留まりを向上させることができる。
また絶縁ゲートバイポーラトランジスタと、絶縁ゲートにゲート電圧を印加したときにエミッタ領域に流れる電子電流を検出するための電子電流プローブ用電極、及びベース領域であってエミッタ領域の外に流れるホール電流を検出するためのホール電流プローブ用電極とを備えるテスト回路を構成することで、絶縁ゲートにゲート電圧を印加して、電子電流プローブ用電極から電子電流を検出し、ホール電流プローブ用電極からホール電流を検出して、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る性能検査の対象となるＩＧＢＴを含むパワー半導体装置の構造を模式的に示す一部切断斜視図である。
【図２】ＩＧＢＴ、及びＴＥＧが形成されたシリコンウエハを模式的に示す図である。
【図３】薄型のＩＧＢＴを含むパワー半導体装置１の製造工程を示す図である。
【図４】Ｐ＋コレクタ層からＮ−ベース層への注入ホール数と飽和電圧の関係を示す図である。
【図５】ターンオフ時のターンオフ電流とコレクタ−エミッタ間電圧の一例を示す図である。
【図６】Ｐ＋コレクタ層からＮ−ベース層への注入ホール数とターンオフ損失の関係を示す図である。
【図７】αＰＮＰと飽和電圧及びターンオフ損失の関係を示す図である。
【図８】性能検査のテストパターンたるＴＥＧの構造を模式的に示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。
図１はパワー半導体装置１の構造を模式的に示す一部切断斜視図である。
パワー半導体装置１は、本実施形態の性能検査の対象となるＩＧＢＴ２と、性能検査後のＩＧＢＴ２に実装されたエミッタ電極２１、及びコレクタ電極２２を有している。
ＩＧＢＴ２は、第１導電型の半導体基板としてのｎ型のＮ−層１０の主面１０Ａ側に、第２導電型のベース領域としてのｐ型のＰ−ベース領域１１が選択的にストライプ状に形成され、このＰ−ベース領域１１の領域内に第１導電型であるｎ型のＮ＋エミッタ領域１２がＰ−ベース領域１１のストライプ方向と同一方向に延ばして選択的に形成され、このＮ＋エミッタ領域１２に隣接して絶縁層１３を介してゲート１４を設けた絶縁ゲート１５が形成され、また、Ｎ−層１０の他主面１０Ｂ側に、第２導電型のコレクタ層としてのｐ型のＰ＋コレクタ層１６が形成されて構成されている。かかる構成により、Ｐ＋コレクタ層１６、Ｎ−層１０及びＰ−ベース領域１１は、寄生サイリスタを構成する１つのＰＮＰ形ＢＪＴとなる。
【００１６】
ＩＧＢＴ２の絶縁層１３には、Ｎ＋エミッタ領域１２を露出させるコンタクト開口１８がＮ＋エミッタ領域１２と平行してストライプ状に延びて設けられている。
上記エミッタ電極２１は、ＩＧＢＴ２の主面１０Ａ側を覆うように設けられ、コンタクト開口１８を通じてＮ+エミッタ領域１２とコンタクトする。また、上記コレクタ電極２２は、Ｐ＋コレクタ層１６を覆うようにＮ−層１０（半導体基板）の他主面１０Ｂの側（裏面側）に設けられている。
なお、図１には、エミッタ電極２１で覆われたコンタクト開口１８が露出するように切断した状態を示している。
【００１７】
図１において、コンタクト開口１８の両側に、それぞれ１個のＩＧＢＴ２のセルが形成され、このセルの多数の集合により、半導体チップたるＩＧＢＴ２が構成される。かかるＩＧＢＴ２の製造時には、図２に示すように、半導体基板（上記Ｎ−層１０に相当）たるシリコンウエハ３０に多数個のＩＧＢＴ２が同時に形成される。また、ＩＧＢＴ２の製造時には、シリコンウエハ３０に、ＩＧＢＴ２の性能検査のためのテスト回路であるＴＥＧ４０がＩＧＢＴ２ごとに併設される。ＴＥＧ４０は、後述するαＰＮＰを測定するための回路パターンであり、その構成については、性能検査の説明と併せて後述する。
【００１８】
ところで、ＩＧＢＴは、Ｐ＋コレクタ層１６の厚みに応じて従来型と薄層型とに分類され、従前型のＩＧＢＴではＰ＋コレクタ層１６が約２００μｍの厚みであるのに対し、薄層型のＩＧＢＴではＰ＋コレクタ層１６が約０．５μｍの厚みとなり非常に薄くなる。
これら従来型と薄層型のＩＧＢＴは、製造工程においても違いがあり、従来型のＩＧＢＴでは、Ｐ＋コレクタ層が裏面に形成されたサブウエハ（厚み２００μｍ以上）の表面にＮ−ベース層、或いはＮ＋層及びＮ−ベース層をエピタキシャル成長させて、Ｐ＋コレクタ層及びＮ−ベース層を備えるウエハを形成する。これに対して、薄層型のＩＧＢＴでは、Ｎ−のウエハ（厚み４００μｍ以上）の裏面にイオン注入し熱処理することでＰ＋コレクタ層及びＮ−ベース層を備えるウエハを形成する。
本実施形態では、性能検査の結果に応じてＰ＋コレクタ層１６のキャリア濃度を容易に調整できることから、ＩＧＢＴ２として薄層型のＩＧＢＴを用いることとしている。
【００１９】
図３は、薄型のＩＧＢＴ２を含むパワー半導体装置１の製造工程を示す図である。
先ず、ＩＧＢＴ２の製造においては、上記シリコンウエハ３０として、第１導電型であるｎ型のシリコンウエハ３０が用いられる。そして、シリコンウエハ３０の主面（表面）側に、図１に示したＰ−ベース領域１１、Ｎ＋エミッタ領域１２、絶縁ゲート１５、エミッタ電極２１などの表面構造を形成する（ステップＳ１）。
次いで、シリコンウエハ３０の裏面側を研削（バックグラインド）し、シリコンウエハ３０の厚さを薄くする（ステップＳ２）。一例を挙げると、厚み４００μｍ以上のシリコンウエハ３０を約１００μｍ程度まで研削する。そして、研削によって生じたひずみなどのダメージが生じた層を除去するため、シリコンウエハ３０の裏面側をエッチングにより除去する（ステップＳ３）。
【００２０】
次いで、エッチングが完了し清浄なシリコンウエハ３０の裏面側に、Ｐ＋コレクタ層１６を形成する（ステップＳ４）。Ｐ＋コレクタ層１６の形成は、例えばシリコンウエハ３０の裏面側にイオンを所定濃度で拡散注入した後（ステップＳ４Ａ）、活性化のためのレーザアニールによる熱処理（ステップＳ４Ｂ）により行われる。
そして、シリコンウエハ３０のＴＥＧ４０に対し、性能検査を行い（ステップＳ５）、良品判定が行われる（ステップＳ６）。この性能検査にあっては、コレクタ電極２２を設けない状態で飽和電圧特性、及びターンオフ損失特性について検査されるが、詳細については後述する。
【００２１】
性能検査の結果、良品である場合には（ステップＳ６：Ｙｅｓ）、シリコンウエハ３０の裏面（すなわち、Ｐ＋コレクタ層１６の表面）に、例えば金属を蒸着またはスパッタにて積層してコレクタ電極２２を形成する（ステップＳ７）。
そして、シリコンウエハ３０をチップダイシングすることで各ＩＧＢＴ２を切り離し（ステップＳ８）、それぞれのＩＧＢＴ２をトレーにマウントし、ワイヤ等をボンディングすることでパワー半導体装置１を製造する。
【００２２】
一方、性能検査の結果、良品でない場合には（ステップＳ６：Ｎｏ）、飽和電圧特性、及びターンオフ損失特性はＰ＋コレクタ層１６のキャリア濃度に依存することから、Ｐ＋コレクタ層１６へのイオン注入（ステップＳ４Ａ）、及び熱処理（ステップＳ４Ｂ）を行うことで、Ｐ＋コレクタ層１６のキャリア濃度を増やして、飽和電圧特性、及びターンオフ損失特性を調整した後、再度、ステップＳ５にて性能検査が行われることとなる。
【００２３】
飽和電圧特性、及びターンオフ損失特性とＰ＋コレクタ層１６のキャリア濃度の関係について詳述する。
飽和電圧Ｖｃｅ（ｓａｔ）は、オンしたときのドリフト層たるＮ−層１０のドリフト電圧ＶNdriftに比例し、このドリフト電圧ＶNdriftは、次式（１）により表される。
【００２４】
【数１】
ただし、式（１）において、Ｄは拡散定数、τはライフタイム、Ｊｃは電流密度、ＷNはオン状態のＰＮ接合（Ｐ−ベース領域１１とＮ−層１０との接合部）の空乏層幅、ｑは電子の電荷量、ｐ０はＰ＋コレクタ層１６からＮ−層１０への注入ホール数、μnは電子移動度、μpはホール移動度、ｆ１（τ）、ｆ２（τ）はそれぞれライフタイムの多項式である。
【００２５】
式（１）によれば、ドリフト電圧ＶNdriftが注入ホール数ｐ０に反比例することが分かる。したがって、図４に示すように、注入ホール数ｐ０が多くなるほど、飽和電圧Ｖｃｅ（ｓａｔ）も小さくなり、さらに注入ホール数ｐ０が測定されれば、飽和電圧Ｖｃｅ（ｓａｔ）が導出（或いは予測）できることになる。
注入ホール数ｐ０は、Ｐ＋コレクタ層１６のキャリア数に比例することから、飽和電圧特性はＰ＋コレクタ層１６のキャリア濃度に依存することが分かる。すなわち飽和電圧特性が悪い場合には、Ｐ＋コレクタ層１６のキャリア濃度を高めてキャリア数を増やすことで改善できる。
【００２６】
一方、ターンオフ損失Ｅｏｆｆについて説明すると、図５に示すように、ターンオフ時には、時間経過と共に減衰するターンオフ電流Ｉoffが流れ、これに伴いコレクタ−エミッタ間電圧Ｖｃｅが生じる。ターンオフ損失Ｅｏｆｆは、ターンオフ電流Ｉoffと、コレクタ−エミッタ間電圧Ｖｃｅとの積を、ターンオフ期間（ターンオフからターンオフ電流Ｉoffがゼロになるまで）で時間積分することで求められ、更にターンオフ電流Ｉoffは、次式（２）により表される。
【００２７】
【数２】
ただし、τ’はＰ＋コレクタ層１６からホールが引き抜かれる時定数、Ｉａoffはターンオフ電流Ｉoffの初期値である。
【００２８】
ターンオフ電流の初期値Ｉａoffは、次式（３）により表される。
【００２９】
【数３】
ただし、Ａは定数、αＰＮＰはホール電流／コレクタ電流である。なお、ホール電流はＰ＋コレクタ層１６からＮ−層１０に注入されるキャリアであるホールによる電流であって、Ｎ−層１０からＰ＋コレクタ層１６に移動するキャリアである電子による電子電流と等しく、これらホール電流及び電子電流の和がコレクタ電流となる。
【００３０】
これら式（２）、（３）によれば、ターンオフ電流Ｉoffが注入ホール数ｐ０に比例することが分かる。したがって、図６に示すように、注入ホール数ｐ０が多くなるほど、ターンオフ損失Ｅｏｆｆも増加し、また注入ホール数ｐ０が測定されれば、ターンオフ損失Ｅｏｆｆが導出（或いは予測）できることになる。
上述の通り、注入ホール数ｐ０は、Ｐ＋コレクタ層１６のキャリア数に比例することから、ターンオフ損失特性はＰ＋コレクタ層１６のキャリア濃度に依存することが分かり、ターンオフ損失特性が悪い場合には、Ｐ＋コレクタ層１６を削る等して体積を減らしてキャリア数を減らすことで改善できる。
【００３１】
以上のように、飽和電圧Ｖｃｅ（ｓａｔ）、及びターンオフ損失Ｅｏｆｆは、注入ホール数ｐ０が測定されれば導出（或いは予測）されることが分かる。この注入ホール数ｐ０は、コレクタ電流Ｉｃに対するホール電流Ｉｈの割合を示すαＰＮＰとして間接的に求めることができることから、このαＰＮＰを測定することで、ＩＧＢＴ２に大電流を実際に流さなくとも、これらの性能検査を実施できる。
【００３２】
すなわち、飽和電圧Ｖｃｅ（ｓａｔ）、及びターンオフ損失Ｅｏｆｆは、互いにトレードオフの関係にあることから、これらとαＰＮＰとの関係は、図７に示すようになる。したがって、飽和電圧Ｖｃｅ（ｓａｔ）、及びターンオフ損失Ｅｏｆｆがそれぞれ良品領域に入るαＰＮＰの範囲（以下、良品判定範囲Ｋと言う）が一意に求められることから、この良品判定範囲Ｋを予め実験等により求めておき、ＩＧＢＴ２の性能検査においては、前掲図３に示すように、αＰＮＰを測定し（ステップＳ５Ａ）、良品判定範囲Ｋに入っているか否かを判定することで（ステップＳ６）、ＩＧＢＴ２の良品が判定できる。
そして、判定の結果、αＰＮＰが良品判定範囲Ｋから小さい方に外れている場合、すなわち飽和電圧特性が悪い場合には、図３のステップＳ４に処理を戻し、Ｐ＋コレクタ層１６に更にイオン注入及び熱処理してキャリア数を高めることでαＰＮＰが良品判定範囲Ｋに収まるように調整することとなる。
なお、αＰＮＰが良品判定範囲Ｋから大きい方に外れている場合には、すなわちターンオフ損失特性が悪い場合には、Ｐ＋コレクタ層１６の厚みをエッチング等により減らすことでキャリア数を減らし、αＰＮＰが良品判定範囲Ｋに収まるように調整できる。
【００３３】
図８は、性能検査のテストパターンたるＴＥＧ４０の構造を模式的に示す図である。
性能検査時のαＰＮＰの測定は、シリコンウエハ３０に設けられたＴＥＧ４０に対して行われる。ＴＥＧ４０は、図８に示すように、ＩＧＢＴ２と同一構造を備える。ただし、αＰＮＰの測定時には、電子電流Ｉｅとホール電流Ｉｈとを計測することから、Ｐ−ベース領域１１の表面には、エミッタ電極２１に代えて、電子電流プローブ用電極４１と、ホール電流プローブ用電極４２とがそれぞれ設けられている。
電子電流プローブ用電極４１は、ゲート電圧Ｖｇを印加したときの電子電流Ｉｅを検出するための電極であって、Ｎ＋エミッタ領域１２の直上に設けられている。また、ホール電流プローブ用電極４２は、ゲート電圧Ｖｇを印加したときのホール電流を検出するための電極であって、Ｐ−ベース領域１１のうちＮ＋エミッタ領域１２の外に設けられている。ただしホール電流プローブ用電極４２の直下には、濃度が高いＰ＋半導体層４３が形成されている。このＰ＋半導体層４３では、ホールのキャリア密度が高いため、フェルミ準位が価電子帯に近づくことでホールが流れやすく、ホール電流プローブ用電極４２でホール電流Ｉｈが検出できる。
【００３４】
そして、性能検査時（図３のステップＳ５）のαＰＮＰの測定では、これら電子電流プローブ用電極４１と、ホール電流プローブ用電極４２とのそれぞれに電流プローブ５０、５１を接触させ、また、シリコンウエハ３０の裏面のＰ＋コレクタ層１６に所定電圧のコレクタ電圧Ｖｃを印加するためのコレクタ電圧印加用プローブ５２を接触させる。
そして所定ボルトのゲート電圧Ｖｇを印加した状態で、コレクタ電圧Ｖｃを例えば０〜１０の間で段階的に変化させ、ＴＥＧ４０にエミッタ電流を生じさせる。このとき、Ｐ＋コレクタ層１６の表面にはコレクタ電極２２が形成されていないが、既にイオン注入及び熱処理が施されているため、小電流でも十分オーミックコンタクトができる。
【００３５】
エミッタ電流は、上記電子電流プローブ用電極４１とホール電流プローブ用電極４２とにより、電子電流Ｉｅとホール電流Ｉｈとに分けて検出され、電子電流Ｉｅとホール電流Ｉｈとを加算して求められるコレクタ電流Ｉｃとホール電流Ｉｈの比に基づいて、αＰＮＰ＝ホール電流Ｉｈ／コレクタ電流Ｉｃにより、コレクタ電圧ＶｃごとにαＰＮＰを算出する。かかるαＰＮＰの算出は、ゲート電圧Ｖｇを例えば７〜１７ボルトの間で段階的に変えて行われる。そして、それぞれでのαＰＮＰの平均値、或いは全てのαＰＮＰが良品判定範囲Ｋに含まれるか否かに基づいて、良品判定が行われることとなる。
【００３６】
このように、本実施形態によれば、コレクタ電流Ｉｃに対するホール電流Ｉｈの比であるαＰＮＰと、飽和電圧特性及びターンオフ特性との相関に基づいて、飽和電圧特性及びターンオフ特性の良否を検査するため、ＩＧＢＴ２に大電流を実際に流さなくとも飽和電圧特性及びターンオフ特性の良否を検査できる。これによりＩＧＢＴ２に大電流を流すためのパワーモジュール等を実装する前の未実装の状態で飽和電圧特性及びターンオフ特性の良否を検査でき、検査不良であったときのパワーモジュール実装分が無駄になることがない。
【００３７】
特に本実施形態によれば、性能検査の結果が否の場合には、Ｐ＋コレクタ層１６のキャリア数をイオン注入や削るなどして調整することで、ＩＧＢＴ２の製造工程の中で、性能検査と、その検査結果に応じた調整とを行うこととしたため、不良品を良品にすることが可能となり、歩留まりを向上させることができる。
【００３８】
また本実施形態によれば、ＩＧＢＴ２の製造時には、シリコンウエハ３０に、ＩＧＢＴ２とともに、当該ＩＧＢＴ２の構造と、電子電流プローブ用電極４１、及びホール電流プローブ用電極４２とを備えるテスト回路としてのＴＥＧ４０を構成した。
これにより、ＴＥＧ４０の絶縁ゲート１５にゲート電圧Ｖｇを印加して、電子電流プローブ用電極４１から電子電流Ｉｅを検出し、ホール電流プローブ用電極４２からホール電流Ｉｈを検出して、電子電流Ｉｅにホール電流Ｉｈを加えたコレクタ電流Ｉｃに対するホール電流Ｉｈの比たるαＰＮＰ、飽和電圧特性及びターンオフ特性との相関に基づいて、飽和電圧特性及びターンオフ特性の良否を検査することができる。
【００３９】
なお、上述した実施形態は、あくまでも本発明の一態様を例示するものであり、本発明の趣旨を逸脱しない範囲で任意に変形及び応用が可能である。
【００４０】
例えば、上述した実施形態では、薄層型のＩＧＢＴ２について、飽和電圧特性、及びターンオフ損失特性を検査する場合を説明したが、同様にして、従前型のＩＧＢＴ２についても飽和電圧特性、及びターンオフ損失特性を検査することができる。
また例えば、上述した実施形態では、ＩＧＢＴ２の構成として、第１導電型のｎ型、第２導電型をｐ型として説明したが、これに限らず、第１導電型をｐ型、第２導電型をｎ型としても良い。
また例えば、上述した実施形態では、ノンパンチスルー型（ＮＰＴ）のＩＧＢＴとして説明したが、これに限らず、パンチスルー型（ＰＴ）でも本発明を適用可能である。
【符号の説明】
【００４１】
１ パワー半導体装置
２ ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
１０ Ｎ−層（第１導電型の半導体層、第１導電型の半導体ウエハ）
１１ Ｐ−ベース領域
１２ Ｎ＋エミッタ領域
１３ 絶縁層
１４ ゲート
１５ 絶縁ゲート
１６ Ｐ＋コレクタ層
２１ エミッタ電極
２２ コレクタ電極
３０ シリコンウエハ（第１導電型の半導体ウエハ）
４０ ＴＥＧ（テスト回路）
４１ 電子電流プローブ用電極
４２ ホール電流プローブ用電極
４３ Ｐ＋ベース層
Ｅｏｆｆ ターンオフ損失
Ｉｃ コレクタ電流
Ｉｅ 電子電流
Ｉｈ ホール電流
Ｋ 良品判定範囲
ｐ０ 注入ホール数
Ｖｃｅ（ｓａｔ） 飽和電圧
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと言う）の性能を検査する検査技術に関する。
【背景技術】
【０００２】
大電力を駆動、及び制御するパワートランジスタの１つとして、ＩＧＢＴが知られている。ＩＧＢＴは、ＮチャネルパワーＭＯＳＦＥＴのドレイン側にＰコレクタ層を設けた構造であって、ＮチャネルパワーＭＯＳＦＥＴとＰＮＰ形ＢＪＴ（ＢＪＴ：バイポーラトランジスタ）とを１つの半導体素子に構成したものである。
かかるＩＧＢＴの性能指標値のうち、Ｐコレクタ層からＮベース層へのホール密度に左右されるものとして、コレクタ−エミッタ間の飽和電圧（「オン電圧」とも呼ばれる）特性と、ターンオフ損失特性とが知られている。
具体的には、飽和電圧特性は、Ｐコレクタ層からＮベース層（ＮチャネルパワーＭＯＳＦＥＴのｎ−エピタキシャル層）に注入されるホール（正孔）密度による伝導度変調が支配的であり、飽和電圧特性はＰコレクタ層からＮベース層へのホール密度が高いほど良くなる。
また、ターンオフ損失は、Ｐコレクタ層からＮベース層に注入された残留ホール密度が支配的であり、ターンオフ損失特性はＰコレクタ層からＮベース層への残留ホール密度が高いほど悪くなる。
このように、飽和電圧特性とターンオフ損失特性とは、ホール密度に関してトレードオフ関係にあることが知られている。ホール密度は、Ｐコレクタ層のキャリア濃度に比例することから、ＩＧＢＴの製造時には、飽和電圧特性とターンオフ損失特性とを共に良好にするＰコレクタ層のキャリア濃度を予め求めておき、このキャリア濃度でＩＧＢＴを製造することとしている。
【０００３】
ＩＧＢＴの製造後には性能検査が行われる。性能検査の技術としては、例えばＩＧＢＴを製造する半導体ウエハの一部の領域にＴＥＧ（test element group）を構成し、このＴＥＧの特性を測定することでＩＧＢＴの性能を検査する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１０１３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＩＧＢＴは、大電力で使用されるパワートランジスタであることから、上記飽和電圧特性、及びターンオフ損失特性の性能検査も大電流を通電して行う必要がある。したがって、従来、これらの性能検査は、ＩＧＢＴのコレクタ及びエミッタのそれぞれに、大電流を通電するためコレクタ電極、及びエミッタ電極を形成し、パワーモジュール実装した状態で行われている。
しかしながら、性能検査がパワーモジュール実装した後に行われるため、飽和電圧特性、及びターンオフ損失特性不良が発見されても、これらの特性に影響を与えるＰコレクタ層のキャリア濃度を調整することはできず、そのまま廃棄するしかなかった。この結果、ＩＧＢＴの製造コスト、パワーモジュールの部材及び実装コストが無駄になっていた。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、大電流を流さなくとも飽和電圧特性、及びターンオフ損失特性を検査できる絶縁ゲートバイポーラトランジスタの検査方法、製造方法、及びテスト回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタの性能検査方法において、前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体層に注入されるキャリアによるホール電流とを測定し、前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査することを特徴とする。
【０００８】
本発明によれば、絶縁ゲートにゲート電圧を印加したときの電子電流と、コレクタ層から半導体層に注入されるキャリアによるホール電流とを測定し、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査するため、大電流を実際に流さなくとも飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
これにより、大電流を流すためのパワーモジュール等を実装する前の未実装の状態で飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
【０００９】
また上記目的を達成するために、本発明は、第１導電型の半導体ウエハの主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体ウエハの他主面側に、不純物を拡散して第２導電型のコレクタ層を設ける絶縁ゲートバイポーラトランジスタの製造方法において、前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体ウエハに注入されるキャリアによるホール電流とを測定し、前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査し、前記検査の結果が否の場合には前記コレクタ層のキャリア数を調整することを特徴とする。
【００１０】
本発明によれば、絶縁ゲートにゲート電圧を印加したときの電子電流と、コレクタ層から半導体ウエハに注入されるキャリアによるホール電流とを測定し、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査するため、大電流を実際に流さなくとも飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
また、検査の結果が否の場合には、コレクタ層のキャリア数を調整することで、絶縁ゲートバイポーラトランジスタの製造工程の中で、性能検査と、結果に応じた調整とを行うことができ、歩留まりを向上させることができる。
【００１１】
また上記目的を達成するために、本発明は、第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタと、前記絶縁ゲートにゲート電圧を印加したときに前記エミッタ領域に流れる電子電流を検出するための電子電流プローブ用電極、及び前記ベース領域であって前記エミッタ領域の外に流れるホール電流を検出するためのホール電流プローブ用電極とを備えることを特徴とするテスト回路を提供する。
【００１２】
本発明によれば、絶縁ゲートにゲート電圧を印加して、電子電流プローブ用電極から電子電流を検出し、ホール電流プローブ用電極からホール電流を検出することで、前記電子電流に前記ホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査することができる。
【発明の効果】
【００１３】
本発明によれば、絶縁ゲートにゲート電圧を印加したときの電子電流と、コレクタ層から半導体層に注入されるキャリアによるホール電流とを測定し、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査するため、大電流を実際に流さなくとも飽和電圧特性及び／又はターンオフ特性の良否を検査できる。これにより大電流を流すためのパワーモジュール等を実装する前の未実装の状態で飽和電圧特性及び／又はターンオフ特性の良否を検査できる。
また、検査の結果が否の場合には前記コレクタ層のキャリア数を調整することで、絶縁ゲートバイポーラトランジスタの製造工程の中で、性能検査と、結果に応じた調整とを行うことができ、歩留まりを向上させることができる。
また絶縁ゲートバイポーラトランジスタと、絶縁ゲートにゲート電圧を印加したときにエミッタ領域に流れる電子電流を検出するための電子電流プローブ用電極、及びベース領域であってエミッタ領域の外に流れるホール電流を検出するためのホール電流プローブ用電極とを備えるテスト回路を構成することで、絶縁ゲートにゲート電圧を印加して、電子電流プローブ用電極から電子電流を検出し、ホール電流プローブ用電極からホール電流を検出して、電子電流にホール電流を加えたコレクタ電流に対するホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る性能検査の対象となるＩＧＢＴを含むパワー半導体装置の構造を模式的に示す一部切断斜視図である。
【図２】ＩＧＢＴ、及びＴＥＧが形成されたシリコンウエハを模式的に示す図である。
【図３】薄型のＩＧＢＴを含むパワー半導体装置１の製造工程を示す図である。
【図４】Ｐ＋コレクタ層からＮ−ベース層への注入ホール数と飽和電圧の関係を示す図である。
【図５】ターンオフ時のターンオフ電流とコレクタ−エミッタ間電圧の一例を示す図である。
【図６】Ｐ＋コレクタ層からＮ−ベース層への注入ホール数とターンオフ損失の関係を示す図である。
【図７】αＰＮＰと飽和電圧及びターンオフ損失の関係を示す図である。
【図８】性能検査のテストパターンたるＴＥＧの構造を模式的に示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。
図１はパワー半導体装置１の構造を模式的に示す一部切断斜視図である。
パワー半導体装置１は、本実施形態の性能検査の対象となるＩＧＢＴ２と、性能検査後のＩＧＢＴ２に実装されたエミッタ電極２１、及びコレクタ電極２２を有している。
ＩＧＢＴ２は、第１導電型の半導体基板としてのｎ型のＮ−層１０の主面１０Ａ側に、第２導電型のベース領域としてのｐ型のＰ−ベース領域１１が選択的にストライプ状に形成され、このＰ−ベース領域１１の領域内に第１導電型であるｎ型のＮ＋エミッタ領域１２がＰ−ベース領域１１のストライプ方向と同一方向に延ばして選択的に形成され、このＮ＋エミッタ領域１２に隣接して絶縁層１３を介してゲート１４を設けた絶縁ゲート１５が形成され、また、Ｎ−層１０の他主面１０Ｂ側に、第２導電型のコレクタ層としてのｐ型のＰ＋コレクタ層１６が形成されて構成されている。かかる構成により、Ｐ＋コレクタ層１６、Ｎ−層１０及びＰ−ベース領域１１は、寄生サイリスタを構成する１つのＰＮＰ形ＢＪＴとなる。
【００１６】
ＩＧＢＴ２の絶縁層１３には、Ｎ＋エミッタ領域１２を露出させるコンタクト開口１８がＮ＋エミッタ領域１２と平行してストライプ状に延びて設けられている。
上記エミッタ電極２１は、ＩＧＢＴ２の主面１０Ａ側を覆うように設けられ、コンタクト開口１８を通じてＮ+エミッタ領域１２とコンタクトする。また、上記コレクタ電極２２は、Ｐ＋コレクタ層１６を覆うようにＮ−層１０（半導体基板）の他主面１０Ｂの側（裏面側）に設けられている。
なお、図１には、エミッタ電極２１で覆われたコンタクト開口１８が露出するように切断した状態を示している。
【００１７】
図１において、コンタクト開口１８の両側に、それぞれ１個のＩＧＢＴ２のセルが形成され、このセルの多数の集合により、半導体チップたるＩＧＢＴ２が構成される。かかるＩＧＢＴ２の製造時には、図２に示すように、半導体基板（上記Ｎ−層１０に相当）たるシリコンウエハ３０に多数個のＩＧＢＴ２が同時に形成される。また、ＩＧＢＴ２の製造時には、シリコンウエハ３０に、ＩＧＢＴ２の性能検査のためのテスト回路であるＴＥＧ４０がＩＧＢＴ２ごとに併設される。ＴＥＧ４０は、後述するαＰＮＰを測定するための回路パターンであり、その構成については、性能検査の説明と併せて後述する。
【００１８】
ところで、ＩＧＢＴは、Ｐ＋コレクタ層１６の厚みに応じて従来型と薄層型とに分類され、従前型のＩＧＢＴではＰ＋コレクタ層１６が約２００μｍの厚みであるのに対し、薄層型のＩＧＢＴではＰ＋コレクタ層１６が約０．５μｍの厚みとなり非常に薄くなる。
これら従来型と薄層型のＩＧＢＴは、製造工程においても違いがあり、従来型のＩＧＢＴでは、Ｐ＋コレクタ層が裏面に形成されたサブウエハ（厚み２００μｍ以上）の表面にＮ−ベース層、或いはＮ＋層及びＮ−ベース層をエピタキシャル成長させて、Ｐ＋コレクタ層及びＮ−ベース層を備えるウエハを形成する。これに対して、薄層型のＩＧＢＴでは、Ｎ−のウエハ（厚み４００μｍ以上）の裏面にイオン注入し熱処理することでＰ＋コレクタ層及びＮ−ベース層を備えるウエハを形成する。
本実施形態では、性能検査の結果に応じてＰ＋コレクタ層１６のキャリア濃度を容易に調整できることから、ＩＧＢＴ２として薄層型のＩＧＢＴを用いることとしている。
【００１９】
図３は、薄型のＩＧＢＴ２を含むパワー半導体装置１の製造工程を示す図である。
先ず、ＩＧＢＴ２の製造においては、上記シリコンウエハ３０として、第１導電型であるｎ型のシリコンウエハ３０が用いられる。そして、シリコンウエハ３０の主面（表面）側に、図１に示したＰ−ベース領域１１、Ｎ＋エミッタ領域１２、絶縁ゲート１５、エミッタ電極２１などの表面構造を形成する（ステップＳ１）。
次いで、シリコンウエハ３０の裏面側を研削（バックグラインド）し、シリコンウエハ３０の厚さを薄くする（ステップＳ２）。一例を挙げると、厚み４００μｍ以上のシリコンウエハ３０を約１００μｍ程度まで研削する。そして、研削によって生じたひずみなどのダメージが生じた層を除去するため、シリコンウエハ３０の裏面側をエッチングにより除去する（ステップＳ３）。
【００２０】
次いで、エッチングが完了し清浄なシリコンウエハ３０の裏面側に、Ｐ＋コレクタ層１６を形成する（ステップＳ４）。Ｐ＋コレクタ層１６の形成は、例えばシリコンウエハ３０の裏面側にイオンを所定濃度で拡散注入した後（ステップＳ４Ａ）、活性化のためのレーザアニールによる熱処理（ステップＳ４Ｂ）により行われる。
そして、シリコンウエハ３０のＴＥＧ４０に対し、性能検査を行い（ステップＳ５）、良品判定が行われる（ステップＳ６）。この性能検査にあっては、コレクタ電極２２を設けない状態で飽和電圧特性、及びターンオフ損失特性について検査されるが、詳細については後述する。
【００２１】
性能検査の結果、良品である場合には（ステップＳ６：Ｙｅｓ）、シリコンウエハ３０の裏面（すなわち、Ｐ＋コレクタ層１６の表面）に、例えば金属を蒸着またはスパッタにて積層してコレクタ電極２２を形成する（ステップＳ７）。
そして、シリコンウエハ３０をチップダイシングすることで各ＩＧＢＴ２を切り離し（ステップＳ８）、それぞれのＩＧＢＴ２をトレーにマウントし、ワイヤ等をボンディングすることでパワー半導体装置１を製造する。
【００２２】
一方、性能検査の結果、良品でない場合には（ステップＳ６：Ｎｏ）、飽和電圧特性、及びターンオフ損失特性はＰ＋コレクタ層１６のキャリア濃度に依存することから、Ｐ＋コレクタ層１６へのイオン注入（ステップＳ４Ａ）、及び熱処理（ステップＳ４Ｂ）を行うことで、Ｐ＋コレクタ層１６のキャリア濃度を増やして、飽和電圧特性、及びターンオフ損失特性を調整した後、再度、ステップＳ５にて性能検査が行われることとなる。
【００２３】
飽和電圧特性、及びターンオフ損失特性とＰ＋コレクタ層１６のキャリア濃度の関係について詳述する。
飽和電圧Ｖｃｅ（ｓａｔ）は、オンしたときのドリフト層たるＮ−層１０のドリフト電圧ＶNdriftに比例し、このドリフト電圧ＶNdriftは、次式（１）により表される。
【００２４】
【数１】
ただし、式（１）において、Ｄは拡散定数、τはライフタイム、Ｊｃは電流密度、ＷNはオン状態のＰＮ接合（Ｐ−ベース領域１１とＮ−層１０との接合部）の空乏層幅、ｑは電子の電荷量、ｐ０はＰ＋コレクタ層１６からＮ−層１０への注入ホール数、μnは電子移動度、μpはホール移動度、ｆ１（τ）、ｆ２（τ）はそれぞれライフタイムの多項式である。
【００２５】
式（１）によれば、ドリフト電圧ＶNdriftが注入ホール数ｐ０に反比例することが分かる。したがって、図４に示すように、注入ホール数ｐ０が多くなるほど、飽和電圧Ｖｃｅ（ｓａｔ）も小さくなり、さらに注入ホール数ｐ０が測定されれば、飽和電圧Ｖｃｅ（ｓａｔ）が導出（或いは予測）できることになる。
注入ホール数ｐ０は、Ｐ＋コレクタ層１６のキャリア数に比例することから、飽和電圧特性はＰ＋コレクタ層１６のキャリア濃度に依存することが分かる。すなわち飽和電圧特性が悪い場合には、Ｐ＋コレクタ層１６のキャリア濃度を高めてキャリア数を増やすことで改善できる。
【００２６】
一方、ターンオフ損失Ｅｏｆｆについて説明すると、図５に示すように、ターンオフ時には、時間経過と共に減衰するターンオフ電流Ｉoffが流れ、これに伴いコレクタ−エミッタ間電圧Ｖｃｅが生じる。ターンオフ損失Ｅｏｆｆは、ターンオフ電流Ｉoffと、コレクタ−エミッタ間電圧Ｖｃｅとの積を、ターンオフ期間（ターンオフからターンオフ電流Ｉoffがゼロになるまで）で時間積分することで求められ、更にターンオフ電流Ｉoffは、次式（２）により表される。
【００２７】
【数２】
ただし、τ’はＰ＋コレクタ層１６からホールが引き抜かれる時定数、Ｉａoffはターンオフ電流Ｉoffの初期値である。
【００２８】
ターンオフ電流の初期値Ｉａoffは、次式（３）により表される。
【００２９】
【数３】
ただし、Ａは定数、αＰＮＰはホール電流／コレクタ電流である。なお、ホール電流はＰ＋コレクタ層１６からＮ−層１０に注入されるキャリアであるホールによる電流であって、Ｎ−層１０からＰ＋コレクタ層１６に移動するキャリアである電子による電子電流と等しく、これらホール電流及び電子電流の和がコレクタ電流となる。
【００３０】
これら式（２）、（３）によれば、ターンオフ電流Ｉoffが注入ホール数ｐ０に比例することが分かる。したがって、図６に示すように、注入ホール数ｐ０が多くなるほど、ターンオフ損失Ｅｏｆｆも増加し、また注入ホール数ｐ０が測定されれば、ターンオフ損失Ｅｏｆｆが導出（或いは予測）できることになる。
上述の通り、注入ホール数ｐ０は、Ｐ＋コレクタ層１６のキャリア数に比例することから、ターンオフ損失特性はＰ＋コレクタ層１６のキャリア濃度に依存することが分かり、ターンオフ損失特性が悪い場合には、Ｐ＋コレクタ層１６を削る等して体積を減らしてキャリア数を減らすことで改善できる。
【００３１】
以上のように、飽和電圧Ｖｃｅ（ｓａｔ）、及びターンオフ損失Ｅｏｆｆは、注入ホール数ｐ０が測定されれば導出（或いは予測）されることが分かる。この注入ホール数ｐ０は、コレクタ電流Ｉｃに対するホール電流Ｉｈの割合を示すαＰＮＰとして間接的に求めることができることから、このαＰＮＰを測定することで、ＩＧＢＴ２に大電流を実際に流さなくとも、これらの性能検査を実施できる。
【００３２】
すなわち、飽和電圧Ｖｃｅ（ｓａｔ）、及びターンオフ損失Ｅｏｆｆは、互いにトレードオフの関係にあることから、これらとαＰＮＰとの関係は、図７に示すようになる。したがって、飽和電圧Ｖｃｅ（ｓａｔ）、及びターンオフ損失Ｅｏｆｆがそれぞれ良品領域に入るαＰＮＰの範囲（以下、良品判定範囲Ｋと言う）が一意に求められることから、この良品判定範囲Ｋを予め実験等により求めておき、ＩＧＢＴ２の性能検査においては、前掲図３に示すように、αＰＮＰを測定し（ステップＳ５Ａ）、良品判定範囲Ｋに入っているか否かを判定することで（ステップＳ６）、ＩＧＢＴ２の良品が判定できる。
そして、判定の結果、αＰＮＰが良品判定範囲Ｋから小さい方に外れている場合、すなわち飽和電圧特性が悪い場合には、図３のステップＳ４に処理を戻し、Ｐ＋コレクタ層１６に更にイオン注入及び熱処理してキャリア数を高めることでαＰＮＰが良品判定範囲Ｋに収まるように調整することとなる。
なお、αＰＮＰが良品判定範囲Ｋから大きい方に外れている場合には、すなわちターンオフ損失特性が悪い場合には、Ｐ＋コレクタ層１６の厚みをエッチング等により減らすことでキャリア数を減らし、αＰＮＰが良品判定範囲Ｋに収まるように調整できる。
【００３３】
図８は、性能検査のテストパターンたるＴＥＧ４０の構造を模式的に示す図である。
性能検査時のαＰＮＰの測定は、シリコンウエハ３０に設けられたＴＥＧ４０に対して行われる。ＴＥＧ４０は、図８に示すように、ＩＧＢＴ２と同一構造を備える。ただし、αＰＮＰの測定時には、電子電流Ｉｅとホール電流Ｉｈとを計測することから、Ｐ−ベース領域１１の表面には、エミッタ電極２１に代えて、電子電流プローブ用電極４１と、ホール電流プローブ用電極４２とがそれぞれ設けられている。
電子電流プローブ用電極４１は、ゲート電圧Ｖｇを印加したときの電子電流Ｉｅを検出するための電極であって、Ｎ＋エミッタ領域１２の直上に設けられている。また、ホール電流プローブ用電極４２は、ゲート電圧Ｖｇを印加したときのホール電流を検出するための電極であって、Ｐ−ベース領域１１のうちＮ＋エミッタ領域１２の外に設けられている。ただしホール電流プローブ用電極４２の直下には、濃度が高いＰ＋半導体層４３が形成されている。このＰ＋半導体層４３では、ホールのキャリア密度が高いため、フェルミ準位が価電子帯に近づくことでホールが流れやすく、ホール電流プローブ用電極４２でホール電流Ｉｈが検出できる。
【００３４】
そして、性能検査時（図３のステップＳ５）のαＰＮＰの測定では、これら電子電流プローブ用電極４１と、ホール電流プローブ用電極４２とのそれぞれに電流プローブ５０、５１を接触させ、また、シリコンウエハ３０の裏面のＰ＋コレクタ層１６に所定電圧のコレクタ電圧Ｖｃを印加するためのコレクタ電圧印加用プローブ５２を接触させる。
そして所定ボルトのゲート電圧Ｖｇを印加した状態で、コレクタ電圧Ｖｃを例えば０〜１０の間で段階的に変化させ、ＴＥＧ４０にエミッタ電流を生じさせる。このとき、Ｐ＋コレクタ層１６の表面にはコレクタ電極２２が形成されていないが、既にイオン注入及び熱処理が施されているため、小電流でも十分オーミックコンタクトができる。
【００３５】
エミッタ電流は、上記電子電流プローブ用電極４１とホール電流プローブ用電極４２とにより、電子電流Ｉｅとホール電流Ｉｈとに分けて検出され、電子電流Ｉｅとホール電流Ｉｈとを加算して求められるコレクタ電流Ｉｃとホール電流Ｉｈの比に基づいて、αＰＮＰ＝ホール電流Ｉｈ／コレクタ電流Ｉｃにより、コレクタ電圧ＶｃごとにαＰＮＰを算出する。かかるαＰＮＰの算出は、ゲート電圧Ｖｇを例えば７〜１７ボルトの間で段階的に変えて行われる。そして、それぞれでのαＰＮＰの平均値、或いは全てのαＰＮＰが良品判定範囲Ｋに含まれるか否かに基づいて、良品判定が行われることとなる。
【００３６】
このように、本実施形態によれば、コレクタ電流Ｉｃに対するホール電流Ｉｈの比であるαＰＮＰと、飽和電圧特性及びターンオフ特性との相関に基づいて、飽和電圧特性及びターンオフ特性の良否を検査するため、ＩＧＢＴ２に大電流を実際に流さなくとも飽和電圧特性及びターンオフ特性の良否を検査できる。これによりＩＧＢＴ２に大電流を流すためのパワーモジュール等を実装する前の未実装の状態で飽和電圧特性及びターンオフ特性の良否を検査でき、検査不良であったときのパワーモジュール実装分が無駄になることがない。
【００３７】
特に本実施形態によれば、性能検査の結果が否の場合には、Ｐ＋コレクタ層１６のキャリア数をイオン注入や削るなどして調整することで、ＩＧＢＴ２の製造工程の中で、性能検査と、その検査結果に応じた調整とを行うこととしたため、不良品を良品にすることが可能となり、歩留まりを向上させることができる。
【００３８】
また本実施形態によれば、ＩＧＢＴ２の製造時には、シリコンウエハ３０に、ＩＧＢＴ２とともに、当該ＩＧＢＴ２の構造と、電子電流プローブ用電極４１、及びホール電流プローブ用電極４２とを備えるテスト回路としてのＴＥＧ４０を構成した。
これにより、ＴＥＧ４０の絶縁ゲート１５にゲート電圧Ｖｇを印加して、電子電流プローブ用電極４１から電子電流Ｉｅを検出し、ホール電流プローブ用電極４２からホール電流Ｉｈを検出して、電子電流Ｉｅにホール電流Ｉｈを加えたコレクタ電流Ｉｃに対するホール電流Ｉｈの比たるαＰＮＰ、飽和電圧特性及びターンオフ特性との相関に基づいて、飽和電圧特性及びターンオフ特性の良否を検査することができる。
【００３９】
なお、上述した実施形態は、あくまでも本発明の一態様を例示するものであり、本発明の趣旨を逸脱しない範囲で任意に変形及び応用が可能である。
【００４０】
例えば、上述した実施形態では、薄層型のＩＧＢＴ２について、飽和電圧特性、及びターンオフ損失特性を検査する場合を説明したが、同様にして、従前型のＩＧＢＴ２についても飽和電圧特性、及びターンオフ損失特性を検査することができる。
また例えば、上述した実施形態では、ＩＧＢＴ２の構成として、第１導電型のｎ型、第２導電型をｐ型として説明したが、これに限らず、第１導電型をｐ型、第２導電型をｎ型としても良い。
また例えば、上述した実施形態では、ノンパンチスルー型（ＮＰＴ）のＩＧＢＴとして説明したが、これに限らず、パンチスルー型（ＰＴ）でも本発明を適用可能である。
【符号の説明】
【００４１】
１ パワー半導体装置
２ ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
１０ Ｎ−層（第１導電型の半導体層、第１導電型の半導体ウエハ）
１１ Ｐ−ベース領域
１２ Ｎ＋エミッタ領域
１３ 絶縁層
１４ ゲート
１５ 絶縁ゲート
１６ Ｐ＋コレクタ層
２１ エミッタ電極
２２ コレクタ電極
３０ シリコンウエハ（第１導電型の半導体ウエハ）
４０ ＴＥＧ（テスト回路）
４１ 電子電流プローブ用電極
４２ ホール電流プローブ用電極
４３ Ｐ＋ベース層
Ｅｏｆｆ ターンオフ損失
Ｉｃ コレクタ電流
Ｉｅ 電子電流
Ｉｈ ホール電流
Ｋ 良品判定範囲
ｐ０ 注入ホール数
Ｖｃｅ（ｓａｔ） 飽和電圧
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタの検査方法において、
前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体層に注入されるホールによるホール電流とを測定し、
前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査する
ことを特徴とする絶縁ゲートバイポーラトランジスタの検査方法。
【請求項２】
第１導電型の半導体ウエハの主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体ウエハの他主面側に、不純物を拡散して第２導電型のコレクタ層を設ける絶縁ゲートバイポーラトランジスタの製造方法において、
前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体ウエハに注入されるホールによるホール電流とを測定し、
前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査し、
前記検査の結果が否の場合には前記コレクタ層のキャリア数を調整する
ことを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【請求項３】
第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタと、
前記絶縁ゲートにゲート電圧を印加したときに前記エミッタ領域に流れる電子電流を検出するための電子電流プローブ用電極、及び前記ベース領域であって前記エミッタ領域の外に流れるホール電流を検出するためのホール電流プローブ用電極と
を備えることを特徴とするテスト回路。
【請求項１】
第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタの検査方法において、
前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体層に注入されるホールによるホール電流とを測定し、
前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査する
ことを特徴とする絶縁ゲートバイポーラトランジスタの検査方法。
【請求項２】
第１導電型の半導体ウエハの主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体ウエハの他主面側に、不純物を拡散して第２導電型のコレクタ層を設ける絶縁ゲートバイポーラトランジスタの製造方法において、
前記絶縁ゲートにゲート電圧を印加したときの電子電流と、前記コレクタ層から前記半導体ウエハに注入されるホールによるホール電流とを測定し、
前記電子電流に前記ホール電流を加えたコレクタ電流に対する前記ホール電流の比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査し、
前記検査の結果が否の場合には前記コレクタ層のキャリア数を調整する
ことを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【請求項３】
第１導電型の半導体層の主面に、第２導電型のベース領域、当該ベース領域に形成された第１導電型のエミッタ領域、及び当該エミッタ領域に隣接した絶縁ゲートをそれぞれ設け、前記半導体層の他主面側に、第２導電型のコレクタ層を設けた絶縁ゲートバイポーラトランジスタと、
前記絶縁ゲートにゲート電圧を印加したときに前記エミッタ領域に流れる電子電流を検出するための電子電流プローブ用電極、及び前記ベース領域であって前記エミッタ領域の外に流れるホール電流を検出するためのホール電流プローブ用電極と
を備えることを特徴とするテスト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１５６１７８（Ｐ２０１２−１５６１７８Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１１８０４（Ｐ２０１１−１１８０４）
【出願日】平成２３年１月２４日（２０１１．１．２４）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２４日（２０１１．１．２４）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
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