表示装置
【課題】ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することが可能な表示装置を提供する。
【解決手段】ライトスキャナ104の最終段(出力段)のバッファ1041に接続される駆動配線200を201と202の2つに分割した構成を有する。
スキャナから離れている配線(遠い配線)につくゲート容量は1水平ライの画素の1/2となることから、負荷が軽減される。
【解決手段】ライトスキャナ104の最終段(出力段)のバッファ1041に接続される駆動配線200を201と202の2つに分割した構成を有する。
スキャナから離れている配線(遠い配線)につくゲート容量は1水平ライの画素の1/2となることから、負荷が軽減される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機EL(Electroluminescence )ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された表示装置に係り、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型表示装置に関するものである。
【背景技術】
【0002】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【0003】
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【0004】
図1は、一般的な有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図1に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL1〜DTLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
なお、水平セレクタ3、ライトスキャナ4に関しては、多結晶シリコン上に形成する場合や、MOSIC等で画素の周辺に形成することもある。
【0005】
図2は、図1の画素回路2aの一構成例を示す回路図である(たとえば特許文献1、2参照)。
図2の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
【0006】
図2の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11およびTFT12、キャパシタC11、発光素子である有機EL素子(OLED)13を有する。また、図2において、DTLはデータ線を、WSLは走査線をそれぞれ示している。
有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図2その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図2ではTFT11のソースが電源電位VCCに接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図2の画素回路2aの動作は以下の通りである。
【0007】
ステップST1:
走査線WSLを選択状態(ここでは低レベル)とし、データ線DTLに書き込み電位Vdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
【0008】
ステップST2:
走査線WSLを非選択状態(ここでは高レベル)とすると、データ線DTLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
【0009】
ステップST3:
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図2の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
【0010】
上述したように、画素回路2aでは、ドライブトランジスタであるTFT11のゲート印加電圧を変化させることで、EL発光素子13に流れる電流値を制御している。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
【0011】
(数1)
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
【0012】
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲ−ト容量を、Wはゲ−ト幅を、Lはゲ−ト長を、VgsはTFT11のゲ−ト・ソ−ス間電圧を、VthはTFT11のしきい値をそれぞれ示している。
【0013】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【0014】
図3は、有機EL素子の電流−電圧(I−V)特性の経時変化を示す図である。図33において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【0015】
一般的に、有機EL素子のI−V特性は、図3に示すように、時間が経過すると劣化してしまう。
しかしながら、図2の2トランジスタ駆動は定電流駆動のために有機EL素子には上述したように定電流が流れ続け、有機EL素子のI−V特性が劣化してもその発光輝度は経時劣化することはない。
【0016】
ところで、図2の画素回路2aは、pチャネルのTFTにより構成されているが、nチャネルのTFTにより構成することができれば、TFT作製において従来のアモルファスシリコン(a−Si)プロセスを用いることができるようになる。これにより、TFT基板の低コスト化が可能となる。
【0017】
次に、トランジスタをnチャネルTFTに置き換えた基本的な画素回路について説明する。
【0018】
図4は、図2の回路のpチャネルTFTをnチャネルTFTに置き換えた画素回路を示す回路図である。
【0019】
図4の画素回路2bは、nチャネルTFT21およびTFT22、キャパシタC21、発光素子である有機EL素子(OLED)23を有する。また、図4において、DTLはデータ線を、WSLは走査線をそれぞれ示している。
【0020】
この画素回路2bでは、ドライブトランジスタとしてTFT21のドレイン側が電源電位VCCに接続され、ソースはEL素子23のアノードに接続されており、ソースフォロワー回路を形成している。
【0021】
図5は、初期状態におけるドライブトランジスタとしてのTFT21とEL素子23の動作点を示す図である。図5において、横軸はTFT21のドレイン・ソース間電圧Vdsを、縦軸はドレイン・ソース間電流Idsをそれぞれ示している。
【0022】
図5に示すように、ソース電圧はドライブトランジスタであるTFT21とEL素子23との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このTFT21は飽和領域で駆動されるので、動作点のソース電圧に対したVgsに関して上記式1に示した方程式の電流値の電流Idsを流す。
【0023】
【特許文献1】USP5,684,365
【特許文献2】特開平8−234683号公報
【発明の開示】
【発明が解決しようとする課題】
【0024】
上述した画素回路は、最も単純な回路であるが、実際には、OLEDと直列に接続されるドライブトランジスタや、移動度やしきい値キャンセル用のTFT等が設けられる。
これらのTFTは、アクティブマトリクス型有機ELディスプレイパネルの両側あるいは片側に配置されている垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のTFTのゲートに印加される。
このパルス信号が印加されるTFTが2あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【0025】
ところが、図6に示すように、ライトスキャナの最終段のバッファ40を通して、画素回路4内のトランジスタ(TFT)のゲートにパルス信号を印加している配線41の配線抵抗rの影響により、パルスの遅延、トランジェントの変化が生じる。そのため、タイミングにずれが生じ、シェーディングやスジムラが発生する。
各画素回路2a内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、パネルの両端を比較した場合、たとえば移動度補正期間に差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、移動度のばらつきを補正しきれない画素が出現し、すじとして視認されるという不利益があった。
【0026】
本発明は、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【0027】
本発明の第1の観点の表示装置は、マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記駆動配線は、配線方向において複数に分割されている。
【0028】
本発明の第2の観点の表示装置は、マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第1、第2、第3、および第4のスキャナと、同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第1から第4のスキャナによる駆動信号がそれぞれ伝搬される第1、第2、第3、および第4の駆動配線と、第1、第2、第3、および第4の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、上記第1および第2のノードと、上記第1のノードと上記第2のノードとの間に接続された画素容量素子と、ドレイン端とソース端子で電流供給ラインを形成し、上記第2のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、第1の基準電位と上記駆動トランジスタのドレイン端に接続された第1のスイッチトランジスタと、上記第1のノードと上記第3の第3の基準電位間に接続された第2のスイッチトランジスタと、上記第2のノードと第4の基準電位間に接続された第3のスイッチトランジスタと、上記データ線と上記第2のノードとの間に接続された第4のスイッチトランジスタと、を有し、上記第1の基準電位と第2の基準電位との間に、上記第1のスイッチ、上記駆動トランジスタの電流供給ライン、上記第1のノード、および上記電気光学素子が直列に接続され、上記第1の駆動配線が上記第1のスイッチトランジスタのゲートに接続され、第2の駆動配線が上記第4のスイッチトランジスタのゲートに接続され、上記第3の駆動配線が上記第2のスイッチトランジスタのゲートに接続され、上記第4の駆動配線が上記第3のスイッチトランジスタのゲートに接続され、上記第1から第4の駆動配線うちの少なくとも一つの駆動配線は、配線方向において複数に分割されている。
【0029】
好適には、上記複数に分割された各配線の一端部が上記スキャナの駆動信号の出力端に接続されている。
【0030】
好適には、上記駆動配線は2層化され、2層配線を通して分割されたゲートに接続された配線に駆動信号を供給する。
【発明の効果】
【0031】
本発明によれば、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することができる。
【発明を実施するための最良の形態】
【0032】
以下、本発明の実施形態を図面に関連付けて説明する。
【0033】
図7は、本発明の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブ図である。
図8は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
【0034】
この表示装置100は、図7および図8に示すように、画素回路101がm×nのマトリクス状に配列された画素アレイ部102、水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、ドライブスキャナ(DSCN)105、第1のオートゼロ回路(AZRD1)106、第2のオートゼロ回路(AZRD2)107、水平セレクタ103により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL、ライトスキャナ104により選択駆動される第2の駆動配線としての走査線WSL、ドライブスキャナ105により選択駆動される第1の駆動配線としての駆動線DSL、第1のオートゼロ回路106により選択駆動される第4の駆動配線としての第1のオートゼロ線AZL1、および第2のオートゼロ回路107により選択駆動される第3の駆動配線としての第2のオートゼロ線AZL2を有する。
【0035】
本実施形態に係る画素回路101は、図7および図8に示すように、pチャネルTFT111、nチャネルTFT112〜TFT115、キャパシタC111、有機EL素子(OLED:電気光学素子)からなる発光素子116、第1のノードND111、および第2のND112を有する。
TFT111により第1のスイッチトランジスタが形成され、TFT113により第2のスイッチトランジスタが形成され、TFT115により第3のスイッチトランジスタが形成され、TFT114により第4のスイッチトランジスタが形成されている。
なお、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当している。また、VSS1が第4の基準電位に相当し、VSS2が第3の基準電位に相当する。
【0036】
画素回路101において、第1の基準電位(本実施形態では電源電位VCC)と第2の基準電位(本実施形態では接地電位GND)との間に、TFT111、ドライブトランジスタとしてのTFT112、第1のノードND111、および発光素子(OLED)116が直列に接続されている。具体的には、発光素子116のカソードが接地電位GNDに接続され、アノードが第1のノードND111に接続され、TFT112のソースが第1のノードND111に接続され、TFT111のドレインがTFT111のドレインに接続され、TFT111のソースが電源電位VCCに接続されている。
そして、TFT112のゲートが第2のノードND112に接続され、TFT111のゲートが駆動線DSLに接続されている。
TFT113のドレインが第1のノード111およびキャパシタC111の第1電極に接続され、ソースが固定電位VSS2に接続され、TFT113のゲートが第2のオートゼロ線AZL2に接続されている。また、キャパシタC111の第2電極が第2のノードND112に接続されている。
データ線DTLと第2のノードND112との間にTFT114のソース・ドレインがそれぞれ接続されている。そして、TFT114のゲートが走査線WSLに接続されている。
さらに、第2のノードND112と所定電位Vss1との間にTFT115のソース・ドレインがそれぞれ接続されている。そして、TFT115のゲートが第1のオートゼロ線AZL1に接続されている。
【0037】
このように、本実施形態に係る画素回路101は、ドライブトランジスタとしてのTFT112のゲート・ソース間に画素容量としてのキャパシタC111が接続され、非発光期間にTFT112のソース電位をスイッチトランジスタとしてのTFT113に介して固定電位に接続し、また、TFT112のゲート・ドレイン間を接続して、しきい値Vthの補正を行うように構成されている。
【0038】
そして、本実施形態の表示装置100においては、画素回路101内のTFT(トランジスタ)のゲートに印加する駆動パルスを印加している配線の配線抵抗によるパルス遅延に起因するシェーディング、スジムラを改善するため、垂直スキャナの垂直スキャナの最終段(出力段)のバッファから出力されるゲートパルス(駆動信号)の配線を数画素ごとに分割している。
このシェーディング、スジムラに対する対策は、走査線WSL、駆動線DSL、オートゼロ線AZL1,AZL2のうちの少なくとも走査線WSLまたは駆動線DSLに対して行う。
以下、この対策例をいくつか説明する。ただし、以下の説明では、走査線WSLに対して対策を行った例を示す。
【0039】
図9は、シェーディング、スジムラを改善するための第1の対策例を説明するための図である。
図9において、1041はライトスキャナ104の最終段(出力段)のバッファを示し、PMOSトランジスタPT1とNMOSトランジスタNT1のCMOSバッファとして形成されている。
【0040】
図9の例は、ライトスキャナ104の最終段(出力段)のバッファ1041に接続される駆動配線200を201と202の2つに分割した構成を有する。
この図9の例の場合、スキャナから離れている配線(遠い配線)につくゲート容量は1水平ライの画素の1/2となることから、負荷が軽減される。
また、スキャナから遠いほうの配線202をスキャナより近いほうの配線とより線幅を太く形成することにより、抵抗差を軽減できる。
【0041】
図10は、シェーディング、スジムラを改善するための第2の対策例を説明するための図である。
図10の例では、ゲートラインを2層配線化210,220し、スキャナから遠いほう配線にはこの2層目220のレイヤーを使ってパルス(駆動信号)を供給する。
これにより、レイヤーを1層追加するだけで、スキャナのパルスの出力端から各トランジスタ(TFT)のゲートまでの抵抗値の差を小さくすることができる。
多層化するにあたり、新規レイヤーにはAlなどを用いることができる。このとき、プロセスは通常のTFTプロセスが使用できる。
あるいは、新規レイヤー301にAgなどを用いてもよい。このとき、プロセスは通常のアノードプロセスを採用できる。
【0042】
上記第1および第2の対策例により、ゲートパルスの配線抵抗により生じていたシェーディング、スジムラを改善することができる。
【0043】
次に、上記構成の動作を、画素回路の動作を中心に、図11(A)〜(F)に関連付けて説明する。
なお、図11(A)は駆動性DSLに印加される駆動信号、図11(B)は走査線WSLに印加される駆動信号WSを、図11C)は第1のオートゼロ線AZL1に印加される駆動信号AZ1、図11(D)は第2のオートゼロ線AZL2に印加される駆動信号オートゼロ信号AZ2を、図11(E)は第2のノードND112の電位を、図11(F)は第1のノードND111の電位をそれぞれ示している。
【0044】
ドライブスキャナ105による駆動線DSLの駆動信号DSがハイレベル、ライトスキャナ104による走査線WSLへの駆動信号WSがローレベルに保持され、オートゼロ回路106によるオートゼロ線AZL1への駆動信号AZ1がローレベルに保持され、オートゼロ回路107によるオートゼロ線AZL2への駆動信号AZ2がハイレベルに保持される。
その結果、TFT113がオンし、このとき、TFT113を介して電流が流れ、TFT112のソース電位Vs(ノードND111の電位)はVSS2まで下降する。そのため、EL発光素子116に印加される電圧も0Vとなり、EL発光素子116は非発光となる。
この場合、TFT114がオンしてもキャパシタC111に保持されている電圧、すなわち、TFT112のゲート電圧は変わらない。
【0045】
次に、EL発光素子117の非発光期間において、図11(C),(D)に示すように、オートゼロ線AZL2への駆動信号AZ2がハイレベルに保持された状態で、オートセロ線AZL1への駆動信号AZ1がハイレベルに設定される。これにより、第2のノードND112の電位はVSS1となる。
そして、オートゼロ線AZL2への駆動信号AZ2がローレベルに切り替えられた後、ドライブスキャナ105による駆動線DSLの駆動信号DSが所定期間のみローレベルに切り替えられる。
これにより、TFT113がオフし、TFT115、TFT112がオンすることにより、TFT112,TFT111の経路に電流が流れ、第1のノードの電位は上昇する。
そして、ドライブスキャナ105による駆動線DSLの駆動信号DSがハイレベルに切り替えられ、駆動信号AZ1がローベルに切り替えられる。
以上の結果、ドライブトランジスタTFT112のしきい値Vth補正が行われ、第2のノードND112と第1のノードND111との電位差はVthとなる。
その状態で所定期間経過後にライトスキャナ104による走査線WSLへの駆動信号WSが所定期間ハイレベルに保持され、データ線よりデータをノードND112に書き込み、駆動信号WSがハイレベルの期間にドライブスキャナ105による駆動線DSLの駆動信号DSがハイレベルに切り替えられ、やがて駆動信号WSがローレベルに切り替えられる。
このとき、TFT112がオンし、そして、TFT114がオフし、移動度の補正が行われる。
この場合、TFT114がオフしており、TFT112のゲートソース間電圧は一定であるので、TFT112は一定電流IdsをEL発光素子116に流す。これによって、第1のノードND111の電位はEL発光素子116にIdsという電流が流れる電圧Vxまで上昇し、EL発光素子116は発光する。
ここで、本回路においてもEL素子は発光時間が長くなるとその電流−電圧(I−V)特性は変化してしまう。そのため、第1のノードND111の電位も変化する。しかしながら、TFT112のゲート・ソース間電圧Vgsは一定値に保たれているのでEL発光素子117に流れる電流は変化しない。よって、EL発光素子116のI−V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子116の輝度が変化することはない。
【0046】
このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラの発生が抑止された画質のよい画像を得ることができる。
【図面の簡単な説明】
【0047】
【図1】一般的な有機EL表示装置の構成を示すブロック図である。
【図2】図1の画素回路の一構成例を示す回路図である。
【図3】有機EL素子の電流−電圧(I−V)特性の経時変化を示す図である。
【図4】図2の回路のpチャネルTFTをnチャネルTFTに置き換えた画素回路を示す回路図である。
【図5】初期状態におけるドライブトランジスタとしてのTFTとEL素子の動作点を示す図である。
【図6】配線抵抗による不利益を説明するための図である。
【図7】本発明の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブ図である。
【図8】本第実施形態に係る画素回路の具体的な構成を示す回路図である。
【図9】シェーディング、スジムラを改善するための第1の対策例を説明するための図である。
【図10】シェーディング、スジムラを改善するための第2の対策例を説明するための図である。
【図11】本実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【0048】
100…表示装置、101…画素回路、102…画素アレイ部、103…水平セレクタ(HSEL)、104…ライトスキャナ(WSCN)、105…ドライブスキャナ(DSCN)、106…第1のオートドライブ回路(AZRD1)、107…第2のオートゼロ回路(AZRD2)、DTL…データ線、WSL…走査線、DSL…駆動線、AZL1,AZL2…オートゼロ線、111…スイッチとしてのpチャネルTFT、112…ドライブ(駆動)トランジスタとしてのnチャネルTFT、113〜1152…スイッチとしてのnチャネルTFTN、D111…第1のノード、ND112…第2のノード、200…配線、210…1層目配線、220…2層目配線。
【技術分野】
【0001】
本発明は、有機EL(Electroluminescence )ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された表示装置に係り、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型表示装置に関するものである。
【背景技術】
【0002】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【0003】
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【0004】
図1は、一般的な有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図1に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL1〜DTLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
なお、水平セレクタ3、ライトスキャナ4に関しては、多結晶シリコン上に形成する場合や、MOSIC等で画素の周辺に形成することもある。
【0005】
図2は、図1の画素回路2aの一構成例を示す回路図である(たとえば特許文献1、2参照)。
図2の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
【0006】
図2の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11およびTFT12、キャパシタC11、発光素子である有機EL素子(OLED)13を有する。また、図2において、DTLはデータ線を、WSLは走査線をそれぞれ示している。
有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図2その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図2ではTFT11のソースが電源電位VCCに接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図2の画素回路2aの動作は以下の通りである。
【0007】
ステップST1:
走査線WSLを選択状態(ここでは低レベル)とし、データ線DTLに書き込み電位Vdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
【0008】
ステップST2:
走査線WSLを非選択状態(ここでは高レベル)とすると、データ線DTLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
【0009】
ステップST3:
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図2の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
【0010】
上述したように、画素回路2aでは、ドライブトランジスタであるTFT11のゲート印加電圧を変化させることで、EL発光素子13に流れる電流値を制御している。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
【0011】
(数1)
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
【0012】
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲ−ト容量を、Wはゲ−ト幅を、Lはゲ−ト長を、VgsはTFT11のゲ−ト・ソ−ス間電圧を、VthはTFT11のしきい値をそれぞれ示している。
【0013】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【0014】
図3は、有機EL素子の電流−電圧(I−V)特性の経時変化を示す図である。図33において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【0015】
一般的に、有機EL素子のI−V特性は、図3に示すように、時間が経過すると劣化してしまう。
しかしながら、図2の2トランジスタ駆動は定電流駆動のために有機EL素子には上述したように定電流が流れ続け、有機EL素子のI−V特性が劣化してもその発光輝度は経時劣化することはない。
【0016】
ところで、図2の画素回路2aは、pチャネルのTFTにより構成されているが、nチャネルのTFTにより構成することができれば、TFT作製において従来のアモルファスシリコン(a−Si)プロセスを用いることができるようになる。これにより、TFT基板の低コスト化が可能となる。
【0017】
次に、トランジスタをnチャネルTFTに置き換えた基本的な画素回路について説明する。
【0018】
図4は、図2の回路のpチャネルTFTをnチャネルTFTに置き換えた画素回路を示す回路図である。
【0019】
図4の画素回路2bは、nチャネルTFT21およびTFT22、キャパシタC21、発光素子である有機EL素子(OLED)23を有する。また、図4において、DTLはデータ線を、WSLは走査線をそれぞれ示している。
【0020】
この画素回路2bでは、ドライブトランジスタとしてTFT21のドレイン側が電源電位VCCに接続され、ソースはEL素子23のアノードに接続されており、ソースフォロワー回路を形成している。
【0021】
図5は、初期状態におけるドライブトランジスタとしてのTFT21とEL素子23の動作点を示す図である。図5において、横軸はTFT21のドレイン・ソース間電圧Vdsを、縦軸はドレイン・ソース間電流Idsをそれぞれ示している。
【0022】
図5に示すように、ソース電圧はドライブトランジスタであるTFT21とEL素子23との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このTFT21は飽和領域で駆動されるので、動作点のソース電圧に対したVgsに関して上記式1に示した方程式の電流値の電流Idsを流す。
【0023】
【特許文献1】USP5,684,365
【特許文献2】特開平8−234683号公報
【発明の開示】
【発明が解決しようとする課題】
【0024】
上述した画素回路は、最も単純な回路であるが、実際には、OLEDと直列に接続されるドライブトランジスタや、移動度やしきい値キャンセル用のTFT等が設けられる。
これらのTFTは、アクティブマトリクス型有機ELディスプレイパネルの両側あるいは片側に配置されている垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のTFTのゲートに印加される。
このパルス信号が印加されるTFTが2あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【0025】
ところが、図6に示すように、ライトスキャナの最終段のバッファ40を通して、画素回路4内のトランジスタ(TFT)のゲートにパルス信号を印加している配線41の配線抵抗rの影響により、パルスの遅延、トランジェントの変化が生じる。そのため、タイミングにずれが生じ、シェーディングやスジムラが発生する。
各画素回路2a内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、パネルの両端を比較した場合、たとえば移動度補正期間に差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、移動度のばらつきを補正しきれない画素が出現し、すじとして視認されるという不利益があった。
【0026】
本発明は、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【0027】
本発明の第1の観点の表示装置は、マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記駆動配線は、配線方向において複数に分割されている。
【0028】
本発明の第2の観点の表示装置は、マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第1、第2、第3、および第4のスキャナと、同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第1から第4のスキャナによる駆動信号がそれぞれ伝搬される第1、第2、第3、および第4の駆動配線と、第1、第2、第3、および第4の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、上記第1および第2のノードと、上記第1のノードと上記第2のノードとの間に接続された画素容量素子と、ドレイン端とソース端子で電流供給ラインを形成し、上記第2のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、第1の基準電位と上記駆動トランジスタのドレイン端に接続された第1のスイッチトランジスタと、上記第1のノードと上記第3の第3の基準電位間に接続された第2のスイッチトランジスタと、上記第2のノードと第4の基準電位間に接続された第3のスイッチトランジスタと、上記データ線と上記第2のノードとの間に接続された第4のスイッチトランジスタと、を有し、上記第1の基準電位と第2の基準電位との間に、上記第1のスイッチ、上記駆動トランジスタの電流供給ライン、上記第1のノード、および上記電気光学素子が直列に接続され、上記第1の駆動配線が上記第1のスイッチトランジスタのゲートに接続され、第2の駆動配線が上記第4のスイッチトランジスタのゲートに接続され、上記第3の駆動配線が上記第2のスイッチトランジスタのゲートに接続され、上記第4の駆動配線が上記第3のスイッチトランジスタのゲートに接続され、上記第1から第4の駆動配線うちの少なくとも一つの駆動配線は、配線方向において複数に分割されている。
【0029】
好適には、上記複数に分割された各配線の一端部が上記スキャナの駆動信号の出力端に接続されている。
【0030】
好適には、上記駆動配線は2層化され、2層配線を通して分割されたゲートに接続された配線に駆動信号を供給する。
【発明の効果】
【0031】
本発明によれば、ゲートパルスの配線抵抗に起因するシェーディング、スジムラの発生を抑止することができる。
【発明を実施するための最良の形態】
【0032】
以下、本発明の実施形態を図面に関連付けて説明する。
【0033】
図7は、本発明の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブ図である。
図8は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
【0034】
この表示装置100は、図7および図8に示すように、画素回路101がm×nのマトリクス状に配列された画素アレイ部102、水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、ドライブスキャナ(DSCN)105、第1のオートゼロ回路(AZRD1)106、第2のオートゼロ回路(AZRD2)107、水平セレクタ103により選択され輝度情報に応じたデータ信号が供給されるデータ線DTL、ライトスキャナ104により選択駆動される第2の駆動配線としての走査線WSL、ドライブスキャナ105により選択駆動される第1の駆動配線としての駆動線DSL、第1のオートゼロ回路106により選択駆動される第4の駆動配線としての第1のオートゼロ線AZL1、および第2のオートゼロ回路107により選択駆動される第3の駆動配線としての第2のオートゼロ線AZL2を有する。
【0035】
本実施形態に係る画素回路101は、図7および図8に示すように、pチャネルTFT111、nチャネルTFT112〜TFT115、キャパシタC111、有機EL素子(OLED:電気光学素子)からなる発光素子116、第1のノードND111、および第2のND112を有する。
TFT111により第1のスイッチトランジスタが形成され、TFT113により第2のスイッチトランジスタが形成され、TFT115により第3のスイッチトランジスタが形成され、TFT114により第4のスイッチトランジスタが形成されている。
なお、電源電圧VCCの供給ライン(電源電位)が第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当している。また、VSS1が第4の基準電位に相当し、VSS2が第3の基準電位に相当する。
【0036】
画素回路101において、第1の基準電位(本実施形態では電源電位VCC)と第2の基準電位(本実施形態では接地電位GND)との間に、TFT111、ドライブトランジスタとしてのTFT112、第1のノードND111、および発光素子(OLED)116が直列に接続されている。具体的には、発光素子116のカソードが接地電位GNDに接続され、アノードが第1のノードND111に接続され、TFT112のソースが第1のノードND111に接続され、TFT111のドレインがTFT111のドレインに接続され、TFT111のソースが電源電位VCCに接続されている。
そして、TFT112のゲートが第2のノードND112に接続され、TFT111のゲートが駆動線DSLに接続されている。
TFT113のドレインが第1のノード111およびキャパシタC111の第1電極に接続され、ソースが固定電位VSS2に接続され、TFT113のゲートが第2のオートゼロ線AZL2に接続されている。また、キャパシタC111の第2電極が第2のノードND112に接続されている。
データ線DTLと第2のノードND112との間にTFT114のソース・ドレインがそれぞれ接続されている。そして、TFT114のゲートが走査線WSLに接続されている。
さらに、第2のノードND112と所定電位Vss1との間にTFT115のソース・ドレインがそれぞれ接続されている。そして、TFT115のゲートが第1のオートゼロ線AZL1に接続されている。
【0037】
このように、本実施形態に係る画素回路101は、ドライブトランジスタとしてのTFT112のゲート・ソース間に画素容量としてのキャパシタC111が接続され、非発光期間にTFT112のソース電位をスイッチトランジスタとしてのTFT113に介して固定電位に接続し、また、TFT112のゲート・ドレイン間を接続して、しきい値Vthの補正を行うように構成されている。
【0038】
そして、本実施形態の表示装置100においては、画素回路101内のTFT(トランジスタ)のゲートに印加する駆動パルスを印加している配線の配線抵抗によるパルス遅延に起因するシェーディング、スジムラを改善するため、垂直スキャナの垂直スキャナの最終段(出力段)のバッファから出力されるゲートパルス(駆動信号)の配線を数画素ごとに分割している。
このシェーディング、スジムラに対する対策は、走査線WSL、駆動線DSL、オートゼロ線AZL1,AZL2のうちの少なくとも走査線WSLまたは駆動線DSLに対して行う。
以下、この対策例をいくつか説明する。ただし、以下の説明では、走査線WSLに対して対策を行った例を示す。
【0039】
図9は、シェーディング、スジムラを改善するための第1の対策例を説明するための図である。
図9において、1041はライトスキャナ104の最終段(出力段)のバッファを示し、PMOSトランジスタPT1とNMOSトランジスタNT1のCMOSバッファとして形成されている。
【0040】
図9の例は、ライトスキャナ104の最終段(出力段)のバッファ1041に接続される駆動配線200を201と202の2つに分割した構成を有する。
この図9の例の場合、スキャナから離れている配線(遠い配線)につくゲート容量は1水平ライの画素の1/2となることから、負荷が軽減される。
また、スキャナから遠いほうの配線202をスキャナより近いほうの配線とより線幅を太く形成することにより、抵抗差を軽減できる。
【0041】
図10は、シェーディング、スジムラを改善するための第2の対策例を説明するための図である。
図10の例では、ゲートラインを2層配線化210,220し、スキャナから遠いほう配線にはこの2層目220のレイヤーを使ってパルス(駆動信号)を供給する。
これにより、レイヤーを1層追加するだけで、スキャナのパルスの出力端から各トランジスタ(TFT)のゲートまでの抵抗値の差を小さくすることができる。
多層化するにあたり、新規レイヤーにはAlなどを用いることができる。このとき、プロセスは通常のTFTプロセスが使用できる。
あるいは、新規レイヤー301にAgなどを用いてもよい。このとき、プロセスは通常のアノードプロセスを採用できる。
【0042】
上記第1および第2の対策例により、ゲートパルスの配線抵抗により生じていたシェーディング、スジムラを改善することができる。
【0043】
次に、上記構成の動作を、画素回路の動作を中心に、図11(A)〜(F)に関連付けて説明する。
なお、図11(A)は駆動性DSLに印加される駆動信号、図11(B)は走査線WSLに印加される駆動信号WSを、図11C)は第1のオートゼロ線AZL1に印加される駆動信号AZ1、図11(D)は第2のオートゼロ線AZL2に印加される駆動信号オートゼロ信号AZ2を、図11(E)は第2のノードND112の電位を、図11(F)は第1のノードND111の電位をそれぞれ示している。
【0044】
ドライブスキャナ105による駆動線DSLの駆動信号DSがハイレベル、ライトスキャナ104による走査線WSLへの駆動信号WSがローレベルに保持され、オートゼロ回路106によるオートゼロ線AZL1への駆動信号AZ1がローレベルに保持され、オートゼロ回路107によるオートゼロ線AZL2への駆動信号AZ2がハイレベルに保持される。
その結果、TFT113がオンし、このとき、TFT113を介して電流が流れ、TFT112のソース電位Vs(ノードND111の電位)はVSS2まで下降する。そのため、EL発光素子116に印加される電圧も0Vとなり、EL発光素子116は非発光となる。
この場合、TFT114がオンしてもキャパシタC111に保持されている電圧、すなわち、TFT112のゲート電圧は変わらない。
【0045】
次に、EL発光素子117の非発光期間において、図11(C),(D)に示すように、オートゼロ線AZL2への駆動信号AZ2がハイレベルに保持された状態で、オートセロ線AZL1への駆動信号AZ1がハイレベルに設定される。これにより、第2のノードND112の電位はVSS1となる。
そして、オートゼロ線AZL2への駆動信号AZ2がローレベルに切り替えられた後、ドライブスキャナ105による駆動線DSLの駆動信号DSが所定期間のみローレベルに切り替えられる。
これにより、TFT113がオフし、TFT115、TFT112がオンすることにより、TFT112,TFT111の経路に電流が流れ、第1のノードの電位は上昇する。
そして、ドライブスキャナ105による駆動線DSLの駆動信号DSがハイレベルに切り替えられ、駆動信号AZ1がローベルに切り替えられる。
以上の結果、ドライブトランジスタTFT112のしきい値Vth補正が行われ、第2のノードND112と第1のノードND111との電位差はVthとなる。
その状態で所定期間経過後にライトスキャナ104による走査線WSLへの駆動信号WSが所定期間ハイレベルに保持され、データ線よりデータをノードND112に書き込み、駆動信号WSがハイレベルの期間にドライブスキャナ105による駆動線DSLの駆動信号DSがハイレベルに切り替えられ、やがて駆動信号WSがローレベルに切り替えられる。
このとき、TFT112がオンし、そして、TFT114がオフし、移動度の補正が行われる。
この場合、TFT114がオフしており、TFT112のゲートソース間電圧は一定であるので、TFT112は一定電流IdsをEL発光素子116に流す。これによって、第1のノードND111の電位はEL発光素子116にIdsという電流が流れる電圧Vxまで上昇し、EL発光素子116は発光する。
ここで、本回路においてもEL素子は発光時間が長くなるとその電流−電圧(I−V)特性は変化してしまう。そのため、第1のノードND111の電位も変化する。しかしながら、TFT112のゲート・ソース間電圧Vgsは一定値に保たれているのでEL発光素子117に流れる電流は変化しない。よって、EL発光素子116のI−V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子116の輝度が変化することはない。
【0046】
このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラの発生が抑止された画質のよい画像を得ることができる。
【図面の簡単な説明】
【0047】
【図1】一般的な有機EL表示装置の構成を示すブロック図である。
【図2】図1の画素回路の一構成例を示す回路図である。
【図3】有機EL素子の電流−電圧(I−V)特性の経時変化を示す図である。
【図4】図2の回路のpチャネルTFTをnチャネルTFTに置き換えた画素回路を示す回路図である。
【図5】初期状態におけるドライブトランジスタとしてのTFTとEL素子の動作点を示す図である。
【図6】配線抵抗による不利益を説明するための図である。
【図7】本発明の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブ図である。
【図8】本第実施形態に係る画素回路の具体的な構成を示す回路図である。
【図9】シェーディング、スジムラを改善するための第1の対策例を説明するための図である。
【図10】シェーディング、スジムラを改善するための第2の対策例を説明するための図である。
【図11】本実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【0048】
100…表示装置、101…画素回路、102…画素アレイ部、103…水平セレクタ(HSEL)、104…ライトスキャナ(WSCN)、105…ドライブスキャナ(DSCN)、106…第1のオートドライブ回路(AZRD1)、107…第2のオートゼロ回路(AZRD2)、DTL…データ線、WSL…走査線、DSL…駆動線、AZL1,AZL2…オートゼロ線、111…スイッチとしてのpチャネルTFT、112…ドライブ(駆動)トランジスタとしてのnチャネルTFT、113〜1152…スイッチとしてのnチャネルTFTN、D111…第1のノード、ND112…第2のノード、200…配線、210…1層目配線、220…2層目配線。
【特許請求の範囲】
【請求項1】
マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
上記駆動配線は、配線方向において複数に分割されている
表示装置。
【請求項2】
上記複数に分割された各配線の一端部が上記スキャナの駆動信号の出力端に接続されている
請求項1記載の表示装置。
【請求項3】
上記駆動配線は2層化され、2層配線を通して分割された制御端子に接続された配線に駆動信号を供給する
請求項1記載の表示装置。
【請求項4】
マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第1、第2、第3、および第4のスキャナと、
同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第1から第4のスキャナによる駆動信号がそれぞれ伝搬される第1、第2、第3、および第4の駆動配線と、
第1、第2、第3、および第4の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
上記第1および第2のノードと、
上記第1のノードと上記第2のノードとの間に接続された画素容量素子と、
ドレイン端とソース端子で電流供給ラインを形成し、上記第2のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
第1の基準電位と上記駆動トランジスタのドレイン端に接続された第1のスイッチトランジスタと、
上記第1のノードと上記第3の第3の基準電位間に接続された第2のスイッチトランジスタと、
上記第2のノードと第4の基準電位間に接続された第3のスイッチトランジスタと、
上記データ線と上記第2のノードとの間に接続された第4のスイッチトランジスタと、を有し、
上記第1の基準電位と第2の基準電位との間に、上記第1のスイッチ、上記駆動トランジスタの電流供給ライン、上記第1のノード、および上記電気光学素子が直列に接続され、
上記第1の駆動配線が上記第1のスイッチトランジスタのゲートに接続され、第2の駆動配線が上記第4のスイッチトランジスタのゲートに接続され、上記第3の駆動配線が上記第2のスイッチトランジスタのゲートに接続され、上記第4の駆動配線が上記第3のスイッチトランジスタのゲートに接続され、
上記第1から第4の駆動配線うちの少なくとも一つの駆動配線は、配線方向において複数に分割されている
表示装置。
【請求項5】
上記複数に分割された各配線の一端部が上記スキャナの駆動信号の出力端に接続されている
請求項4記載の表示装置。
【請求項6】
上記駆動配線は2層化され、2層配線を通して分割されたゲートに接続された配線に駆動信号を供給する
請求項4記載の表示装置。
【請求項1】
マトリクス状に配列され、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタを含む複数の画素回路と、
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
上記駆動配線は、配線方向において複数に分割されている
表示装置。
【請求項2】
上記複数に分割された各配線の一端部が上記スキャナの駆動信号の出力端に接続されている
請求項1記載の表示装置。
【請求項3】
上記駆動配線は2層化され、2層配線を通して分割された制御端子に接続された配線に駆動信号を供給する
請求項1記載の表示装置。
【請求項4】
マトリクス状に配列され、ゲートへの駆動信号を受けて導通状態が制御されるトランジスタを含む複数の画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路を形成するトランジスタのゲートへの駆動信号を出力する第1、第2、第3、および第4のスキャナと、
同一行の複数の画素回路の上記トランジスタのゲートが共通に接続され上記第1から第4のスキャナによる駆動信号がそれぞれ伝搬される第1、第2、第3、および第4の駆動配線と、
第1、第2、第3、および第4の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
上記第1および第2のノードと、
上記第1のノードと上記第2のノードとの間に接続された画素容量素子と、
ドレイン端とソース端子で電流供給ラインを形成し、上記第2のノードに接続されたゲートの電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
第1の基準電位と上記駆動トランジスタのドレイン端に接続された第1のスイッチトランジスタと、
上記第1のノードと上記第3の第3の基準電位間に接続された第2のスイッチトランジスタと、
上記第2のノードと第4の基準電位間に接続された第3のスイッチトランジスタと、
上記データ線と上記第2のノードとの間に接続された第4のスイッチトランジスタと、を有し、
上記第1の基準電位と第2の基準電位との間に、上記第1のスイッチ、上記駆動トランジスタの電流供給ライン、上記第1のノード、および上記電気光学素子が直列に接続され、
上記第1の駆動配線が上記第1のスイッチトランジスタのゲートに接続され、第2の駆動配線が上記第4のスイッチトランジスタのゲートに接続され、上記第3の駆動配線が上記第2のスイッチトランジスタのゲートに接続され、上記第4の駆動配線が上記第3のスイッチトランジスタのゲートに接続され、
上記第1から第4の駆動配線うちの少なくとも一つの駆動配線は、配線方向において複数に分割されている
表示装置。
【請求項5】
上記複数に分割された各配線の一端部が上記スキャナの駆動信号の出力端に接続されている
請求項4記載の表示装置。
【請求項6】
上記駆動配線は2層化され、2層配線を通して分割されたゲートに接続された配線に駆動信号を供給する
請求項4記載の表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−26514(P2008−26514A)
【公開日】平成20年2月7日(2008.2.7)
【国際特許分類】
【出願番号】特願2006−197789(P2006−197789)
【出願日】平成18年7月20日(2006.7.20)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成20年2月7日(2008.2.7)
【国際特許分類】
【出願日】平成18年7月20日(2006.7.20)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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