試験パターン発生器
【課題】シーケンスプログラムによりフレーム構造の試験パターンを発生可能とする。
【解決手段】フレーム構造の試験パターンを発生するパターン発生器において、フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリと、該シーケンスメモリからのシーケンス命令により次にアクセスするシーケンスメモリのアドレス生成の制御行うシーケンスコントロール手段と、該シーケンスコントロール手段により次にアクセスするシーケンスメモリのアドレス生成を行うプログラムカウンタとを備え、前記シーケンスプログラムによりフレーム構造の試験パターンを発生する。
【解決手段】フレーム構造の試験パターンを発生するパターン発生器において、フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリと、該シーケンスメモリからのシーケンス命令により次にアクセスするシーケンスメモリのアドレス生成の制御行うシーケンスコントロール手段と、該シーケンスコントロール手段により次にアクセスするシーケンスメモリのアドレス生成を行うプログラムカウンタとを備え、前記シーケンスプログラムによりフレーム構造の試験パターンを発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット・エラー・レート・テスト・システム（BERTS）などに使用される試験パターン発生器に関するものである。
【背景技術】
【０００２】
最初に、本発明の背景技術について説明する。
ビット・エラー・レート・テスト・システムを使用したビットエラー測定(単位時間内でのビットの誤り)は、主に通信系の機器や部品に対して行われる。
通信では、情報の伝達に同期多重化の方式が用いられている。多重化とは、複数の低速の情報を１つの高速の情報に束ねることである。
同期多重化は、多重化すべき低速の情報と多重化後の高速の情報とのクロック周波数が一致している状態を意味する。
情報を有効に多重化するために、多重化時には通常フレーム構造を用いる。フレーム構造はSDH(Synchronous Digital Hierarchy)やSONET(Synchronous Optical Network)で規定されている。
フレーム構造は、情報の伝達速度により構造が異なり、低速のフレームは、高速のフレームに多重化されていく。
【０００３】
次に、SDHで規定されているフレーム構造について、図５、図６を参照して説明する。
図５に示すSTM-1と呼ばれるフレームは低速のフレームであり、図６に示すSTM-N(N=4,16,64)のフレームに多重化されていく。
STM-Nのフレームは”9行x (270xN)列バイト”で構成され、オーバヘッド領域とペイロード領域に分けられている。
オーバヘッド領域は”9行x (9xN)列バイト”、ペイロード領域は”9行x (261xN)列バイト”の部分である。
オーバヘッド領域は伝送時の運用保守情報等に用いられ、バイト毎に機能が定義されている。
オーバヘッド領域のバイトの機能の１つとして”B1”がある。このバイトは符号誤り監視に用いるバイトであり、フレーム全体を８ビットごとに分割し分割した全情報の第１ビットから第８ビット各々をパリティ演算し結果を次のフレームの”B1”バイトの第１ビットから第８ビットに挿入する。
また、オーバヘッド領域の特定のバイト”A1,A2”は、固定ビットパターンが規定されている。このバイトは、情報の受信側でフレームの同期をとるために使用される。
ペイロード領域は主に伝達する情報を格納するのに用いられる。
STM-Nのフレームパターンは、”1行,1列”,”1行,2列”,”1行,3列”…”1行,(270xN)列”,”2行,1列”,…”2行,(270xN)列”,…”9行,(270xN)列”の順に転送されていく。
また、STM-Nのフレーム伝送時には伝送符号としてスクランブルドNRZ符号が用いられる。スクランブラは、図７に示すように7ビットのシフトレジスタとXORゲートの回路で生成される。スクランブラの動作は、1行目のオーバヘッド領域(“1行x (9xN)列”)以外のビット全てに対し行われ、1行目のオーバヘッド領域の最終バイトの位置で7ビットのシフトレジスタをすべて1に初期化する。
ビットエラー測定時の試験パターンには、測定者が任意に設定するパターンと擬似ランダムパターン(以下,PRBSパターンと記す)が一般的に用いられる。
測定者が設定するパターンは、設定終了後メモリに格納され、測定時にメモリからパターンを読み出しパターンを発生する。
【０００４】
PRBSパターンは、シフトレジスタとXORゲートにより構成された回路により発生する。PRBSパターンはシフトレジスタの段数とXORゲートの入力ビットにより発生されるパターンが異なる。図８にシフトレジスタの9段のPRBSの回路を示す。
【０００５】
STM-Nフレーム構造の試験パターンは、フレーム全体を測定者が任意に設定したパターンを用いる場合とオーバーヘッド領域のみを測定者が設定した任意のパターンを用い、ペイロード領域はPRBSパターンとする場合がある。
【０００６】
従来のSTM-Nフレーム構造の試験パターンの発生器を図９に示す。
従来の試験パターン発生器の要部は、パターン制御部１０、メモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０で構成している。
また、パターン制御部１０の要部は、行カウンタ１１と、列カウンタ１２で構成している。
【０００７】
行カウンタ１１は、STMフレームの行を計数するカウンタであり”1”から順に”9”までカウントアップし”9”の後は”1”に戻るカウンタである。
カウントアップは、列カウンタからのキャリーにより行われる。
【０００８】
列カウンタ１２は、STMフレームの列を計数するカウンタでありSTMのフレームによりカウントの最大値が”270xN”と変わる。カウント値が”270xN”の後は”1”に戻る。カウントアップは、パターン発生１バイト毎に行われ各STMのフレームの最大値で行カウンタにキャリーを出力する。
【０００９】
メモリ３０からは、測定者が任意に設定したパターンが１バイト単位で出力される。
【００１０】
PRBS部４０は、PRBSパターン発生回路でありPRBSパターンが発生される。
【００１１】
SEL部５０は、測定者が任意に設定したパターンとPRBSパターン、及びB1”バイトパターンの選択器である。”PRBSSL”信号が”1”でPRBSパターンが選択され、”PRBSSL”信号が”0”で”設定パターンが選択される。B1INS”信号が”1”の場合は、”PRBSSL”信号の値に無関係にB1データが選択される。
【００１２】
スクランブル部６０は、スクランブルデータの生成と試験パターンに対してスクランブルを行うかの選択、及びスクランブルデータの初期化の制御を行う。”SCROFF”信号”0”で発生パターンに対しスクランブル処理を行い、”1”でスクランブルの処理を行わない。”SCRSET”信号”1”によりスクランブルのシフトレジスタに対しALL1を設定する。
【００１３】
B1演算部７０は、試験パターンに対してのB1演算を行う。
【００１４】
B1データ部８０は、B1演算部７０で演算されたB1バイトのデータを次のフレームのB1挿入位置までの保持を行う。”B1LD”信号が”1”でB1演算からのデータを格納し、”0”の場合は値を保持する。
【００１５】
次に、従来のSTM-Nフレーム構造の試験パターンの発生方式でSTM-1を発生した場合の動作を説明する。
先ず、パターン発生開始時に行カウンタ１１、列カウンタ１２はそれぞれ"1"にB1演算を"0"に初期化する。
列カウンタ１２は１バイト毎にカウントアップされるので行カウンタ１１、列カウンタ１２は、(1,1),(1,2),(1,3)…となる。
【００１６】
最初に行カウンタ１１が”1”の場合の動作を説明する。
1行目のオーバヘッド領域はスクランブル対象外のため行カウンタ１１、列のカウンタ１２が、(1,1)…(1,9)の間は”SCROFF”信号を”1”にしスクランブル処理を行わないようにする。また、1行目のオーバヘッド領域最終バイトの位置(1,9)で”SCRSET”信号を”1”にしスクランブルを初期化する。
次に、カウンタ値が(1,10)1行目のペイロード領域に入った位置で”SCROFF”信号を”0”にしスクランブル処理を有効にする。また、ペイロード領域をPRBSパターンで発生させる場合はこの時点で”PRBSSL”信号を”1”にする。
ペイロード領域をPRBSパターンで発生させた場合はカウンタ値が(1,270)１行目の最終ペイロードで”PRBSSL”信号を”0”にする。
【００１７】
次に、行カウンタ１１が”2”の場合の動作を説明する。
カウンタ値が(2,1)2行目のオーバヘッド領域に入った時点で”B1INS”信号を”1”にしB1データをパターンに挿入する。
ペイロード領域をPRBSパターンで発生させる場合はカウンタ値が(2,10)2行目のペイロード領域に入った位置で”PRBSSL”信号を”1”にし、カウンタ値が(2,270)2行目の最終ペイロードで”PRBSSL”信号を”0”にする。
【００１８】
行カウンタ１１が”3”から”8”の間は、以下に示す動作となる。
ペイロード領域をPRBSパターンで発生させる場合のみカウンタ値が(3-8,10)3-8行目のペイロード領域に入った位置で”PRBSSL”信号を”1”にし、カウンタ値が(3-8,270)3-8行目の最終ペイロードで”PRBSSL”信号を”0”にする。
【００１９】
行カウンタ１１が”9”の場合は、ペイロード領域をPRBSパターンで発生させる場合のみカウンタ値が(9,10)9行目のペイロード領域に入った位置で”PRBSSL”信号を”1”にする。カウンタ値が(9,270)9行目の最終ペイロードで”B1LD”信号を”1”にし、このフレームのB1演算の結果をB1データに保持する。またペイロード領域をPRBSパターンで発生させた場合は”PRBSSL”信号を”0”にする。
この後、行カウンタ１１、列カウンタ１２は(1,1)となり上記で説明した動作を繰り返す。
【００２０】
図１０にSTM-Nの各フレームでの行カウンタ１１値、列カウンタ１２値と“SCRSET、SCROFF、PRBSSEL、B1INS、B1LD”信号の値を示す。
しかし、各フレーム毎に”SCRSET、SCROFF、PRBSSL、B1INS、B1LD”信号を出力するカウンタ値が異なっているため、全フレームに対応するにはフレーム毎に制御を行わなければならなくハードウエアの構造が複雑になってしまう。
情報伝達の高速化に伴い試験パターンの発生も高速化してきている。このため低速で試験パターンをパラレル発生させ多重化により発生パターンを高速化する手法がとられている。
従来方式でパターン発生の高速化のため、低速でのパターン発生のパラレル数を増やそうとした場合、上記した”SCRSET、SCROFF、PRBSSL、B1INS、B1LD”信号を出力するタイミングが変更となるためハードウエアの変更を行わなければならず、多くの費用、期間が必要となってしまう。
また、新しいフレームが規定された場合も上記同様ハードウエアの変更が必要となってしまう。
【特許文献１】特開2000-269914号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、従来のフレーム構造の試験パターンの発生方式の欠点を補うものである。
多数のフレームに対応させる場合、フレーム毎に制御が必要となるためハードウエアの構造が複雑になってしまう。
発生パターンの高速化、新規フレームへの対応時ハードウエアの変更が必要となり費用、期間がかかる。
【課題を解決するための手段】
【００２２】
本発明の第１は、
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリを備え、
該シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【００２３】
本発明の第２は、
前記シーケンスメモリに格納するシーケンスプログラムを、
シーケンス命令とパターン制御命令とにより構成し、
試験パターン発生することを特徴とする請求項１記載のパターン発生器。
【００２４】
本発明の第３は、
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリと、
該シーケンスメモリからのシーケンス命令により、次にアクセスするシーケンスメモリのアドレス生成の制御行うシーケンスコントロール手段と、
該シーケンスコントロール手段により、次にアクセスするシーケンスメモリのアドレス生成を行うプログラムカウンタとを備え、
前記シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【発明の効果】
【００２５】
本発明のパターン発生器は、シーケンスプログラムの記述により試験パターンのフレーム構造を生成することで、複数のフレームへの対応、パターン発生高速化のための発生パターンのパラレル数の増加への対応、新規フレームへの対応がシーケンスプログラムの変更で容易に可能となる。
【発明を実施するための最良の形態】
【００２６】
シーケンスプログラムの記述により試験パターンのフレーム構造を生成することで、複数のフレームへの対応、パターン発生高速化のための発生パターンのパラレル数の増加への対応、新規フレームへの対応がシーケンスプログラムの変更で可能となるようにした。
【実施例１】
【００２７】
図１は、本発明におけるフレーム構造の試験パターン発生器のブロック図である。
本発明のパターン発生器の要部は、パターン制御部２０、メモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０で構成している。
ここで、パターン制御部２０以外の要素であるメモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０の動作は従来と同様である。
【００２８】
パターン制御部２０の要部は、シーケンスメモリ２１、シーケンスコントロール２２、プログラムカウンタ２３、スタートアドレス設定部２４で構成している。
【００２９】
シーケンスメモリ２１は、試験パターンの発生シーケンスを制御するシーケンス命令と、発生パターンの制御を行うパターン制御命令が格納される。
シーケンス命令には、シーケンスメモリ２１のアドレス発生を制御する命令を格納する。
パターン制御命令は、従来カウンタの値で出力していた”SCRSET、SCROFF、PRBSSL、B1INS、B1LD”信号を格納する。
【００３０】
シーケンスコントロール２２は、シーケンスメモリ２１からのシーケンス命令により次にアクセスするシーケンスメモリ２１のアドレス生成の制御を行う。
【００３１】
プログラムカウンタ２３は、シーケンスコントロール２２の制御により次にアクセスするシーケンスメモリ２１のアドレス生成を行う。
シーケンスメモリ２１にフレーム構造の試験パターンの発生のためのプログラムを格納することにより各フレームに対応したパターン発生を行う。
【００３２】
なお、メモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０は従来方式と同じ動作であるため説明は省略する。
【００３３】
図２は、STM-1フレームのパターンを発生する場合にシーケンスメモリ２１に格納する命令、図３は、そのときの動作説明図である。
【００３４】
先ず、シーケンス命令について説明する。
Non Operation命令は、記述されたアドレスを１回実行しシーケンスメモリ２１のアドレスをインクリメントする命令である。
1Step Loop命令は、記述されたアドレスをLoop回数回実行し、次にシーケンスメモリ２１のアドレスをインクリメントする命令である。
Loop命令は、指定されたアドレスへLoop回数回分岐し、次にシーケンスメモリ２１のアドレスをインクリメントする命令である。
Jump命令は、シーケンスメモリ２１のアドレスを指定されたアドレスへ分岐する命令である。
パターン制御命令は、シーケンスメモリ２１の各アドレスに記述されており、そのアドレスがアクセスされたサイクルで出力される。
【００３５】
次に、STM-1フレームのパターン発生時の動作を説明する。
先ず、スタートアドレス設定部２４によりシーケンスメモリ２１のスタートアドレスの設定を行う。これは、パターン発生開始時にアクセスするシーケンスメモリ２１のアドレスである。
図3の場合のスタートアドレスは、”#0”を設定する。
パターン発生開始動作によりシーケンスメモリ２１は、先ずスタートアドレスであるアドレス”#0”をアクセスする。
シーケンスメモリ２１のアドレス”#0”には、Non Operation命令とSCROFFが記述されている。SCROFF記述により”SCROFF”信号が出力されスクランブル処理が禁止される。
Non Operation命令によりシーケンスコントロール部で次にアクセスするアドレスが”#1”に決定される。この動作によりフレームの(1行,1列)の１バイトのパターンが発生される。
シーケンス命令のアドレス”#1”には、1StepLoop命令 Loop:7とSCROFFが記述されている。1Step Loop命令 Loop:7によりこのアドレスが７回実行される。また、SCROFFが記述されているため７バイト分スクランブル処理が禁止される。この動作によりフレームの(1,2)から(1,8)までの７バイトのパターンが発生される。
【００３６】
７回実行後、シーケンス命令のアドレスは”#2”となる。アドレス”#2”には、Non Operation命令とSCROFF、SCRSETが記述されている。SCROFFの記述によりスクランブル処理が禁止され、SCRSETの記述のよりスクランブルの初期化が行われる。また、Non Operation命令のためシーケンスメモリ２１のアドレスは、”#3”となる。この動作によりフレームの(1,9)の１バイトのパターンが発生される。ここまでの動作で１行目のオーバヘッド領域のパターンが発生されたことになる。
【００３７】
次に、シーケンス命令のアドレス”#3”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1StepLoop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#4”となる。
この動作によりフレームの(1,10)から(1,269)までの260バイトのパターンが発生される。
【００３８】
次に、シーケンス命令のアドレス”#4”には、Non Operation命令とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択され、Non Operation命令によりシーケンスメモリ２１のアドレスは”#5”となる。この動作によりフレームの(1,270)の1バイトのパターンが発生され、１行目のパターン270バイトの発生が行われたこととなる。
【００３９】
次にアドレス”#5”には、Non Operation命令とB1INSが記述されている。B1INS記述により”B1INS”信号が出力されSEL部でB1データが選択される。また、Non Operation命令によりシーケンスメモリ２１のアドレスは”#6”となる。この動作によりフレームの(2,1)の１バイトのパターンが発生される。
【００４０】
シーケンス命令のアドレス”#6”には、1Step Loop命令Loop:7が記述されている。1Step Loop命令Loop:7によりこのアドレスが７回実行される。
この動作によりフレームの(2,2)から(2,8)までの７バイトのパターンが発生される。
７回実行後、シーケンス命令のアドレスは”#7”となる。アドレス”#7”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#8”となる。この動作によりフレームの(2,9)の１バイトのパターンが発生される。ここまでの動作で2行目のオーバヘッド領域のパターンが発生されたことになる。
【００４１】
次に、シーケンス命令のアドレス”#8”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1Step Loop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#9”となる。この動作によりフレームの(2,10)から(2,269)までの260バイトのパターンが発生される。
【００４２】
シーケンス命令のアドレス”#9”には、Non Operation命令とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択され、Non Operation命令によりシーケンスメモリ２１のアドレスは”#A”となる。この動作によりフレームの(2,270)の1バイトのパターンが発生され、2行目のパターンの270バイトの発生 が行われたこととなる。
【００４３】
次にアドレス”#A”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#B”となる。この動作によりフレームの(3,1)の１バイトのパターンが発生される。
【００４４】
次に、シーケンス命令のアドレス”#B”には、1StepLoop命令 Loop:7が記述されている。1StepLoop命令 Loop:7によりこのアドレスが７回実行される。
この動作によりフレームの(3,2)から(3,8)までの７バイトのパターンが発生される。
７回実行後、シーケンス命令のアドレスは”#C”となる。アドレス”#C”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#D”となる。この動作によりフレームの(3,9)の１バイトのパターンが発生される。ここまでの動作で3行目のオーバヘッド領域のパターンが発生されたことになる。
【００４５】
次に、シーケンス命令のアドレス”#D”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1Step Loop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#E”となる。この動作によりフレームの(3,10)から(3,269)までの260バイトのパターンが発生される。
【００４６】
シーケンス命令のアドレス”#E”には、Loop #A命令Loop:5とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択される。
Loop #A命令Loop:5によりシーケンスメモリ２１のアドレスは”#A”に分岐する。この動作によりフレームの(3,270)の1バイトのパターンが発生され、3行目のパターンの270バイトの発生が行われたこととなる。
シーケンス命令のアドレス”#E”のLoop #A命令Loop:5の動作により、シーケンスメモリ２１のアドレスは”#E”から”#A”に５回分岐する。
この動作により上記に説明した３行目の動作と同じ動作が５回繰り返され、フレームの(4,1)から(8,270)のパターンが発生される。
【００４７】
シーケンスメモリ２１のアドレスは”#E”から”#A”への分岐５回後、”#F”となる。
アドレス”#F”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#10”となる。この動作によりフレームの(9,1)の１バイトのパターンが発生される。
【００４８】
次に、シーケンス命令のアドレス”#10”には、1Step Loop命令 Loop:7が記述されている。1Step Loop命令 Loop:7によりこのアドレスが７回実行される。
この動作によりフレームの(9,2)から(9,8)までの７バイトのパターンが発生される。
７回実行後、シーケンス命令のアドレスは”#11”となる。アドレス”#11”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#12”となる。この動作によりフレームの(9,9)の１バイトのパターンが発生される。ここまでの動作で9行目のオーバヘッド領域のパターンが発生されたことになる。
【００４９】
次に、シーケンス命令のアドレス”#12”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1Step Loop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#13”となる。この動作によりフレームの(9,10)から(9,269)までの260バイトのパターンが発生される。
【００５０】
シーケンス命令のアドレス”#13”には、Jump #0命令 とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択される。
Jump #0命令によりシーケンスメモリ２１のアドレスは”#0”に分岐する。この動作によりフレームの(9,270)の1バイトのパターンが発生され、9行目のパターンの270バイトの発生が行われ、１フレーム分のパターンが発生されたこととなる。
アドレス”#13”の、Jump #0命令によりシーケンスメモリ２１のアドレスはスタート時を同じとなり、上記で説明したフレームのパターンが繰り返し発生されることとなる。
【００５１】
次に、本方式でSTM-Nのフレームパターンを生成する場合の動作について説明する。
図４にSTM-4,16,64のフレームパターンを生成する場合のシーケンスメモリ２１に格納する命令を示す。
図４より、STM-4,16,64のフレームへの変更は、シーケンスメモリ２１のアドレス”#1、3、6、8、B、D、10、12”の1Step Loop命令のLoop数の変更のみで可能である。
各フレームともハードウエアでの制御は共通であり、シーケンスメモリ２１の内容の変更のみで各フレームに対応したパターン発生が可能である。
【００５２】
次に、本方式で発生パターンの高速化の為に低速で発生するパターンのパラレル数を増やした場合の動作について説明する。
STM-16のフレームを、８ビットパラレル発生から32ビットパラレル発生に変更した場合について説明する。
STM-16のフレームを、８ビットパラレル発生した場合のシーケンスプログラムは、図4に示したものである。
８ビットパラレル発生から32ビットパラレル発生に変更した場合、シーケンスメモリ２１の１ステップで発生されるバイト数は、１バイトから４バイトとなるため、各行のオーバヘッド、ペイロードのシーケンスのステップ数を1/4にする必要がある。
これは、図２に示したSTM-1フレームのシーケンスプログラムと同様なものとなる。
この場合も、上記と同様にシーケンスメモリ２１の内容の変更により対応可能となる。
【００５３】
また、新規のフレームが規定された場合についてもシーケンスメモリ２１の内容の変更により対応可能となる。
新規のフレームの構造にもよるが、新規のフレームに対応するシーケンスプログラムを作成することで対応可能となる。
上記したように、シーケンスプログラムの記述により試験パターンのフレーム構造を生成することで、複数のフレームへの対応、パターン発生高速化のため発生パターンのパラレル数の増加への対応、新規フレームへの対応がシーケンスプログラムの変更で可能となる。
【産業上の利用可能性】
【００５４】
本発明のパターン発生器は、ビット・エラー・レート・テスト・システム（BERTS）などに使用できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例を示したブロック図である。
【図２】本発明の実施例のシーケンスメモリに格納する命令例の図である。
【図３】本発明の実施例の動作説明図である。
【図４】複数フレームのシーケンスメモリに格納する命令例の図である。
【図５】STM-1のフレーム説明図である。
【図６】STM-Nのフレーム説明図である。
【図７】スクランブラの回路図である。
【図８】９段のＰＲＢＳの回路図である。
【図９】従来の実施例のブロック図である。
【図１０】STM-Nの各フレーム示した説明図である。
【符号の説明】
【００５６】
１０ パターン制御部
１１ 行カウンタ
１２ 列カウンタ
２０ パターン制御部
２１ シーケンスメモリ
２２ シーケンスコントロール
２３ プログラムカウンタ
２４ スタートアドレス設定部
３０ メモリ
４０ ＰＲＢＳ部
５０ ＳＥＬ部
６０ スクランブル部
７０ Ｂ１演算部
８０ Ｂ１データ部
【技術分野】
【０００１】
本発明は、ビット・エラー・レート・テスト・システム（BERTS）などに使用される試験パターン発生器に関するものである。
【背景技術】
【０００２】
最初に、本発明の背景技術について説明する。
ビット・エラー・レート・テスト・システムを使用したビットエラー測定(単位時間内でのビットの誤り)は、主に通信系の機器や部品に対して行われる。
通信では、情報の伝達に同期多重化の方式が用いられている。多重化とは、複数の低速の情報を１つの高速の情報に束ねることである。
同期多重化は、多重化すべき低速の情報と多重化後の高速の情報とのクロック周波数が一致している状態を意味する。
情報を有効に多重化するために、多重化時には通常フレーム構造を用いる。フレーム構造はSDH(Synchronous Digital Hierarchy)やSONET(Synchronous Optical Network)で規定されている。
フレーム構造は、情報の伝達速度により構造が異なり、低速のフレームは、高速のフレームに多重化されていく。
【０００３】
次に、SDHで規定されているフレーム構造について、図５、図６を参照して説明する。
図５に示すSTM-1と呼ばれるフレームは低速のフレームであり、図６に示すSTM-N(N=4,16,64)のフレームに多重化されていく。
STM-Nのフレームは”9行x (270xN)列バイト”で構成され、オーバヘッド領域とペイロード領域に分けられている。
オーバヘッド領域は”9行x (9xN)列バイト”、ペイロード領域は”9行x (261xN)列バイト”の部分である。
オーバヘッド領域は伝送時の運用保守情報等に用いられ、バイト毎に機能が定義されている。
オーバヘッド領域のバイトの機能の１つとして”B1”がある。このバイトは符号誤り監視に用いるバイトであり、フレーム全体を８ビットごとに分割し分割した全情報の第１ビットから第８ビット各々をパリティ演算し結果を次のフレームの”B1”バイトの第１ビットから第８ビットに挿入する。
また、オーバヘッド領域の特定のバイト”A1,A2”は、固定ビットパターンが規定されている。このバイトは、情報の受信側でフレームの同期をとるために使用される。
ペイロード領域は主に伝達する情報を格納するのに用いられる。
STM-Nのフレームパターンは、”1行,1列”,”1行,2列”,”1行,3列”…”1行,(270xN)列”,”2行,1列”,…”2行,(270xN)列”,…”9行,(270xN)列”の順に転送されていく。
また、STM-Nのフレーム伝送時には伝送符号としてスクランブルドNRZ符号が用いられる。スクランブラは、図７に示すように7ビットのシフトレジスタとXORゲートの回路で生成される。スクランブラの動作は、1行目のオーバヘッド領域(“1行x (9xN)列”)以外のビット全てに対し行われ、1行目のオーバヘッド領域の最終バイトの位置で7ビットのシフトレジスタをすべて1に初期化する。
ビットエラー測定時の試験パターンには、測定者が任意に設定するパターンと擬似ランダムパターン(以下,PRBSパターンと記す)が一般的に用いられる。
測定者が設定するパターンは、設定終了後メモリに格納され、測定時にメモリからパターンを読み出しパターンを発生する。
【０００４】
PRBSパターンは、シフトレジスタとXORゲートにより構成された回路により発生する。PRBSパターンはシフトレジスタの段数とXORゲートの入力ビットにより発生されるパターンが異なる。図８にシフトレジスタの9段のPRBSの回路を示す。
【０００５】
STM-Nフレーム構造の試験パターンは、フレーム全体を測定者が任意に設定したパターンを用いる場合とオーバーヘッド領域のみを測定者が設定した任意のパターンを用い、ペイロード領域はPRBSパターンとする場合がある。
【０００６】
従来のSTM-Nフレーム構造の試験パターンの発生器を図９に示す。
従来の試験パターン発生器の要部は、パターン制御部１０、メモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０で構成している。
また、パターン制御部１０の要部は、行カウンタ１１と、列カウンタ１２で構成している。
【０００７】
行カウンタ１１は、STMフレームの行を計数するカウンタであり”1”から順に”9”までカウントアップし”9”の後は”1”に戻るカウンタである。
カウントアップは、列カウンタからのキャリーにより行われる。
【０００８】
列カウンタ１２は、STMフレームの列を計数するカウンタでありSTMのフレームによりカウントの最大値が”270xN”と変わる。カウント値が”270xN”の後は”1”に戻る。カウントアップは、パターン発生１バイト毎に行われ各STMのフレームの最大値で行カウンタにキャリーを出力する。
【０００９】
メモリ３０からは、測定者が任意に設定したパターンが１バイト単位で出力される。
【００１０】
PRBS部４０は、PRBSパターン発生回路でありPRBSパターンが発生される。
【００１１】
SEL部５０は、測定者が任意に設定したパターンとPRBSパターン、及びB1”バイトパターンの選択器である。”PRBSSL”信号が”1”でPRBSパターンが選択され、”PRBSSL”信号が”0”で”設定パターンが選択される。B1INS”信号が”1”の場合は、”PRBSSL”信号の値に無関係にB1データが選択される。
【００１２】
スクランブル部６０は、スクランブルデータの生成と試験パターンに対してスクランブルを行うかの選択、及びスクランブルデータの初期化の制御を行う。”SCROFF”信号”0”で発生パターンに対しスクランブル処理を行い、”1”でスクランブルの処理を行わない。”SCRSET”信号”1”によりスクランブルのシフトレジスタに対しALL1を設定する。
【００１３】
B1演算部７０は、試験パターンに対してのB1演算を行う。
【００１４】
B1データ部８０は、B1演算部７０で演算されたB1バイトのデータを次のフレームのB1挿入位置までの保持を行う。”B1LD”信号が”1”でB1演算からのデータを格納し、”0”の場合は値を保持する。
【００１５】
次に、従来のSTM-Nフレーム構造の試験パターンの発生方式でSTM-1を発生した場合の動作を説明する。
先ず、パターン発生開始時に行カウンタ１１、列カウンタ１２はそれぞれ"1"にB1演算を"0"に初期化する。
列カウンタ１２は１バイト毎にカウントアップされるので行カウンタ１１、列カウンタ１２は、(1,1),(1,2),(1,3)…となる。
【００１６】
最初に行カウンタ１１が”1”の場合の動作を説明する。
1行目のオーバヘッド領域はスクランブル対象外のため行カウンタ１１、列のカウンタ１２が、(1,1)…(1,9)の間は”SCROFF”信号を”1”にしスクランブル処理を行わないようにする。また、1行目のオーバヘッド領域最終バイトの位置(1,9)で”SCRSET”信号を”1”にしスクランブルを初期化する。
次に、カウンタ値が(1,10)1行目のペイロード領域に入った位置で”SCROFF”信号を”0”にしスクランブル処理を有効にする。また、ペイロード領域をPRBSパターンで発生させる場合はこの時点で”PRBSSL”信号を”1”にする。
ペイロード領域をPRBSパターンで発生させた場合はカウンタ値が(1,270)１行目の最終ペイロードで”PRBSSL”信号を”0”にする。
【００１７】
次に、行カウンタ１１が”2”の場合の動作を説明する。
カウンタ値が(2,1)2行目のオーバヘッド領域に入った時点で”B1INS”信号を”1”にしB1データをパターンに挿入する。
ペイロード領域をPRBSパターンで発生させる場合はカウンタ値が(2,10)2行目のペイロード領域に入った位置で”PRBSSL”信号を”1”にし、カウンタ値が(2,270)2行目の最終ペイロードで”PRBSSL”信号を”0”にする。
【００１８】
行カウンタ１１が”3”から”8”の間は、以下に示す動作となる。
ペイロード領域をPRBSパターンで発生させる場合のみカウンタ値が(3-8,10)3-8行目のペイロード領域に入った位置で”PRBSSL”信号を”1”にし、カウンタ値が(3-8,270)3-8行目の最終ペイロードで”PRBSSL”信号を”0”にする。
【００１９】
行カウンタ１１が”9”の場合は、ペイロード領域をPRBSパターンで発生させる場合のみカウンタ値が(9,10)9行目のペイロード領域に入った位置で”PRBSSL”信号を”1”にする。カウンタ値が(9,270)9行目の最終ペイロードで”B1LD”信号を”1”にし、このフレームのB1演算の結果をB1データに保持する。またペイロード領域をPRBSパターンで発生させた場合は”PRBSSL”信号を”0”にする。
この後、行カウンタ１１、列カウンタ１２は(1,1)となり上記で説明した動作を繰り返す。
【００２０】
図１０にSTM-Nの各フレームでの行カウンタ１１値、列カウンタ１２値と“SCRSET、SCROFF、PRBSSEL、B1INS、B1LD”信号の値を示す。
しかし、各フレーム毎に”SCRSET、SCROFF、PRBSSL、B1INS、B1LD”信号を出力するカウンタ値が異なっているため、全フレームに対応するにはフレーム毎に制御を行わなければならなくハードウエアの構造が複雑になってしまう。
情報伝達の高速化に伴い試験パターンの発生も高速化してきている。このため低速で試験パターンをパラレル発生させ多重化により発生パターンを高速化する手法がとられている。
従来方式でパターン発生の高速化のため、低速でのパターン発生のパラレル数を増やそうとした場合、上記した”SCRSET、SCROFF、PRBSSL、B1INS、B1LD”信号を出力するタイミングが変更となるためハードウエアの変更を行わなければならず、多くの費用、期間が必要となってしまう。
また、新しいフレームが規定された場合も上記同様ハードウエアの変更が必要となってしまう。
【特許文献１】特開2000-269914号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、従来のフレーム構造の試験パターンの発生方式の欠点を補うものである。
多数のフレームに対応させる場合、フレーム毎に制御が必要となるためハードウエアの構造が複雑になってしまう。
発生パターンの高速化、新規フレームへの対応時ハードウエアの変更が必要となり費用、期間がかかる。
【課題を解決するための手段】
【００２２】
本発明の第１は、
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリを備え、
該シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【００２３】
本発明の第２は、
前記シーケンスメモリに格納するシーケンスプログラムを、
シーケンス命令とパターン制御命令とにより構成し、
試験パターン発生することを特徴とする請求項１記載のパターン発生器。
【００２４】
本発明の第３は、
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリと、
該シーケンスメモリからのシーケンス命令により、次にアクセスするシーケンスメモリのアドレス生成の制御行うシーケンスコントロール手段と、
該シーケンスコントロール手段により、次にアクセスするシーケンスメモリのアドレス生成を行うプログラムカウンタとを備え、
前記シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【発明の効果】
【００２５】
本発明のパターン発生器は、シーケンスプログラムの記述により試験パターンのフレーム構造を生成することで、複数のフレームへの対応、パターン発生高速化のための発生パターンのパラレル数の増加への対応、新規フレームへの対応がシーケンスプログラムの変更で容易に可能となる。
【発明を実施するための最良の形態】
【００２６】
シーケンスプログラムの記述により試験パターンのフレーム構造を生成することで、複数のフレームへの対応、パターン発生高速化のための発生パターンのパラレル数の増加への対応、新規フレームへの対応がシーケンスプログラムの変更で可能となるようにした。
【実施例１】
【００２７】
図１は、本発明におけるフレーム構造の試験パターン発生器のブロック図である。
本発明のパターン発生器の要部は、パターン制御部２０、メモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０で構成している。
ここで、パターン制御部２０以外の要素であるメモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０の動作は従来と同様である。
【００２８】
パターン制御部２０の要部は、シーケンスメモリ２１、シーケンスコントロール２２、プログラムカウンタ２３、スタートアドレス設定部２４で構成している。
【００２９】
シーケンスメモリ２１は、試験パターンの発生シーケンスを制御するシーケンス命令と、発生パターンの制御を行うパターン制御命令が格納される。
シーケンス命令には、シーケンスメモリ２１のアドレス発生を制御する命令を格納する。
パターン制御命令は、従来カウンタの値で出力していた”SCRSET、SCROFF、PRBSSL、B1INS、B1LD”信号を格納する。
【００３０】
シーケンスコントロール２２は、シーケンスメモリ２１からのシーケンス命令により次にアクセスするシーケンスメモリ２１のアドレス生成の制御を行う。
【００３１】
プログラムカウンタ２３は、シーケンスコントロール２２の制御により次にアクセスするシーケンスメモリ２１のアドレス生成を行う。
シーケンスメモリ２１にフレーム構造の試験パターンの発生のためのプログラムを格納することにより各フレームに対応したパターン発生を行う。
【００３２】
なお、メモリ３０、ＰＲＢＳ部４０、ＳＥＬ部５０、スクランブル部６０、Ｂ１演算部７０、Ｂ１データ部８０は従来方式と同じ動作であるため説明は省略する。
【００３３】
図２は、STM-1フレームのパターンを発生する場合にシーケンスメモリ２１に格納する命令、図３は、そのときの動作説明図である。
【００３４】
先ず、シーケンス命令について説明する。
Non Operation命令は、記述されたアドレスを１回実行しシーケンスメモリ２１のアドレスをインクリメントする命令である。
1Step Loop命令は、記述されたアドレスをLoop回数回実行し、次にシーケンスメモリ２１のアドレスをインクリメントする命令である。
Loop命令は、指定されたアドレスへLoop回数回分岐し、次にシーケンスメモリ２１のアドレスをインクリメントする命令である。
Jump命令は、シーケンスメモリ２１のアドレスを指定されたアドレスへ分岐する命令である。
パターン制御命令は、シーケンスメモリ２１の各アドレスに記述されており、そのアドレスがアクセスされたサイクルで出力される。
【００３５】
次に、STM-1フレームのパターン発生時の動作を説明する。
先ず、スタートアドレス設定部２４によりシーケンスメモリ２１のスタートアドレスの設定を行う。これは、パターン発生開始時にアクセスするシーケンスメモリ２１のアドレスである。
図3の場合のスタートアドレスは、”#0”を設定する。
パターン発生開始動作によりシーケンスメモリ２１は、先ずスタートアドレスであるアドレス”#0”をアクセスする。
シーケンスメモリ２１のアドレス”#0”には、Non Operation命令とSCROFFが記述されている。SCROFF記述により”SCROFF”信号が出力されスクランブル処理が禁止される。
Non Operation命令によりシーケンスコントロール部で次にアクセスするアドレスが”#1”に決定される。この動作によりフレームの(1行,1列)の１バイトのパターンが発生される。
シーケンス命令のアドレス”#1”には、1StepLoop命令 Loop:7とSCROFFが記述されている。1Step Loop命令 Loop:7によりこのアドレスが７回実行される。また、SCROFFが記述されているため７バイト分スクランブル処理が禁止される。この動作によりフレームの(1,2)から(1,8)までの７バイトのパターンが発生される。
【００３６】
７回実行後、シーケンス命令のアドレスは”#2”となる。アドレス”#2”には、Non Operation命令とSCROFF、SCRSETが記述されている。SCROFFの記述によりスクランブル処理が禁止され、SCRSETの記述のよりスクランブルの初期化が行われる。また、Non Operation命令のためシーケンスメモリ２１のアドレスは、”#3”となる。この動作によりフレームの(1,9)の１バイトのパターンが発生される。ここまでの動作で１行目のオーバヘッド領域のパターンが発生されたことになる。
【００３７】
次に、シーケンス命令のアドレス”#3”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1StepLoop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#4”となる。
この動作によりフレームの(1,10)から(1,269)までの260バイトのパターンが発生される。
【００３８】
次に、シーケンス命令のアドレス”#4”には、Non Operation命令とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択され、Non Operation命令によりシーケンスメモリ２１のアドレスは”#5”となる。この動作によりフレームの(1,270)の1バイトのパターンが発生され、１行目のパターン270バイトの発生が行われたこととなる。
【００３９】
次にアドレス”#5”には、Non Operation命令とB1INSが記述されている。B1INS記述により”B1INS”信号が出力されSEL部でB1データが選択される。また、Non Operation命令によりシーケンスメモリ２１のアドレスは”#6”となる。この動作によりフレームの(2,1)の１バイトのパターンが発生される。
【００４０】
シーケンス命令のアドレス”#6”には、1Step Loop命令Loop:7が記述されている。1Step Loop命令Loop:7によりこのアドレスが７回実行される。
この動作によりフレームの(2,2)から(2,8)までの７バイトのパターンが発生される。
７回実行後、シーケンス命令のアドレスは”#7”となる。アドレス”#7”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#8”となる。この動作によりフレームの(2,9)の１バイトのパターンが発生される。ここまでの動作で2行目のオーバヘッド領域のパターンが発生されたことになる。
【００４１】
次に、シーケンス命令のアドレス”#8”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1Step Loop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#9”となる。この動作によりフレームの(2,10)から(2,269)までの260バイトのパターンが発生される。
【００４２】
シーケンス命令のアドレス”#9”には、Non Operation命令とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択され、Non Operation命令によりシーケンスメモリ２１のアドレスは”#A”となる。この動作によりフレームの(2,270)の1バイトのパターンが発生され、2行目のパターンの270バイトの発生 が行われたこととなる。
【００４３】
次にアドレス”#A”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#B”となる。この動作によりフレームの(3,1)の１バイトのパターンが発生される。
【００４４】
次に、シーケンス命令のアドレス”#B”には、1StepLoop命令 Loop:7が記述されている。1StepLoop命令 Loop:7によりこのアドレスが７回実行される。
この動作によりフレームの(3,2)から(3,8)までの７バイトのパターンが発生される。
７回実行後、シーケンス命令のアドレスは”#C”となる。アドレス”#C”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#D”となる。この動作によりフレームの(3,9)の１バイトのパターンが発生される。ここまでの動作で3行目のオーバヘッド領域のパターンが発生されたことになる。
【００４５】
次に、シーケンス命令のアドレス”#D”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1Step Loop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#E”となる。この動作によりフレームの(3,10)から(3,269)までの260バイトのパターンが発生される。
【００４６】
シーケンス命令のアドレス”#E”には、Loop #A命令Loop:5とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択される。
Loop #A命令Loop:5によりシーケンスメモリ２１のアドレスは”#A”に分岐する。この動作によりフレームの(3,270)の1バイトのパターンが発生され、3行目のパターンの270バイトの発生が行われたこととなる。
シーケンス命令のアドレス”#E”のLoop #A命令Loop:5の動作により、シーケンスメモリ２１のアドレスは”#E”から”#A”に５回分岐する。
この動作により上記に説明した３行目の動作と同じ動作が５回繰り返され、フレームの(4,1)から(8,270)のパターンが発生される。
【００４７】
シーケンスメモリ２１のアドレスは”#E”から”#A”への分岐５回後、”#F”となる。
アドレス”#F”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#10”となる。この動作によりフレームの(9,1)の１バイトのパターンが発生される。
【００４８】
次に、シーケンス命令のアドレス”#10”には、1Step Loop命令 Loop:7が記述されている。1Step Loop命令 Loop:7によりこのアドレスが７回実行される。
この動作によりフレームの(9,2)から(9,8)までの７バイトのパターンが発生される。
７回実行後、シーケンス命令のアドレスは”#11”となる。アドレス”#11”には、Non Operation命令が記述されている。Non Operation命令によりシーケンスメモリ２１のアドレスは”#12”となる。この動作によりフレームの(9,9)の１バイトのパターンが発生される。ここまでの動作で9行目のオーバヘッド領域のパターンが発生されたことになる。
【００４９】
次に、シーケンス命令のアドレス”#12”には、1Step Loop命令 Loop:260とPRBSSLが記述されている。PRBSSLの記述により”PRBSSL”信号が出力されSEL部によりPRBSパターンが選択される。1Step Loop命令 Loop:260のため、このアドレスを260回実行され、その後シーケンスメモリ２１のアドレスは”#13”となる。この動作によりフレームの(9,10)から(9,269)までの260バイトのパターンが発生される。
【００５０】
シーケンス命令のアドレス”#13”には、Jump #0命令 とPRBSSLが記述されている。PRBSSLの記述によりPRBSパターンが選択される。
Jump #0命令によりシーケンスメモリ２１のアドレスは”#0”に分岐する。この動作によりフレームの(9,270)の1バイトのパターンが発生され、9行目のパターンの270バイトの発生が行われ、１フレーム分のパターンが発生されたこととなる。
アドレス”#13”の、Jump #0命令によりシーケンスメモリ２１のアドレスはスタート時を同じとなり、上記で説明したフレームのパターンが繰り返し発生されることとなる。
【００５１】
次に、本方式でSTM-Nのフレームパターンを生成する場合の動作について説明する。
図４にSTM-4,16,64のフレームパターンを生成する場合のシーケンスメモリ２１に格納する命令を示す。
図４より、STM-4,16,64のフレームへの変更は、シーケンスメモリ２１のアドレス”#1、3、6、8、B、D、10、12”の1Step Loop命令のLoop数の変更のみで可能である。
各フレームともハードウエアでの制御は共通であり、シーケンスメモリ２１の内容の変更のみで各フレームに対応したパターン発生が可能である。
【００５２】
次に、本方式で発生パターンの高速化の為に低速で発生するパターンのパラレル数を増やした場合の動作について説明する。
STM-16のフレームを、８ビットパラレル発生から32ビットパラレル発生に変更した場合について説明する。
STM-16のフレームを、８ビットパラレル発生した場合のシーケンスプログラムは、図4に示したものである。
８ビットパラレル発生から32ビットパラレル発生に変更した場合、シーケンスメモリ２１の１ステップで発生されるバイト数は、１バイトから４バイトとなるため、各行のオーバヘッド、ペイロードのシーケンスのステップ数を1/4にする必要がある。
これは、図２に示したSTM-1フレームのシーケンスプログラムと同様なものとなる。
この場合も、上記と同様にシーケンスメモリ２１の内容の変更により対応可能となる。
【００５３】
また、新規のフレームが規定された場合についてもシーケンスメモリ２１の内容の変更により対応可能となる。
新規のフレームの構造にもよるが、新規のフレームに対応するシーケンスプログラムを作成することで対応可能となる。
上記したように、シーケンスプログラムの記述により試験パターンのフレーム構造を生成することで、複数のフレームへの対応、パターン発生高速化のため発生パターンのパラレル数の増加への対応、新規フレームへの対応がシーケンスプログラムの変更で可能となる。
【産業上の利用可能性】
【００５４】
本発明のパターン発生器は、ビット・エラー・レート・テスト・システム（BERTS）などに使用できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例を示したブロック図である。
【図２】本発明の実施例のシーケンスメモリに格納する命令例の図である。
【図３】本発明の実施例の動作説明図である。
【図４】複数フレームのシーケンスメモリに格納する命令例の図である。
【図５】STM-1のフレーム説明図である。
【図６】STM-Nのフレーム説明図である。
【図７】スクランブラの回路図である。
【図８】９段のＰＲＢＳの回路図である。
【図９】従来の実施例のブロック図である。
【図１０】STM-Nの各フレーム示した説明図である。
【符号の説明】
【００５６】
１０ パターン制御部
１１ 行カウンタ
１２ 列カウンタ
２０ パターン制御部
２１ シーケンスメモリ
２２ シーケンスコントロール
２３ プログラムカウンタ
２４ スタートアドレス設定部
３０ メモリ
４０ ＰＲＢＳ部
５０ ＳＥＬ部
６０ スクランブル部
７０ Ｂ１演算部
８０ Ｂ１データ部
【特許請求の範囲】
【請求項１】
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリを備え、
該シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【請求項２】
前記シーケンスメモリに格納するシーケンスプログラムを、
シーケンス命令とパターン制御命令とにより構成し、
試験パターン発生することを特徴とする請求項１記載のパターン発生器。
【請求項３】
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリと、
該シーケンスメモリからのシーケンス命令により、次にアクセスするシーケンスメモリのアドレス生成の制御行うシーケンスコントロール手段と、
該シーケンスコントロール手段により、次にアクセスするシーケンスメモリのアドレス生成を行うプログラムカウンタとを備え、
前記シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【請求項１】
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリを備え、
該シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【請求項２】
前記シーケンスメモリに格納するシーケンスプログラムを、
シーケンス命令とパターン制御命令とにより構成し、
試験パターン発生することを特徴とする請求項１記載のパターン発生器。
【請求項３】
フレーム構造の試験パターンを発生するパターン発生器において、
フレーム構造生成のためのシーケンスプログラムを格納するシーケンスメモリと、
該シーケンスメモリからのシーケンス命令により、次にアクセスするシーケンスメモリのアドレス生成の制御行うシーケンスコントロール手段と、
該シーケンスコントロール手段により、次にアクセスするシーケンスメモリのアドレス生成を行うプログラムカウンタとを備え、
前記シーケンスプログラムによりフレーム構造の試験パターンを発生するパターン発生器。
【図１】
【図２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図３】
【公開番号】特開２００７−２０１９７２（Ｐ２００７−２０１９７２Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−２００３１（Ｐ２００６−２００３１）
【出願日】平成１８年１月３０日（２００６．１．３０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１月３０日（２００６．１．３０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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