試験装置および試験方法
【課題】レイテンシを変更可能な被試験メモリの良否を効率的に判定する。
【解決手段】予め設定されたアルゴリズムに基づいて、被試験メモリに供給すべき制御コマンドと、アドレスと、被試験メモリに書き込むべき書込データおよび被試験メモリから読み出した読出データの期待値を含む試験パターンを順次生成するパターン発生器と、制御コマンド、アドレスおよび書込データを被試験メモリに供給し、被試験メモリが出力する読出データを受け取る信号入出力部と、読出データと期待値とを比較して、読出データの良否を判定する判定部と、パターン発生器が生成した試験パターンがレイテンシ設定コマンドであるか否かを検出する検出部と、検出部がレイテンシ設定コマンドを検出した場合に、被試験メモリへのデータ書き込みにおいて信号入出力部の書込レイテンシおよび読出レイテンシを、レイテンシ設定コマンドに応じた値に設定する設定部とを備える試験装置。
【解決手段】予め設定されたアルゴリズムに基づいて、被試験メモリに供給すべき制御コマンドと、アドレスと、被試験メモリに書き込むべき書込データおよび被試験メモリから読み出した読出データの期待値を含む試験パターンを順次生成するパターン発生器と、制御コマンド、アドレスおよび書込データを被試験メモリに供給し、被試験メモリが出力する読出データを受け取る信号入出力部と、読出データと期待値とを比較して、読出データの良否を判定する判定部と、パターン発生器が生成した試験パターンがレイテンシ設定コマンドであるか否かを検出する検出部と、検出部がレイテンシ設定コマンドを検出した場合に、被試験メモリへのデータ書き込みにおいて信号入出力部の書込レイテンシおよび読出レイテンシを、レイテンシ設定コマンドに応じた値に設定する設定部とを備える試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験メモリを試験する試験装置および試験方法に関する。特に本発明は、信号入出力のタイミングが可変な試験装置および試験方法に関する。
【背景技術】
【０００２】
近年、読出レイテンシおよび／または書込レイテンシを変更できるメモリが使われている。例えば、DDR2-SDRAMやDDR3-SDRAMでは、カラムアドレスを指定する制御コマンドを受けてからデータを出力するまでの遅延時間（CASレイテンシ）を変更することができる。このようなメモリの良否を判定するためには、読出レイテンシおよび／または書込レイテンシとして複数の数値のそれぞれをメモリに設定して、書込試験および／または読出試験を行うことが望ましい。
【０００３】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
CASレイテンシとしてある数値を被試験メモリに設定した場合には、試験装置は、そのCASレイテンシに合わせて信号入出力のタイミングを変更する必要がある。例えば、試験装置は、制御コマンドをメモリに出力してからそのメモリにデータを供給するまでのレイテンシを変更する必要がある。また、試験装置は、制御コマンドをメモリに出力してからそのメモリからデータを読み出すまでのレイテンシを変更する必要がある。
【０００５】
しかしながら、従来の試験装置において、信号入出力のタイミングを変更するためには、試験を一旦中断してメモリへのデータ供給やメモリからのデータ読出を中止しなければならない。このため、レイテンシを変更する毎に試験を中断しなければならず、被試験メモリ１つあたりの所要試験時間が大きくなってしまう場合があった。なお、DDR2-SDRAMやDDR3-SDRAMには、データ読み書きを継続しながらレイテンシを動的に変更する機能が備わっている。即ち、このような種類のメモリを試験する場合には、メモリのレイテンシが動的に変更されるにもかかわらず試験装置のレイテンシを動的に変更できない場合があった。
【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
本発明の第１の形態によると、被試験メモリを試験する試験装置であって、予め設定されたアルゴリズムに基づいて、被試験メモリに供給すべき制御コマンドと、アドレスと、被試験メモリに書き込むべき書込データおよび被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生器と、制御コマンド、アドレスおよび書込データを被試験メモリに供給し、被試験メモリが出力する読出データを受け取る信号入出力部と、読出データと期待値とを比較して、読出データの良否を判定する判定部と、パターン発生器が生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出部と、検出部がレイテンシ設定コマンドを検出した場合に、被試験メモリへのデータ書き込みにおいて信号入出力部が制御コマンドを被試験メモリへ供給してから書込データを供給するまでの書込レイテンシ、および、被試験メモリからのデータ読み出しにおいて信号入出力部が制御コマンドを被試験メモリへ供給してから読出データを取得するまでの読出レイテンシの少なくとも一方を、レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定部とを備える試験装置を提供する。
【０００８】
また、パターン発生器は、アルゴリズムに基づいて、制御コマンド、アドレス、およびデータを含む試験パターンを順次生成するコマンド発生部、アドレス発生部、およびデータ発生部を有し、当該試験装置は、レイテンシ設定コマンドに応じた試験パターンを生成する場合に、データ発生部が発生した、レイテンシの設定値を含むデータを、アドレスとして出力する切替部を更に備え、検出部は、コマンド発生部が発生した制御コマンドおよびデータ発生部が発生したデータが、レイテンシ設定コマンドの制御コマンドおよびアドレスに合致するか否かを検出してもよい。
【０００９】
また、レイテンシ設定コマンドを検出した場合に信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、検出部は、複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値を含むアドレスの値をそれぞれ記憶する複数のアドレス設定レジスタと、複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、当該レイテンシ設定レジスタに記憶されたレイテンシの値を信号入出力部に設定するために信号入出力部に対して出力すべき内部コマンドの値をそれぞれ記憶する複数のコマンド設定レジスタと、パターン発生器が発生した制御コマンドが、レイテンシ設定コマンドの制御コマンドと一致し、かつ、パターン発生器が発生したアドレスが、一のアドレス設定レジスタに記憶されたアドレスと一致したことを条件として、当該アドレス設定レジスタに対応するコマンド設定レジスタに記憶された内部コマンドを設定部へ送信するコマンド送信部とを有し、信号入出力部は、コマンド送信部から受信した内部コマンドの値に応じたレイテンシ設定レジスタに記憶されたレイテンシを、書込レイテンシおよび読出レイテンシの少なくとも一方として設定してもよい。
【００１０】
また、レイテンシ設定コマンドを検出した場合に次に信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、検出部は、レイテンシ設定コマンドを検出した場合に、次のレイテンシ設定レジスタが記憶するレイテンシの値に変更すべきことを示す内部コマンドを信号入出力部へ送信し、設定部は、検出部から内部コマンドを受信するごとに、次のレイテンシ設定レジスタに記憶されたレイテンシの値を書込レイテンシおよび読出レイテンシの少なくとも一方として設定してもよい。
【００１１】
また、当該試験装置は、パターン発生器および検出部を有するパターン発生用回路と、信号入出力部および複数のレイテンシ設定レジスタを有する信号入出力用回路とを備えるものであり、パターン発生用回路内のコマンド送信部は、信号入出力用回路との間の配線を介して信号入出力部に対して内部コマンドを送信してもよい。
【００１２】
本発明の第２の形態においては、試験装置により被試験メモリを試験する試験方法であって、予め設定されたアルゴリズムに基づいて、被試験メモリに供給すべき制御コマンドと、アドレスと、被試験メモリに書き込むべき書込データおよび被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生段階と、制御コマンド、アドレスおよび書込データを被試験メモリに供給し、被試験メモリが出力する読出データを受け取る信号入出力段階と、読出データと期待値とを比較して、読出データの良否を判定する判定段階と、パターン発生段階において生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出段階と、検出段階がレイテンシ設定コマンドを検出した場合に、被試験メモリへのデータ書き込みにおいて信号入出力段階が制御コマンドを被試験メモリへ供給してから書込データを供給するまでの書込レイテンシ、および、被試験メモリからのデータ読み出しにおいて信号入出力段階が制御コマンドを被試験メモリへ供給してから読出データを取得するまでの読出レイテンシの少なくとも一方を、レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定段階とを備える試験方法を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１４】
本発明によれば、レイテンシを変更可能な被試験メモリの良否を効率的に判定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本実施形態に係る試験装置１０の全体構成を示す。試験装置１０は、パターン発生用回路１００と、データセレクタ用回路１１０と、タイミングパルス発生／論理比較回路１２０と、ドライバ／コンパレータ用回路１３０とを備え、被試験メモリ５０の良否を判定することを目的とする。パターン発生用回路１００、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０、および、ドライバ／コンパレータ用回路１３０のそれぞれは、LSIなどの大規模な集積回路であり、与えられる基本クロックに応じて互いに動作を同期させている。
【００１７】
パターン発生用回路１００は、後にパターン発生器２０として説明しているように、主として試験パターンを生成する機能を実現している。データセレクタ用回路１１０は、発生された試験パターンを被試験メモリ５０の何れの信号ピンに供給すべきかを選択する機能を実現している。タイミングパルス発生／論理比較回路１２０は、本発明にかかる信号入出力用回路の一例であり、後に信号入出力部３０として説明しているように、主として試験パターンの供給タイミングを調節する機能を実現している。ドライバ／コンパレータ用回路１３０は、試験パターンを適切なレベルの信号として被試験メモリ５０に与える機能を実現している。
【００１８】
図２は、本実施形態に係るパターン発生用回路１００の機能構成を示す。パターン発生用回路１００は、パターン発生器２０と、検出部２５とを有する。パターン発生器２０は、予め設定されたアルゴリズムに基づいて試験パターンを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。この試験パターンは、被試験メモリ５０に供給すべき制御コマンドと、アドレスと、被試験メモリ５０に書き込むべき書込みデータおよび被試験メモリ５０から読み出した読出データの期待値の少なくとも一方とを含む。検出部２５は、パターン発生器２０が生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを被試験メモリ５０に対して設定するレイテンシ設定コマンドであるか否かを検出する。レイテンシ設定コマンドであるか否かの検出は、後述のコマンド発生部２３０が発生した制御コマンドおよびデータ発生部２２０が発生したデータが、レイテンシ設定コマンドの制御コマンドおよびアドレスに合致するか否かによって判断される。
【００１９】
より詳細な構成としては、パターン発生器２０は、ALPG(Algorithmic Pattern Generator)などと呼ばれるパターン生成方式を採用しており、制御部２００と、アドレス発生部２１０と、データ発生部２２０と、コマンド発生部２３０とを有する。制御部２００は、予め設定されたアルゴリズムに基づいてアドレス発生部２１０、データ発生部２２０およびコマンド発生部２３０を制御する。制御部２００は、シーケンサ部２４０と、インストラクション記憶部２５０とを有する。インストラクション記憶部２５０は、このアルゴリズムに沿ってシーケンサ部２４０から信号を出力させるためのプログラム（MPATなどと呼ばれる）を記憶している。シーケンサ部２４０は、インストラクション記憶部２５０に記憶されたプログラム中の命令を実行することにより信号を生成する。
【００２０】
アドレス発生部２１０は、制御部２００から受ける制御に応じてアドレスを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。データ発生部２２０は、制御部２００から受ける制御に応じてデータを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。コマンド発生部２３０は、制御部２００から受ける制御に応じて制御コマンドを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。
【００２１】
図３は、本実施形態に係るデータセレクタ用回路１１０の機能構成を示す。データセレクタ用回路１１０は、発生された試験パターンを被試験メモリ５０の何れの信号ピンに供給すべきかを選択する機能を実現するほか、切替部２６０を有する。切替部２６０は、パターン発生器２０からデータおよびアドレスを示す信号を入力し、これらの信号の配列を変更して信号入出力部３０に出力する機能を有する。この機能は、サイクルパレットと呼ばれている。本実施形態においては、切替部２６０は、パターン発生器２０がレイテンシ設定コマンドに応じた試験パターンを生成する場合に、データ発生部２２０が発生した、レイテンシの設定値を含むデータを、アドレスとして信号入出力部３０に出力する。切替部２６０の機能によって、レイテンシ設定コマンドはデータ発生部２２０によって発生させることができ、従来から用いられているアルゴリズム（即ちそれを実現するＭＰＡＴ）との親和性を高めることができる。
【００２２】
図４は、本実施形態に係るタイミングパルス発生／論理比較回路１２０の機能構成を示す。タイミングパルス発生／論理比較回路１２０は、信号入出力部３０と、判定部３５と、レイテンシ設定部３８と、複数のレイテンシ設定レジスタ３５０（レイテンシ設定レジスタ３５０−１〜Ｎとする）とを有する。信号入出力部３０は、制御コマンド、アドレスおよび書込データを被試験メモリ５０に供給し、被試験メモリ５０が出力する読出データを受け取る。判定部３５は、読出データと期待値とを比較して、読出データの良否を判定する。判定部３５は、この判定結果に応じて被試験メモリ５０の良否を判定し、その結果をパス／フェイル信号として外部に出力してもよい。
【００２３】
レイテンシ設定部３８は、検出部２５がレイテンシ設定コマンドを検出した場合に、書込レイテンシおよび読出レイテンシの少なくとも一方を、レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する。この場合の書込レイテンシとは、被試験メモリ５０へのデータ書き込みにおいて信号入出力部３０が制御コマンドを被試験メモリ５０へ供給してから書込データを供給するまでの経過時間をいう。また、読出レイテンシとは、被試験メモリ５０からのデータ読み出しにおいて信号入出力部３０が制御コマンドを被試験メモリ５０へ供給してから読出データを取得するまでの経過時間をいう。
【００２４】
より詳細には、信号入出力部３０は、レイテンシ発生部３００と、波形成形部３１０と、タイミング発生部３２０と、タイミング比較部３３０と、レイテンシ発生部３４０とを有する。レイテンシ発生部３００は、試験パターンをデータセレクタ用回路１１０から受け取り、受け取ったその試験パターンを、レイテンシ設定部３８から設定された遅延量だけ遅延させて波形成形部３１０に与える。波形成形部３１０は、論理値として与えられる試験パターンから信号波形を生成してタイミング発生部３２０に与える。タイミング発生部３２０は、与えられた信号波形に対して必要な遅延を与えて被試験メモリに供給する。また、タイミング発生部３２０は、出力データを取り込むタイミングを示すストローブ信号をタイミング比較部３３０に供給する。タイミング比較部３３０は、供給されたストローブ信号に応じて被試験メモリ５０から出力信号を取り込み、判定部３５に供給する。
【００２５】
また、レイテンシ設定レジスタ３５０−１〜Ｎのそれぞれは、レイテンシ設定コマンドを検出した場合に信号入出力部３０に設定すべきレイテンシを記憶している。そして、レイテンシ設定部３８は、パターン発生用回路１００から受けた信号に基づき何れのレイテンシ設定コマンドが検出されたかを判断し、検出されたレイテンシ設定コマンドに応じたレジスタをレイテンシ設定レジスタ３５０−１〜Ｎから選択し、選択されたレジスタから値を読み出してレイテンシ発生部３００および／またはレイテンシ発生部３４０に設定する。
【００２６】
なお、ある１つのレイテンシ設定コマンドに対し、レイテンシ発生部３００およびレイテンシ発生部３４０に対しては互いに異なる値を設定することによって同一のレイテンシを設定してもよい。即ちレイテンシ発生部３００およびレイテンシ発生部３４０にレイテンシを設定するための実際の信号パターンは互いに異なってよく、図４に例示する構成は、そのような実装上の詳細事項を限定するものではない。
【００２７】
図５は、本実施形態に係る検出部２５の機能構成を示す。検出部２５は、アドレス設定レジスタ４００−１〜Ｎと、コマンド設定レジスタ４１０−１〜Ｎと、コマンド送信部４２０とを有する。アドレス設定レジスタ４００−１〜Ｎのそれぞれは、レイテンシ設定レジスタ３５０−１〜Ｎのそれぞれに対応して設けられている。そして、アドレス設定レジスタ４００−１〜Ｎは、レジスタ設定コマンドに応じて設定すべきレイテンシの設定値を含むアドレスの値をそれぞれ記憶している。コマンド設定レジスタ４１０−１〜Ｎは、レイテンシ設定レジスタ３５０−１〜Ｎのそれぞれに対応して設けられている。そして、コマンド設定レジスタ４１０−１〜Ｎのそれぞれは、レイテンシ設定レジスタに記憶されたレイテンシの値を信号入出力部３０に設定するために信号入出力部３０に対して出力すべき内部コマンドの値をそれぞれ記憶している。
【００２８】
コマンド送信部４２０は、パターン発生器２０が発生した制御コマンドが、レイテンシ設定コマンドの制御コマンドと一致するか否かを条件判断する。また、コマンド送信部４２０は、パターン発生器２０が発生したアドレスが、一のアドレス設定レジスタ（たとえば、アドレス設定レジスタ４００−１）に記憶されたアドレスと一致したか否かを条件判断する。コマンド送信部４２０は、これら双方の条件が満たされた場合に、アドレス設定レジスタ４００−１に対応するコマンド設定レジスタ（例えば、コマンド設定レジスタ４１０−１）に記憶された内部コマンドを、パターン発生用回路１００およびタイミングパルス発生／論理比較回路１２０の間の配線を介して信号入出力部３０へ送信する。
【００２９】
条件判断には、コマンド送信部４２０は、アドレス設定レジスタ４００−１に記憶されたアドレス値の他、アドレスマスク４３０、コマンドマスク４４０およびレイテンシコマンド４５０を用いる。以下、図６を参照してその詳細を述べる。
図６は、本実施形態に係るアドレス設定レジスタ４００−１、アドレスマスク４３０、コマンドマスク４４０、および、レイテンシコマンド４５０の内容の一例を示す。図６（ａ）に示すように、コマンドマスク４４０は、レイテンシ設定コマンドを示す信号パターンが配列し得るビット列を制御コマンドから取り出すマスクパターンである。具体的には、制御コマンドは、Ｃ０からＣ３１までのビット列として与えられる。そして、レイテンシ設定コマンドを示す信号パターンは、このうちＣ０からＣ３までのビット列に配列されることが定められている。このため、コマンドマスク４４０は、Ｃ０からＣ３までのビット列を取り出すマスクパターンを構成する。即ち、コマンド送信部４２０は、受信した制御コマンドをまずこのコマンドマスク４４０によってマスクする。
【００３０】
図６（ｂ）に示すように、レイテンシコマンド４５０は、レイテンシ設定コマンドを示す信号パターンの期待値パターンを示す。即ち、制御コマンドのＣ０からＣ３までのビット列が０を構成するとき、この制御コマンドはレイテンシ設定コマンドを含む。コマンド送信部４２０は、コマンドマスク４４０によってマスクした制御コマンドがこのレイテンシコマンド４５０に一致するか否か判断し、一致した場合にはレイテンシ設定コマンドを検出したと判断する。
【００３１】
より詳細には、Ｃ０からＣ３１のそれぞれは、パターン発生用回路１００からタイミングパルス発生／論理比較回路１２０に与えられる信号線の名称を示し、タイミングパルス発生／論理比較回路１２０はこの信号線に与えられる信号に応じて被試験メモリ５０を制御する。例えば、Ｃ０は被試験メモリ５０へ供給するＣＳ信号を示し、Ｃ１は被試験メモリ５０へのＲＡＳ(Row Address Strobe)信号を示し、Ｃ２は被試験メモリ５０へのＣＡＳ（Column Address Strobe）信号を示し、Ｃ３は被試験メモリ５０へのＷＥ（Write Enable）信号を示す。被試験メモリ５０の仕様によって、これらＣ０からＣ３の信号線の全てが論理値"０"となった場合には、被試験メモリ５０のＣＡＳレイテンシが動的に切り替えられることが定められているものとする。即ち、コマンド送信部４２０は、この切り替えを示す信号パターンを検出することによってレイテンシ設定コマンドを検出する。
【００３２】
図６（ｃ）に示すように、アドレスマスク４３０は、レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値をアドレスから取り出すマスクパターンである。具体的には、アドレスは、Ａ０からＡ３１までのビット列として与えられる。そして、レイテンシの設定値を示す信号パターンは、このうちＡ３からＡ５までに配列されることが定められている。このため、コマンドマスク４４０は、Ａ３からＡ５までに配列されるビット列を取り出すマスクパターンを構成する。即ち、コマンド送信部４２０は、レイテンシ設定コマンドの検出に応じ、受信したアドレスをこのアドレスマスク４３０によってマスクする。なお、Ａ３からＡ５までに配列されたビット列がアドレスとなるためには、Ａ１３からＡ１８までに配列されたビット列が特定のパターンであることを条件とする。
【００３３】
図６（ｄ）に示すように、アドレス設定レジスタ４００−１は、レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値を記憶している。具体的には、Ａ１３からＡ１８までのビット列が特定のパターンであることを条件に、Ａ３からＡ５までのビット列は、レイテンシの増分を示す。即ち、図ではＡ３からＡ５のビット列は「００１」となっており、このレイテンシ設定コマンドに応じて設定すべきレイテンシは、標準のレイテンシ・サイクルに１サイクルを加えた大きさとなる。
【００３４】
図７は、本実施形態に係るコマンド設定レジスタ４１０−１〜Ｎに格納される内部コマンドの一例を示す。図７ではコマンド設定レジスタ４１０−１〜Ｎに格納される内部コマンドの意味するところを１つの表にまとめて示す。ＣＡＳレイテンシの標準＋１サイクルには、内部コマンド（０１００）が対応付けられている。これは、コマンド設定レジスタ４１０−１が０１００を記憶していることを示す。また、この内部コマンドは、２進数の０１００、即ち４番の信号を論理値"０"にすべきことを示す。例えば、コマンド送信部４２０は、ＣＡＳレイテンシを標準＋１サイクルに設定すべきコマンドを受信した場合には、この「標準＋１サイクル」に対応するコマンド設定レジスタ４１０−１から内部コマンド（０１００）を読み出す。そして、コマンド送信部４２０は、０１００番のピン（Ｃ４）を論理値"０"に設定する。コマンド設定レジスタ４１０−２〜Ｎのそれぞれは、内部コマンド０１０１、０１１０、および、０１１１…をそれぞれ格納しており、ＣＡＳレイテンシの「標準＋２」、「標準＋４」および「標準＋６」のそれぞれを指定された場合に読み出される。
【００３５】
図８は、本実施形態に係る試験装置１０によって被試験メモリ５０の良否を判定する処理の流れを示す。パターン発生器２０は、予め設定されたアルゴリズムに基づいて試験パターンを順次生成する（Ｓ７００）。検出部２５は、パターン発生器２０が生成した試験パターンが、レイテンシ設定コマンドであるか否かを検出する（Ｓ７１０）。レイテンシ設定コマンドであることを検出した場合には、検出部２５は、図７に示す内部コマンドを用いて、試験装置１０が被試験メモリ５０にデータを供給する書込レイテンシなどを変更する。
【００３６】
信号入出力部３０は、設定・変更された読出レイテンシおよび書込レイテンシに従って、被試験メモリ５０に対する信号の入出力を行う（Ｓ７２０）。また、判定部３５は、信号入出力部３０によって被試験メモリ５０から読み出された読出データを期待値と比較して、読出データの良否を判定する（Ｓ７３０）。
【００３７】
図９は、図８のＳ７１０における処理の詳細を示す。検出部２５は、パターン発生器２０が発生した制御コマンドが、レイテンシ設定コマンドの制御コマンドであるか否かを検出する（Ｓ８００）。レイテンシ設定コマンドの制御コマンドである場合に（Ｓ８００：ＹＥＳ）、検出部２５は、パターン発生器２０が発生したアドレスが、アドレス設定レジスタ４００−１〜Ｎのうち一のアドレス設定レジスタに記憶されたアドレスであるか否かを検出する（Ｓ８１０）。
【００３８】
パターン発生器２０が発生したアドレスが、アドレス設定レジスタに記憶されたアドレスである場合に（Ｓ８１０：ＹＥＳ）、コマンド送信部４２０は、当該アドレス設定レジスタに対応するコマンド設定レジスタに記憶された内部コマンドを選択する（Ｓ８２０）。そして、コマンド送信部４２０は、選択したその内部コマンドをレイテンシ設定部３８に送信する（Ｓ８３０）。この内部コマンドを受けたレイテンシ設定部３８は、内部コマンドに応じて書込レイテンシおよび読出レイテンシを設定する。
なお、以上の処理の順序は一例であり、特にＳ８００とＳ８１０との処理順序は問わない。更に、Ｓ８００およびＳ８１０の検出は並行して行われてもよい。
【００３９】
図１０は、本実施形態に係る試験装置１０の入出力信号のタイミングチャートである。図中では、コマンド発生部２３０が発生させる制御コマンドをその信号波形によって示す。図中でＣ０からＣ４までのそれぞれは、パターン発生器２０から信号入出力部３０に対し接続される信号線の名称である。即ち、被試験メモリ５０のＣＳ信号を論理値"０"とする場合には、パターン発生器２０は信号線Ｃ０により論理値"０"を信号入出力部３０に供給する。また、信号線Ｃ４は、パターン発生器２０からレイテンシ設定部３８にレイテンシの変更を指示する内部コマンドを伝達する。即ち、パターン発生器２０は信号線Ｃ４により論理値"１"をレイテンシ設定部３８に供給することにより、レイテンシの変更をレイテンシ設定部３８に指示する。
【００４０】
図の第６サイクルに注目すると、ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥのそれぞれが、論理値"０"となっている。この場合には、検出部２５は、試験パターンにレイテンシ設定コマンドを検出したものとして、内部コマンドをレイテンシ設定部３８に送信する。即ち、信号入出力部３０は、信号線Ｃ４により論理値"１"を供給する。
【００４１】
また、図中には、アドレス発生部２１０およびデータ発生部２２０が発生させるデータおよびアドレスと、信号入出力部３０に入力されるデータおよびアドレスと、信号入出力部３０から出力されるデータおよびアドレスとを示す。パターン発生器２０および信号入出力部３０の間の配線遅延並びに信号入出力部３０内の配線遅延を考慮し、同一サイクルの信号波形を時系列方向にずらして示す。パターン発生器２０から信号入出力部３０に対し、配線遅延を伴ってアドレスおよびデータが伝達している。信号入出力部３０には書込レイテンシとして３サイクルが設定されているので、第１サイクルにおいてアドレスＡ０が出力されてから３サイクル遅延して、信号入出力部３０からデータＤ０〜Ｄ３が供給される。
なお、図１０の例ではDDRタイプのメモリを想定しているので、１サイクルに２つのデータが供給されている。
【００４２】
第６サイクルに注目すると、パターン発生器２０からレイテンシの設定値を含むデータが出力されている（Ｌ１）。このデータは、切替部２６０の機能によってアドレス信号に変更されて信号入出力部３０に供給される。即ち、信号入出力部３０に入力されるアドレス信号には、信号Ｌ１が含まれている。この信号Ｌ１、および、上述の内部コマンドによって、信号入出力部３０の読出レイテンシおよび書込レイテンシが変更される。変更されたレイテンシを５サイクルとする。このため、第６サイクルにおいてパターン発生器２０によりデータ（Ｄ０〜Ｄ３）が供給されてから５サイクル遅延して、信号入出力部３０によってデータ（Ｄ０〜Ｄ３）が被試験メモリ５０に供給される。
【００４３】
以上、図１０を参照して説明したように、パターン発生器２０がレイテンシ設定コマンドを出力することにより、読出レイテンシおよび書込レイテンシを動的に変更することができる。これにより、複数のレイテンシを設定可能な被試験メモリ５０についても、試験を中断することなくそれぞれのレイテンシについての試験を可能とし、試験全体の効率を向上させることができる。
【００４４】
続いて、本実施形態の変形例について説明する。この変形例は、レイテンシを順次変更する順序を予め定めておくことによって、検出部２５に備わるアドレス設定レジスタ４００−１〜Ｎおよびコマンド設定レジスタ４１０−１〜Ｎの必要量を削減することを目的とする。本変形例において、検出部２５は、コマンド設定レジスタ４１０−１を備え、アドレス設定レジスタ４００−１〜Ｎおよびコマンド設定レジスタ４１０−２〜Ｎを備えていなくてもよい。この場合の検出部２５の処理の流れを図１１に示す。
【００４５】
図１１は、本実施形態の変形例に係る試験装置１０におけるＳ７１０の処理の流れを示す。検出部２５は、コマンドマスク４４０およびレイテンシコマンド４５０を用いて、試験パターンの中からレイテンシ設定コマンドを検出する（Ｓ１０００）。レイテンシ設定コマンドが検出された場合に（Ｓ１０００：ＹＥＳ）、検出部２５は、コマンドと共に供給を受けたアドレスに関わらず、予め定められた内部コマンドをコマンド設定レジスタ４１０−１から読み出してレイテンシ設定部３８に送信する（Ｓ１０１０）。この内部コマンドは、信号入出力部３０のレイテンシを、次のレイテンシ設定レジスタが記憶するレイテンシの値に変更すべきことを示すコマンドである。コマンド送信部４２０は、レイテンシ設定コマンドを検出する毎に以上の処理を繰り返す。
【００４６】
レイテンシ設定部３８が信号入出力部３０に順次設定していくレイテンシの順序は、ＭＰＡＴなどに基づいて予め定められており、レイテンシ設定部３８の内部に設定されている。このため、レイテンシ設定部３８は、内部コマンドを受信するごとに、次のレイテンシ設定レジスタに記憶されたレイテンシの値を書込レイテンシまたは読出レイテンシの少なくとも一方として設定していく。レイテンシ設定レジスタを選択する順序、即ち「次の」レイテンシ設定レジスタがどれかということは、パターン発生器２０に設定されたアルゴリズムに応じて予め設定されているものとする。
【００４７】
以上、本変形例においても、図１から図１０の実施形態と同様に、レイテンシの大きさを動的に変更して試験を継続していくことができる。更に、本変形例においては、パターン発生器２０に必要なレジスタ数を削減することができる。但し、パターン発生器２０に設定されたアルゴリズムに応じてレイテンシ設定部３８にレイテンシの変更順序を予め設定しておく必要があるため、アルゴリズムの変更が稀である場合には本例が特に効果的であると考えられる。
【００４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４９】
【図１】図１は、本実施形態に係る試験装置１０の全体構成を示す。
【図２】図２は、本実施形態に係るパターン発生用回路１００の機能構成を示す。
【図３】図３は、本実施形態に係るデータセレクタ用回路１１０の機能構成を示す。
【図４】図４は、本実施形態に係るタイミングパルス発生／論理比較回路１２０の機能構成を示す。
【図５】図５は、本実施形態に係る検出部２５の機能構成を示す。
【図６】図６は、本実施形態に係るアドレス設定レジスタ４００−１、アドレスマスク４３０、コマンドマスク４４０、および、レイテンシコマンド４５０の内容の一例を示す。
【図７】図７は、本実施形態に係るコマンド設定レジスタ４１０−１〜Ｎに格納される内部コマンドの一例を示す。
【図８】図８は、本実施形態に係る試験装置１０によって被試験メモリ５０の良否を判定する処理の流れを示す。
【図９】図９は、図８のＳ７１０における処理の詳細を示す。
【図１０】図１０は、本実施形態に係る試験装置１０の入出力信号のタイミングチャートである。
【図１１】図１１は、本実施形態の変形例に係る試験装置１０によって被試験メモリ５０の良否を判定する処理の流れを示す。
【符号の説明】
【００５０】
１０ 試験装置
２０ パターン発生器
２５ 検出部
３０ 信号入出力部
３５ 判定部
３８ レイテンシ設定部
５０ 被試験メモリ
１００ パターン発生用回路
１１０ データセレクタ用回路
１２０ タイミングパルス発生／論理比較回路
１３０ ドライバ／コンパレータ用回路
２００ 制御部
２１０ アドレス発生部
２２０ データ発生部
２３０ コマンド発生部
２４０ シーケンサ部
２５０ インストラクション記憶部
２６０ 切替部
３００ レイテンシ発生部
３１０ 波形成形部
３２０ タイミング発生部
３３０ タイミング比較部
３４０ レイテンシ発生部
３５０ レイテンシ設定レジスタ
４００ アドレス設定レジスタ
４１０ コマンド設定レジスタ
４２０ コマンド送信部
４３０ アドレスマスク
４４０ コマンドマスク
４５０ レイテンシコマンド
【技術分野】
【０００１】
本発明は、被試験メモリを試験する試験装置および試験方法に関する。特に本発明は、信号入出力のタイミングが可変な試験装置および試験方法に関する。
【背景技術】
【０００２】
近年、読出レイテンシおよび／または書込レイテンシを変更できるメモリが使われている。例えば、DDR2-SDRAMやDDR3-SDRAMでは、カラムアドレスを指定する制御コマンドを受けてからデータを出力するまでの遅延時間（CASレイテンシ）を変更することができる。このようなメモリの良否を判定するためには、読出レイテンシおよび／または書込レイテンシとして複数の数値のそれぞれをメモリに設定して、書込試験および／または読出試験を行うことが望ましい。
【０００３】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
CASレイテンシとしてある数値を被試験メモリに設定した場合には、試験装置は、そのCASレイテンシに合わせて信号入出力のタイミングを変更する必要がある。例えば、試験装置は、制御コマンドをメモリに出力してからそのメモリにデータを供給するまでのレイテンシを変更する必要がある。また、試験装置は、制御コマンドをメモリに出力してからそのメモリからデータを読み出すまでのレイテンシを変更する必要がある。
【０００５】
しかしながら、従来の試験装置において、信号入出力のタイミングを変更するためには、試験を一旦中断してメモリへのデータ供給やメモリからのデータ読出を中止しなければならない。このため、レイテンシを変更する毎に試験を中断しなければならず、被試験メモリ１つあたりの所要試験時間が大きくなってしまう場合があった。なお、DDR2-SDRAMやDDR3-SDRAMには、データ読み書きを継続しながらレイテンシを動的に変更する機能が備わっている。即ち、このような種類のメモリを試験する場合には、メモリのレイテンシが動的に変更されるにもかかわらず試験装置のレイテンシを動的に変更できない場合があった。
【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
本発明の第１の形態によると、被試験メモリを試験する試験装置であって、予め設定されたアルゴリズムに基づいて、被試験メモリに供給すべき制御コマンドと、アドレスと、被試験メモリに書き込むべき書込データおよび被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生器と、制御コマンド、アドレスおよび書込データを被試験メモリに供給し、被試験メモリが出力する読出データを受け取る信号入出力部と、読出データと期待値とを比較して、読出データの良否を判定する判定部と、パターン発生器が生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出部と、検出部がレイテンシ設定コマンドを検出した場合に、被試験メモリへのデータ書き込みにおいて信号入出力部が制御コマンドを被試験メモリへ供給してから書込データを供給するまでの書込レイテンシ、および、被試験メモリからのデータ読み出しにおいて信号入出力部が制御コマンドを被試験メモリへ供給してから読出データを取得するまでの読出レイテンシの少なくとも一方を、レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定部とを備える試験装置を提供する。
【０００８】
また、パターン発生器は、アルゴリズムに基づいて、制御コマンド、アドレス、およびデータを含む試験パターンを順次生成するコマンド発生部、アドレス発生部、およびデータ発生部を有し、当該試験装置は、レイテンシ設定コマンドに応じた試験パターンを生成する場合に、データ発生部が発生した、レイテンシの設定値を含むデータを、アドレスとして出力する切替部を更に備え、検出部は、コマンド発生部が発生した制御コマンドおよびデータ発生部が発生したデータが、レイテンシ設定コマンドの制御コマンドおよびアドレスに合致するか否かを検出してもよい。
【０００９】
また、レイテンシ設定コマンドを検出した場合に信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、検出部は、複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値を含むアドレスの値をそれぞれ記憶する複数のアドレス設定レジスタと、複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、当該レイテンシ設定レジスタに記憶されたレイテンシの値を信号入出力部に設定するために信号入出力部に対して出力すべき内部コマンドの値をそれぞれ記憶する複数のコマンド設定レジスタと、パターン発生器が発生した制御コマンドが、レイテンシ設定コマンドの制御コマンドと一致し、かつ、パターン発生器が発生したアドレスが、一のアドレス設定レジスタに記憶されたアドレスと一致したことを条件として、当該アドレス設定レジスタに対応するコマンド設定レジスタに記憶された内部コマンドを設定部へ送信するコマンド送信部とを有し、信号入出力部は、コマンド送信部から受信した内部コマンドの値に応じたレイテンシ設定レジスタに記憶されたレイテンシを、書込レイテンシおよび読出レイテンシの少なくとも一方として設定してもよい。
【００１０】
また、レイテンシ設定コマンドを検出した場合に次に信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、検出部は、レイテンシ設定コマンドを検出した場合に、次のレイテンシ設定レジスタが記憶するレイテンシの値に変更すべきことを示す内部コマンドを信号入出力部へ送信し、設定部は、検出部から内部コマンドを受信するごとに、次のレイテンシ設定レジスタに記憶されたレイテンシの値を書込レイテンシおよび読出レイテンシの少なくとも一方として設定してもよい。
【００１１】
また、当該試験装置は、パターン発生器および検出部を有するパターン発生用回路と、信号入出力部および複数のレイテンシ設定レジスタを有する信号入出力用回路とを備えるものであり、パターン発生用回路内のコマンド送信部は、信号入出力用回路との間の配線を介して信号入出力部に対して内部コマンドを送信してもよい。
【００１２】
本発明の第２の形態においては、試験装置により被試験メモリを試験する試験方法であって、予め設定されたアルゴリズムに基づいて、被試験メモリに供給すべき制御コマンドと、アドレスと、被試験メモリに書き込むべき書込データおよび被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生段階と、制御コマンド、アドレスおよび書込データを被試験メモリに供給し、被試験メモリが出力する読出データを受け取る信号入出力段階と、読出データと期待値とを比較して、読出データの良否を判定する判定段階と、パターン発生段階において生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出段階と、検出段階がレイテンシ設定コマンドを検出した場合に、被試験メモリへのデータ書き込みにおいて信号入出力段階が制御コマンドを被試験メモリへ供給してから書込データを供給するまでの書込レイテンシ、および、被試験メモリからのデータ読み出しにおいて信号入出力段階が制御コマンドを被試験メモリへ供給してから読出データを取得するまでの読出レイテンシの少なくとも一方を、レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定段階とを備える試験方法を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１４】
本発明によれば、レイテンシを変更可能な被試験メモリの良否を効率的に判定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本実施形態に係る試験装置１０の全体構成を示す。試験装置１０は、パターン発生用回路１００と、データセレクタ用回路１１０と、タイミングパルス発生／論理比較回路１２０と、ドライバ／コンパレータ用回路１３０とを備え、被試験メモリ５０の良否を判定することを目的とする。パターン発生用回路１００、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０、および、ドライバ／コンパレータ用回路１３０のそれぞれは、LSIなどの大規模な集積回路であり、与えられる基本クロックに応じて互いに動作を同期させている。
【００１７】
パターン発生用回路１００は、後にパターン発生器２０として説明しているように、主として試験パターンを生成する機能を実現している。データセレクタ用回路１１０は、発生された試験パターンを被試験メモリ５０の何れの信号ピンに供給すべきかを選択する機能を実現している。タイミングパルス発生／論理比較回路１２０は、本発明にかかる信号入出力用回路の一例であり、後に信号入出力部３０として説明しているように、主として試験パターンの供給タイミングを調節する機能を実現している。ドライバ／コンパレータ用回路１３０は、試験パターンを適切なレベルの信号として被試験メモリ５０に与える機能を実現している。
【００１８】
図２は、本実施形態に係るパターン発生用回路１００の機能構成を示す。パターン発生用回路１００は、パターン発生器２０と、検出部２５とを有する。パターン発生器２０は、予め設定されたアルゴリズムに基づいて試験パターンを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。この試験パターンは、被試験メモリ５０に供給すべき制御コマンドと、アドレスと、被試験メモリ５０に書き込むべき書込みデータおよび被試験メモリ５０から読み出した読出データの期待値の少なくとも一方とを含む。検出部２５は、パターン発生器２０が生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを被試験メモリ５０に対して設定するレイテンシ設定コマンドであるか否かを検出する。レイテンシ設定コマンドであるか否かの検出は、後述のコマンド発生部２３０が発生した制御コマンドおよびデータ発生部２２０が発生したデータが、レイテンシ設定コマンドの制御コマンドおよびアドレスに合致するか否かによって判断される。
【００１９】
より詳細な構成としては、パターン発生器２０は、ALPG(Algorithmic Pattern Generator)などと呼ばれるパターン生成方式を採用しており、制御部２００と、アドレス発生部２１０と、データ発生部２２０と、コマンド発生部２３０とを有する。制御部２００は、予め設定されたアルゴリズムに基づいてアドレス発生部２１０、データ発生部２２０およびコマンド発生部２３０を制御する。制御部２００は、シーケンサ部２４０と、インストラクション記憶部２５０とを有する。インストラクション記憶部２５０は、このアルゴリズムに沿ってシーケンサ部２４０から信号を出力させるためのプログラム（MPATなどと呼ばれる）を記憶している。シーケンサ部２４０は、インストラクション記憶部２５０に記憶されたプログラム中の命令を実行することにより信号を生成する。
【００２０】
アドレス発生部２１０は、制御部２００から受ける制御に応じてアドレスを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。データ発生部２２０は、制御部２００から受ける制御に応じてデータを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。コマンド発生部２３０は、制御部２００から受ける制御に応じて制御コマンドを順次生成し、データセレクタ用回路１１０、タイミングパルス発生／論理比較回路１２０およびドライバ／コンパレータ用回路１３０を経由して被試験メモリ５０に供給する。
【００２１】
図３は、本実施形態に係るデータセレクタ用回路１１０の機能構成を示す。データセレクタ用回路１１０は、発生された試験パターンを被試験メモリ５０の何れの信号ピンに供給すべきかを選択する機能を実現するほか、切替部２６０を有する。切替部２６０は、パターン発生器２０からデータおよびアドレスを示す信号を入力し、これらの信号の配列を変更して信号入出力部３０に出力する機能を有する。この機能は、サイクルパレットと呼ばれている。本実施形態においては、切替部２６０は、パターン発生器２０がレイテンシ設定コマンドに応じた試験パターンを生成する場合に、データ発生部２２０が発生した、レイテンシの設定値を含むデータを、アドレスとして信号入出力部３０に出力する。切替部２６０の機能によって、レイテンシ設定コマンドはデータ発生部２２０によって発生させることができ、従来から用いられているアルゴリズム（即ちそれを実現するＭＰＡＴ）との親和性を高めることができる。
【００２２】
図４は、本実施形態に係るタイミングパルス発生／論理比較回路１２０の機能構成を示す。タイミングパルス発生／論理比較回路１２０は、信号入出力部３０と、判定部３５と、レイテンシ設定部３８と、複数のレイテンシ設定レジスタ３５０（レイテンシ設定レジスタ３５０−１〜Ｎとする）とを有する。信号入出力部３０は、制御コマンド、アドレスおよび書込データを被試験メモリ５０に供給し、被試験メモリ５０が出力する読出データを受け取る。判定部３５は、読出データと期待値とを比較して、読出データの良否を判定する。判定部３５は、この判定結果に応じて被試験メモリ５０の良否を判定し、その結果をパス／フェイル信号として外部に出力してもよい。
【００２３】
レイテンシ設定部３８は、検出部２５がレイテンシ設定コマンドを検出した場合に、書込レイテンシおよび読出レイテンシの少なくとも一方を、レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する。この場合の書込レイテンシとは、被試験メモリ５０へのデータ書き込みにおいて信号入出力部３０が制御コマンドを被試験メモリ５０へ供給してから書込データを供給するまでの経過時間をいう。また、読出レイテンシとは、被試験メモリ５０からのデータ読み出しにおいて信号入出力部３０が制御コマンドを被試験メモリ５０へ供給してから読出データを取得するまでの経過時間をいう。
【００２４】
より詳細には、信号入出力部３０は、レイテンシ発生部３００と、波形成形部３１０と、タイミング発生部３２０と、タイミング比較部３３０と、レイテンシ発生部３４０とを有する。レイテンシ発生部３００は、試験パターンをデータセレクタ用回路１１０から受け取り、受け取ったその試験パターンを、レイテンシ設定部３８から設定された遅延量だけ遅延させて波形成形部３１０に与える。波形成形部３１０は、論理値として与えられる試験パターンから信号波形を生成してタイミング発生部３２０に与える。タイミング発生部３２０は、与えられた信号波形に対して必要な遅延を与えて被試験メモリに供給する。また、タイミング発生部３２０は、出力データを取り込むタイミングを示すストローブ信号をタイミング比較部３３０に供給する。タイミング比較部３３０は、供給されたストローブ信号に応じて被試験メモリ５０から出力信号を取り込み、判定部３５に供給する。
【００２５】
また、レイテンシ設定レジスタ３５０−１〜Ｎのそれぞれは、レイテンシ設定コマンドを検出した場合に信号入出力部３０に設定すべきレイテンシを記憶している。そして、レイテンシ設定部３８は、パターン発生用回路１００から受けた信号に基づき何れのレイテンシ設定コマンドが検出されたかを判断し、検出されたレイテンシ設定コマンドに応じたレジスタをレイテンシ設定レジスタ３５０−１〜Ｎから選択し、選択されたレジスタから値を読み出してレイテンシ発生部３００および／またはレイテンシ発生部３４０に設定する。
【００２６】
なお、ある１つのレイテンシ設定コマンドに対し、レイテンシ発生部３００およびレイテンシ発生部３４０に対しては互いに異なる値を設定することによって同一のレイテンシを設定してもよい。即ちレイテンシ発生部３００およびレイテンシ発生部３４０にレイテンシを設定するための実際の信号パターンは互いに異なってよく、図４に例示する構成は、そのような実装上の詳細事項を限定するものではない。
【００２７】
図５は、本実施形態に係る検出部２５の機能構成を示す。検出部２５は、アドレス設定レジスタ４００−１〜Ｎと、コマンド設定レジスタ４１０−１〜Ｎと、コマンド送信部４２０とを有する。アドレス設定レジスタ４００−１〜Ｎのそれぞれは、レイテンシ設定レジスタ３５０−１〜Ｎのそれぞれに対応して設けられている。そして、アドレス設定レジスタ４００−１〜Ｎは、レジスタ設定コマンドに応じて設定すべきレイテンシの設定値を含むアドレスの値をそれぞれ記憶している。コマンド設定レジスタ４１０−１〜Ｎは、レイテンシ設定レジスタ３５０−１〜Ｎのそれぞれに対応して設けられている。そして、コマンド設定レジスタ４１０−１〜Ｎのそれぞれは、レイテンシ設定レジスタに記憶されたレイテンシの値を信号入出力部３０に設定するために信号入出力部３０に対して出力すべき内部コマンドの値をそれぞれ記憶している。
【００２８】
コマンド送信部４２０は、パターン発生器２０が発生した制御コマンドが、レイテンシ設定コマンドの制御コマンドと一致するか否かを条件判断する。また、コマンド送信部４２０は、パターン発生器２０が発生したアドレスが、一のアドレス設定レジスタ（たとえば、アドレス設定レジスタ４００−１）に記憶されたアドレスと一致したか否かを条件判断する。コマンド送信部４２０は、これら双方の条件が満たされた場合に、アドレス設定レジスタ４００−１に対応するコマンド設定レジスタ（例えば、コマンド設定レジスタ４１０−１）に記憶された内部コマンドを、パターン発生用回路１００およびタイミングパルス発生／論理比較回路１２０の間の配線を介して信号入出力部３０へ送信する。
【００２９】
条件判断には、コマンド送信部４２０は、アドレス設定レジスタ４００−１に記憶されたアドレス値の他、アドレスマスク４３０、コマンドマスク４４０およびレイテンシコマンド４５０を用いる。以下、図６を参照してその詳細を述べる。
図６は、本実施形態に係るアドレス設定レジスタ４００−１、アドレスマスク４３０、コマンドマスク４４０、および、レイテンシコマンド４５０の内容の一例を示す。図６（ａ）に示すように、コマンドマスク４４０は、レイテンシ設定コマンドを示す信号パターンが配列し得るビット列を制御コマンドから取り出すマスクパターンである。具体的には、制御コマンドは、Ｃ０からＣ３１までのビット列として与えられる。そして、レイテンシ設定コマンドを示す信号パターンは、このうちＣ０からＣ３までのビット列に配列されることが定められている。このため、コマンドマスク４４０は、Ｃ０からＣ３までのビット列を取り出すマスクパターンを構成する。即ち、コマンド送信部４２０は、受信した制御コマンドをまずこのコマンドマスク４４０によってマスクする。
【００３０】
図６（ｂ）に示すように、レイテンシコマンド４５０は、レイテンシ設定コマンドを示す信号パターンの期待値パターンを示す。即ち、制御コマンドのＣ０からＣ３までのビット列が０を構成するとき、この制御コマンドはレイテンシ設定コマンドを含む。コマンド送信部４２０は、コマンドマスク４４０によってマスクした制御コマンドがこのレイテンシコマンド４５０に一致するか否か判断し、一致した場合にはレイテンシ設定コマンドを検出したと判断する。
【００３１】
より詳細には、Ｃ０からＣ３１のそれぞれは、パターン発生用回路１００からタイミングパルス発生／論理比較回路１２０に与えられる信号線の名称を示し、タイミングパルス発生／論理比較回路１２０はこの信号線に与えられる信号に応じて被試験メモリ５０を制御する。例えば、Ｃ０は被試験メモリ５０へ供給するＣＳ信号を示し、Ｃ１は被試験メモリ５０へのＲＡＳ(Row Address Strobe)信号を示し、Ｃ２は被試験メモリ５０へのＣＡＳ（Column Address Strobe）信号を示し、Ｃ３は被試験メモリ５０へのＷＥ（Write Enable）信号を示す。被試験メモリ５０の仕様によって、これらＣ０からＣ３の信号線の全てが論理値"０"となった場合には、被試験メモリ５０のＣＡＳレイテンシが動的に切り替えられることが定められているものとする。即ち、コマンド送信部４２０は、この切り替えを示す信号パターンを検出することによってレイテンシ設定コマンドを検出する。
【００３２】
図６（ｃ）に示すように、アドレスマスク４３０は、レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値をアドレスから取り出すマスクパターンである。具体的には、アドレスは、Ａ０からＡ３１までのビット列として与えられる。そして、レイテンシの設定値を示す信号パターンは、このうちＡ３からＡ５までに配列されることが定められている。このため、コマンドマスク４４０は、Ａ３からＡ５までに配列されるビット列を取り出すマスクパターンを構成する。即ち、コマンド送信部４２０は、レイテンシ設定コマンドの検出に応じ、受信したアドレスをこのアドレスマスク４３０によってマスクする。なお、Ａ３からＡ５までに配列されたビット列がアドレスとなるためには、Ａ１３からＡ１８までに配列されたビット列が特定のパターンであることを条件とする。
【００３３】
図６（ｄ）に示すように、アドレス設定レジスタ４００−１は、レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値を記憶している。具体的には、Ａ１３からＡ１８までのビット列が特定のパターンであることを条件に、Ａ３からＡ５までのビット列は、レイテンシの増分を示す。即ち、図ではＡ３からＡ５のビット列は「００１」となっており、このレイテンシ設定コマンドに応じて設定すべきレイテンシは、標準のレイテンシ・サイクルに１サイクルを加えた大きさとなる。
【００３４】
図７は、本実施形態に係るコマンド設定レジスタ４１０−１〜Ｎに格納される内部コマンドの一例を示す。図７ではコマンド設定レジスタ４１０−１〜Ｎに格納される内部コマンドの意味するところを１つの表にまとめて示す。ＣＡＳレイテンシの標準＋１サイクルには、内部コマンド（０１００）が対応付けられている。これは、コマンド設定レジスタ４１０−１が０１００を記憶していることを示す。また、この内部コマンドは、２進数の０１００、即ち４番の信号を論理値"０"にすべきことを示す。例えば、コマンド送信部４２０は、ＣＡＳレイテンシを標準＋１サイクルに設定すべきコマンドを受信した場合には、この「標準＋１サイクル」に対応するコマンド設定レジスタ４１０−１から内部コマンド（０１００）を読み出す。そして、コマンド送信部４２０は、０１００番のピン（Ｃ４）を論理値"０"に設定する。コマンド設定レジスタ４１０−２〜Ｎのそれぞれは、内部コマンド０１０１、０１１０、および、０１１１…をそれぞれ格納しており、ＣＡＳレイテンシの「標準＋２」、「標準＋４」および「標準＋６」のそれぞれを指定された場合に読み出される。
【００３５】
図８は、本実施形態に係る試験装置１０によって被試験メモリ５０の良否を判定する処理の流れを示す。パターン発生器２０は、予め設定されたアルゴリズムに基づいて試験パターンを順次生成する（Ｓ７００）。検出部２５は、パターン発生器２０が生成した試験パターンが、レイテンシ設定コマンドであるか否かを検出する（Ｓ７１０）。レイテンシ設定コマンドであることを検出した場合には、検出部２５は、図７に示す内部コマンドを用いて、試験装置１０が被試験メモリ５０にデータを供給する書込レイテンシなどを変更する。
【００３６】
信号入出力部３０は、設定・変更された読出レイテンシおよび書込レイテンシに従って、被試験メモリ５０に対する信号の入出力を行う（Ｓ７２０）。また、判定部３５は、信号入出力部３０によって被試験メモリ５０から読み出された読出データを期待値と比較して、読出データの良否を判定する（Ｓ７３０）。
【００３７】
図９は、図８のＳ７１０における処理の詳細を示す。検出部２５は、パターン発生器２０が発生した制御コマンドが、レイテンシ設定コマンドの制御コマンドであるか否かを検出する（Ｓ８００）。レイテンシ設定コマンドの制御コマンドである場合に（Ｓ８００：ＹＥＳ）、検出部２５は、パターン発生器２０が発生したアドレスが、アドレス設定レジスタ４００−１〜Ｎのうち一のアドレス設定レジスタに記憶されたアドレスであるか否かを検出する（Ｓ８１０）。
【００３８】
パターン発生器２０が発生したアドレスが、アドレス設定レジスタに記憶されたアドレスである場合に（Ｓ８１０：ＹＥＳ）、コマンド送信部４２０は、当該アドレス設定レジスタに対応するコマンド設定レジスタに記憶された内部コマンドを選択する（Ｓ８２０）。そして、コマンド送信部４２０は、選択したその内部コマンドをレイテンシ設定部３８に送信する（Ｓ８３０）。この内部コマンドを受けたレイテンシ設定部３８は、内部コマンドに応じて書込レイテンシおよび読出レイテンシを設定する。
なお、以上の処理の順序は一例であり、特にＳ８００とＳ８１０との処理順序は問わない。更に、Ｓ８００およびＳ８１０の検出は並行して行われてもよい。
【００３９】
図１０は、本実施形態に係る試験装置１０の入出力信号のタイミングチャートである。図中では、コマンド発生部２３０が発生させる制御コマンドをその信号波形によって示す。図中でＣ０からＣ４までのそれぞれは、パターン発生器２０から信号入出力部３０に対し接続される信号線の名称である。即ち、被試験メモリ５０のＣＳ信号を論理値"０"とする場合には、パターン発生器２０は信号線Ｃ０により論理値"０"を信号入出力部３０に供給する。また、信号線Ｃ４は、パターン発生器２０からレイテンシ設定部３８にレイテンシの変更を指示する内部コマンドを伝達する。即ち、パターン発生器２０は信号線Ｃ４により論理値"１"をレイテンシ設定部３８に供給することにより、レイテンシの変更をレイテンシ設定部３８に指示する。
【００４０】
図の第６サイクルに注目すると、ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥのそれぞれが、論理値"０"となっている。この場合には、検出部２５は、試験パターンにレイテンシ設定コマンドを検出したものとして、内部コマンドをレイテンシ設定部３８に送信する。即ち、信号入出力部３０は、信号線Ｃ４により論理値"１"を供給する。
【００４１】
また、図中には、アドレス発生部２１０およびデータ発生部２２０が発生させるデータおよびアドレスと、信号入出力部３０に入力されるデータおよびアドレスと、信号入出力部３０から出力されるデータおよびアドレスとを示す。パターン発生器２０および信号入出力部３０の間の配線遅延並びに信号入出力部３０内の配線遅延を考慮し、同一サイクルの信号波形を時系列方向にずらして示す。パターン発生器２０から信号入出力部３０に対し、配線遅延を伴ってアドレスおよびデータが伝達している。信号入出力部３０には書込レイテンシとして３サイクルが設定されているので、第１サイクルにおいてアドレスＡ０が出力されてから３サイクル遅延して、信号入出力部３０からデータＤ０〜Ｄ３が供給される。
なお、図１０の例ではDDRタイプのメモリを想定しているので、１サイクルに２つのデータが供給されている。
【００４２】
第６サイクルに注目すると、パターン発生器２０からレイテンシの設定値を含むデータが出力されている（Ｌ１）。このデータは、切替部２６０の機能によってアドレス信号に変更されて信号入出力部３０に供給される。即ち、信号入出力部３０に入力されるアドレス信号には、信号Ｌ１が含まれている。この信号Ｌ１、および、上述の内部コマンドによって、信号入出力部３０の読出レイテンシおよび書込レイテンシが変更される。変更されたレイテンシを５サイクルとする。このため、第６サイクルにおいてパターン発生器２０によりデータ（Ｄ０〜Ｄ３）が供給されてから５サイクル遅延して、信号入出力部３０によってデータ（Ｄ０〜Ｄ３）が被試験メモリ５０に供給される。
【００４３】
以上、図１０を参照して説明したように、パターン発生器２０がレイテンシ設定コマンドを出力することにより、読出レイテンシおよび書込レイテンシを動的に変更することができる。これにより、複数のレイテンシを設定可能な被試験メモリ５０についても、試験を中断することなくそれぞれのレイテンシについての試験を可能とし、試験全体の効率を向上させることができる。
【００４４】
続いて、本実施形態の変形例について説明する。この変形例は、レイテンシを順次変更する順序を予め定めておくことによって、検出部２５に備わるアドレス設定レジスタ４００−１〜Ｎおよびコマンド設定レジスタ４１０−１〜Ｎの必要量を削減することを目的とする。本変形例において、検出部２５は、コマンド設定レジスタ４１０−１を備え、アドレス設定レジスタ４００−１〜Ｎおよびコマンド設定レジスタ４１０−２〜Ｎを備えていなくてもよい。この場合の検出部２５の処理の流れを図１１に示す。
【００４５】
図１１は、本実施形態の変形例に係る試験装置１０におけるＳ７１０の処理の流れを示す。検出部２５は、コマンドマスク４４０およびレイテンシコマンド４５０を用いて、試験パターンの中からレイテンシ設定コマンドを検出する（Ｓ１０００）。レイテンシ設定コマンドが検出された場合に（Ｓ１０００：ＹＥＳ）、検出部２５は、コマンドと共に供給を受けたアドレスに関わらず、予め定められた内部コマンドをコマンド設定レジスタ４１０−１から読み出してレイテンシ設定部３８に送信する（Ｓ１０１０）。この内部コマンドは、信号入出力部３０のレイテンシを、次のレイテンシ設定レジスタが記憶するレイテンシの値に変更すべきことを示すコマンドである。コマンド送信部４２０は、レイテンシ設定コマンドを検出する毎に以上の処理を繰り返す。
【００４６】
レイテンシ設定部３８が信号入出力部３０に順次設定していくレイテンシの順序は、ＭＰＡＴなどに基づいて予め定められており、レイテンシ設定部３８の内部に設定されている。このため、レイテンシ設定部３８は、内部コマンドを受信するごとに、次のレイテンシ設定レジスタに記憶されたレイテンシの値を書込レイテンシまたは読出レイテンシの少なくとも一方として設定していく。レイテンシ設定レジスタを選択する順序、即ち「次の」レイテンシ設定レジスタがどれかということは、パターン発生器２０に設定されたアルゴリズムに応じて予め設定されているものとする。
【００４７】
以上、本変形例においても、図１から図１０の実施形態と同様に、レイテンシの大きさを動的に変更して試験を継続していくことができる。更に、本変形例においては、パターン発生器２０に必要なレジスタ数を削減することができる。但し、パターン発生器２０に設定されたアルゴリズムに応じてレイテンシ設定部３８にレイテンシの変更順序を予め設定しておく必要があるため、アルゴリズムの変更が稀である場合には本例が特に効果的であると考えられる。
【００４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４９】
【図１】図１は、本実施形態に係る試験装置１０の全体構成を示す。
【図２】図２は、本実施形態に係るパターン発生用回路１００の機能構成を示す。
【図３】図３は、本実施形態に係るデータセレクタ用回路１１０の機能構成を示す。
【図４】図４は、本実施形態に係るタイミングパルス発生／論理比較回路１２０の機能構成を示す。
【図５】図５は、本実施形態に係る検出部２５の機能構成を示す。
【図６】図６は、本実施形態に係るアドレス設定レジスタ４００−１、アドレスマスク４３０、コマンドマスク４４０、および、レイテンシコマンド４５０の内容の一例を示す。
【図７】図７は、本実施形態に係るコマンド設定レジスタ４１０−１〜Ｎに格納される内部コマンドの一例を示す。
【図８】図８は、本実施形態に係る試験装置１０によって被試験メモリ５０の良否を判定する処理の流れを示す。
【図９】図９は、図８のＳ７１０における処理の詳細を示す。
【図１０】図１０は、本実施形態に係る試験装置１０の入出力信号のタイミングチャートである。
【図１１】図１１は、本実施形態の変形例に係る試験装置１０によって被試験メモリ５０の良否を判定する処理の流れを示す。
【符号の説明】
【００５０】
１０ 試験装置
２０ パターン発生器
２５ 検出部
３０ 信号入出力部
３５ 判定部
３８ レイテンシ設定部
５０ 被試験メモリ
１００ パターン発生用回路
１１０ データセレクタ用回路
１２０ タイミングパルス発生／論理比較回路
１３０ ドライバ／コンパレータ用回路
２００ 制御部
２１０ アドレス発生部
２２０ データ発生部
２３０ コマンド発生部
２４０ シーケンサ部
２５０ インストラクション記憶部
２６０ 切替部
３００ レイテンシ発生部
３１０ 波形成形部
３２０ タイミング発生部
３３０ タイミング比較部
３４０ レイテンシ発生部
３５０ レイテンシ設定レジスタ
４００ アドレス設定レジスタ
４１０ コマンド設定レジスタ
４２０ コマンド送信部
４３０ アドレスマスク
４４０ コマンドマスク
４５０ レイテンシコマンド
【特許請求の範囲】
【請求項１】
被試験メモリを試験する試験装置であって、
予め設定されたアルゴリズムに基づいて、前記被試験メモリに供給すべき制御コマンドと、アドレスと、前記被試験メモリに書き込むべき書込データおよび前記被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生器と、
前記制御コマンド、前記アドレスおよび前記書込データを前記被試験メモリに供給し、前記被試験メモリが出力する前記読出データを受け取る信号入出力部と、
前記読出データと前記期待値とを比較して、前記読出データの良否を判定する判定部と、
前記パターン発生器が生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを前記被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出部と、
前記検出部が前記レイテンシ設定コマンドを検出した場合に、前記被試験メモリへのデータ書き込みにおいて前記信号入出力部が前記制御コマンドを前記被試験メモリへ供給してから前記書込データを供給するまでの書込レイテンシ、および、前記被試験メモリからのデータ読み出しにおいて前記信号入出力部が前記制御コマンドを前記被試験メモリへ供給してから前記読出データを取得するまでの読出レイテンシの少なくとも一方を、前記レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定部と
を備える試験装置。
【請求項２】
前記パターン発生器は、
前記アルゴリズムに基づいて、制御コマンド、アドレス、およびデータを含む試験パターンを順次生成するコマンド発生部、アドレス発生部、およびデータ発生部を有し、
当該試験装置は、
前記レイテンシ設定コマンドに応じた試験パターンを生成する場合に、前記データ発生部が発生した、レイテンシの設定値を含むデータを、アドレスとして出力する切替部を更に備え、
前記検出部は、前記コマンド発生部が発生した制御コマンドおよび前記データ発生部が発生したデータが、前記レイテンシ設定コマンドの制御コマンドおよびアドレスに合致するか否かを検出する
請求項１に記載の試験装置。
【請求項３】
前記レイテンシ設定コマンドを検出した場合に前記信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、
前記検出部は、
前記複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、前記レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値を含むアドレスの値をそれぞれ記憶する複数のアドレス設定レジスタと、
前記複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、当該レイテンシ設定レジスタに記憶されたレイテンシの値を前記信号入出力部に設定するために前記信号入出力部に対して出力すべき内部コマンドの値をそれぞれ記憶する複数のコマンド設定レジスタと、
前記パターン発生器が発生した前記制御コマンドが、前記レイテンシ設定コマンドの制御コマンドと一致し、かつ、前記パターン発生器が発生したアドレスが、一のアドレス設定レジスタに記憶されたアドレスと一致したことを条件として、当該アドレス設定レジスタに対応するコマンド設定レジスタに記憶された内部コマンドを前記設定部へ送信するコマンド送信部と
を有し、
前記信号入出力部は、前記コマンド送信部から受信した前記内部コマンドの値に応じたレイテンシ設定レジスタに記憶されたレイテンシを、前記書込レイテンシおよび前記読出レイテンシの少なくとも一方として設定する
請求項２に記載の試験装置。
【請求項４】
前記レイテンシ設定コマンドを検出した場合に次に前記信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、
前記検出部は、前記レイテンシ設定コマンドを検出した場合に、次のレイテンシ設定レジスタが記憶するレイテンシの値に変更すべきことを示す内部コマンドを前記信号入出力部へ送信し、
前記設定部は、前記検出部から前記内部コマンドを受信するごとに、次のレイテンシ設定レジスタに記憶されたレイテンシの値を前記書込レイテンシおよび前記読出レイテンシの少なくとも一方として設定する
請求項２に記載の試験装置。
【請求項５】
当該試験装置は、
前記パターン発生器および前記検出部を有するパターン発生用回路と、
前記信号入出力部および前記複数のレイテンシ設定レジスタを有する信号入出力用回路と
を備えるものであり、
前記パターン発生用回路内の前記コマンド送信部は、前記信号入出力用回路との間の配線を介して前記信号入出力部に対して前記内部コマンドを送信する
請求項３および請求項４のいずれかに記載の試験装置。
【請求項６】
試験装置により被試験メモリを試験する試験方法であって、
予め設定されたアルゴリズムに基づいて、前記被試験メモリに供給すべき制御コマンドと、アドレスと、前記被試験メモリに書き込むべき書込データおよび前記被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生段階と、
前記制御コマンド、前記アドレスおよび前記書込データを前記被試験メモリに供給し、前記被試験メモリが出力する前記読出データを受け取る信号入出力段階と、
前記読出データと前記期待値とを比較して、前記読出データの良否を判定する判定段階と、
前記パターン発生段階において生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを前記被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出段階と、
前記検出段階が前記レイテンシ設定コマンドを検出した場合に、前記被試験メモリへのデータ書き込みにおいて前記信号入出力段階が前記制御コマンドを前記被試験メモリへ供給してから前記書込データを供給するまでの書込レイテンシ、および、前記被試験メモリからのデータ読み出しにおいて前記信号入出力段階が前記制御コマンドを前記被試験メモリへ供給してから前記読出データを取得するまでの読出レイテンシの少なくとも一方を、前記レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定段階と
を備える試験方法。
【請求項１】
被試験メモリを試験する試験装置であって、
予め設定されたアルゴリズムに基づいて、前記被試験メモリに供給すべき制御コマンドと、アドレスと、前記被試験メモリに書き込むべき書込データおよび前記被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生器と、
前記制御コマンド、前記アドレスおよび前記書込データを前記被試験メモリに供給し、前記被試験メモリが出力する前記読出データを受け取る信号入出力部と、
前記読出データと前記期待値とを比較して、前記読出データの良否を判定する判定部と、
前記パターン発生器が生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを前記被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出部と、
前記検出部が前記レイテンシ設定コマンドを検出した場合に、前記被試験メモリへのデータ書き込みにおいて前記信号入出力部が前記制御コマンドを前記被試験メモリへ供給してから前記書込データを供給するまでの書込レイテンシ、および、前記被試験メモリからのデータ読み出しにおいて前記信号入出力部が前記制御コマンドを前記被試験メモリへ供給してから前記読出データを取得するまでの読出レイテンシの少なくとも一方を、前記レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定部と
を備える試験装置。
【請求項２】
前記パターン発生器は、
前記アルゴリズムに基づいて、制御コマンド、アドレス、およびデータを含む試験パターンを順次生成するコマンド発生部、アドレス発生部、およびデータ発生部を有し、
当該試験装置は、
前記レイテンシ設定コマンドに応じた試験パターンを生成する場合に、前記データ発生部が発生した、レイテンシの設定値を含むデータを、アドレスとして出力する切替部を更に備え、
前記検出部は、前記コマンド発生部が発生した制御コマンドおよび前記データ発生部が発生したデータが、前記レイテンシ設定コマンドの制御コマンドおよびアドレスに合致するか否かを検出する
請求項１に記載の試験装置。
【請求項３】
前記レイテンシ設定コマンドを検出した場合に前記信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、
前記検出部は、
前記複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、前記レイテンシ設定コマンドに応じて設定すべきレイテンシの設定値を含むアドレスの値をそれぞれ記憶する複数のアドレス設定レジスタと、
前記複数のレイテンシ設定レジスタのそれぞれに対応してそれぞれ設けられ、当該レイテンシ設定レジスタに記憶されたレイテンシの値を前記信号入出力部に設定するために前記信号入出力部に対して出力すべき内部コマンドの値をそれぞれ記憶する複数のコマンド設定レジスタと、
前記パターン発生器が発生した前記制御コマンドが、前記レイテンシ設定コマンドの制御コマンドと一致し、かつ、前記パターン発生器が発生したアドレスが、一のアドレス設定レジスタに記憶されたアドレスと一致したことを条件として、当該アドレス設定レジスタに対応するコマンド設定レジスタに記憶された内部コマンドを前記設定部へ送信するコマンド送信部と
を有し、
前記信号入出力部は、前記コマンド送信部から受信した前記内部コマンドの値に応じたレイテンシ設定レジスタに記憶されたレイテンシを、前記書込レイテンシおよび前記読出レイテンシの少なくとも一方として設定する
請求項２に記載の試験装置。
【請求項４】
前記レイテンシ設定コマンドを検出した場合に次に前記信号入出力部に設定すべきレイテンシを記憶する複数のレイテンシ設定レジスタを更に備え、
前記検出部は、前記レイテンシ設定コマンドを検出した場合に、次のレイテンシ設定レジスタが記憶するレイテンシの値に変更すべきことを示す内部コマンドを前記信号入出力部へ送信し、
前記設定部は、前記検出部から前記内部コマンドを受信するごとに、次のレイテンシ設定レジスタに記憶されたレイテンシの値を前記書込レイテンシおよび前記読出レイテンシの少なくとも一方として設定する
請求項２に記載の試験装置。
【請求項５】
当該試験装置は、
前記パターン発生器および前記検出部を有するパターン発生用回路と、
前記信号入出力部および前記複数のレイテンシ設定レジスタを有する信号入出力用回路と
を備えるものであり、
前記パターン発生用回路内の前記コマンド送信部は、前記信号入出力用回路との間の配線を介して前記信号入出力部に対して前記内部コマンドを送信する
請求項３および請求項４のいずれかに記載の試験装置。
【請求項６】
試験装置により被試験メモリを試験する試験方法であって、
予め設定されたアルゴリズムに基づいて、前記被試験メモリに供給すべき制御コマンドと、アドレスと、前記被試験メモリに書き込むべき書込データおよび前記被試験メモリから読み出した読出データの期待値の少なくとも一方とを含む試験パターンを順次生成するパターン発生段階と、
前記制御コマンド、前記アドレスおよび前記書込データを前記被試験メモリに供給し、前記被試験メモリが出力する前記読出データを受け取る信号入出力段階と、
前記読出データと前記期待値とを比較して、前記読出データの良否を判定する判定段階と、
前記パターン発生段階において生成した試験パターンが、制御コマンドを入力してからデータを入出力するまでのレイテンシを前記被試験メモリに対して設定するレイテンシ設定コマンドであるか否かを検出する検出段階と、
前記検出段階が前記レイテンシ設定コマンドを検出した場合に、前記被試験メモリへのデータ書き込みにおいて前記信号入出力段階が前記制御コマンドを前記被試験メモリへ供給してから前記書込データを供給するまでの書込レイテンシ、および、前記被試験メモリからのデータ読み出しにおいて前記信号入出力段階が前記制御コマンドを前記被試験メモリへ供給してから前記読出データを取得するまでの読出レイテンシの少なくとも一方を、前記レイテンシ設定コマンドによるレイテンシの設定値に応じた値に設定する設定段階と
を備える試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−２００３７１（Ｐ２００７−２００３７１Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−１４０３１（Ｐ２００６−１４０３１）
【出願日】平成１８年１月２３日（２００６．１．２３）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１月２３日（２００６．１．２３）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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