走査線駆動回路
【課題】ダミー単位シフトレジスタを必要としない双方向走査型のゲート線駆動回路およびその駆動方法を提供する。
【解決手段】双方向シフトが可能な多段のシフトレジスタを備えるゲート線駆動回路において、多段のシフトレジスタの最前段の単位シフトレジスタSR1と、最後段の単位シフトレジスタSRnにはスタートパルスSPが入力される。順方向シフト時には、最後段の単位シフトレジスタSRnの出力信号Gnの活性期間が終わる時刻t3から、次のフレーム期間にスタートパルスSPが活性化される時刻t1までの間、最後段の単位シフトレジスタSRnに供給するクロック信号/CLKは非活性レベルに維持される。
【解決手段】双方向シフトが可能な多段のシフトレジスタを備えるゲート線駆動回路において、多段のシフトレジスタの最前段の単位シフトレジスタSR1と、最後段の単位シフトレジスタSRnにはスタートパルスSPが入力される。順方向シフト時には、最後段の単位シフトレジスタSRnの出力信号Gnの活性期間が終わる時刻t3から、次のフレーム期間にスタートパルスSPが活性化される時刻t1までの間、最後段の単位シフトレジスタSRnに供給するクロック信号/CLKは非活性レベルに維持される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される走査線駆動回路に関し、特に、同一導電型の電界効果トランジスタのみを用いた構造のシフトレジスタによって構成され、双方向走査が可能な走査線駆動回路に関するものである。
【背景技術】
【0002】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置(以下「表示装置」)では、複数の画素が行列状(マトリクス状)に配列された表示素子(表示パネル)の画素行(画素ライン)ごとにゲート線(走査線)が設けられ、表示信号の1水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するための走査線駆動回路(ゲート線駆動回路)としては、表示信号の1フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【0003】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【0004】
シフトレジスタを用いたゲート線駆動回路は、走査線(ゲート線)ごとに設けられた複数のシフトレジスタ回路が縦続接続(カスケード接続)して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【0005】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、N型またはP型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が提案されている(例えば特許文献1)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2004−157508号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献1の図16には、2相のクロック信号を用いて駆動される双方向走査が可能なゲート線駆動回路の例が示される。同図のゲート線駆動回路では、実際にゲート線の駆動を行う単位シフトレジスタ(SRC1〜SRC4)に加えて、2つのダミー単位シフトレジスタ(ダミーステージ0、ダミーステージ1)が用いられている。最後段(SRC4)のさらに後段に設けられたダミー単位シフトレジスタ(ダミーステージ1)は、順方向(SRC1からSRC4への方向)走査時に、最後段(SRC4)をリセットさせる目的で設けられている。最前段(SRC1)のさらに前段に設けられたダミー単位シフトレジスタ(ダミーステージ0)は、逆方向(SRC4からSRC1への方向)走査時に、最前段(SRC1)をリセットさせる目的で設けられている。
【0008】
このように、特許文献1では、実際にゲート線の駆動を行うものの他に、2つのダミー単位シフトレジスタが設けられるため、その分だけゲート線駆動回路に必要とされる形成面積が大きくなる。回路の形成面積の増大は、表示装置のコスト増大の要因となるため好ましくない。
【0009】
本発明は以上のような課題を解決するためになされたものであり、ダミー単位シフトレジスタを必要としない双方向走査型のゲート線駆動回路およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る走査線駆動回路は、多段のシフトレジスタを備え、前記多段のシフトレジスタの各段は、出力信号を出力するための出力端子と、前段の出力信号を受ける第1入力端子と、次段の出力信号を受ける第2入力端子と、第1電圧信号が供給される第1電圧信号端子と、第2電圧信号が供給される第2電圧信号端子と、第1クロック端子と、前記第1クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、前記出力端子を放電する第2トランジスタと、前記第1入力端子に接続した制御電極を有し、前記第1トランジスタの制御電極が接続する第1ノードと前記第1電圧信号端子との間に接続する第3トランジスタと、前記第2入力端子に接続した制御電極を有し、前記第1ノードと前記第2電圧信号端子との間に接続する第4トランジスタとを備え、前記第1および第2電圧信号のレベルを切り替えることで、走査方向を変更可能であり、前記多段のシフトレジスタの最前段の前記第1入力端子と最後段の前記第2入力端子には同一のスタートパルスが入力され、前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記第1クロック端子に供給するクロック信号が非活性レベルに維持されるものである。
【発明の効果】
【0011】
本発明に係る走査線駆動回路によれば、ダミー単位シフトレジスタが不要であるため、走査線駆動回路の形成面積の増大を抑えることができ、電気光学装置の低コスト化に寄与できる。
【図面の簡単な説明】
【0012】
【図1】実施の形態1に係る液晶表示装置の構成を示す概略ブロック図である。
【図2】実施の形態1に係るゲート線駆動回路の構成を示す図である。
【図3】実施の形態1に係るゲート線駆動回路に適用可能な単位シフトレジスタの一例を示す回路図である。
【図4】実施の形態1に係るゲート線駆動回路の回路図である。
【図5】実施の形態1に係るゲート線駆動回路の回路図である。
【図6】実施の形態1に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図7】実施の形態1に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【図8】実施の形態1の第1の変更例に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図9】実施の形態1の第1の変更例に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【図10】実施の形態1の第2の変更例に係るゲート線駆動回路の構成を示す図である。
【図11】実施の形態1の第2の変更例に係るゲート線駆動回路の回路図である。
【図12】実施の形態1の第2の変更例に係るゲート線駆動回路の回路図である。
【図13】実施の形態1の第2の変更例に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図14】実施の形態1の第2の変更例に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【0014】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはIGZO(In-Ga-Zn-O)等の酸化物半導体などを用いることができる。
【0015】
よく知られているように、トランジスタは、それぞれ制御電極(狭義にはゲート(電極))と、一方の電流電極(狭義にはドレイン(電極)またはソース(電極))と、他方の電流電極(狭義にはソース(電極)またはドレイン(電極))とを含む少なくとも3つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、N型トランジスタであれば、相対的に電位(以下「レベル」とも称する)の高い電極をドレイン、低い電極をソースと呼称する(P型トランジスタの場合はその逆となる)。
【0016】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ(TFT)であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはSOI、ガラス、樹脂などの絶縁性基板であってもよい。
【0017】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばN型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いH(ハイ)レベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも低いL(ロー)レベルで非活性状態(オフ状態、非導通状態)となる。そのためN型トランジスタを用いた回路においては信号のHレベルが「活性レベル」、Lレベルが「非活性レベル」となる。また、N型トランジスタを用いて構成した回路の各ノードは、充電されてHレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてLレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【0018】
逆にP型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧(ソースを基準として負の値)よりも低いLレベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも高いHレベルで非活性状態(オフ状態、非導通状態)となる。そのためP型トランジスタを用いた回路においては信号のLレベルが「活性レベル」、Hレベルが「非活性レベル」となる。また、P型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がN型トランジスタの場合と逆になり、充電されてLレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてHレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【0019】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、N型トランジスタを用いた回路では、LレベルからHレベルへの変化が「プルアップ」、HレベルからLレベルの変化が「プルダウン」と定義され、P型トランジスタを用いた回路では、HレベルからLレベルへの変化が「プルアップ」、LレベルからHレベルの変化が「プルダウン」と定義される。
【0020】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素(素子やスイッチなど)を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【0021】
本発明においては、各々位相の異なるクロック信号(多相クロック信号)が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている(例えば図13の時刻t3とt4の間隔)。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをHレベルとすると、一のクロック信号の立ち下がり(HレベルからLレベルへの変化)タイミングとその次に活性化するクロック信号の立ち上がり(LレベルからHレベルへの変化)タイミングとが同時であってもよい。
【0022】
<実施の形態1>
図1は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス(EL)、有機EL、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置(画像センサ)などの電気光学装置に広く適用可能である。
【0023】
液晶表示装置10は、液晶アレイ部20と、ゲート線駆動回路(走査線駆動回路)30と、ソースドライバ40とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路30に搭載される。
【0024】
液晶アレイ部20は、行列状に配設された複数の画素25を含む。画素の行(以下「画素ライン」とも称する)の各々にはそれぞれゲート線GL1,GL2…(総称「ゲート線GL」)が配設され、また、画素の列(以下「画素列」とも称する)の各々にはそれぞれデータ線DL1,DL2…(総称「データ線DL」)がそれぞれ設けられる。図1には、第1行の第1列および第2列の画素25、並びにこれに対応するゲート線GL1およびデータ線DL1,DL2が代表的に示されている。
【0025】
各画素25は、対応するデータ線DLと画素ノードNpとの間に設けられる画素スイッチ素子26と、画素ノードNpおよび共通電極ノードNcの間に並列に接続されるキャパシタ27および液晶表示素子28とを有している。画素ノードNpと共通電極ノードNcとの間の電圧差に応じて、液晶表示素子28中の液晶の配向性が変化し、これに応答して液晶表示素子28の表示輝度が変化する。これにより、データ線DLおよび画素スイッチ素子26を介して画素ノードNpへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードNpと共通電極ノードNcとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【0026】
ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して活性化させる。画素スイッチ素子26のゲート電極は、それぞれ対応するゲート線GLと接続される。特定のゲート線GLが選択されている間は、それに接続する各画素において、画素スイッチ素子26が導通状態になり画素ノードNpが対応するデータ線DLと接続される。そして、画素ノードNpへ伝達された表示電圧がキャパシタ27によって保持される。一般的に、画素スイッチ素子26は、液晶表示素子28と同一の絶縁体基板(ガラス基板、樹脂基板等)上に形成されるTFTで構成される。
【0027】
ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定される表示電圧を、データ線DLへ出力するためのものである。ここでは一例として、表示信号SIGは6ビットの信号であり、表示信号ビットDB0〜DB5から構成されるものとする。6ビットの表示信号SIGに基づくと、各画素において、26=64段階の階調表示が可能となる。さらに、R(Red)、G(Green)およびB(Blue)の3つの画素により1つのカラー表示単位を形成すれば、約26万色のカラー表示が可能となる。
【0028】
また、図1に示すように、ソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とから構成されている。
【0029】
表示信号SIGにおいては、各々の画素25の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部20中のいずれか1つの画素25における表示輝度を示している。
【0030】
シフトレジスタ50は、表示信号SIGの設定が切り換わる周期に同期したタイミングで、データラッチ回路52に対して、表示信号ビットDB0〜DB5の取り込みを指示する。データラッチ回路52は、シリアルに生成される表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。
【0031】
データラッチ回路54に入力されるラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取り込まれるタイミングで活性化する。データラッチ回路54はそれに応答して、そのときデータラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。
【0032】
階調電圧生成回路60は、高電圧VDHおよび低電圧VDLの間に直列に接続された63個の分圧抵抗で構成され、64段階の階調電圧V1〜V64をそれぞれ生成する。
【0033】
デコード回路70は、データラッチ回路54に保持されている表示信号SIGをデコードし、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2…(総称「デコード出力ノードNd」)に出力する電圧を、階調電圧V1〜V64のうちから選択して出力する。
【0034】
その結果、デコード出力ノードNdには、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のうちの1つ)が同時に(パラレルに)出力される。なお、図1においては、第1列目および第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に示されている。
【0035】
アナログアンプ80は、デコード回路70からデコード出力ノードNd1,Nd2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線DL1,DL2…に出力する。
【0036】
ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ繰り返し出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GL1,GL2…を順に駆動することにより、液晶アレイ部20に表示信号SIGに基づいた画像の表示が成される。
【0037】
なお、図1には、ゲート線駆動回路30およびソースドライバ40が液晶アレイ部20と一体的に形成された液晶表示装置10の構成を例示したが、ゲート線駆動回路30と液晶アレイ部20とを一体的に形成し、ソースドライバ40については液晶アレイ部20の外部回路として設ける、あるいはゲート線駆動回路30およびソースドライバ40については、液晶アレイ部20の外部回路として設けることも可能である。
【0038】
図2は、本実施の形態に係るゲート線駆動回路30の構成を示す図である。このゲート線駆動回路30は、信号のシフト方向を変更可能な双方向シフトレジスタを用いて構成されている。即ち、当該ゲート線駆動回路30は、縦続接続(カスケード接続)したn個の双方向単位シフトレジスタSR1,SR2,SR3,…,SRnから成る多段のシフトレジスタを備えている(以下、単位シフトレジスタSR1,SR2,…,SRnを「単位シフトレジスタSR」と総称する)。単位シフトレジスタSRは、1つの画素ラインすなわち1つのゲート線GLごとに1つずつ設けられる。
【0039】
図2に示すクロック信号発生器31は、互いに位相が異なる2相のクロック信号CLK,/CLKをゲート線駆動回路30の単位シフトレジスタSRに入力するものである。これらクロック信号CLK,/CLKは、互いに逆相であり、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【0040】
スタートパルス発生器32は、画像信号の各フレーム期間の先頭に対応するタイミングで活性化するスタートパルスSPを生成する。
【0041】
電圧信号発生器33は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第1電圧信号Vnおよび第2電圧信号Vrを生成するものである。第1および第2電圧信号Vn,Vrは互いに相補な信号であり、電圧信号発生器33は、前段から後段への向き(単位シフトレジスタSR1,SR2,SR3,…の順)に信号をシフトさせる場合(この向きを「順方向」と定義する)には、第1電圧信号VnをHレベルにし、第2電圧信号VrをLレベルにする。逆に、後段から前段への向き(単位シフトレジスタSRn,SRn-1,SRn−2,…の順)に信号をシフトさせる場合(この向きを「逆方向」と定義する)には、第2電圧信号VrをHレベルにし、第1電圧信号VnをLレベルにする。
【0042】
それぞれの単位シフトレジスタSRは、第1入力端子IN1、第2入力端子IN2、出力端子OUT、クロック端子CK、第1電圧信号端子T1および第2電圧信号端子T2を有している。
【0043】
各単位シフトレジスタSRにおいて、出力信号Gを出力するための出力端子OUTは、対応するゲート線GLに接続される。つまり、各単位シフトレジスタSRの出力信号Gは、ゲート線GLを活性化するための垂直(又は水平)走査パルスとなる。
【0044】
各単位シフトレジスタSRのクロック端子CKには、その前後に隣接する単位シフトレジスタSRと異なるクロック信号が入力されるよう、クロック信号CLK,/CLKの片方が入力される。図2の例では、クロック信号CLKは奇数段の単位シフトレジスタSR1,SR3,SR5…に供給され、クロック信号/CLKは偶数段の単位シフトレジスタSR2,SR4,SR6…に供給される。ここではnを偶数と仮定し、最後段の単位シフトレジスタSRnにはクロック信号/CLKが供給されるものとする。
【0045】
スタートパルス発生器32が出力するスタートパルスSPは、最前段である第1段目(第1ステージ)の単位シフトレジスタSR1の第1入力端子IN1と、最後段である第n段目(第nステージ)の単位シフトレジスタSRnの第2入力端子IN2とに入力される。第2段目以降の単位シフトレジスタSRの第1入力端子IN1は、自身の前段の出力端子OUTに接続される。また第n−1段目以前の第2入力端子IN2は、自身の次段の出力端子OUTに接続される。
【0046】
また電圧信号発生器33が出力する第1電圧信号Vnは、各単位シフトレジスタSRの第1電圧信号端子T1に入力され、第2電圧信号Vrは、各単位シフトレジスタSRの第2電圧信号端子T2に入力される。第1および第2電圧信号Vn,Vrのレベルが変化すると、各単位シフトレジスタSRにおける信号のシフト方向が切り替わる。
【0047】
各単位シフトレジスタSRは、順方向シフトの場合には前段の出力信号Gを時間的にシフトさせて次段の単位シフトレジスタSRへと伝達し、逆方向シフトの場合には、次段の出力信号Gを時間的にシフトさせて前段の単位シフトレジスタSRへと伝達する(単位シフトレジスタSRの動作の詳細は後述する)。その結果、一連の単位シフトレジスタSRは、所定の走査周期に基づいたタイミングでゲート線GLを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【0048】
図3は、本実施の形態のゲート線駆動回路30に適用可能な単位シフトレジスタSRの一例を示す図である。また図4および図5は、図3の単位シフトレジスタSRを用いて構成したゲート線駆動回路30の回路図である。図4は最前の2段(第1段目と第2段目)である単位シフトレジスタSR1,SR2の部分を示し、図5は最後の2段(第n−1段目と第n段目)である単位シフトレジスタSRn-1,SRnの部分を示している。
【0049】
ゲート線駆動回路30において、各単位シフトレジスタSRの構成は実質的にどれも同じであるので、以下では代表的に第k段目の単位シフトレジスタSRkについて説明する。また、この単位シフトレジスタSRを構成するトランジスタは全て同一導電型の電界効果トランジスタであるが、ここでは全てN型TFTであるとする。
【0050】
単位シフトレジスタSRkは、図2で示した第1および第2入力端子IN1,IN2、出力端子OUT、クロック端子CK、第1および第2電圧信号端子T1,T2の他に、低電位側電源電位VSS(以下「ロー側電源電位」)が供給される第1電源端子S1および、高電位側電源電位VDD(以下「ハイ側電源電位」)が供給される第2電源端子S2を有している。以下の説明では、ロー側電源電位VSSが回路の基準電位(=0V)とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位VDDは17V、ロー側電源電位VSSは−12Vなどと設定される。
【0051】
単位シフトレジスタSRkの出力段は、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給することで、出力信号Gkを活性レベル(Hレベル)にする出力プルアップトランジスタである。トランジスタQ2は、第1電源端子S1の電位を出力端子OUTに供給することで、出力信号Gkを比活性レベル(Lレベル)に維持する出力プルダウントランジスタである。単位シフトレジスタSRの出力段を構成するトランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」、トランジスタQ2のゲートが接続するノードを「ノードN2」と定義する。
【0052】
ノードN1と第1電圧信号端子T1との間には、トランジスタQ3が接続し、そのゲートは第1入力端子IN1に接続する。ノードN1と第2電圧信号端子T2との間には、トランジスタQ4が接続し、そのゲートは第2入力端子IN2に接続される。またノードN1と第1電源端子S1との間には、ゲートがノードN2に接続したトランジスタQ5が接続されている。このトランジスタQ5は、ノードN2が活性レベル(Hレベル)の期間、ノードN1を非活性レベル(Lレベル)に維持するよう機能する。
【0053】
ノードN2と第2電源端子S2との間にはトランジスタQ6が接続し、ノードN2と第1電源端子S1との間にはトランジスタQ7が接続する。トランジスタQ6は、ゲートがドレインと同じく第2電源端子S2に接続し、いわゆるダイオード接続されている。トランジスタQ7のゲートはノードN1に接続する。
【0054】
トランジスタQ7は、トランジスタQ6よりもオン抵抗が充分小さく設定されている。よってノードN1がHレベルになってトランジスタQ7がオンするとノードN2は放電されてLレベルになる。反対にノードN1がLレベルのときはトランジスタQ7がオフするので、ノードN2はトランジスタQ6によって充電されてHレベルになる。即ちトランジスタQ6,Q7は、ノードN1を入力端、ノードN2を出力端とするレシオ型インバータを構成している。当該インバータは、トランジスタQ2(出力プルダウントランジスタ)を駆動する「プルダウン駆動回路」として機能する。
【0055】
図3の単位シフトレジスタSRkの動作を説明する。説明の簡単のため、当該単位シフトレジスタSRkのクロック端子CKにはクロック信号CLKが入力されるものと仮定する(奇数段の単位シフトレジスタSR1,SR3等がこれに該当する)。またクロック信号CLK,/CLK、第1および第2電圧信号Vn,Vr、並びに第1および第2制御パルスSTn,STrにおいては、Hレベル(活性レベル)の電位はハイ側電源電位VDDと等しく、Lレベル(非活性レベル)の電位はロー側電源電位VSS(=0)に等しいものとする。さらに単位シフトレジスタSRkを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。
【0056】
ゲート線駆動回路30が順方向シフトの動作を行うとき(以下、単に「順方向シフト時」と称することもある)の単位シフトレジスタSRkの動作を説明する。順方向シフト時では、第1電圧信号端子T1に供給される第1電圧信号VnはHレベル(VDD)に設定され、第2電圧信号端子T2に供給される第2電圧信号Vrは、Lレベル(VSS)に設定される。よってトランジスタQ3は、ノードN1を充電(プルアップ)するトランジスタとして機能し、トランジスタQ4は、ノードN1を放電(プルダウン)するトランジスタとして機能する。
【0057】
まず単位シフトレジスタSRkの初期状態として、ノードN1がLレベル(VSS)の状態であるとする。このときトランジスタQ7はオフしているので、ノードN2はHレベル(VDD−Vth)である。また当該初期状態では、クロック信号CLK、前段(単位シフトレジスタSRk-1)の出力信号Gk-1、並びに次段(単位シフトレジスタSRk+1)の出力信号Gk+1は、全てLレベルであるとする。
【0058】
ノードN1がLレベル、ノードN2がHレベルの状態(以下「リセット状態」)では、トランジスタQ1がオフ、トランジスタQ2がオンになるので、単位シフトレジスタSRkの出力信号Gkは、クロック信号CLKのレベルに関係なくLレベルに維持される。即ち、単位シフトレジスタSRkに接続されたゲート線GLkは非選択状態にある。またリセット状態では、トランジスタQ5がオンし、ノードN1は低インピーダンスでLレベルに維持される。
【0059】
その状態から、前段の出力信号Gk-1(第1段目の場合はスタートパルスとしてのスタートパルスSP)がHレベルになると、トランジスタQ3がオンし、ノードN1がHレベル(VDD−Vth)になる。応じてトランジスタQ7がオンし、ノードN2はLレベル(≒VSS:トランジスタQ6,Q7のオン抵抗比により決まる電位)になる。このようにノードN1がHレベル、ノードN2がLレベルの状態(以下「セット状態」)になると、トランジスタQ1がオン、トランジスタQ2がオフになる。
【0060】
その後、前段の出力信号Gk-1がLレベルに戻るとトランジスタQ3はオフするが、ノードN1はフローティング状態のHレベルになるので、単位シフトレジスタSRkのセット状態は維持される。
【0061】
続いてクロック信号CLKがHレベルになると、トランジスタQ1がオン、トランジスタQ2がオフになっているため、出力端子OUTが充電されて、出力信号Gkのレベルが上昇する。このときトランジスタQ1の寄生容量(ゲート・ソース間、ゲート・ドレイン間およびゲート・チャネル間の容量成分)および容量素子Cを介した結合により、ノードN1が昇圧される。そのため出力端子OUTのレベルが上昇しても、トランジスタQ1のゲート・ソース間電圧はしきい値電圧(Vth)よりも大きく保たれ、当該トランジスタQ1は低インピーダンスに維持される。
【0062】
従って、出力信号Gkは、クロック信号CLKの立ち上がりに追随して素早くHレベルになる。またこのときトランジスタQ1は非飽和領域で動作して出力端子OUTを充電するため、出力信号Gkのレベルは、トランジスタQ1のしきい値電圧分の損失を伴わずクロック信号CLKと同じ電位VDDまで上昇する。このように出力信号GkがHレベルになると、ゲート線GLkが選択状態になる。
【0063】
その後クロック信号CLKがLレベルに戻ると、オン状態のトランジスタQ1によって出力端子OUTが放電される。出力信号GkはLレベル(VSS)になり、ゲート線GLkは非選択状態に戻る。またこのときノードN1は昇圧される前の電位(VDD−Vth)に戻る。
【0064】
一方、単位シフトレジスタSRkの出力信号Gkは、次段である単位シフトレジスタSRk+1の第1入力端子IN1に入力されるため、単位シフトレジスタSRk+1は、先ほど出力信号GkがHレベルになったときにセット状態になっている。
【0065】
よってクロック信号/CLKがHレベルになると、次段の出力信号Gk+1がHレベルになる。すると単位シフトレジスタSRkでは、トランジスタQ4がオンになり、ノードN1が放電されてLレベル(VSS)になる。応じてトランジスタQ7がオフになり、ノードN2はトランジスタQ6により充電されてHレベル(VDD−Vth)になる。即ち、単位シフトレジスタSRはリセット状態に戻り、トランジスタQ1がオフ、トランジスタQ2,Q5がオンになる。
【0066】
その後、クロック信号/CLKがLレベルになるのと共に次段の出力信号Gk+1がLレベルに戻る。応じてトランジスタQ4はオフになるが、トランジスタQ5がオンしているため、ノードN1は低インピーダンスのLレベルに維持される。
【0067】
以降、次のフレーム期間に前段の出力信号Gk-1が活性化されるまでは、トランジスタQ5〜Q7から成るハーフラッチ回路がノードN1をLレベル、ノードN2をHレベルに保持するため、単位シフトレジスタSRkはリセット状態に維持される。よってゲート線GLkの非選択期間の間、出力信号Gkは低インピーダンスでLレベルに維持される。
【0068】
以上の順方向シフトの動作をまとめると、単位シフトレジスタSRkは、第1入力端子IN1に入力される前段の出力信号Gk-1(単位シフトレジスタSR1ではスタートパルスSP)の非活性期間はリセット状態を維持する。リセット状態ではトランジスタQ1がオフ、トランジスタQ2がオンであるので、出力信号Gkは低インピーダンスで非活性レベル(Lレベル)に維持される。そして前段の出力信号Gk-1が活性化すると、単位シフトレジスタSRkはセット状態に切り替わる。セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるので、クロック端子CKに供給されるクロック信号(クロック信号CLKまたは/CLK)が活性化する間、出力信号Gkが活性レベル(Hレベル)になる。そしてその後、第2入力端子IN2に入力される次段の出力信号Gk+1(単位シフトレジスタSRnではスタートパルスSP)が活性化すると、元のリセット状態に戻る。
【0069】
この結果、順方向シフト時のゲート線駆動回路30では、図6に示すタイミング図のように、スタートパルスSPの活性化(時刻t1)を切っ掛けにして、クロック信号CLK,/CLKに同期したタイミングで出力信号G1,G2,G3,…がこの順に活性化する。それにより、ゲート線駆動回路30は、所定の走査周期でゲート線GL1,GL2,GL3,…をこの順に駆動することができる。
【0070】
ここで本実施の形態に係るゲート線駆動回路30の駆動方法について説明する。図3,図5に示すように、本実施の形態では、スタートパルスSPは最後段である単位シフトレジスタSRnの第2入力端子IN2にも入力される。そのため順方向シフト時に単位シフトレジスタSRnのノードN1がトランジスタQ4によって放電されるタイミングは、各フレーム期間の先頭にスタートパルスSPが活性化したとき(図6の時刻t1)になる。
【0071】
よって、単位シフトレジスタSRnは、単位シフトレジスタSRn-1の出力信号Gn-1の活性化に応じてセット状態(ノードN1がHレベル、ノードN2がLレベル)になると、フレーム期間の最後(時刻t2〜t3)に出力信号Gnを活性化した後も、直ぐにはリセット状態に戻らず、次のフレーム期間でスタートパルスSPが活性化したとき(時刻t1)にリセット状態に戻る(ノードN1のリーク電流は無視している)。つまり単位シフトレジスタSRnは、各フレーム期間同士の間のブランキング期間(時刻t3〜次のフレームの時刻t1)も、セット状態に維持されることになる。
【0072】
ブランキング期間では、全てのゲート線GLが非活性状態になるようにゲート線駆動回路30の出力信号G1〜Gnが全てLレベルに維持される必要がある。しかしブランキング期間に単位シフトレジスタSRnがセット状態のままであると、クロック信号/CLKが活性化したとき出力信号GnがHレベルになるという誤動作が生じる。
【0073】
そこで本実施の形態に係るゲート線駆動回路30の駆動方法では、順方向シフト時のブランキング期間を通して、最終段(単位シフトレジスタSRn)のクロック端子CKに入力されるクロック信号/CLKを非活性レベル(Lレベル)に維持する。クロック信号/CLKが活性化しなければ単位シフトレジスタSRnの出力信号Gnは活性化しないので、上記の誤動作は生じない。
【0074】
順方向シフト時におけるブランキング期間は、フレーム期間の最後に活性化する出力信号Gnの活性期間(ゲート線GLnの選択期間)が終了した時刻t3から、次フレームのスタートパルスSPが活性化する時刻t1までの期間として定義される。クロック信号/CLKは少なくともその間、非活性レベルに維持されればよいが、ブランキング期間が終わる時刻t1と同時に活性化させるのは好ましくない。
【0075】
時刻t1では、単位シフトレジスタSRnのノードN1が放電されてトランジスタQ1がオフするため、理論的にはそのときクロック信号/CLKが活性化しても出力信号Gnは活性化しない。しかしノードN1の放電速度によっては、トランジスタQ1がオフするタイミングが遅れ、時刻t1に出力信号Gnが活性化するという誤動作が生じる。よってブランキング期間の後にクロック信号/CLKの活性化させるタイミングは、時刻t1に対してある程度遅らせることが好ましい。例えば図6のように、ブランキング期間後もスタートパルスSPの活性期間が終わるまで、クロック信号/CLKを活性化させないようにしてもよい。
【0076】
なお、順方向シフト時には、単位シフトレジスタSRnのクロック端子CKに供給されるクロック信号/CLKのみを、ブランキング期間を通して非活性レベルに維持させればよいが、図6のようにクロック信号CLK,/CLKの両方を非活性レベル時に維持させてもよい。
【0077】
以上のように本実施の形態では、順方向シフト時のブランキング期間に最後段の単位シフトレジスタSRnがセット状態になったままになるが、その間、単位シフトレジスタSRnのクロック端子CKに供給されるクロック信号/CLKを非活性レベルに維持させることにより、単位シフトレジスタSRnの誤動作を防止することができる。よって単位シフトレジスタSRnのさらに後段に、ダミー単位シフトレジスタを設ける必要がない。
【0078】
次に、ゲート線駆動回路30が逆方向シフトの動作を行う場合(以下、単に「逆方向シフト時」と称することもある)における単位シフトレジスタSRの動作を説明する。逆方向シフト時には、各単位シフトレジスタSRの第1電圧信号端子T1に供給される第1電圧信号VnがLレベル(VSS)に設定され、第2電圧信号端子T2に供給される第2電圧信号VrがHレベル(VDD)に設定される。よって順方向シフトのときとは反対に、トランジスタQ3がノードN1を放電(プルダウン)するトランジスタとして機能し、トランジスタQ4がノードN1を充電(プルアップ)するトランジスタとして機能する。その結果、各段の単位シフトレジスタSRにおいて、トランジスタQ3およびトランジスタQ4の動作が、順方向シフトの場合と互いに入れ替わることになる。
【0079】
従って逆方向シフト時の単位シフトレジスタSRkは、第2入力端子IN2に入力される次段の出力信号Gk+1(単位シフトレジスタSRnではスタートパルスSP)の非活性期間はリセット状態を維持し、その間、出力信号Gkは低インピーダンスでLレベル(VSS)に維持される。そして出力信号Gk+1が活性化されると、単位シフトレジスタSRkはセット状態に切り替わり、クロック端子CKに供給されるクロック信号(クロック信号CLKまたは/CLK)が活性化する間、出力信号GkがHレベルになる。そしてその後、第1入力端子IN1に入力される前段の出力信号Gk-1(単位シフトレジスタSR1ではスタートパルスSP)が活性化すると、元のリセット状態に戻る。
【0080】
この結果、逆方向シフト時のゲート線駆動回路30では、図7に示すタイミング図のように、スタートパルスSPの活性化を切っ掛けにして、クロック信号CLK,/CLKに同期したタイミングで出力信号Gn,Gn-1,Gn-2,…がこの順に活性化する。それにより、ゲート線駆動回路30は、所定の走査周期でゲート線GLn,GLn-1,GLn-2,…をこの順に駆動することができる。
【0081】
図3,図4に示すように、本実施の形態では、スタートパルスSPは最前段である単位シフトレジスタSR1の第1入力端子IN1にも入力される。そのため逆方向シフト時に単位シフトレジスタSR1のノードN1がトランジスタQ3によって放電されるタイミングは、各フレーム期間の先頭にスタートパルスSPが活性化したとき(図7の時刻t11)になる。
【0082】
よって、単位シフトレジスタSR1は、単位シフトレジスタSR2の出力信号G2の活性化に応じてセット状態(ノードN1がHレベル、ノードN2がLレベル)になると、フレーム期間の最後(時刻t12〜t13)に出力信号G1を活性化した後も、直ぐにはリセット状態に戻らず、次のフレーム期間でスタートパルスSPが活性化したとき(時刻t11)にリセット状態に戻る(ノードN1のリーク電流は無視している)。つまり単位シフトレジスタSR1は、ブランキング期間(時刻t13〜次のフレームの時刻t11)もセット状態に維持されることになる。
【0083】
ブランキング期間に単位シフトレジスタSR1がセット状態のままであると、クロック信号CLKが活性化したとき出力信号G1がHレベルになるという誤動作が生じる。そこで逆方向シフト時には、ブランキング期間を通して、最前段(単位シフトレジスタSR1)のクロック端子CKに入力されるクロック信号CLKを非活性レベル(Lレベル)に維持する。クロック信号CLKが活性化しなければ単位シフトレジスタSR1の出力信号G1は活性化しないので、上記の誤動作は生じない。
【0084】
逆方向シフト時におけるブランキング期間は、フレーム期間の最後に活性化する出力信号G1の活性期間(ゲート線GL1の選択期間)が終了した時刻t13から、次フレームのスタートパルスSPが活性化する時刻t11までの期間として定義される。クロック信号CLKは少なくともその間、非活性レベルに維持されればよいが、時刻t11に出力信号G1が活性化するという誤動作を防止するため、ブランキング期間の後にクロック信号CLKの活性化させるタイミングは、時刻t11に対してある程度遅らせることが好ましい。例えば図7のように、ブランキング期間後もスタートパルスSPの活性期間が終わるまで、クロック信号CLKを活性化させないようにしてもよい。
【0085】
以上のように本実施の形態では、逆方向シフト時のブランキング期間に最前段の単位シフトレジスタSR1がセット状態になったままになるが、その間、単位シフトレジスタSR1のクロック端子CKに供給されるクロック信号CLKを非活性レベルに維持させることにより、単位シフトレジスタSR1の誤動作を防止することができる。よって単位シフトレジスタSR1のさらに前段に、ダミー単位シフトレジスタを設ける必要がない。
【0086】
なお、逆方向シフト時には、単位シフトレジスタSR1のクロック端子CKに供給されるクロック信号CLKのみを、ブランキング期間を通して非活性レベルに維持させればよいが、図7のようにクロック信号CLK,/CLKの両方を非活性レベル時に維持させてもよい。
【0087】
以上の説明では、ゲート線駆動回路30を2相のクロック信号CLK、/CLKを用いて駆動する場合について説明したが、もちろん本発明は3相以上のクロック信号を用いて駆動されるゲート線駆動回路30に対しても適用可能である。
【0088】
[第1の変更例]
液晶表示装置などの電気光学装置の走査線駆動回路には、非晶質シリコン(a−Si)を用いて形成したトランジスタ(a−Siトランジスタ)が広く使用されている。a−Siトランジスタは、ゲートが直流的にバイアスされるとしきい値電圧がシフトする特性があり、それが原因で走査線駆動回路の誤動作を引き起こすことが懸念される。
【0089】
例えば図6に示したゲート線駆動回路30の制御方法では、単位シフトレジスタSRnのトランジスタQ1のゲート(ノードN1)がブランキング期間を通して正バイアスされ続けるので、トランジスタQ1のしきい値電圧が正方向へシフトする。その結果、トランジスタQ1の駆動能力が低下するため、ゲート線駆動信号Gnの立ち上がりおよび立ち下がりの速度が遅くなり、液晶アレイ部20における表示不良を引き起こすという問題が生じる。
【0090】
ここでは、実施の形態1のゲート線駆動回路30の駆動方法において、この問題の発生を防止できる変更例を示す。図8、図9は、実施の形態1の第1の変更例に係るゲート線駆動回路30の駆動方法を説明するための図であり、図8は、順方向シフトにおけるゲート線駆動回路30の動作を示すタイミング図、図9は逆方向シフト時におけるゲート線駆動回路30の動作を示すタイミング図である。
【0091】
順方向シフト時には、図8に示すように、ブランキング期間内に入る時刻t3直後の一定期間(時刻t4〜t5)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共にスタートパルスSPをHレベルにする。
【0092】
スタートパルスSPがHレベルにされることにより、最後段の単位シフトレジスタSRnはリセット状態になる。つまり単位シフトレジスタSRnのトランジスタQ1のゲート(ノードN1)が、トランジスタQ4により放電されてLレベルになる。よって単位シフトレジスタSRnのトランジスタQ1のゲートがブランキング期間を通して正バイアスされることが防止され、上記の問題の発生を抑えることができる。
【0093】
時刻t4〜t5にスタートパルスSPを活性化させるとき、第1電圧信号VnはLレベルにされる。これは、ブランキング期間にスタートパルスSPを活性化させたときに最前段の単位シフトレジスタSR1がセット状態になるのを防止して、単位シフトレジスタSR1のトランジスタQ1のしきい値電圧が正方向にシフトするのを防ぐためである。スタートパルスSPをLレベルに戻した後、第1電圧信号Vnは、次のフレームにおける順方向シフトの動作に備えてHレベルに戻される。
【0094】
また本変更例に係るゲート線駆動回路30の駆動方法によれば、順方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPをHレベルにすることによって、最後段の単位シフトレジスタSRnをリセット状態にできる。よって単位シフトレジスタSRnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【0095】
一方、逆方向シフト時には、図9に示すように、ブランキング期間内に入る時刻t13直後の一定期間(時刻t14〜t15)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共にスタートパルスSPをHレベルにする。スタートパルスSPがHレベルにされることにより、最前段の単位シフトレジスタSR1はリセット状態になる。つまり逆方向シフト時には、ブランキング期間になった直後の時刻t14において、単位シフトレジスタSR1のトランジスタQ1のゲート(ノードN1)が、トランジスタQ3により放電されてLレベルになる。よって単位シフトレジスタSR1のトランジスタQ1のゲートがブランキング期間を通して正バイアスされることが防止され、上記の問題の発生を抑えることができる。
【0096】
ブランキング期間内の時刻t14〜t15にスタートパルスSPを活性化させるとき、第2電圧信号VrはLレベルにされる。これは、ブランキング期間にスタートパルスSPを活性化させたときに最後段の単位シフトレジスタSRnがセット状態になるのを防止して、単位シフトレジスタSRnのトランジスタQ1のしきい値電圧が正方向にシフトするのを防ぐためである。スタートパルスSPをLレベルに戻した後、第2電圧信号Vrは、次のフレームにおける逆方向シフトの動作に備えてHレベルに戻される。
【0097】
また本変更例に係るゲート線駆動回路30の駆動方法によれば、逆方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPをHレベルにすることによって、最前段の単位シフトレジスタSR1をリセット状態にできる。よって単位シフトレジスタSRnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【0098】
本変更例では、本実施の形態に係るゲート線駆動回路30の駆動方法によって生じる、単位シフトレジスタSR1,SRnのトランジスタQ1のしきい値電圧シフトの問題に着目し、その対策を示した。しかしゲート線駆動回路30の単位シフトレジスタSRkは殆どの期間(次段の出力信号Gk+1の活性化から、その次のフレームで前段の出力信号Gk-1が活性化するまでの期間)リセット状態に維持されるので、トランジスタQ2,Q5のゲート(ノードN2)が直流的に正バイアスされてトランジスタQ2,Q5のしきい値電圧シフトも発生する。この対策としては、例えば本発明者による特許出願に対応する特開2007−250052号公報などに開示されている。
【0099】
[第2の変更例]
高解像度の表示装置や撮像装置を実現するためには、ゲート線駆動回路30を高速に動作させる必要があり、各単位シフトレジスタSRにおいて、出力信号Gの活性化および非活性化を行うトランジスタQ1,Q2の動作の高速化が要求される。そのためには、トランジスタQ1,Q2のゲートが接続するノードN1,N2それぞれの充電速度を高めることが効果的である。
【0100】
しかし図3の単位シフトレジスタSRkでは、例えば順方向シフト時において前段の出力信号Gk-1が活性化したとき、ノードN1がトランジスタQ3により充電されてHレベルになり、応じてトランジスタQ7がオンすることでノードN2の放電が行われる。つまり前段の出力信号Gk-1の活性化からノードN2の放電までの間に、ノードN1の充電時間相当の遅延がある。しかもトランジスタQ3がノードN1の充電を開始するときトランジスタQ5がオンしており、これはノードN1の充電時間が長くなる一因となっている。
【0101】
また次段の出力信号Gk+1が活性化したときは、ノードN1がトランジスタQ4により放電されてLレベルになり、応じてトランジスタQ7がオフし、ノードN2はトランジスタQ6によって充電されてHレベルになる。トランジスタQ6,Q7はレシオ型インバータを構成しており、当該インバータが出力するLレベルのオフセットを小さくすると共に貫通電流を抑制するために、トランジスタQ6のオン抵抗は大きく設定される。そのためノードN2の充電速度の高速化には限界がある。
【0102】
図10は、本変更例に係るゲート線駆動回路30のブロック図である。当該ゲート線駆動回路30は、図2とほぼ同じ構成であるが、最前段の単位シフトレジスタSR1が第1制御信号端子CT1が設けられ、最後段の単位シフトレジスタSRnが第2制御信号端子CT2が設けられている。第1制御信号端子CT1および第2制御信号端子CT2にはそれぞれ所定の制御信号が供給されるが、ここでは第1制御信号端子CT1に供給される第1制御信号としてクロック信号CLKを用い、第2制御信号端子CT2に供給される第2制御信号としてクロック信号/CLKを用いる。これら第1および第2制御信号の選定手法については後述する。
【0103】
図11および図12は、本変更例に係るゲート線駆動回路30の回路図である。図11は最前の2段(第1段目と第2段目)である単位シフトレジスタSR1,SR2の部分を示し、図12は最後の2段(第n−1段目と第n段目)である単位シフトレジスタSRn-1,SRnの部分を示している。
【0104】
本変更例のゲート線駆動回路30では、最前段の単位シフトレジスタSR1と、最後段の単位シフトレジスタSRnと、その間の単位シフトレジスタSR2〜SRn-1とでは、それぞれ構成が異なっている。
【0105】
まず第2段目から第n−1段目までの単位シフトレジスタSR2〜SRn-1について説明する。単位シフトレジスタSR2〜SRn-1は全て同じ構成を有している。図11の単位シフトレジスタSR2および図12の単位シフトレジスタSRn-1に示すように、単位シフトレジスタSR2〜SRnのそれぞれは、図3の回路に対し、ノードN2に接続したトランジスタQ8,Q9を設けた構成を有している。トランジスタQ8は、ノードN2と第1電圧信号端子T1との間に接続し、そのゲートは第2入力端子IN2(トランジスタQ4のゲート)に接続する。トランジスタQ9は、ノードN2と第2電圧信号端子T2との間に接続し、そのゲートは第1入力端子IN1(トランジスタQ3のゲート)に接続される。トランジスタQ8,Q9は、トランジスタQ6よりもオン抵抗が充分小さく設定されている。
【0106】
この単位シフトレジスタSRk(2≦k≦n−1)の動作は図3の回路とほぼ同様であるので説明は省略するが、ノードN2の充放電が主にトランジスタQ8,Q9によって行われる点で、図3の場合と異なっている。
【0107】
即ち単位シフトレジスタSRkでは、例えば順方向シフト時において、前段の出力信号Gk-1が活性化すると、すぐにトランジスタQ9がオンしてノードN2の放電を開始する。つまり図3の回路と異なり、前段の出力信号Gk-1の活性化からノードN2の放電までの間に、ノードN1の充電時間に相当する遅延はない。しかもノードN2が放電されてLレベルになると、トランジスタQ5がオフするためノードN1の充電時間も短縮される。
【0108】
さらに、次段の出力信号Gk+1が活性化すると、トランジスタQ4によりノードN1が放電されてLレベルになりトランジスタQ7がオフする。このときトランジスタQ8がオンしてノードN2を充電する。トランジスタQ8はトランジスタQ6よりもオン抵抗が小さく設定されているため、図3の回路よりもノードN2の充電速度は速くなる。
【0109】
また逆方向シフト時においては、次段の出力信号Gk+1が活性化すると、すぐにトランジスタQ8がオンしてノードN2の放電を開始するので、順方向シフト時と同様にノードN1の充電時間が短縮される。さらに、前段の出力信号Gk-1が活性化したときはトランジスタQ9がオンしてノードN2を充電するので、順方向シフト時と同様にノードN2の充電速度は速くなる。
【0110】
このように本変更例の単位シフトレジスタSRkでは、ノードN1,N2の充電速度が速いため、トランジスタQ1,Q2の動作が高速化される。従って、表示装置や撮像装置の高解像度化に寄与できる。
【0111】
一方、最前段の単位シフトレジスタSR1は、図11に示すように、単位シフトレジスタSR2〜SRnの回路に対し、トランジスタQ9をノードN2と第1制御信号端子CT1との間に接続させたものである。また最後段の単位シフトレジスタSRnは、図12に示すように、単位シフトレジスタSR2〜SRnの回路に対し、トランジスタQ8をノードN2と第2制御信号端子CT2との間に接続させたものである。
【0112】
ここで本変更例に係るゲート線駆動回路30の駆動方法について説明する。図13は、順方向シフト時におけるゲート線駆動回路30の動作を示すタイミング図である。順方向シフト時においては、図13のように、フレーム期間の先頭でスタートパルスSPが活性化されるとき(時刻t1)、単位シフトレジスタSR1の第1制御信号端子CT1に供給される第1制御信号としてのクロック信号CLKはLレベルに設定され、単位シフトレジスタSRnの第2制御信号端子CT2に供給される第2制御信号としてのクロック信号/CLKはHレベルに設定される。
【0113】
このとき単位シフトレジスタSR1では、トランジスタQ9がノードN2を放電すると共に、トランジスタQ3がノードN1を充電し、単位シフトレジスタSR1はノードN1がHレベル、ノードN2がLレベルのセット状態になる。
【0114】
一方、単位シフトレジスタSRnでは、トランジスタQ8のゲートがHレベルになるが、第2制御信号端子CT2(クロック信号/CLK)がHレベルになっているのでノードN2の放電は行われない。また単位シフトレジスタSRnのトランジスタQ4もオンするが第2電圧信号端子T2(第2電圧信号Vr)がLレベルに設定されているので、ノードN1の充電も行われない。よって、単位シフトレジスタSRnはノードN1がLレベル、ノードN2がHレベルのリセット状態に維持される。
【0115】
この後、スタートパルスSPとクロック信号/CLK(第2制御信号)をLレベルにするが、そのときクロック信号/CLKをスタートパルスSPよりも遅らせてLレベルにすることが好ましい。クロック信号/CLKがスタートパルスSPより早くLレベルになると、単位シフトレジスタSRnのノードN2がトランジスタQ8を通して放電されるためである。
【0116】
以降は図3を用いたゲート線駆動回路30と同様に、各単位シフトレジスタSRが動作して、出力信号G1,G2,G3,…が順に活性化される。
【0117】
そして最後から2段目の出力信号Gn-1が活性化すると、単位シフトレジスタSRnにおいて、トランジスタQ9がノードN2を放電すると共に、トランジスタQ3がノードN1を充電し、単位シフトレジスタSRnはノードN1がHレベル、ノードN2がLレベルのセット状態になる。単位シフトレジスタSRnの出力信号Gnは、クロック信号/CLKの活性期間(時刻t2〜t3)にLレベルに戻る。
【0118】
本変更例では、ブランキング期間内に入る時刻t3直後の一定期間(時刻t4〜t5)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共に、スタートパルスSPと第1および第2の制御信号であるクロック信号CLK,/CLKを何れもHレベルにする。
【0119】
このとき最後段の単位シフトレジスタSRnでは、第2制御信号端子CT2(クロック信号/CLK)がHレベルなので、トランジスタQ8がノードN2を充電してHレベルにする。また第2電圧信号端子T2(第2電圧信号Vr)がLレベルなのでトランジスタQ4がノードN1を放電してLレベルにする。よって単位シフトレジスタSRnはリセット状態になる。
【0120】
単位シフトレジスタSR1では、トランジスタQ3,Q9がオンするが、第1電圧信号端子T1(第1電圧信号Vn)がLレベル、第1制御信号端子CT1(クロック信号CLK)がHレベルなので、単位シフトレジスタSR1は、ノードN1がLレベル、ノードN2がHレベルのリセット状態で維持される。
【0121】
このように本変更例に係るゲート線駆動回路30の駆動方法によれば、順方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPおよびクロック信号CLK,/CLK(第1および第2制御信号)をHレベルにすることによって、最後段の単位シフトレジスタSRnをリセット状態にできる。よって単位シフトレジスタSRnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【0122】
なお、ブランキング期間に第1および第2電圧信号Vn,VrをLレベル、スタートパルスSP、クロック信号CLK,/CLKをHレベルにするとき(時刻t4)、クロック信号/CLK(第2制御信号)は、スタートパルスSPよりも遅らせてHレベルにすることが好ましい。単位シフトレジスタSRnのノードN1がトランジスタQ4によって充分放電される前(つまりトランジスタQ1がオフする前)に、クロック信号/CLKがHレベルになると、出力信号Gnが活性化する誤動作が生じるからである。
【0123】
図14は、逆方向シフト時におけるゲート線駆動回路30の動作を示すタイミング図である。逆方向シフト時においては、図14のように、フレーム期間の先頭でスタートパルスSPが活性化されるとき(時刻t11)、単位シフトレジスタSRnの第2制御信号端子CT2に供給されるクロック信号/CLK(第2制御信号)はLレベルに設定され、単位シフトレジスタSR1の第1制御信号端子CT1に供給されるクロック信号CLK(第1制御信号)はHレベルに設定される。
【0124】
このとき単位シフトレジスタSRnでは、トランジスタQ8がノードN2を放電すると共に、トランジスタQ4がノードN1を充電し、単位シフトレジスタSRnはノードN1がHレベル、ノードN2がLレベルのセット状態になる。
【0125】
一方、単位シフトレジスタSR1では、トランジスタQ9のゲートがHレベルになるが、第1制御信号端子CT1(クロック信号CLK)がHレベルになっているのでノードN2の放電は行われない。また単位シフトレジスタSR1のトランジスタQ3もオンするが第1電圧信号端子T1(第1電圧信号Vn)がLレベルに設定されているので、ノードN1の充電も行われない。よって、単位シフトレジスタSR1はノードN1がLレベル、ノードN2がHレベルのリセット状態に維持される。
【0126】
この後、スタートパルスSPとクロック信号CLK(第1制御信号)をLレベルにするが、そのときクロック信号CLKをスタートパルスSPよりも遅らせてLレベルにすることが好ましい。クロック信号CLKがスタートパルスSPより早くLレベルになると、単位シフトレジスタSR1のノードN2がトランジスタQ9を通して放電されるためである。
【0127】
以降は図3を用いたゲート線駆動回路30と同様に、各単位シフトレジスタSRが動作して、出力信号Gn,Gn-1,Gn-2,…が順に活性化される。
【0128】
そして第2段目の出力信号G2が活性化すると、単位シフトレジスタSR1において、トランジスタQ8がノードN2を放電すると共に、トランジスタQ4がノードN1を充電し、単位シフトレジスタSR1はノードN1がHレベル、ノードN2がLレベルのセット状態になる。単位シフトレジスタSR1の出力信号G1は、クロック信号CLKの活性期間(時刻t12〜t13)にHレベルになる。
【0129】
本変更例では、ブランキング期間内に入る時刻t13直後の一定期間(時刻t14〜t15)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共に、スタートパルスSPとクロック信号CLK,/CLK(第1および第2制御信号)を何れもHレベルにする。
【0130】
このとき最前段の単位シフトレジスタSR1では、第1制御信号端子CT1(クロック信号CLK)がHレベルなので、トランジスタQ9がノードN2を充電してHレベルにする。また第1電圧信号端子T1(第1電圧信号Vn)がLレベルなのでトランジスタQ3がノードN1を放電してLレベルにする。よって単位シフトレジスタSR1はリセット状態になる。
【0131】
単位シフトレジスタSRnでは、トランジスタQ4,Q8がオンするが、第2電圧信号端子T2(第2電圧信号Vr)がLレベル、第2制御信号端子CT2(クロック信号/CLK)がHレベルなので、単位シフトレジスタSRnは、ノードN1がLレベル、ノードN2がHレベルのリセット状態で維持される。
【0132】
このように本変更例に係るゲート線駆動回路30の駆動方法によれば、逆方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPおよびクロック信号CLK,/CLK(第1および第2制御信号)をHレベルにすることによって、最前段の単位シフトレジスタSR1をリセット状態にできる。よって単位シフトレジスタSR1のさらに前段にダミー単位シフトレジスタを設ける必要がない。
【0133】
なお、ブランキング期間に第1および第2電圧信号Vn,VrをLレベル、スタートパルスSP、クロック信号CLK,/CLKをHレベルにするとき(時刻t14)、クロック信号CLK(第1制御信号)は、スタートパルスSPよりも遅らせてHレベルにすることが好ましい。単位シフトレジスタSR1のノードN1がトランジスタQ3によって充分放電される前(つまりトランジスタQ1がオフする前)に、クロック信号CLKがHレベルになると、出力信号G1が活性化する誤動作が生じるからである。
【0134】
最後に、第1制御信号端子CT1に供給する第1制御信号と、第2制御信号端子CT2に供給する第2制御信号の選定手法について説明する。
【0135】
上記した単位シフトレジスタSR1の動作から分かるように、第1制御信号端子CT1に供給される第1制御信号は、
条件a1:順方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第1制御信号は非活性レベルになる
条件a2:逆方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第1制御信号も活性レベルになる
という2つの条件を満たすように制御される。
【0136】
また単位シフトレジスタSRnの動作から分かるように、第2制御信号端子CT2に供給される第2制御信号は、
条件b1:順方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第2制御信号も活性レベルになる
条件b2:逆方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第2制御信号は非活性レベルになる
という2つの条件を満たすように制御される。
【0137】
つまり、第1および第2制御信号は、各フレームの先頭(時刻t1および時刻t11)で上記の4つの条件を満たすように制御可能で、且つ、ブランキング期間になったとき(時刻t4および時刻t14)共に活性レベルになるように制御可能な信号であればよい。しかし、そのような制御信号を別途用意すると、その分だけ信号線が多く必要になるため好ましくない。
【0138】
一方、各単位シフトレジスタSRを駆動するクロック信号は、スタートパルスSPの活性期間やブランキング期間には実質的に不要である(単位シフトレジスタSRの動作に影響しない)ので、これを第1および第2制御信号として兼用させることができる。そうすれば信号線の数を増やさずに済む。このような観点から、本変更例では、第1制御信号としてクロック信号CLKを用い、第2制御信号としてクロック信号/CLKを用いた。
【0139】
さらに、図10に示したゲート線駆動回路30の構成では、本来的に、クロック信号CLKは条件a1、a2を満たす周期で活性化する信号であり、クロック信号/CLKは条件b1、b2を満たす周期で活性化する信号である。よって、第1制御信号としてクロック信号CLKを用い、第2制御信号としてクロック信号/CLKを用いれば、各フレームの先頭(時刻t1または時刻t11)においてクロック信号CLK,/CLKに対する例外的な制御を行わずとも自ずと条件a1,a2,b1,b2が満たされることになり、第1および第2制御信号の制御が簡略化されるという利点も得られる。
【符号の説明】
【0140】
10 液晶表示装置、20 液晶アレイ部、25 画素、30 ゲート線駆動回路、31 クロック信号発生器、32 スタートパルス発生器、33 電圧信号発生器、GL ゲート線、SR 単位シフトレジスタ、IN1 第1入力端子、IN2 第2入力端子、OUT 出力端子、CK クロック端子、T1 第1電圧信号端子、T2 第2電圧信号端子、CT1 第1制御信号端子、CT2 第2制御信号端子、SP スタートパルス、CLK,/CLK クロック信号、Vn 第1電圧信号、Vr 第2電圧信号。
【技術分野】
【0001】
本発明は、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される走査線駆動回路に関し、特に、同一導電型の電界効果トランジスタのみを用いた構造のシフトレジスタによって構成され、双方向走査が可能な走査線駆動回路に関するものである。
【背景技術】
【0002】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置(以下「表示装置」)では、複数の画素が行列状(マトリクス状)に配列された表示素子(表示パネル)の画素行(画素ライン)ごとにゲート線(走査線)が設けられ、表示信号の1水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するための走査線駆動回路(ゲート線駆動回路)としては、表示信号の1フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【0003】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【0004】
シフトレジスタを用いたゲート線駆動回路は、走査線(ゲート線)ごとに設けられた複数のシフトレジスタ回路が縦続接続(カスケード接続)して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【0005】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、N型またはP型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が提案されている(例えば特許文献1)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2004−157508号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献1の図16には、2相のクロック信号を用いて駆動される双方向走査が可能なゲート線駆動回路の例が示される。同図のゲート線駆動回路では、実際にゲート線の駆動を行う単位シフトレジスタ(SRC1〜SRC4)に加えて、2つのダミー単位シフトレジスタ(ダミーステージ0、ダミーステージ1)が用いられている。最後段(SRC4)のさらに後段に設けられたダミー単位シフトレジスタ(ダミーステージ1)は、順方向(SRC1からSRC4への方向)走査時に、最後段(SRC4)をリセットさせる目的で設けられている。最前段(SRC1)のさらに前段に設けられたダミー単位シフトレジスタ(ダミーステージ0)は、逆方向(SRC4からSRC1への方向)走査時に、最前段(SRC1)をリセットさせる目的で設けられている。
【0008】
このように、特許文献1では、実際にゲート線の駆動を行うものの他に、2つのダミー単位シフトレジスタが設けられるため、その分だけゲート線駆動回路に必要とされる形成面積が大きくなる。回路の形成面積の増大は、表示装置のコスト増大の要因となるため好ましくない。
【0009】
本発明は以上のような課題を解決するためになされたものであり、ダミー単位シフトレジスタを必要としない双方向走査型のゲート線駆動回路およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明に係る走査線駆動回路は、多段のシフトレジスタを備え、前記多段のシフトレジスタの各段は、出力信号を出力するための出力端子と、前段の出力信号を受ける第1入力端子と、次段の出力信号を受ける第2入力端子と、第1電圧信号が供給される第1電圧信号端子と、第2電圧信号が供給される第2電圧信号端子と、第1クロック端子と、前記第1クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、前記出力端子を放電する第2トランジスタと、前記第1入力端子に接続した制御電極を有し、前記第1トランジスタの制御電極が接続する第1ノードと前記第1電圧信号端子との間に接続する第3トランジスタと、前記第2入力端子に接続した制御電極を有し、前記第1ノードと前記第2電圧信号端子との間に接続する第4トランジスタとを備え、前記第1および第2電圧信号のレベルを切り替えることで、走査方向を変更可能であり、前記多段のシフトレジスタの最前段の前記第1入力端子と最後段の前記第2入力端子には同一のスタートパルスが入力され、前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記第1クロック端子に供給するクロック信号が非活性レベルに維持されるものである。
【発明の効果】
【0011】
本発明に係る走査線駆動回路によれば、ダミー単位シフトレジスタが不要であるため、走査線駆動回路の形成面積の増大を抑えることができ、電気光学装置の低コスト化に寄与できる。
【図面の簡単な説明】
【0012】
【図1】実施の形態1に係る液晶表示装置の構成を示す概略ブロック図である。
【図2】実施の形態1に係るゲート線駆動回路の構成を示す図である。
【図3】実施の形態1に係るゲート線駆動回路に適用可能な単位シフトレジスタの一例を示す回路図である。
【図4】実施の形態1に係るゲート線駆動回路の回路図である。
【図5】実施の形態1に係るゲート線駆動回路の回路図である。
【図6】実施の形態1に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図7】実施の形態1に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【図8】実施の形態1の第1の変更例に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図9】実施の形態1の第1の変更例に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【図10】実施の形態1の第2の変更例に係るゲート線駆動回路の構成を示す図である。
【図11】実施の形態1の第2の変更例に係るゲート線駆動回路の回路図である。
【図12】実施の形態1の第2の変更例に係るゲート線駆動回路の回路図である。
【図13】実施の形態1の第2の変更例に係るゲート線駆動回路における順方向シフト時の動作を示すタイミング図である。
【図14】実施の形態1の第2の変更例に係るゲート線駆動回路における逆方向シフト時の動作を示すタイミング図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【0014】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはIGZO(In-Ga-Zn-O)等の酸化物半導体などを用いることができる。
【0015】
よく知られているように、トランジスタは、それぞれ制御電極(狭義にはゲート(電極))と、一方の電流電極(狭義にはドレイン(電極)またはソース(電極))と、他方の電流電極(狭義にはソース(電極)またはドレイン(電極))とを含む少なくとも3つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、N型トランジスタであれば、相対的に電位(以下「レベル」とも称する)の高い電極をドレイン、低い電極をソースと呼称する(P型トランジスタの場合はその逆となる)。
【0016】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ(TFT)であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはSOI、ガラス、樹脂などの絶縁性基板であってもよい。
【0017】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばN型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いH(ハイ)レベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも低いL(ロー)レベルで非活性状態(オフ状態、非導通状態)となる。そのためN型トランジスタを用いた回路においては信号のHレベルが「活性レベル」、Lレベルが「非活性レベル」となる。また、N型トランジスタを用いて構成した回路の各ノードは、充電されてHレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてLレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【0018】
逆にP型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧(ソースを基準として負の値)よりも低いLレベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも高いHレベルで非活性状態(オフ状態、非導通状態)となる。そのためP型トランジスタを用いた回路においては信号のLレベルが「活性レベル」、Hレベルが「非活性レベル」となる。また、P型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がN型トランジスタの場合と逆になり、充電されてLレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてHレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【0019】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、N型トランジスタを用いた回路では、LレベルからHレベルへの変化が「プルアップ」、HレベルからLレベルの変化が「プルダウン」と定義され、P型トランジスタを用いた回路では、HレベルからLレベルへの変化が「プルアップ」、LレベルからHレベルの変化が「プルダウン」と定義される。
【0020】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素(素子やスイッチなど)を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【0021】
本発明においては、各々位相の異なるクロック信号(多相クロック信号)が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている(例えば図13の時刻t3とt4の間隔)。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをHレベルとすると、一のクロック信号の立ち下がり(HレベルからLレベルへの変化)タイミングとその次に活性化するクロック信号の立ち上がり(LレベルからHレベルへの変化)タイミングとが同時であってもよい。
【0022】
<実施の形態1>
図1は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス(EL)、有機EL、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置(画像センサ)などの電気光学装置に広く適用可能である。
【0023】
液晶表示装置10は、液晶アレイ部20と、ゲート線駆動回路(走査線駆動回路)30と、ソースドライバ40とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路30に搭載される。
【0024】
液晶アレイ部20は、行列状に配設された複数の画素25を含む。画素の行(以下「画素ライン」とも称する)の各々にはそれぞれゲート線GL1,GL2…(総称「ゲート線GL」)が配設され、また、画素の列(以下「画素列」とも称する)の各々にはそれぞれデータ線DL1,DL2…(総称「データ線DL」)がそれぞれ設けられる。図1には、第1行の第1列および第2列の画素25、並びにこれに対応するゲート線GL1およびデータ線DL1,DL2が代表的に示されている。
【0025】
各画素25は、対応するデータ線DLと画素ノードNpとの間に設けられる画素スイッチ素子26と、画素ノードNpおよび共通電極ノードNcの間に並列に接続されるキャパシタ27および液晶表示素子28とを有している。画素ノードNpと共通電極ノードNcとの間の電圧差に応じて、液晶表示素子28中の液晶の配向性が変化し、これに応答して液晶表示素子28の表示輝度が変化する。これにより、データ線DLおよび画素スイッチ素子26を介して画素ノードNpへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードNpと共通電極ノードNcとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【0026】
ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して活性化させる。画素スイッチ素子26のゲート電極は、それぞれ対応するゲート線GLと接続される。特定のゲート線GLが選択されている間は、それに接続する各画素において、画素スイッチ素子26が導通状態になり画素ノードNpが対応するデータ線DLと接続される。そして、画素ノードNpへ伝達された表示電圧がキャパシタ27によって保持される。一般的に、画素スイッチ素子26は、液晶表示素子28と同一の絶縁体基板(ガラス基板、樹脂基板等)上に形成されるTFTで構成される。
【0027】
ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定される表示電圧を、データ線DLへ出力するためのものである。ここでは一例として、表示信号SIGは6ビットの信号であり、表示信号ビットDB0〜DB5から構成されるものとする。6ビットの表示信号SIGに基づくと、各画素において、26=64段階の階調表示が可能となる。さらに、R(Red)、G(Green)およびB(Blue)の3つの画素により1つのカラー表示単位を形成すれば、約26万色のカラー表示が可能となる。
【0028】
また、図1に示すように、ソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とから構成されている。
【0029】
表示信号SIGにおいては、各々の画素25の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部20中のいずれか1つの画素25における表示輝度を示している。
【0030】
シフトレジスタ50は、表示信号SIGの設定が切り換わる周期に同期したタイミングで、データラッチ回路52に対して、表示信号ビットDB0〜DB5の取り込みを指示する。データラッチ回路52は、シリアルに生成される表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。
【0031】
データラッチ回路54に入力されるラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取り込まれるタイミングで活性化する。データラッチ回路54はそれに応答して、そのときデータラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。
【0032】
階調電圧生成回路60は、高電圧VDHおよび低電圧VDLの間に直列に接続された63個の分圧抵抗で構成され、64段階の階調電圧V1〜V64をそれぞれ生成する。
【0033】
デコード回路70は、データラッチ回路54に保持されている表示信号SIGをデコードし、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2…(総称「デコード出力ノードNd」)に出力する電圧を、階調電圧V1〜V64のうちから選択して出力する。
【0034】
その結果、デコード出力ノードNdには、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のうちの1つ)が同時に(パラレルに)出力される。なお、図1においては、第1列目および第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に示されている。
【0035】
アナログアンプ80は、デコード回路70からデコード出力ノードNd1,Nd2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線DL1,DL2…に出力する。
【0036】
ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ繰り返し出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GL1,GL2…を順に駆動することにより、液晶アレイ部20に表示信号SIGに基づいた画像の表示が成される。
【0037】
なお、図1には、ゲート線駆動回路30およびソースドライバ40が液晶アレイ部20と一体的に形成された液晶表示装置10の構成を例示したが、ゲート線駆動回路30と液晶アレイ部20とを一体的に形成し、ソースドライバ40については液晶アレイ部20の外部回路として設ける、あるいはゲート線駆動回路30およびソースドライバ40については、液晶アレイ部20の外部回路として設けることも可能である。
【0038】
図2は、本実施の形態に係るゲート線駆動回路30の構成を示す図である。このゲート線駆動回路30は、信号のシフト方向を変更可能な双方向シフトレジスタを用いて構成されている。即ち、当該ゲート線駆動回路30は、縦続接続(カスケード接続)したn個の双方向単位シフトレジスタSR1,SR2,SR3,…,SRnから成る多段のシフトレジスタを備えている(以下、単位シフトレジスタSR1,SR2,…,SRnを「単位シフトレジスタSR」と総称する)。単位シフトレジスタSRは、1つの画素ラインすなわち1つのゲート線GLごとに1つずつ設けられる。
【0039】
図2に示すクロック信号発生器31は、互いに位相が異なる2相のクロック信号CLK,/CLKをゲート線駆動回路30の単位シフトレジスタSRに入力するものである。これらクロック信号CLK,/CLKは、互いに逆相であり、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【0040】
スタートパルス発生器32は、画像信号の各フレーム期間の先頭に対応するタイミングで活性化するスタートパルスSPを生成する。
【0041】
電圧信号発生器33は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第1電圧信号Vnおよび第2電圧信号Vrを生成するものである。第1および第2電圧信号Vn,Vrは互いに相補な信号であり、電圧信号発生器33は、前段から後段への向き(単位シフトレジスタSR1,SR2,SR3,…の順)に信号をシフトさせる場合(この向きを「順方向」と定義する)には、第1電圧信号VnをHレベルにし、第2電圧信号VrをLレベルにする。逆に、後段から前段への向き(単位シフトレジスタSRn,SRn-1,SRn−2,…の順)に信号をシフトさせる場合(この向きを「逆方向」と定義する)には、第2電圧信号VrをHレベルにし、第1電圧信号VnをLレベルにする。
【0042】
それぞれの単位シフトレジスタSRは、第1入力端子IN1、第2入力端子IN2、出力端子OUT、クロック端子CK、第1電圧信号端子T1および第2電圧信号端子T2を有している。
【0043】
各単位シフトレジスタSRにおいて、出力信号Gを出力するための出力端子OUTは、対応するゲート線GLに接続される。つまり、各単位シフトレジスタSRの出力信号Gは、ゲート線GLを活性化するための垂直(又は水平)走査パルスとなる。
【0044】
各単位シフトレジスタSRのクロック端子CKには、その前後に隣接する単位シフトレジスタSRと異なるクロック信号が入力されるよう、クロック信号CLK,/CLKの片方が入力される。図2の例では、クロック信号CLKは奇数段の単位シフトレジスタSR1,SR3,SR5…に供給され、クロック信号/CLKは偶数段の単位シフトレジスタSR2,SR4,SR6…に供給される。ここではnを偶数と仮定し、最後段の単位シフトレジスタSRnにはクロック信号/CLKが供給されるものとする。
【0045】
スタートパルス発生器32が出力するスタートパルスSPは、最前段である第1段目(第1ステージ)の単位シフトレジスタSR1の第1入力端子IN1と、最後段である第n段目(第nステージ)の単位シフトレジスタSRnの第2入力端子IN2とに入力される。第2段目以降の単位シフトレジスタSRの第1入力端子IN1は、自身の前段の出力端子OUTに接続される。また第n−1段目以前の第2入力端子IN2は、自身の次段の出力端子OUTに接続される。
【0046】
また電圧信号発生器33が出力する第1電圧信号Vnは、各単位シフトレジスタSRの第1電圧信号端子T1に入力され、第2電圧信号Vrは、各単位シフトレジスタSRの第2電圧信号端子T2に入力される。第1および第2電圧信号Vn,Vrのレベルが変化すると、各単位シフトレジスタSRにおける信号のシフト方向が切り替わる。
【0047】
各単位シフトレジスタSRは、順方向シフトの場合には前段の出力信号Gを時間的にシフトさせて次段の単位シフトレジスタSRへと伝達し、逆方向シフトの場合には、次段の出力信号Gを時間的にシフトさせて前段の単位シフトレジスタSRへと伝達する(単位シフトレジスタSRの動作の詳細は後述する)。その結果、一連の単位シフトレジスタSRは、所定の走査周期に基づいたタイミングでゲート線GLを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【0048】
図3は、本実施の形態のゲート線駆動回路30に適用可能な単位シフトレジスタSRの一例を示す図である。また図4および図5は、図3の単位シフトレジスタSRを用いて構成したゲート線駆動回路30の回路図である。図4は最前の2段(第1段目と第2段目)である単位シフトレジスタSR1,SR2の部分を示し、図5は最後の2段(第n−1段目と第n段目)である単位シフトレジスタSRn-1,SRnの部分を示している。
【0049】
ゲート線駆動回路30において、各単位シフトレジスタSRの構成は実質的にどれも同じであるので、以下では代表的に第k段目の単位シフトレジスタSRkについて説明する。また、この単位シフトレジスタSRを構成するトランジスタは全て同一導電型の電界効果トランジスタであるが、ここでは全てN型TFTであるとする。
【0050】
単位シフトレジスタSRkは、図2で示した第1および第2入力端子IN1,IN2、出力端子OUT、クロック端子CK、第1および第2電圧信号端子T1,T2の他に、低電位側電源電位VSS(以下「ロー側電源電位」)が供給される第1電源端子S1および、高電位側電源電位VDD(以下「ハイ側電源電位」)が供給される第2電源端子S2を有している。以下の説明では、ロー側電源電位VSSが回路の基準電位(=0V)とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位VDDは17V、ロー側電源電位VSSは−12Vなどと設定される。
【0051】
単位シフトレジスタSRkの出力段は、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給することで、出力信号Gkを活性レベル(Hレベル)にする出力プルアップトランジスタである。トランジスタQ2は、第1電源端子S1の電位を出力端子OUTに供給することで、出力信号Gkを比活性レベル(Lレベル)に維持する出力プルダウントランジスタである。単位シフトレジスタSRの出力段を構成するトランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」、トランジスタQ2のゲートが接続するノードを「ノードN2」と定義する。
【0052】
ノードN1と第1電圧信号端子T1との間には、トランジスタQ3が接続し、そのゲートは第1入力端子IN1に接続する。ノードN1と第2電圧信号端子T2との間には、トランジスタQ4が接続し、そのゲートは第2入力端子IN2に接続される。またノードN1と第1電源端子S1との間には、ゲートがノードN2に接続したトランジスタQ5が接続されている。このトランジスタQ5は、ノードN2が活性レベル(Hレベル)の期間、ノードN1を非活性レベル(Lレベル)に維持するよう機能する。
【0053】
ノードN2と第2電源端子S2との間にはトランジスタQ6が接続し、ノードN2と第1電源端子S1との間にはトランジスタQ7が接続する。トランジスタQ6は、ゲートがドレインと同じく第2電源端子S2に接続し、いわゆるダイオード接続されている。トランジスタQ7のゲートはノードN1に接続する。
【0054】
トランジスタQ7は、トランジスタQ6よりもオン抵抗が充分小さく設定されている。よってノードN1がHレベルになってトランジスタQ7がオンするとノードN2は放電されてLレベルになる。反対にノードN1がLレベルのときはトランジスタQ7がオフするので、ノードN2はトランジスタQ6によって充電されてHレベルになる。即ちトランジスタQ6,Q7は、ノードN1を入力端、ノードN2を出力端とするレシオ型インバータを構成している。当該インバータは、トランジスタQ2(出力プルダウントランジスタ)を駆動する「プルダウン駆動回路」として機能する。
【0055】
図3の単位シフトレジスタSRkの動作を説明する。説明の簡単のため、当該単位シフトレジスタSRkのクロック端子CKにはクロック信号CLKが入力されるものと仮定する(奇数段の単位シフトレジスタSR1,SR3等がこれに該当する)。またクロック信号CLK,/CLK、第1および第2電圧信号Vn,Vr、並びに第1および第2制御パルスSTn,STrにおいては、Hレベル(活性レベル)の電位はハイ側電源電位VDDと等しく、Lレベル(非活性レベル)の電位はロー側電源電位VSS(=0)に等しいものとする。さらに単位シフトレジスタSRkを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。
【0056】
ゲート線駆動回路30が順方向シフトの動作を行うとき(以下、単に「順方向シフト時」と称することもある)の単位シフトレジスタSRkの動作を説明する。順方向シフト時では、第1電圧信号端子T1に供給される第1電圧信号VnはHレベル(VDD)に設定され、第2電圧信号端子T2に供給される第2電圧信号Vrは、Lレベル(VSS)に設定される。よってトランジスタQ3は、ノードN1を充電(プルアップ)するトランジスタとして機能し、トランジスタQ4は、ノードN1を放電(プルダウン)するトランジスタとして機能する。
【0057】
まず単位シフトレジスタSRkの初期状態として、ノードN1がLレベル(VSS)の状態であるとする。このときトランジスタQ7はオフしているので、ノードN2はHレベル(VDD−Vth)である。また当該初期状態では、クロック信号CLK、前段(単位シフトレジスタSRk-1)の出力信号Gk-1、並びに次段(単位シフトレジスタSRk+1)の出力信号Gk+1は、全てLレベルであるとする。
【0058】
ノードN1がLレベル、ノードN2がHレベルの状態(以下「リセット状態」)では、トランジスタQ1がオフ、トランジスタQ2がオンになるので、単位シフトレジスタSRkの出力信号Gkは、クロック信号CLKのレベルに関係なくLレベルに維持される。即ち、単位シフトレジスタSRkに接続されたゲート線GLkは非選択状態にある。またリセット状態では、トランジスタQ5がオンし、ノードN1は低インピーダンスでLレベルに維持される。
【0059】
その状態から、前段の出力信号Gk-1(第1段目の場合はスタートパルスとしてのスタートパルスSP)がHレベルになると、トランジスタQ3がオンし、ノードN1がHレベル(VDD−Vth)になる。応じてトランジスタQ7がオンし、ノードN2はLレベル(≒VSS:トランジスタQ6,Q7のオン抵抗比により決まる電位)になる。このようにノードN1がHレベル、ノードN2がLレベルの状態(以下「セット状態」)になると、トランジスタQ1がオン、トランジスタQ2がオフになる。
【0060】
その後、前段の出力信号Gk-1がLレベルに戻るとトランジスタQ3はオフするが、ノードN1はフローティング状態のHレベルになるので、単位シフトレジスタSRkのセット状態は維持される。
【0061】
続いてクロック信号CLKがHレベルになると、トランジスタQ1がオン、トランジスタQ2がオフになっているため、出力端子OUTが充電されて、出力信号Gkのレベルが上昇する。このときトランジスタQ1の寄生容量(ゲート・ソース間、ゲート・ドレイン間およびゲート・チャネル間の容量成分)および容量素子Cを介した結合により、ノードN1が昇圧される。そのため出力端子OUTのレベルが上昇しても、トランジスタQ1のゲート・ソース間電圧はしきい値電圧(Vth)よりも大きく保たれ、当該トランジスタQ1は低インピーダンスに維持される。
【0062】
従って、出力信号Gkは、クロック信号CLKの立ち上がりに追随して素早くHレベルになる。またこのときトランジスタQ1は非飽和領域で動作して出力端子OUTを充電するため、出力信号Gkのレベルは、トランジスタQ1のしきい値電圧分の損失を伴わずクロック信号CLKと同じ電位VDDまで上昇する。このように出力信号GkがHレベルになると、ゲート線GLkが選択状態になる。
【0063】
その後クロック信号CLKがLレベルに戻ると、オン状態のトランジスタQ1によって出力端子OUTが放電される。出力信号GkはLレベル(VSS)になり、ゲート線GLkは非選択状態に戻る。またこのときノードN1は昇圧される前の電位(VDD−Vth)に戻る。
【0064】
一方、単位シフトレジスタSRkの出力信号Gkは、次段である単位シフトレジスタSRk+1の第1入力端子IN1に入力されるため、単位シフトレジスタSRk+1は、先ほど出力信号GkがHレベルになったときにセット状態になっている。
【0065】
よってクロック信号/CLKがHレベルになると、次段の出力信号Gk+1がHレベルになる。すると単位シフトレジスタSRkでは、トランジスタQ4がオンになり、ノードN1が放電されてLレベル(VSS)になる。応じてトランジスタQ7がオフになり、ノードN2はトランジスタQ6により充電されてHレベル(VDD−Vth)になる。即ち、単位シフトレジスタSRはリセット状態に戻り、トランジスタQ1がオフ、トランジスタQ2,Q5がオンになる。
【0066】
その後、クロック信号/CLKがLレベルになるのと共に次段の出力信号Gk+1がLレベルに戻る。応じてトランジスタQ4はオフになるが、トランジスタQ5がオンしているため、ノードN1は低インピーダンスのLレベルに維持される。
【0067】
以降、次のフレーム期間に前段の出力信号Gk-1が活性化されるまでは、トランジスタQ5〜Q7から成るハーフラッチ回路がノードN1をLレベル、ノードN2をHレベルに保持するため、単位シフトレジスタSRkはリセット状態に維持される。よってゲート線GLkの非選択期間の間、出力信号Gkは低インピーダンスでLレベルに維持される。
【0068】
以上の順方向シフトの動作をまとめると、単位シフトレジスタSRkは、第1入力端子IN1に入力される前段の出力信号Gk-1(単位シフトレジスタSR1ではスタートパルスSP)の非活性期間はリセット状態を維持する。リセット状態ではトランジスタQ1がオフ、トランジスタQ2がオンであるので、出力信号Gkは低インピーダンスで非活性レベル(Lレベル)に維持される。そして前段の出力信号Gk-1が活性化すると、単位シフトレジスタSRkはセット状態に切り替わる。セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるので、クロック端子CKに供給されるクロック信号(クロック信号CLKまたは/CLK)が活性化する間、出力信号Gkが活性レベル(Hレベル)になる。そしてその後、第2入力端子IN2に入力される次段の出力信号Gk+1(単位シフトレジスタSRnではスタートパルスSP)が活性化すると、元のリセット状態に戻る。
【0069】
この結果、順方向シフト時のゲート線駆動回路30では、図6に示すタイミング図のように、スタートパルスSPの活性化(時刻t1)を切っ掛けにして、クロック信号CLK,/CLKに同期したタイミングで出力信号G1,G2,G3,…がこの順に活性化する。それにより、ゲート線駆動回路30は、所定の走査周期でゲート線GL1,GL2,GL3,…をこの順に駆動することができる。
【0070】
ここで本実施の形態に係るゲート線駆動回路30の駆動方法について説明する。図3,図5に示すように、本実施の形態では、スタートパルスSPは最後段である単位シフトレジスタSRnの第2入力端子IN2にも入力される。そのため順方向シフト時に単位シフトレジスタSRnのノードN1がトランジスタQ4によって放電されるタイミングは、各フレーム期間の先頭にスタートパルスSPが活性化したとき(図6の時刻t1)になる。
【0071】
よって、単位シフトレジスタSRnは、単位シフトレジスタSRn-1の出力信号Gn-1の活性化に応じてセット状態(ノードN1がHレベル、ノードN2がLレベル)になると、フレーム期間の最後(時刻t2〜t3)に出力信号Gnを活性化した後も、直ぐにはリセット状態に戻らず、次のフレーム期間でスタートパルスSPが活性化したとき(時刻t1)にリセット状態に戻る(ノードN1のリーク電流は無視している)。つまり単位シフトレジスタSRnは、各フレーム期間同士の間のブランキング期間(時刻t3〜次のフレームの時刻t1)も、セット状態に維持されることになる。
【0072】
ブランキング期間では、全てのゲート線GLが非活性状態になるようにゲート線駆動回路30の出力信号G1〜Gnが全てLレベルに維持される必要がある。しかしブランキング期間に単位シフトレジスタSRnがセット状態のままであると、クロック信号/CLKが活性化したとき出力信号GnがHレベルになるという誤動作が生じる。
【0073】
そこで本実施の形態に係るゲート線駆動回路30の駆動方法では、順方向シフト時のブランキング期間を通して、最終段(単位シフトレジスタSRn)のクロック端子CKに入力されるクロック信号/CLKを非活性レベル(Lレベル)に維持する。クロック信号/CLKが活性化しなければ単位シフトレジスタSRnの出力信号Gnは活性化しないので、上記の誤動作は生じない。
【0074】
順方向シフト時におけるブランキング期間は、フレーム期間の最後に活性化する出力信号Gnの活性期間(ゲート線GLnの選択期間)が終了した時刻t3から、次フレームのスタートパルスSPが活性化する時刻t1までの期間として定義される。クロック信号/CLKは少なくともその間、非活性レベルに維持されればよいが、ブランキング期間が終わる時刻t1と同時に活性化させるのは好ましくない。
【0075】
時刻t1では、単位シフトレジスタSRnのノードN1が放電されてトランジスタQ1がオフするため、理論的にはそのときクロック信号/CLKが活性化しても出力信号Gnは活性化しない。しかしノードN1の放電速度によっては、トランジスタQ1がオフするタイミングが遅れ、時刻t1に出力信号Gnが活性化するという誤動作が生じる。よってブランキング期間の後にクロック信号/CLKの活性化させるタイミングは、時刻t1に対してある程度遅らせることが好ましい。例えば図6のように、ブランキング期間後もスタートパルスSPの活性期間が終わるまで、クロック信号/CLKを活性化させないようにしてもよい。
【0076】
なお、順方向シフト時には、単位シフトレジスタSRnのクロック端子CKに供給されるクロック信号/CLKのみを、ブランキング期間を通して非活性レベルに維持させればよいが、図6のようにクロック信号CLK,/CLKの両方を非活性レベル時に維持させてもよい。
【0077】
以上のように本実施の形態では、順方向シフト時のブランキング期間に最後段の単位シフトレジスタSRnがセット状態になったままになるが、その間、単位シフトレジスタSRnのクロック端子CKに供給されるクロック信号/CLKを非活性レベルに維持させることにより、単位シフトレジスタSRnの誤動作を防止することができる。よって単位シフトレジスタSRnのさらに後段に、ダミー単位シフトレジスタを設ける必要がない。
【0078】
次に、ゲート線駆動回路30が逆方向シフトの動作を行う場合(以下、単に「逆方向シフト時」と称することもある)における単位シフトレジスタSRの動作を説明する。逆方向シフト時には、各単位シフトレジスタSRの第1電圧信号端子T1に供給される第1電圧信号VnがLレベル(VSS)に設定され、第2電圧信号端子T2に供給される第2電圧信号VrがHレベル(VDD)に設定される。よって順方向シフトのときとは反対に、トランジスタQ3がノードN1を放電(プルダウン)するトランジスタとして機能し、トランジスタQ4がノードN1を充電(プルアップ)するトランジスタとして機能する。その結果、各段の単位シフトレジスタSRにおいて、トランジスタQ3およびトランジスタQ4の動作が、順方向シフトの場合と互いに入れ替わることになる。
【0079】
従って逆方向シフト時の単位シフトレジスタSRkは、第2入力端子IN2に入力される次段の出力信号Gk+1(単位シフトレジスタSRnではスタートパルスSP)の非活性期間はリセット状態を維持し、その間、出力信号Gkは低インピーダンスでLレベル(VSS)に維持される。そして出力信号Gk+1が活性化されると、単位シフトレジスタSRkはセット状態に切り替わり、クロック端子CKに供給されるクロック信号(クロック信号CLKまたは/CLK)が活性化する間、出力信号GkがHレベルになる。そしてその後、第1入力端子IN1に入力される前段の出力信号Gk-1(単位シフトレジスタSR1ではスタートパルスSP)が活性化すると、元のリセット状態に戻る。
【0080】
この結果、逆方向シフト時のゲート線駆動回路30では、図7に示すタイミング図のように、スタートパルスSPの活性化を切っ掛けにして、クロック信号CLK,/CLKに同期したタイミングで出力信号Gn,Gn-1,Gn-2,…がこの順に活性化する。それにより、ゲート線駆動回路30は、所定の走査周期でゲート線GLn,GLn-1,GLn-2,…をこの順に駆動することができる。
【0081】
図3,図4に示すように、本実施の形態では、スタートパルスSPは最前段である単位シフトレジスタSR1の第1入力端子IN1にも入力される。そのため逆方向シフト時に単位シフトレジスタSR1のノードN1がトランジスタQ3によって放電されるタイミングは、各フレーム期間の先頭にスタートパルスSPが活性化したとき(図7の時刻t11)になる。
【0082】
よって、単位シフトレジスタSR1は、単位シフトレジスタSR2の出力信号G2の活性化に応じてセット状態(ノードN1がHレベル、ノードN2がLレベル)になると、フレーム期間の最後(時刻t12〜t13)に出力信号G1を活性化した後も、直ぐにはリセット状態に戻らず、次のフレーム期間でスタートパルスSPが活性化したとき(時刻t11)にリセット状態に戻る(ノードN1のリーク電流は無視している)。つまり単位シフトレジスタSR1は、ブランキング期間(時刻t13〜次のフレームの時刻t11)もセット状態に維持されることになる。
【0083】
ブランキング期間に単位シフトレジスタSR1がセット状態のままであると、クロック信号CLKが活性化したとき出力信号G1がHレベルになるという誤動作が生じる。そこで逆方向シフト時には、ブランキング期間を通して、最前段(単位シフトレジスタSR1)のクロック端子CKに入力されるクロック信号CLKを非活性レベル(Lレベル)に維持する。クロック信号CLKが活性化しなければ単位シフトレジスタSR1の出力信号G1は活性化しないので、上記の誤動作は生じない。
【0084】
逆方向シフト時におけるブランキング期間は、フレーム期間の最後に活性化する出力信号G1の活性期間(ゲート線GL1の選択期間)が終了した時刻t13から、次フレームのスタートパルスSPが活性化する時刻t11までの期間として定義される。クロック信号CLKは少なくともその間、非活性レベルに維持されればよいが、時刻t11に出力信号G1が活性化するという誤動作を防止するため、ブランキング期間の後にクロック信号CLKの活性化させるタイミングは、時刻t11に対してある程度遅らせることが好ましい。例えば図7のように、ブランキング期間後もスタートパルスSPの活性期間が終わるまで、クロック信号CLKを活性化させないようにしてもよい。
【0085】
以上のように本実施の形態では、逆方向シフト時のブランキング期間に最前段の単位シフトレジスタSR1がセット状態になったままになるが、その間、単位シフトレジスタSR1のクロック端子CKに供給されるクロック信号CLKを非活性レベルに維持させることにより、単位シフトレジスタSR1の誤動作を防止することができる。よって単位シフトレジスタSR1のさらに前段に、ダミー単位シフトレジスタを設ける必要がない。
【0086】
なお、逆方向シフト時には、単位シフトレジスタSR1のクロック端子CKに供給されるクロック信号CLKのみを、ブランキング期間を通して非活性レベルに維持させればよいが、図7のようにクロック信号CLK,/CLKの両方を非活性レベル時に維持させてもよい。
【0087】
以上の説明では、ゲート線駆動回路30を2相のクロック信号CLK、/CLKを用いて駆動する場合について説明したが、もちろん本発明は3相以上のクロック信号を用いて駆動されるゲート線駆動回路30に対しても適用可能である。
【0088】
[第1の変更例]
液晶表示装置などの電気光学装置の走査線駆動回路には、非晶質シリコン(a−Si)を用いて形成したトランジスタ(a−Siトランジスタ)が広く使用されている。a−Siトランジスタは、ゲートが直流的にバイアスされるとしきい値電圧がシフトする特性があり、それが原因で走査線駆動回路の誤動作を引き起こすことが懸念される。
【0089】
例えば図6に示したゲート線駆動回路30の制御方法では、単位シフトレジスタSRnのトランジスタQ1のゲート(ノードN1)がブランキング期間を通して正バイアスされ続けるので、トランジスタQ1のしきい値電圧が正方向へシフトする。その結果、トランジスタQ1の駆動能力が低下するため、ゲート線駆動信号Gnの立ち上がりおよび立ち下がりの速度が遅くなり、液晶アレイ部20における表示不良を引き起こすという問題が生じる。
【0090】
ここでは、実施の形態1のゲート線駆動回路30の駆動方法において、この問題の発生を防止できる変更例を示す。図8、図9は、実施の形態1の第1の変更例に係るゲート線駆動回路30の駆動方法を説明するための図であり、図8は、順方向シフトにおけるゲート線駆動回路30の動作を示すタイミング図、図9は逆方向シフト時におけるゲート線駆動回路30の動作を示すタイミング図である。
【0091】
順方向シフト時には、図8に示すように、ブランキング期間内に入る時刻t3直後の一定期間(時刻t4〜t5)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共にスタートパルスSPをHレベルにする。
【0092】
スタートパルスSPがHレベルにされることにより、最後段の単位シフトレジスタSRnはリセット状態になる。つまり単位シフトレジスタSRnのトランジスタQ1のゲート(ノードN1)が、トランジスタQ4により放電されてLレベルになる。よって単位シフトレジスタSRnのトランジスタQ1のゲートがブランキング期間を通して正バイアスされることが防止され、上記の問題の発生を抑えることができる。
【0093】
時刻t4〜t5にスタートパルスSPを活性化させるとき、第1電圧信号VnはLレベルにされる。これは、ブランキング期間にスタートパルスSPを活性化させたときに最前段の単位シフトレジスタSR1がセット状態になるのを防止して、単位シフトレジスタSR1のトランジスタQ1のしきい値電圧が正方向にシフトするのを防ぐためである。スタートパルスSPをLレベルに戻した後、第1電圧信号Vnは、次のフレームにおける順方向シフトの動作に備えてHレベルに戻される。
【0094】
また本変更例に係るゲート線駆動回路30の駆動方法によれば、順方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPをHレベルにすることによって、最後段の単位シフトレジスタSRnをリセット状態にできる。よって単位シフトレジスタSRnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【0095】
一方、逆方向シフト時には、図9に示すように、ブランキング期間内に入る時刻t13直後の一定期間(時刻t14〜t15)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共にスタートパルスSPをHレベルにする。スタートパルスSPがHレベルにされることにより、最前段の単位シフトレジスタSR1はリセット状態になる。つまり逆方向シフト時には、ブランキング期間になった直後の時刻t14において、単位シフトレジスタSR1のトランジスタQ1のゲート(ノードN1)が、トランジスタQ3により放電されてLレベルになる。よって単位シフトレジスタSR1のトランジスタQ1のゲートがブランキング期間を通して正バイアスされることが防止され、上記の問題の発生を抑えることができる。
【0096】
ブランキング期間内の時刻t14〜t15にスタートパルスSPを活性化させるとき、第2電圧信号VrはLレベルにされる。これは、ブランキング期間にスタートパルスSPを活性化させたときに最後段の単位シフトレジスタSRnがセット状態になるのを防止して、単位シフトレジスタSRnのトランジスタQ1のしきい値電圧が正方向にシフトするのを防ぐためである。スタートパルスSPをLレベルに戻した後、第2電圧信号Vrは、次のフレームにおける逆方向シフトの動作に備えてHレベルに戻される。
【0097】
また本変更例に係るゲート線駆動回路30の駆動方法によれば、逆方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPをHレベルにすることによって、最前段の単位シフトレジスタSR1をリセット状態にできる。よって単位シフトレジスタSRnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【0098】
本変更例では、本実施の形態に係るゲート線駆動回路30の駆動方法によって生じる、単位シフトレジスタSR1,SRnのトランジスタQ1のしきい値電圧シフトの問題に着目し、その対策を示した。しかしゲート線駆動回路30の単位シフトレジスタSRkは殆どの期間(次段の出力信号Gk+1の活性化から、その次のフレームで前段の出力信号Gk-1が活性化するまでの期間)リセット状態に維持されるので、トランジスタQ2,Q5のゲート(ノードN2)が直流的に正バイアスされてトランジスタQ2,Q5のしきい値電圧シフトも発生する。この対策としては、例えば本発明者による特許出願に対応する特開2007−250052号公報などに開示されている。
【0099】
[第2の変更例]
高解像度の表示装置や撮像装置を実現するためには、ゲート線駆動回路30を高速に動作させる必要があり、各単位シフトレジスタSRにおいて、出力信号Gの活性化および非活性化を行うトランジスタQ1,Q2の動作の高速化が要求される。そのためには、トランジスタQ1,Q2のゲートが接続するノードN1,N2それぞれの充電速度を高めることが効果的である。
【0100】
しかし図3の単位シフトレジスタSRkでは、例えば順方向シフト時において前段の出力信号Gk-1が活性化したとき、ノードN1がトランジスタQ3により充電されてHレベルになり、応じてトランジスタQ7がオンすることでノードN2の放電が行われる。つまり前段の出力信号Gk-1の活性化からノードN2の放電までの間に、ノードN1の充電時間相当の遅延がある。しかもトランジスタQ3がノードN1の充電を開始するときトランジスタQ5がオンしており、これはノードN1の充電時間が長くなる一因となっている。
【0101】
また次段の出力信号Gk+1が活性化したときは、ノードN1がトランジスタQ4により放電されてLレベルになり、応じてトランジスタQ7がオフし、ノードN2はトランジスタQ6によって充電されてHレベルになる。トランジスタQ6,Q7はレシオ型インバータを構成しており、当該インバータが出力するLレベルのオフセットを小さくすると共に貫通電流を抑制するために、トランジスタQ6のオン抵抗は大きく設定される。そのためノードN2の充電速度の高速化には限界がある。
【0102】
図10は、本変更例に係るゲート線駆動回路30のブロック図である。当該ゲート線駆動回路30は、図2とほぼ同じ構成であるが、最前段の単位シフトレジスタSR1が第1制御信号端子CT1が設けられ、最後段の単位シフトレジスタSRnが第2制御信号端子CT2が設けられている。第1制御信号端子CT1および第2制御信号端子CT2にはそれぞれ所定の制御信号が供給されるが、ここでは第1制御信号端子CT1に供給される第1制御信号としてクロック信号CLKを用い、第2制御信号端子CT2に供給される第2制御信号としてクロック信号/CLKを用いる。これら第1および第2制御信号の選定手法については後述する。
【0103】
図11および図12は、本変更例に係るゲート線駆動回路30の回路図である。図11は最前の2段(第1段目と第2段目)である単位シフトレジスタSR1,SR2の部分を示し、図12は最後の2段(第n−1段目と第n段目)である単位シフトレジスタSRn-1,SRnの部分を示している。
【0104】
本変更例のゲート線駆動回路30では、最前段の単位シフトレジスタSR1と、最後段の単位シフトレジスタSRnと、その間の単位シフトレジスタSR2〜SRn-1とでは、それぞれ構成が異なっている。
【0105】
まず第2段目から第n−1段目までの単位シフトレジスタSR2〜SRn-1について説明する。単位シフトレジスタSR2〜SRn-1は全て同じ構成を有している。図11の単位シフトレジスタSR2および図12の単位シフトレジスタSRn-1に示すように、単位シフトレジスタSR2〜SRnのそれぞれは、図3の回路に対し、ノードN2に接続したトランジスタQ8,Q9を設けた構成を有している。トランジスタQ8は、ノードN2と第1電圧信号端子T1との間に接続し、そのゲートは第2入力端子IN2(トランジスタQ4のゲート)に接続する。トランジスタQ9は、ノードN2と第2電圧信号端子T2との間に接続し、そのゲートは第1入力端子IN1(トランジスタQ3のゲート)に接続される。トランジスタQ8,Q9は、トランジスタQ6よりもオン抵抗が充分小さく設定されている。
【0106】
この単位シフトレジスタSRk(2≦k≦n−1)の動作は図3の回路とほぼ同様であるので説明は省略するが、ノードN2の充放電が主にトランジスタQ8,Q9によって行われる点で、図3の場合と異なっている。
【0107】
即ち単位シフトレジスタSRkでは、例えば順方向シフト時において、前段の出力信号Gk-1が活性化すると、すぐにトランジスタQ9がオンしてノードN2の放電を開始する。つまり図3の回路と異なり、前段の出力信号Gk-1の活性化からノードN2の放電までの間に、ノードN1の充電時間に相当する遅延はない。しかもノードN2が放電されてLレベルになると、トランジスタQ5がオフするためノードN1の充電時間も短縮される。
【0108】
さらに、次段の出力信号Gk+1が活性化すると、トランジスタQ4によりノードN1が放電されてLレベルになりトランジスタQ7がオフする。このときトランジスタQ8がオンしてノードN2を充電する。トランジスタQ8はトランジスタQ6よりもオン抵抗が小さく設定されているため、図3の回路よりもノードN2の充電速度は速くなる。
【0109】
また逆方向シフト時においては、次段の出力信号Gk+1が活性化すると、すぐにトランジスタQ8がオンしてノードN2の放電を開始するので、順方向シフト時と同様にノードN1の充電時間が短縮される。さらに、前段の出力信号Gk-1が活性化したときはトランジスタQ9がオンしてノードN2を充電するので、順方向シフト時と同様にノードN2の充電速度は速くなる。
【0110】
このように本変更例の単位シフトレジスタSRkでは、ノードN1,N2の充電速度が速いため、トランジスタQ1,Q2の動作が高速化される。従って、表示装置や撮像装置の高解像度化に寄与できる。
【0111】
一方、最前段の単位シフトレジスタSR1は、図11に示すように、単位シフトレジスタSR2〜SRnの回路に対し、トランジスタQ9をノードN2と第1制御信号端子CT1との間に接続させたものである。また最後段の単位シフトレジスタSRnは、図12に示すように、単位シフトレジスタSR2〜SRnの回路に対し、トランジスタQ8をノードN2と第2制御信号端子CT2との間に接続させたものである。
【0112】
ここで本変更例に係るゲート線駆動回路30の駆動方法について説明する。図13は、順方向シフト時におけるゲート線駆動回路30の動作を示すタイミング図である。順方向シフト時においては、図13のように、フレーム期間の先頭でスタートパルスSPが活性化されるとき(時刻t1)、単位シフトレジスタSR1の第1制御信号端子CT1に供給される第1制御信号としてのクロック信号CLKはLレベルに設定され、単位シフトレジスタSRnの第2制御信号端子CT2に供給される第2制御信号としてのクロック信号/CLKはHレベルに設定される。
【0113】
このとき単位シフトレジスタSR1では、トランジスタQ9がノードN2を放電すると共に、トランジスタQ3がノードN1を充電し、単位シフトレジスタSR1はノードN1がHレベル、ノードN2がLレベルのセット状態になる。
【0114】
一方、単位シフトレジスタSRnでは、トランジスタQ8のゲートがHレベルになるが、第2制御信号端子CT2(クロック信号/CLK)がHレベルになっているのでノードN2の放電は行われない。また単位シフトレジスタSRnのトランジスタQ4もオンするが第2電圧信号端子T2(第2電圧信号Vr)がLレベルに設定されているので、ノードN1の充電も行われない。よって、単位シフトレジスタSRnはノードN1がLレベル、ノードN2がHレベルのリセット状態に維持される。
【0115】
この後、スタートパルスSPとクロック信号/CLK(第2制御信号)をLレベルにするが、そのときクロック信号/CLKをスタートパルスSPよりも遅らせてLレベルにすることが好ましい。クロック信号/CLKがスタートパルスSPより早くLレベルになると、単位シフトレジスタSRnのノードN2がトランジスタQ8を通して放電されるためである。
【0116】
以降は図3を用いたゲート線駆動回路30と同様に、各単位シフトレジスタSRが動作して、出力信号G1,G2,G3,…が順に活性化される。
【0117】
そして最後から2段目の出力信号Gn-1が活性化すると、単位シフトレジスタSRnにおいて、トランジスタQ9がノードN2を放電すると共に、トランジスタQ3がノードN1を充電し、単位シフトレジスタSRnはノードN1がHレベル、ノードN2がLレベルのセット状態になる。単位シフトレジスタSRnの出力信号Gnは、クロック信号/CLKの活性期間(時刻t2〜t3)にLレベルに戻る。
【0118】
本変更例では、ブランキング期間内に入る時刻t3直後の一定期間(時刻t4〜t5)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共に、スタートパルスSPと第1および第2の制御信号であるクロック信号CLK,/CLKを何れもHレベルにする。
【0119】
このとき最後段の単位シフトレジスタSRnでは、第2制御信号端子CT2(クロック信号/CLK)がHレベルなので、トランジスタQ8がノードN2を充電してHレベルにする。また第2電圧信号端子T2(第2電圧信号Vr)がLレベルなのでトランジスタQ4がノードN1を放電してLレベルにする。よって単位シフトレジスタSRnはリセット状態になる。
【0120】
単位シフトレジスタSR1では、トランジスタQ3,Q9がオンするが、第1電圧信号端子T1(第1電圧信号Vn)がLレベル、第1制御信号端子CT1(クロック信号CLK)がHレベルなので、単位シフトレジスタSR1は、ノードN1がLレベル、ノードN2がHレベルのリセット状態で維持される。
【0121】
このように本変更例に係るゲート線駆動回路30の駆動方法によれば、順方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPおよびクロック信号CLK,/CLK(第1および第2制御信号)をHレベルにすることによって、最後段の単位シフトレジスタSRnをリセット状態にできる。よって単位シフトレジスタSRnのさらに後段にダミー単位シフトレジスタを設ける必要がない。
【0122】
なお、ブランキング期間に第1および第2電圧信号Vn,VrをLレベル、スタートパルスSP、クロック信号CLK,/CLKをHレベルにするとき(時刻t4)、クロック信号/CLK(第2制御信号)は、スタートパルスSPよりも遅らせてHレベルにすることが好ましい。単位シフトレジスタSRnのノードN1がトランジスタQ4によって充分放電される前(つまりトランジスタQ1がオフする前)に、クロック信号/CLKがHレベルになると、出力信号Gnが活性化する誤動作が生じるからである。
【0123】
図14は、逆方向シフト時におけるゲート線駆動回路30の動作を示すタイミング図である。逆方向シフト時においては、図14のように、フレーム期間の先頭でスタートパルスSPが活性化されるとき(時刻t11)、単位シフトレジスタSRnの第2制御信号端子CT2に供給されるクロック信号/CLK(第2制御信号)はLレベルに設定され、単位シフトレジスタSR1の第1制御信号端子CT1に供給されるクロック信号CLK(第1制御信号)はHレベルに設定される。
【0124】
このとき単位シフトレジスタSRnでは、トランジスタQ8がノードN2を放電すると共に、トランジスタQ4がノードN1を充電し、単位シフトレジスタSRnはノードN1がHレベル、ノードN2がLレベルのセット状態になる。
【0125】
一方、単位シフトレジスタSR1では、トランジスタQ9のゲートがHレベルになるが、第1制御信号端子CT1(クロック信号CLK)がHレベルになっているのでノードN2の放電は行われない。また単位シフトレジスタSR1のトランジスタQ3もオンするが第1電圧信号端子T1(第1電圧信号Vn)がLレベルに設定されているので、ノードN1の充電も行われない。よって、単位シフトレジスタSR1はノードN1がLレベル、ノードN2がHレベルのリセット状態に維持される。
【0126】
この後、スタートパルスSPとクロック信号CLK(第1制御信号)をLレベルにするが、そのときクロック信号CLKをスタートパルスSPよりも遅らせてLレベルにすることが好ましい。クロック信号CLKがスタートパルスSPより早くLレベルになると、単位シフトレジスタSR1のノードN2がトランジスタQ9を通して放電されるためである。
【0127】
以降は図3を用いたゲート線駆動回路30と同様に、各単位シフトレジスタSRが動作して、出力信号Gn,Gn-1,Gn-2,…が順に活性化される。
【0128】
そして第2段目の出力信号G2が活性化すると、単位シフトレジスタSR1において、トランジスタQ8がノードN2を放電すると共に、トランジスタQ4がノードN1を充電し、単位シフトレジスタSR1はノードN1がHレベル、ノードN2がLレベルのセット状態になる。単位シフトレジスタSR1の出力信号G1は、クロック信号CLKの活性期間(時刻t12〜t13)にHレベルになる。
【0129】
本変更例では、ブランキング期間内に入る時刻t13直後の一定期間(時刻t14〜t15)、第1および第2電圧信号Vn,Vrの両方をLレベルにすると共に、スタートパルスSPとクロック信号CLK,/CLK(第1および第2制御信号)を何れもHレベルにする。
【0130】
このとき最前段の単位シフトレジスタSR1では、第1制御信号端子CT1(クロック信号CLK)がHレベルなので、トランジスタQ9がノードN2を充電してHレベルにする。また第1電圧信号端子T1(第1電圧信号Vn)がLレベルなのでトランジスタQ3がノードN1を放電してLレベルにする。よって単位シフトレジスタSR1はリセット状態になる。
【0131】
単位シフトレジスタSRnでは、トランジスタQ4,Q8がオンするが、第2電圧信号端子T2(第2電圧信号Vr)がLレベル、第2制御信号端子CT2(クロック信号/CLK)がHレベルなので、単位シフトレジスタSRnは、ノードN1がLレベル、ノードN2がHレベルのリセット状態で維持される。
【0132】
このように本変更例に係るゲート線駆動回路30の駆動方法によれば、逆方向シフト時のブランキング期間になった直後に、第1および第2電圧信号Vn,VrをLレベル、スタートパルスSPおよびクロック信号CLK,/CLK(第1および第2制御信号)をHレベルにすることによって、最前段の単位シフトレジスタSR1をリセット状態にできる。よって単位シフトレジスタSR1のさらに前段にダミー単位シフトレジスタを設ける必要がない。
【0133】
なお、ブランキング期間に第1および第2電圧信号Vn,VrをLレベル、スタートパルスSP、クロック信号CLK,/CLKをHレベルにするとき(時刻t14)、クロック信号CLK(第1制御信号)は、スタートパルスSPよりも遅らせてHレベルにすることが好ましい。単位シフトレジスタSR1のノードN1がトランジスタQ3によって充分放電される前(つまりトランジスタQ1がオフする前)に、クロック信号CLKがHレベルになると、出力信号G1が活性化する誤動作が生じるからである。
【0134】
最後に、第1制御信号端子CT1に供給する第1制御信号と、第2制御信号端子CT2に供給する第2制御信号の選定手法について説明する。
【0135】
上記した単位シフトレジスタSR1の動作から分かるように、第1制御信号端子CT1に供給される第1制御信号は、
条件a1:順方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第1制御信号は非活性レベルになる
条件a2:逆方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第1制御信号も活性レベルになる
という2つの条件を満たすように制御される。
【0136】
また単位シフトレジスタSRnの動作から分かるように、第2制御信号端子CT2に供給される第2制御信号は、
条件b1:順方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第2制御信号も活性レベルになる
条件b2:逆方向シフト時には、各フレーム期間の最初にスタートパルスSPが活性レベルになる間、第2制御信号は非活性レベルになる
という2つの条件を満たすように制御される。
【0137】
つまり、第1および第2制御信号は、各フレームの先頭(時刻t1および時刻t11)で上記の4つの条件を満たすように制御可能で、且つ、ブランキング期間になったとき(時刻t4および時刻t14)共に活性レベルになるように制御可能な信号であればよい。しかし、そのような制御信号を別途用意すると、その分だけ信号線が多く必要になるため好ましくない。
【0138】
一方、各単位シフトレジスタSRを駆動するクロック信号は、スタートパルスSPの活性期間やブランキング期間には実質的に不要である(単位シフトレジスタSRの動作に影響しない)ので、これを第1および第2制御信号として兼用させることができる。そうすれば信号線の数を増やさずに済む。このような観点から、本変更例では、第1制御信号としてクロック信号CLKを用い、第2制御信号としてクロック信号/CLKを用いた。
【0139】
さらに、図10に示したゲート線駆動回路30の構成では、本来的に、クロック信号CLKは条件a1、a2を満たす周期で活性化する信号であり、クロック信号/CLKは条件b1、b2を満たす周期で活性化する信号である。よって、第1制御信号としてクロック信号CLKを用い、第2制御信号としてクロック信号/CLKを用いれば、各フレームの先頭(時刻t1または時刻t11)においてクロック信号CLK,/CLKに対する例外的な制御を行わずとも自ずと条件a1,a2,b1,b2が満たされることになり、第1および第2制御信号の制御が簡略化されるという利点も得られる。
【符号の説明】
【0140】
10 液晶表示装置、20 液晶アレイ部、25 画素、30 ゲート線駆動回路、31 クロック信号発生器、32 スタートパルス発生器、33 電圧信号発生器、GL ゲート線、SR 単位シフトレジスタ、IN1 第1入力端子、IN2 第2入力端子、OUT 出力端子、CK クロック端子、T1 第1電圧信号端子、T2 第2電圧信号端子、CT1 第1制御信号端子、CT2 第2制御信号端子、SP スタートパルス、CLK,/CLK クロック信号、Vn 第1電圧信号、Vr 第2電圧信号。
【特許請求の範囲】
【請求項1】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第1入力端子と、
次段の出力信号を受ける第2入力端子と、
第1電圧信号が供給される第1電圧信号端子と、
第2電圧信号が供給される第2電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記第1入力端子に接続した制御電極を有し、前記第1トランジスタの制御電極が接続する第1ノードと前記第1電圧信号端子との間に接続する第3トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第1ノードと前記第2電圧信号端子との間に接続する第4トランジスタと
を備え、前記第1および第2電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの最前段の前記第1入力端子と最後段の前記第2入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記クロック端子に供給するクロック信号が非活性レベルに維持される
ことを特徴とする走査線駆動回路。
【請求項2】
請求項1記載の走査線駆動回路であって、
前記特定段の出力信号の活性期間後に、一定期間、前記第1および第2電圧信号の両方が非活性レベルにされると共に前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項3】
請求項1記載の走査線駆動回路であって、
前記多段のシフトレジスタの各段において前記第2トランジスタの制御電極が接続するノードを第2ノードとすると、
前記最前段および前記最後段以外の各段は、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第5トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第6トランジスタとをさらに備え、
前記最前段は、
第1制御信号が供給される第1制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第1制御信号端子との間に接続する第7トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第8トランジスタとをさらに備え、
前記最後段は、
第2制御信号が供給される第2制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第9トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第2制御信号端子との間に接続する第10トランジスタとをさらに備え、
前記特定段の出力信号の活性期間後に、一定期間、前記第1および第2電圧信号の両方が非活性レベルにされると共に前記第1および第2制御信号と前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項4】
請求項3記載の走査線駆動回路であって、
前段から後段へ向けて信号をシフトさせる順方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が非活性レベルにされると共に前記第2制御信号が活性レベルにされ、
後段から前段へ向けて信号をシフトさせる逆方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が活性レベルにされると共に前記第2制御信号が非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項5】
請求項3または請求項4記載の走査線駆動回路であって、
前記第1制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の1つであり、
前記第2制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の他の1つである
ことを特徴とする走査線駆動回路。
【請求項6】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第1入力端子と、
次段の出力信号を受ける第2入力端子と、
第1電圧信号が供給される第1電圧信号端子と、
第2電圧信号が供給される第2電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記第1入力端子に接続した制御電極を有し、前記第1トランジスタの制御電極が接続する第1ノードと前記第1電圧信号端子との間に接続する第3トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第1ノードと前記第2電圧信号端子との間に接続する第4トランジスタと
を備え、前記第1および第2電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの各段において前記第2トランジスタの制御電極が接続するノードを第2ノードとすると、
前記最前段および前記最後段以外の各段は、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第5トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第6トランジスタとをさらに備え、
前記最前段は、
第1制御信号が供給される第1制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第1制御信号端子との間に接続する第7トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第8トランジスタとをさらに備え、
前記最後段は、
第2制御信号が供給される第2制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第9トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第2制御信号端子との間に接続する第10トランジスタとをさらに備える
ことを特徴とする走査線駆動回路。
【請求項7】
請求項6記載の走査線駆動回路であって、
前記多段のシフトレジスタの最前段の前記第1入力端子と最後段の前記第2入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後に、一定期間、前記第1および第2電圧信号の両方が非活性レベルにされる共に前記第1および第2制御信号と前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項8】
請求項7記載の走査線駆動回路であって、
前段から後段へ向けて信号をシフトさせる順方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が非活性レベルにされると共に前記第2制御信号が活性レベルにされ、
後段から前段へ向けて信号をシフトさせる逆方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が活性レベルにされると共に前記第2制御信号が非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項9】
請求項7または請求項8記載の走査線駆動回路であって、
前記第1制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の1つであり、
前記第2制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の他の1つである
ことを特徴とする走査線駆動回路。
【請求項1】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第1入力端子と、
次段の出力信号を受ける第2入力端子と、
第1電圧信号が供給される第1電圧信号端子と、
第2電圧信号が供給される第2電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記第1入力端子に接続した制御電極を有し、前記第1トランジスタの制御電極が接続する第1ノードと前記第1電圧信号端子との間に接続する第3トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第1ノードと前記第2電圧信号端子との間に接続する第4トランジスタと
を備え、前記第1および第2電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの最前段の前記第1入力端子と最後段の前記第2入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後、次のフレーム期間に前記スタートパルスが活性化されるまで、前記特定段の前記クロック端子に供給するクロック信号が非活性レベルに維持される
ことを特徴とする走査線駆動回路。
【請求項2】
請求項1記載の走査線駆動回路であって、
前記特定段の出力信号の活性期間後に、一定期間、前記第1および第2電圧信号の両方が非活性レベルにされると共に前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項3】
請求項1記載の走査線駆動回路であって、
前記多段のシフトレジスタの各段において前記第2トランジスタの制御電極が接続するノードを第2ノードとすると、
前記最前段および前記最後段以外の各段は、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第5トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第6トランジスタとをさらに備え、
前記最前段は、
第1制御信号が供給される第1制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第1制御信号端子との間に接続する第7トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第8トランジスタとをさらに備え、
前記最後段は、
第2制御信号が供給される第2制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第9トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第2制御信号端子との間に接続する第10トランジスタとをさらに備え、
前記特定段の出力信号の活性期間後に、一定期間、前記第1および第2電圧信号の両方が非活性レベルにされると共に前記第1および第2制御信号と前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項4】
請求項3記載の走査線駆動回路であって、
前段から後段へ向けて信号をシフトさせる順方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が非活性レベルにされると共に前記第2制御信号が活性レベルにされ、
後段から前段へ向けて信号をシフトさせる逆方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が活性レベルにされると共に前記第2制御信号が非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項5】
請求項3または請求項4記載の走査線駆動回路であって、
前記第1制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の1つであり、
前記第2制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の他の1つである
ことを特徴とする走査線駆動回路。
【請求項6】
多段のシフトレジスタを備える走査線駆動回路であって、
前記多段のシフトレジスタの各段は、
出力信号を出力するための出力端子と、
前段の出力信号を受ける第1入力端子と、
次段の出力信号を受ける第2入力端子と、
第1電圧信号が供給される第1電圧信号端子と、
第2電圧信号が供給される第2電圧信号端子と、
クロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
前記出力端子を放電する第2トランジスタと、
前記第1入力端子に接続した制御電極を有し、前記第1トランジスタの制御電極が接続する第1ノードと前記第1電圧信号端子との間に接続する第3トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第1ノードと前記第2電圧信号端子との間に接続する第4トランジスタと
を備え、前記第1および第2電圧信号のレベルを切り替えることで、走査方向を変更可能であり、
前記多段のシフトレジスタの各段において前記第2トランジスタの制御電極が接続するノードを第2ノードとすると、
前記最前段および前記最後段以外の各段は、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第5トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第6トランジスタとをさらに備え、
前記最前段は、
第1制御信号が供給される第1制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第1制御信号端子との間に接続する第7トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第1電圧信号端子との間に接続する第8トランジスタとをさらに備え、
前記最後段は、
第2制御信号が供給される第2制御信号端子と、
前記第1入力端子に接続した制御電極を有し、前記第2ノードと前記第2電圧信号端子との間に接続する第9トランジスタと、
前記第2入力端子に接続した制御電極を有し、前記第2ノードと前記第2制御信号端子との間に接続する第10トランジスタとをさらに備える
ことを特徴とする走査線駆動回路。
【請求項7】
請求項6記載の走査線駆動回路であって、
前記多段のシフトレジスタの最前段の前記第1入力端子と最後段の前記第2入力端子には同一のスタートパルスが入力され、
前記多段のシフトレジスタのうちフレーム期間の最後に活性化される特定段の出力信号の活性期間後に、一定期間、前記第1および第2電圧信号の両方が非活性レベルにされる共に前記第1および第2制御信号と前記スタートパルスが活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項8】
請求項7記載の走査線駆動回路であって、
前段から後段へ向けて信号をシフトさせる順方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が非活性レベルにされると共に前記第2制御信号が活性レベルにされ、
後段から前段へ向けて信号をシフトさせる逆方向シフト時には、
フレーム期間の最初の前記スタートパルスの活性期間の間、前記第1制御信号が活性レベルにされると共に前記第2制御信号が非活性レベルにされる
ことを特徴とする走査線駆動回路。
【請求項9】
請求項7または請求項8記載の走査線駆動回路であって、
前記第1制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の1つであり、
前記第2制御信号は、前記多段のシフトレジスタの各段のクロック端子に供給されるクロック信号の他の1つである
ことを特徴とする走査線駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
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【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−186353(P2011−186353A)
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願番号】特願2010−54026(P2010−54026)
【出願日】平成22年3月11日(2010.3.11)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願日】平成22年3月11日(2010.3.11)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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