遅延線
【課題】簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させる。
【解決手段】遅延線１０Ａは、第１の遅延回路１２と第２の遅延回路１４とを有する。第１の遅延回路１２は、入力端子１６と出力端子１８とを有する帯域通過遅延線やその他の遅延線で構成される。第２の遅延回路１４は、入力端子２０、第１の出力端子２２ａ、第２の出力端子２２ｂ及びアイソレーション端子２４を備えたハイブリッドカプラ２６と、第１の出力端子２２ａに接続された第１のリアクタンス部２８Ａと、第２の出力端子２２ｂに接続された第２のリアクタンス部２８Ｂとを有する。さらに、第１の遅延回路１２の出力端子１８と第２の遅延回路１４におけるハイブリッドカプラ２６の入力端子２０とが電気的に接続されている。
【解決手段】遅延線１０Ａは、第１の遅延回路１２と第２の遅延回路１４とを有する。第１の遅延回路１２は、入力端子１６と出力端子１８とを有する帯域通過遅延線やその他の遅延線で構成される。第２の遅延回路１４は、入力端子２０、第１の出力端子２２ａ、第２の出力端子２２ｂ及びアイソレーション端子２４を備えたハイブリッドカプラ２６と、第１の出力端子２２ａに接続された第１のリアクタンス部２８Ａと、第２の出力端子２２ｂに接続された第２のリアクタンス部２８Ｂとを有する。さらに、第１の遅延回路１２の出力端子１８と第２の遅延回路１４におけるハイブリッドカプラ２６の入力端子２０とが電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる遅延線に関する。
【背景技術】
【０００２】
近時、例えば移動体通信システム等の基地局無線装置に使用される基地局の低歪化のための歪補償型増幅器においては、歪検出や歪抑圧を目的として例えば可変遅延線が用いられている。
【０００３】
可変遅延線３００は、例えば図２０に示すように、入力端子３０２と出力端子３０４との間に、コンデンサ３０６及び３０８と可変容量コンデンサ３１０とが直列に接続され、さらに、可変容量コンデンサ３１０の一端及び他端とアースとの間に、第１及び第２の共振器３１２及び３１４がそれぞれ接続されることによって構成されている（例えば特許文献１参照）。
【０００４】
この可変遅延線３００によれば、可変容量コンデンサ３１０の容量Ｃａを可変させるだけで、容易に絶対遅延時間を微調整することができ、例えば歪み補償型増幅器のフィードフォワード回路等の生産性の向上を図ることができる。
【０００５】
また、他の従来例に係る可変遅延線４００は、図２１に示すように、ハイブリッドカプラ４０２と、ハイブリッドカプラ４０２の第１及び第２の出力端子４０４ａ及び４０４ｂに接続された第１及び第２のリアクタンス部４０６ａ及び４０６ｂとを有する（例えば特許文献２参照）。
【０００６】
ハイブリッドカプラ４０２は、第１及び第２の出力端子４０４ａ及び４０４ｂのほかに、入力信号が供給される入力端子４０６と、第１及び第２の出力端子４０４ａ及び４０４ｂから出力された第１及び第２の出力信号に基づく反射信号が、可変遅延線４００の出力信号（第３の出力信号）として出力されるアイソレーション端子４０８とを備えている。
【０００７】
第１及び第２のリアクタンス部４０６ａ及び４０６ｂは、第１及び第２のコンデンサ４０８ａ及び４０８ｂと、第１及び第２のバラクタダイオード４１０ａ及び４１０ｂと、第１及び第２の誘電体共振器４１２ａ及び４１２ｂとを有する直列回路である。この場合、第１及び第２のコンデンサ４０８ａ及び４０８ｂの一端は第１及び第２の出力端子４０４ａ及び４０４ｂに接続され、その他端は第１及び第２のバラクタダイオード４１０ａ及び４１０ｂのカソード端子に接続されている。また、第１及び第２のバラクタダイオード４１０ａ及び４１０ｂのアノード端子は第１及び第２の誘電体共振器４１２ａ及び４１２ｂに接続されている。さらに、前記カソード端子には、制御電圧が供給可能となるように、第１及び第２の電圧制御端子４１４ａ及び４１４ｂが接続されている。
【０００８】
そして、第１及び第２の電圧制御端子４１４ａ及び４１４ｂから第１及び第２のバラクタダイオード４１０ａ及び４１０ｂに、それぞれ制御電圧を印加したとき、制御電圧の値に対応して該第１及び第２のバラクタダイオード４１０ａ及び４１０ｂの結合容量Ｃｂが変化する。具体的には、制御電圧の値が増加すると第１及び第２のバラクタダイオード４１０ａ及び４１０ｂの結合容量Ｃｂが減少する。
【０００９】
結合容量Ｃｂが変化すると、第１及び第２のリアクタンス部４０６ａ及び４０６ｂにおけるアドミタンスが変化して、可変遅延線４００の絶対遅延時間が増加する。この場合、第１及び第２のバラクタダイオード４１０ａ及び４１０ｂとして結合容量Ｃｂを広い範囲で可変できるものにすれば、より広い可変遅延時間を有する可変遅延線４００を得ることができる。
【００１０】
例えば、アイソレーション端子４０８に出力される第３の出力信号について、その絶対遅延時間の最小値が１ｎｓ程度となるように、第１及び第２のリアクタンス部４０６ａ及び４０６ｂを構成する回路素子の値を適宜調整すれば、１００ＭＨｚ以上の周波数帯域に対する絶対遅延時間の偏差を０．１ｎｓ以下に抑制することができると共に、可変遅延時間を１ｎｓにまで増加することができる。
【００１１】
また、可変遅延線４００において、絶対遅延時間が２ｎｓ程度まで変化しても、伝送特性や不整合減衰量はほとんど変化しない。そのため、可変遅延線４００の通過帯域を６０ＭＨｚ以上の広い帯域幅とすることが可能となる。
【００１２】
【特許文献１】特開２００１−１１９２０６号公報
【特許文献２】特開２００４−１５３８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載された可変遅延線３００は、結合容量Ｃａが変化すると、入力端子３０２側のコンデンサ３０６及び第１の共振器３１２と、出力端子３０４側のコンデンサ３０８及び第２の共振器３１４とのバランスが崩れ、可変遅延線３００における入力インピーダンスの値と出力インピーダンスの値とが変動する。これによって、可変遅延線３００において、インピーダンスマッチングを取ることが困難となる。また、絶対遅延時間が大きくなると、その偏差（絶対遅延時間の偏差）も大きくなるという問題がある。
【００１４】
一方、特許文献２に記載された可変遅延線４００は、入出力インピーダンスの変動を抑制することができ、通過帯域の広帯域化、絶対遅延時間の偏差の低減を実現することができる。しかし、絶対遅延時間が１ｎｓ程度であり、可変遅延線４００としての応用範囲が狭いという問題がある。
【００１５】
本発明はこのような課題を考慮してなされたものであり、簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる遅延線を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る遅延線は、入力端子と出力端子とを有する第１の遅延回路と、入力端子、第１の出力端子、第２の出力端子及びアイソレーション端子を備えたハイブリッドカプラと、前記第１の出力端子に接続された第１のリアクタンス部と、第２の出力端子に接続された第２のリアクタンス部とを有する第２の遅延回路とを具備し、前記第１の遅延回路の前記出力端子と前記第２の遅延回路における前記ハイブリッドカプラの前記入力端子とが電気的に接続されていることを特徴とする。
【００１７】
これにより、まず、第２の遅延回路にて、入出力インピーダンスの変動を抑制することができ、通過帯域の広帯域化、絶対遅延時間の偏差の低減を実現することができる。さらに、第１の遅延回路にて、絶対遅延時間の増大化を実現させることができる。
【００１８】
そして、前記構成において、前記第１の遅延回路と前記第２の遅延回路が一体化されていてもよい。この場合、遅延線の小型化に有利となる。
【００１９】
また、前記構成において、前記第２の遅延回路の前記第１のリアクタンス部及び第２のリアクタンス部は、それぞれリアクタンスが一定とされたリアクタンス素子を有するようにしてもよいし、あるいは、制御電圧が印加される制御端子をそれぞれ有し、且つ、前記制御端子に印加された前記制御電圧に応じてリアクタンスが変化する可変のリアクタンス素子を有するようにしてもよい。
【００２０】
一方、前記第１の遅延回路は、前記第１の遅延回路がバンドパスフィルタにて構成されていてもよい。この場合、前記入力端子と前記出力端子との間に複数の共振器を有するバンドパスフィルタや、前記入力端子と前記出力端子との間に複数のＬＣ共振回路を有するバンドパスフィルタ等がある。
【００２１】
また、前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器との間、前記出力端子と該出力端子に隣接する１つの前記共振器との間、並びに各共振器間とがそれぞれ容量結合あるいはそれぞれ誘導結合されていてもよい。
【００２２】
あるいは、前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、前記出力端子と該出力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、並びに各共振器間とが容量結合もしくは誘導結合され、且つ、前記容量結合と前記誘導結合の組み合わせが対称的であってもよい。この場合、簡単な構成で、通過帯域内における絶対遅延時間の平坦性を確保でき、小型化を促進させることができる。ここで、「通過帯域における絶対遅延時間の平坦性」とは、通過帯域の中心周波数における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）が、前記中心周波数から低域側及び高域側にどれだけ占めているかを示す。この発明では、前記平坦性の領域が通過帯域に対して広い範囲（通過帯域のほぼ５０％〜８０％）にわたって存在する。
【００２３】
また、前記第１の遅延回路は、ローパスフィルタ、あるいはストリップライン線路長による遅延量をもった回路、あるいはＳＡＷディレイラインを含むようにしてもよい。
【発明の効果】
【００２４】
以上説明したように、本発明に係る遅延線によれば、簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る遅延線の実施の形態例を図１〜図１９を参照しながら説明する。
【００２６】
本実施の形態に係る遅延線１０は、図１に示すように、第１の遅延回路１２と第２の遅延回路１４とを有する。第１の遅延回路１２は、入力端子１６と出力端子１８とを有する帯域通過遅延線（バンドパスフィルタ：ＢＰＦ）やその他の遅延線で構成することができる。
【００２７】
第２の遅延回路１４は、入力端子２０、第１の出力端子２２ａ、第２の出力端子２２ｂ及びアイソレーション端子２４を備えたハイブリッドカプラ２６と、第１の出力端子２２ａに接続された第１のリアクタンス部２８Ａと、第２の出力端子２２ｂに接続された第２のリアクタンス部２８Ｂとを有する。さらに、第１の遅延回路１２の出力端子１８と第２の遅延回路１４におけるハイブリッドカプラ２６の入力端子２０とが電気的に接続されている。
【００２８】
ハイブリッドカプラ２６のアイソレーション端子２４からは、第１の出力端子２２ａから出力された第１の出力信号と、第２の出力端子２２ｂから出力された第２の出力信号とに基づく反射信号が、本実施の形態に係る遅延線１０の出力信号（第３の出力信号）として出力端子３０を通じて出力される。この場合、第１の出力端子２２ａは、入力端子２０に供給される入力信号に対して同相の第１の出力信号が出力される０°の出力端子であり、第２の出力端子２２ｂは、前記入力信号に対して９０°の位相差を有する第２の出力信号が出力される９０°の出力端子である。
【００２９】
第１のリアクタンス部２８Ａ及び第２のリアクタンス部２８Ｂは、それぞれ略同一で、且つ、一定とされたリアクタンスＸを有する。第１のリアクタンス部２８Ａ及び第２のリアクタンス部２８Ｂの各一端は対応する第１の出力端子２２ａ及び第２の出力端子２２ｂに接続され、各他端はＧＮＤ（グランド）に接地されている。
【００３０】
次に、本実施の形態に係る遅延線１０について、２つの実施の形態を図２及び図３を参照しながら説明する。
【００３１】
まず、第１の実施の形態に係る遅延線１０Ａについて図２を参照しながら説明する。
【００３２】
この第１の実施の形態に係る遅延線１０Ａにおいて、第１のリアクタンス部２８Ａは、リアクタンス素子としての第１の容量素子３２ａと第１の共振器３４ａとの直列回路から構成され、第２のリアクタンス部２８Ｂは、リアクタンス素子としての第２の容量素子３２ｂと第２の共振器３４ｂとの直列回路から構成されている。第１及び第２の共振器３４ａ及び３４ｂは、ＬＣ共振器、分布定数回路からなる共振器又は誘電体共振器（λ／４共振器又はλ／２共振器）が望ましい。
【００３３】
ここで、第２の遅延回路１４の動作について説明する。先ず、ハイブリッドカプラ２６の入力端子２０を通じて入力信号が該ハイブリッドカプラ２８に供給されると、第１の出力端子２２ａ及び第２の出力端子２２ｂには、第１の出力信号及び第２の出力信号が出力される。この場合、前記第１及び第２の出力信号の位相差は９０°である。
【００３４】
第１の出力端子２２ａが第１のリアクタンス部２８Ａを介して接地され、第２の出力端子２２ｂが第２のリアクタンス部２８Ｂを介して接地されているため、第１及び第２の出力端子２２ａ及び２２ｂには、第１及び第２の反射信号が発生する。そして、前記第１及び第２の反射信号の合成信号である反射信号がアイソレーション端子２４に出力され、該反射信号が遅延線１０Ａの出力信号、すなわち第３の出力信号として出力端子３０を通じて出力される。この反射信号は、前記入力信号に対し１８０°の位相差を持つ。
【００３５】
アイソレーション端子２４と入力端子２０との間は、アイソレータとして機能するので、前記反射信号の反射波は、アイソレーション端子２４から入力端子２０に伝搬するが途中で減衰するので、入力端子２０に出力されることはない。つまり、前記反射波は、遅延線１０Ａの入力インピーダンス及び出力インピーダンスに影響を及ぼさない。従って、ハイブリッドカプラ２６と第１及び第２のリアクタンス部２８Ａ及び２８Ｂとによって、遅延線１０Ａにおける入力インピーダンス及び出力インピーダンスの変動を抑制することができる。これによって、遅延線１０Ａにおけるインピーダンスマッチングを容易に行うことができる。
【００３６】
また、第１の共振器３４ａ及び第２の共振器３４ｂは、それぞれ共振周波数を有している。この共振周波数によって遅延線１０Ａの通過帯域における中心周波数が決定される。つまり、前記共振周波数を所望の値に設定することで、所望の通過帯域を有する遅延線１０Ａを得ることが可能となる。
【００３７】
特に、この第１の実施の形態では、第２の遅延回路１４の前段に、ＢＰＦやその他の遅延線で構成された第１の遅延回路１２が接続されていることから、該第１の遅延回路１２にて、絶対遅延時間の増大化を実現させることができる。
【００３８】
つまり、この第１の実施の形態に係る遅延線１０Ａにおいては、簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる。
【００３９】
次に、第２の実施の形態に係る遅延線１０Ｂについて図３を参照しながら説明する。図２と対応するものについては同符号を付してその重複説明を省略する。
【００４０】
この第２の実施の形態に係る遅延線１０Ｂは、図３に示すように、上述した第１の実施の形態に係る遅延線１０Ａとほぼ同様の構成を有するが、第２の遅延回路１４における第１のリアクタンス部２８Ａが、リアクタンス素子としての第１の可変容量素子４０ａと第１の共振器３４ａとの直列回路から構成され、第２のリアクタンス部２８Ｂが、リアクタンス素子としての第２の可変容量素子４０ｂと第２の共振器３４ｂとの直列回路から構成されている点で異なる。
【００４１】
第１及び第２の可変容量素子４０ａ及び４０ｂは、その結合容量Ｃを変化させることによって、リアクタンスＸを変化できるものであればよく、このような回路素子としては、バラクタダイオード、トリマコンデンサ等がある。
【００４２】
この第２の実施の形態に係る遅延線１０Ｂにおいては、上述した第１の実施の形態に係る遅延線１０Ｂの効果のほか、第１及び第２のリアクタンス部２８Ａ及び２８Ｂにおける第１及び第２の可変容量素子４０ａ及び４０ｂの結合容量Ｃをそれぞれ同一量だけ変化させることによって、第１及び第２のリアクタンス部２８Ａ及び２８ＢのリアクタンスＸを同一量だけ変化させることができ、これにより、第３の出力信号が有する絶対遅延時間を変化させることができる。
【００４３】
上述した第１及び第２の実施の形態に係る遅延線１０Ａ及び１０Ｂにおいては、第１の遅延回路１２と第２の遅延回路１４を一体化してもよい。一体化としては、第１及び第２の遅延回路１２及び１４を同一の配線基板に実装する場合や、第１及び第２の遅延回路１２及び１４を同一の基体（誘電体基板等）に形成する場合等がある。一体化することで、遅延線１０Ａ及び１０Ｂの小型化をより一層促進させることができる。
【実施例１】
【００４４】
次に、第１の実施の形態に係る遅延線１０Ａの実施例（第１の実施例に係る遅延線１００Ａ）について図４〜図７を参照しながら説明する。
【００４５】
この第１の実施例に係る遅延線１００Ａは、第２の遅延回路１４の構成が、図２と同様に、ハイブリッドカプラ２６と、第１のリアクタンス部２８Ａと、第２のリアクタンス部２８Ｂとを有する。また、第１のリアクタンス部２８Ａは、第１の容量素子３２ａと第１の共振器３４ａとの直列回路から構成され、第２のリアクタンス部２８Ｂは、第２の容量素子３２ｂと第２の共振器３４ｂとの直列回路から構成されている。
【００４６】
第１の遅延回路１２は、入力端子１６と出力端子１８との間に複数のλ／４共振器（第１〜第４の共振器４２ａ〜４２ｄ）を有するバンドパスフィルタ４４にて構成されている。このバンドパスフィルタ４４は、入力端子１６と第１の共振器４２ａ間、第４の共振器４２ｄと出力端子１８間、各共振器４２ａ〜４２ｄ間とがそれぞれ容量Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５で結合されて構成されている。
【００４７】
この第１の実施例に係る遅延線１００Ａの遅延特性を図５に示し、減衰特性を図６に示し、周波数に対する不整合減衰量の変化を図７に示す。これら図５〜図７においては、周波数ｆ１〜ｆ２の範囲における特性を図示している。
【００４８】
ここで、この第１の実施例に係る遅延線１００Ａの作用・効果を、比較例に係る遅延線２００（図８参照）と比較しながら説明する。
【００４９】
まず、比較例に係る遅延線２００は、図８に示すように、第１の実施例に係る遅延線の第１の遅延回路とほぼ同様の構成を有し、入力端子２０２と第１の共振器２０４ａ間、第４の共振器２０４ｄと出力端子２０６間、各共振器２０４ａ〜２０４ｄ間とがそれぞれ容量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５で結合されて構成されている。
【００５０】
この比較例に係る遅延線２００の遅延特性、減衰特性及び周波数に対する不整合減衰量の変化を図９に示す。この図９において、曲線Ａは遅延特性を示し、曲線Ｂは減衰特性を示し、曲線Ｃは不整合減衰量の変化を示す。なお、図９においては周波数ｆ１〜ｆ２の範囲における特性を図示している。
【００５１】
比較例の中心周波数はｆ０、通過帯域はｆ３〜ｆ４であり、ｆ１＜ｆ３＜ｆ０、ｆ０＜ｆ４＜ｆ２の関係となっている。
【００５２】
そして、比較例における絶対遅延時間の平坦性を曲線Ａから読み取ると、通過帯域の中心周波数ｆ０における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）は、通過帯域のほぼ３０％であることがわかる。
【００５３】
一方、第１の実施例に係る遅延線１００Ａは、図６から、周波数ｆ１〜ｆ２の範囲内では、中心周波数ｆ０の値に対して３ｄＢ落ちしていないことから、通過帯域が周波数ｆ１〜ｆ２の範囲よりも広い範囲にわたっていることがわかる。つまり、第１の実施例に係る遅延線１００Ａの通過帯域は周波数ｆ５〜ｆ６（図示せず）の範囲であって、ｆ５＜ｆ１＜ｆ０、ｆ０＜ｆ２＜ｆ６の関係にある。
【００５４】
また、この第１の実施例に係る遅延線１００Ａは、図７から、周波数ｆ１〜ｆ２の範囲では、不整合減衰量が２０ｄＢ以上となっており、反射エネルギが比較例よりも低減していることがわかる。
【００５５】
さらに、第１の実施例に係る遅延線１００Ａにおける絶対遅延時間の平坦性を図５から読み取ると、通過帯域の中心周波数ｆ０における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）は、通過帯域のほぼ６５％であり、比較例の３０％と比して大幅に向上していることがわかる。
【実施例２】
【００５６】
次に、第２の実施の形態に係る遅延線１０Ｂの実施例（第２の実施例に係る遅延線１００Ｂ）について図１０〜図１３を参照しながら説明する。
【００５７】
この第２の実施例に係る遅延線１００Ｂは、上述した第１の実施例に係る遅延線１００Ａとほぼ同様の構成を有するが、図１０に示すように、第２の遅延回路１４における第１のリアクタンス部２８Ａ及び第２のリアクタンス部２８Ｂの構成が以下のように異なる。
【００５８】
すなわち、第１のリアクタンス部２８Ａは、第１のコンデンサ５０ａと、第１のバラクタダイオード５２ａと、第１の共振器３４ａとを有する直列回路にて構成され、第２のリアクタンス部２８Ｂは、第２のコンデンサ５０ｂと、第２のバラクタダイオード５２ｂと、第２の共振器３４ｂとを有する直列回路にて構成されている。
【００５９】
この場合、第１のリアクタンス部２８Ａにおいては、第１のコンデンサ５０ａの一端は第１の出力端子２２ａに接続され、その他端は第１のバラクタダイオード５２ａのカソード端子に接続されている。また、第１のバラクタダイオード５２ａのアノード端子は第１の共振器３４ａに接続されている。さらに、第１のバラクタダイオード５２ａのカソード端子には、直流の制御電圧が印加可能となるように、第１の電圧制御端子５４ａが接続されている。
【００６０】
第２のリアクタンス部２８Ｂにおいても同様に、第２のコンデンサ５０ｂの一端が第２の出力端子２２ｂに接続され、その他端が第２のバラクタダイオード５２ｂのカソード端子に接続されている。また、第２のバラクタダイオード５２ｂのアノード端子は第２の共振器３４ｂに接続されている。さらに、第２のバラクタダイオード５２ｂのカソード端子には、直流の制御電圧が印加可能となるように、第２の電圧制御端子５４ｂが接続されている。
【００６１】
この第２の実施例に係る遅延線１００Ｂの遅延特性を図１１に示し、減衰特性を図１２に示し、周波数に対する不整合減衰量の変化を図１３に示す。これら図１１〜図１３においては、周波数ｆ１〜ｆ２の範囲における特性を図示している。また、図１１〜図１３において、曲線Ｄ１は、第１及び第２のバラクタダイオード５２ａ及び５２ｂの各結合容量ＣをＣ１としたときの特性を示し、曲線Ｄ２は、前記結合容量ＣをＣ２としたときの特性を示し、曲線Ｄ３は、前記結合容量ＣをＣ３としたときの特性を示す。なお、Ｃ１＞Ｃ２＞Ｃ３の関係を有する。
【００６２】
ここで、この第２の実施例に係る遅延線１００Ｂの作用・効果を、比較例に係る遅延線２００と比較しながら説明する。
【００６３】
この第２の実施例に係る遅延線１００Ｂでは、第１及び第２の電圧制御端子５４ａ及び５４ｂから第１及び第２のバラクタダイオード５２ａ及び５２ｂに、図示しない抵抗又はコイルを介して、それぞれ略同一値の直流の制御電圧を印加したとき、制御電圧の値に対応して該第１及び第２のバラクタダイオード５２ａ及び５２ｂの各結合容量Ｃがそれぞれ同一量だけ変化する。具体的には、制御電圧の電圧値が増加すると第１及び第２のバラクタダイオード５２ａ及び５２ｂの各結合容量Ｃが減少する。
【００６４】
結合容量ＣがＣ＝Ｃ１からＣ＝Ｃ２又はＣ＝Ｃ３まで変化すると（Ｃ１＞Ｃ２＞Ｃ３）、第１及び第２のリアクタンス部２８Ａ及び２８Ｂにおけるアドミタンスが変化して、図１１に示すように、遅延線１００Ｂの絶対遅延時間が増加する。この場合、第１及び第２のバラクタダイオード５２ａ及び５２ｂとして結合容量Ｃを広い範囲で可変できるものにすれば、より広い可変遅延時間を有する遅延線１００Ｂを得ることができる。
【００６５】
そして、この第２の実施例に係る遅延線１００Ｂにおいては、図１２から、周波数ｆ１〜ｆ２の範囲内では、中心周波数ｆ０の値に対して３ｄＢ落ちしていないことから、通過帯域が周波数ｆ１〜ｆ２の範囲よりも広い範囲にわたっていることがわかる。つまり、この第２の実施例に係る遅延線１００Ｂの通過帯域は周波数ｆ７〜ｆ８（図示せず）の範囲であって、ｆ７＜ｆ１＜ｆ０、ｆ０＜ｆ２＜ｆ８の関係にある。
【００６６】
また、この第２の実施例に係る遅延線１００Ｂは、図１３から、周波数ｆ１〜ｆ２の範囲では、不整合減衰量が２０ｄＢ以上となっており、第１の実施例と同様に、反射エネルギが比較例よりも低減していることがわかる。
【００６７】
さらに、第２の実施例に係る遅延線１００Ｂにおける絶対遅延時間の平坦性を図１１から読み取ると、通過帯域の中心周波数ｆ０における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）は、曲線Ｄ１〜Ｄ３共に、通過帯域のほぼ６５％であり、比較例の３０％と比して大幅に向上していることがわかる。
【実施例３】
【００６８】
次に、第２の実施の形態に係る遅延線１０Ｂの他の実施例（以下、第３の実施例に係る遅延線１００Ｃと記す）について図１４〜図１７を参照しながら説明する。
【００６９】
この第３の実施例に係る遅延線１００Ｃは、上述した第２の実施例に係る遅延線１００Ｂとほぼ同様の構成を有するが、図１４に示すように、第１の遅延回路１２の構成が以下のように異なる。
【００７０】
すなわち、第１の遅延回路１２は、入力端子１６と該入力端子１６に隣接する第１の共振器４２ａとが容量Ｃ１１で結合され、第１の共振器４２ａと該第１の共振器４２ａに隣接する第２の共振器４２ｂとが容量Ｃ１２で結合され、第２の共振器４２ｂと該第２の共振器４２ｂに隣接する第３の共振器４２ｃとがインダクタンスＬ１にて誘導結合され、第３の共振器４２ｃと該第３の共振器４２ｃに隣接する第４の共振器４２ｄとが容量Ｃ１３で結合され、第４の共振器４２ｄと出力端子１８とが容量Ｃ１４で結合されて構成されている。つまり、４つの容量結合と１つの誘導結合の組み合わせが対称的に配列されている。
【００７１】
この第３の実施例に係る遅延線１００Ｃの遅延特性を図１５に示し、減衰特性を図１６に示し、周波数に対する不整合減衰量の変化を図１７に示す。これら図１５〜図１７においては、周波数ｆ１〜ｆ２の範囲における特性を図示している。また、図１５〜図１７において、曲線Ｅ１は、第１及び第２のバラクタダイオード５２ａ及び５２ｂの結合容量ＣをＣ１としたときの特性を示し、曲線Ｅ２は、前記結合容量ＣをＣ２としたときの特性を示し、曲線Ｅ３は、前記結合容量ＣをＣ３としたときの特性を示す。なお、Ｃ１＞Ｃ２＞Ｃ３の関係を有する。
【００７２】
そして、この第３の実施例に係る遅延線１００Ｃにおいても、図１６から、周波数ｆ１〜ｆ２の範囲内では、中心周波数ｆ０の値に対して３ｄＢ落ちしていないことから、通過帯域が周波数ｆ１〜ｆ２の範囲よりも広い範囲にわたっていることがわかる。つまり、第３の実施例に係る遅延線１００Ｃの通過帯域は周波数ｆ９〜ｆ１０（図示せず）の範囲であって、ｆ９＜ｆ１＜ｆ０、ｆ０＜ｆ２＜ｆ１０の関係にある。
【００７３】
また、この第３の実施例に係る遅延線１００Ｃは、図１７から、周波数ｆ１〜ｆ２の範囲では、不整合減衰量が２０ｄＢ以上となっており、特に、第２の実施例と比較したとき、通過帯域の高域側の不整合減衰量が増加していることから、反射エネルギが第２の実施例よりも低減していることがわかる。
【００７４】
さらに、第３の実施例に係る遅延線１００Ｃにおける絶対遅延時間の平坦性は、図１５に示すように、第２の実施例と比較したとき、通過帯域の高域側の偏差が小さくなっている。従って、第３の実施例における平坦性の領域は、曲線Ｅ１〜Ｅ３共に、通過帯域のほぼ７０％であり、第２の実施例と比して向上していることがわかる。
【００７５】
なお、上述した実施例１及び２では、第１の遅延回路１２を構成するバンドパスフィルタ４４として、入力端子１６と第１の共振器４２ａ間、第４の共振器４２ｄと出力端子１８間、各共振器４２ａ〜４２ｄ間とをそれぞれ容量Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５で結合して構成した例を示したが、その他、図１８に示すように、入力端子１６と第１の共振器４２ａ間、第４の共振器４２ｄと出力端子１８間、各共振器４２ａ〜４２ｄ間とをそれぞれインダクタンスＬ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ１５で誘導結合して構成してもよい。
【００７６】
また、上述した実施例１〜３では、第１の遅延回路１２をバンドパスフィルタ４４にて構成した例を示したが、その他、第１の遅延回路１２をローパスフィルタ、あるいはストリップライン線路長による遅延量をもった回路、あるいはＳＡＷディレイラインにて構成してもよい。その一例を図１９に示す。
【００７７】
図１９に示す第１の遅延回路１２の例は、入力端子１６と出力端子１８との間に例えば第１及び第２のコンデンサ６０ａ及び６０ｂ（共に一端がグランドに接続されている）を有し、入力端子１６と第１のコンデンサ６０ａ間、第２のコンデンサ６０ｂと出力端子１８間、各コンデンサ６０ａ及び６０ｂ間とがそれぞれインダクタンスＬ１１、Ｌ１２、Ｌ１３で誘導結合されて構成されている。
【００７８】
本発明に係る遅延線は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【図面の簡単な説明】
【００７９】
【図１】本実施の形態に係る遅延線を示す回路図である。
【図２】第１の実施の形態に係る遅延線を示す回路図である。
【図３】第２の実施の形態に係る遅延線を示す回路図である。
【図４】第１の実施例に係る遅延線を示す回路図である。
【図５】第１の実施例に係る遅延線の遅延特性を示す図である。
【図６】第１の実施例に係る遅延線の減衰特性を示す図である。
【図７】第１の実施例に係る遅延線の周波数に対する不整合減衰量の変化を示す特性図である。
【図８】比較例に係る遅延線を示す回路図である。
【図９】比較例に係る遅延線の遅延特性、減衰特性及び周波数に対する不整合減衰量の変化を示す特性図である。
【図１０】第２の実施例に係る遅延線を示す回路図である。
【図１１】第２の実施例に係る遅延線の遅延特性を示す図である。
【図１２】第２の実施例に係る遅延線の減衰特性を示す図である。
【図１３】第２の実施例に係る遅延線の周波数に対する不整合減衰量の変化を示す特性図である。
【図１４】第３の実施例に係る遅延線を示す回路図である。
【図１５】第３の実施例に係る遅延線の遅延特性を示す図である。
【図１６】第３の実施例に係る遅延線の減衰特性を示す図である。
【図１７】第３の実施例に係る遅延線の周波数に対する不整合減衰量の変化を示す特性図である。
【図１８】第１の遅延回路の他の例を示す回路図である。
【図１９】第１の遅延回路のさらに他の例を示す回路図である。
【図２０】従来例に係る遅延線を示す回路図である。
【図２１】他の従来例に係る遅延線を示す回路図である。
【符号の説明】
【００８０】
１０、１０Ａ、１０Ｂ、１００Ａ〜１００Ｃ…遅延線
１２…第１の遅延回路 １４…第２の遅延回路
１６、２０…入力端子 １８、３０…出力端子
２６…ハイブリッドカプラ ２２ａ…第１の出力端子
２２ｂ…第２の出力端子 ２８Ａ…第１のリアクタンス部
２８Ｂ…第２のリアクタンス部 ３２ａ…第１の容量素子
３２ｂ…第２の容量素子 ３４ａ…第１の共振器
３４ｂ…第２の共振器 ４０ａ…第１の可変容量素子
４０ｂ…第２の可変容量素子 ４４…バンドパスフィルタ
【技術分野】
【０００１】
本発明は、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる遅延線に関する。
【背景技術】
【０００２】
近時、例えば移動体通信システム等の基地局無線装置に使用される基地局の低歪化のための歪補償型増幅器においては、歪検出や歪抑圧を目的として例えば可変遅延線が用いられている。
【０００３】
可変遅延線３００は、例えば図２０に示すように、入力端子３０２と出力端子３０４との間に、コンデンサ３０６及び３０８と可変容量コンデンサ３１０とが直列に接続され、さらに、可変容量コンデンサ３１０の一端及び他端とアースとの間に、第１及び第２の共振器３１２及び３１４がそれぞれ接続されることによって構成されている（例えば特許文献１参照）。
【０００４】
この可変遅延線３００によれば、可変容量コンデンサ３１０の容量Ｃａを可変させるだけで、容易に絶対遅延時間を微調整することができ、例えば歪み補償型増幅器のフィードフォワード回路等の生産性の向上を図ることができる。
【０００５】
また、他の従来例に係る可変遅延線４００は、図２１に示すように、ハイブリッドカプラ４０２と、ハイブリッドカプラ４０２の第１及び第２の出力端子４０４ａ及び４０４ｂに接続された第１及び第２のリアクタンス部４０６ａ及び４０６ｂとを有する（例えば特許文献２参照）。
【０００６】
ハイブリッドカプラ４０２は、第１及び第２の出力端子４０４ａ及び４０４ｂのほかに、入力信号が供給される入力端子４０６と、第１及び第２の出力端子４０４ａ及び４０４ｂから出力された第１及び第２の出力信号に基づく反射信号が、可変遅延線４００の出力信号（第３の出力信号）として出力されるアイソレーション端子４０８とを備えている。
【０００７】
第１及び第２のリアクタンス部４０６ａ及び４０６ｂは、第１及び第２のコンデンサ４０８ａ及び４０８ｂと、第１及び第２のバラクタダイオード４１０ａ及び４１０ｂと、第１及び第２の誘電体共振器４１２ａ及び４１２ｂとを有する直列回路である。この場合、第１及び第２のコンデンサ４０８ａ及び４０８ｂの一端は第１及び第２の出力端子４０４ａ及び４０４ｂに接続され、その他端は第１及び第２のバラクタダイオード４１０ａ及び４１０ｂのカソード端子に接続されている。また、第１及び第２のバラクタダイオード４１０ａ及び４１０ｂのアノード端子は第１及び第２の誘電体共振器４１２ａ及び４１２ｂに接続されている。さらに、前記カソード端子には、制御電圧が供給可能となるように、第１及び第２の電圧制御端子４１４ａ及び４１４ｂが接続されている。
【０００８】
そして、第１及び第２の電圧制御端子４１４ａ及び４１４ｂから第１及び第２のバラクタダイオード４１０ａ及び４１０ｂに、それぞれ制御電圧を印加したとき、制御電圧の値に対応して該第１及び第２のバラクタダイオード４１０ａ及び４１０ｂの結合容量Ｃｂが変化する。具体的には、制御電圧の値が増加すると第１及び第２のバラクタダイオード４１０ａ及び４１０ｂの結合容量Ｃｂが減少する。
【０００９】
結合容量Ｃｂが変化すると、第１及び第２のリアクタンス部４０６ａ及び４０６ｂにおけるアドミタンスが変化して、可変遅延線４００の絶対遅延時間が増加する。この場合、第１及び第２のバラクタダイオード４１０ａ及び４１０ｂとして結合容量Ｃｂを広い範囲で可変できるものにすれば、より広い可変遅延時間を有する可変遅延線４００を得ることができる。
【００１０】
例えば、アイソレーション端子４０８に出力される第３の出力信号について、その絶対遅延時間の最小値が１ｎｓ程度となるように、第１及び第２のリアクタンス部４０６ａ及び４０６ｂを構成する回路素子の値を適宜調整すれば、１００ＭＨｚ以上の周波数帯域に対する絶対遅延時間の偏差を０．１ｎｓ以下に抑制することができると共に、可変遅延時間を１ｎｓにまで増加することができる。
【００１１】
また、可変遅延線４００において、絶対遅延時間が２ｎｓ程度まで変化しても、伝送特性や不整合減衰量はほとんど変化しない。そのため、可変遅延線４００の通過帯域を６０ＭＨｚ以上の広い帯域幅とすることが可能となる。
【００１２】
【特許文献１】特開２００１−１１９２０６号公報
【特許文献２】特開２００４−１５３８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載された可変遅延線３００は、結合容量Ｃａが変化すると、入力端子３０２側のコンデンサ３０６及び第１の共振器３１２と、出力端子３０４側のコンデンサ３０８及び第２の共振器３１４とのバランスが崩れ、可変遅延線３００における入力インピーダンスの値と出力インピーダンスの値とが変動する。これによって、可変遅延線３００において、インピーダンスマッチングを取ることが困難となる。また、絶対遅延時間が大きくなると、その偏差（絶対遅延時間の偏差）も大きくなるという問題がある。
【００１４】
一方、特許文献２に記載された可変遅延線４００は、入出力インピーダンスの変動を抑制することができ、通過帯域の広帯域化、絶対遅延時間の偏差の低減を実現することができる。しかし、絶対遅延時間が１ｎｓ程度であり、可変遅延線４００としての応用範囲が狭いという問題がある。
【００１５】
本発明はこのような課題を考慮してなされたものであり、簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる遅延線を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る遅延線は、入力端子と出力端子とを有する第１の遅延回路と、入力端子、第１の出力端子、第２の出力端子及びアイソレーション端子を備えたハイブリッドカプラと、前記第１の出力端子に接続された第１のリアクタンス部と、第２の出力端子に接続された第２のリアクタンス部とを有する第２の遅延回路とを具備し、前記第１の遅延回路の前記出力端子と前記第２の遅延回路における前記ハイブリッドカプラの前記入力端子とが電気的に接続されていることを特徴とする。
【００１７】
これにより、まず、第２の遅延回路にて、入出力インピーダンスの変動を抑制することができ、通過帯域の広帯域化、絶対遅延時間の偏差の低減を実現することができる。さらに、第１の遅延回路にて、絶対遅延時間の増大化を実現させることができる。
【００１８】
そして、前記構成において、前記第１の遅延回路と前記第２の遅延回路が一体化されていてもよい。この場合、遅延線の小型化に有利となる。
【００１９】
また、前記構成において、前記第２の遅延回路の前記第１のリアクタンス部及び第２のリアクタンス部は、それぞれリアクタンスが一定とされたリアクタンス素子を有するようにしてもよいし、あるいは、制御電圧が印加される制御端子をそれぞれ有し、且つ、前記制御端子に印加された前記制御電圧に応じてリアクタンスが変化する可変のリアクタンス素子を有するようにしてもよい。
【００２０】
一方、前記第１の遅延回路は、前記第１の遅延回路がバンドパスフィルタにて構成されていてもよい。この場合、前記入力端子と前記出力端子との間に複数の共振器を有するバンドパスフィルタや、前記入力端子と前記出力端子との間に複数のＬＣ共振回路を有するバンドパスフィルタ等がある。
【００２１】
また、前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器との間、前記出力端子と該出力端子に隣接する１つの前記共振器との間、並びに各共振器間とがそれぞれ容量結合あるいはそれぞれ誘導結合されていてもよい。
【００２２】
あるいは、前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、前記出力端子と該出力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、並びに各共振器間とが容量結合もしくは誘導結合され、且つ、前記容量結合と前記誘導結合の組み合わせが対称的であってもよい。この場合、簡単な構成で、通過帯域内における絶対遅延時間の平坦性を確保でき、小型化を促進させることができる。ここで、「通過帯域における絶対遅延時間の平坦性」とは、通過帯域の中心周波数における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）が、前記中心周波数から低域側及び高域側にどれだけ占めているかを示す。この発明では、前記平坦性の領域が通過帯域に対して広い範囲（通過帯域のほぼ５０％〜８０％）にわたって存在する。
【００２３】
また、前記第１の遅延回路は、ローパスフィルタ、あるいはストリップライン線路長による遅延量をもった回路、あるいはＳＡＷディレイラインを含むようにしてもよい。
【発明の効果】
【００２４】
以上説明したように、本発明に係る遅延線によれば、簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る遅延線の実施の形態例を図１〜図１９を参照しながら説明する。
【００２６】
本実施の形態に係る遅延線１０は、図１に示すように、第１の遅延回路１２と第２の遅延回路１４とを有する。第１の遅延回路１２は、入力端子１６と出力端子１８とを有する帯域通過遅延線（バンドパスフィルタ：ＢＰＦ）やその他の遅延線で構成することができる。
【００２７】
第２の遅延回路１４は、入力端子２０、第１の出力端子２２ａ、第２の出力端子２２ｂ及びアイソレーション端子２４を備えたハイブリッドカプラ２６と、第１の出力端子２２ａに接続された第１のリアクタンス部２８Ａと、第２の出力端子２２ｂに接続された第２のリアクタンス部２８Ｂとを有する。さらに、第１の遅延回路１２の出力端子１８と第２の遅延回路１４におけるハイブリッドカプラ２６の入力端子２０とが電気的に接続されている。
【００２８】
ハイブリッドカプラ２６のアイソレーション端子２４からは、第１の出力端子２２ａから出力された第１の出力信号と、第２の出力端子２２ｂから出力された第２の出力信号とに基づく反射信号が、本実施の形態に係る遅延線１０の出力信号（第３の出力信号）として出力端子３０を通じて出力される。この場合、第１の出力端子２２ａは、入力端子２０に供給される入力信号に対して同相の第１の出力信号が出力される０°の出力端子であり、第２の出力端子２２ｂは、前記入力信号に対して９０°の位相差を有する第２の出力信号が出力される９０°の出力端子である。
【００２９】
第１のリアクタンス部２８Ａ及び第２のリアクタンス部２８Ｂは、それぞれ略同一で、且つ、一定とされたリアクタンスＸを有する。第１のリアクタンス部２８Ａ及び第２のリアクタンス部２８Ｂの各一端は対応する第１の出力端子２２ａ及び第２の出力端子２２ｂに接続され、各他端はＧＮＤ（グランド）に接地されている。
【００３０】
次に、本実施の形態に係る遅延線１０について、２つの実施の形態を図２及び図３を参照しながら説明する。
【００３１】
まず、第１の実施の形態に係る遅延線１０Ａについて図２を参照しながら説明する。
【００３２】
この第１の実施の形態に係る遅延線１０Ａにおいて、第１のリアクタンス部２８Ａは、リアクタンス素子としての第１の容量素子３２ａと第１の共振器３４ａとの直列回路から構成され、第２のリアクタンス部２８Ｂは、リアクタンス素子としての第２の容量素子３２ｂと第２の共振器３４ｂとの直列回路から構成されている。第１及び第２の共振器３４ａ及び３４ｂは、ＬＣ共振器、分布定数回路からなる共振器又は誘電体共振器（λ／４共振器又はλ／２共振器）が望ましい。
【００３３】
ここで、第２の遅延回路１４の動作について説明する。先ず、ハイブリッドカプラ２６の入力端子２０を通じて入力信号が該ハイブリッドカプラ２８に供給されると、第１の出力端子２２ａ及び第２の出力端子２２ｂには、第１の出力信号及び第２の出力信号が出力される。この場合、前記第１及び第２の出力信号の位相差は９０°である。
【００３４】
第１の出力端子２２ａが第１のリアクタンス部２８Ａを介して接地され、第２の出力端子２２ｂが第２のリアクタンス部２８Ｂを介して接地されているため、第１及び第２の出力端子２２ａ及び２２ｂには、第１及び第２の反射信号が発生する。そして、前記第１及び第２の反射信号の合成信号である反射信号がアイソレーション端子２４に出力され、該反射信号が遅延線１０Ａの出力信号、すなわち第３の出力信号として出力端子３０を通じて出力される。この反射信号は、前記入力信号に対し１８０°の位相差を持つ。
【００３５】
アイソレーション端子２４と入力端子２０との間は、アイソレータとして機能するので、前記反射信号の反射波は、アイソレーション端子２４から入力端子２０に伝搬するが途中で減衰するので、入力端子２０に出力されることはない。つまり、前記反射波は、遅延線１０Ａの入力インピーダンス及び出力インピーダンスに影響を及ぼさない。従って、ハイブリッドカプラ２６と第１及び第２のリアクタンス部２８Ａ及び２８Ｂとによって、遅延線１０Ａにおける入力インピーダンス及び出力インピーダンスの変動を抑制することができる。これによって、遅延線１０Ａにおけるインピーダンスマッチングを容易に行うことができる。
【００３６】
また、第１の共振器３４ａ及び第２の共振器３４ｂは、それぞれ共振周波数を有している。この共振周波数によって遅延線１０Ａの通過帯域における中心周波数が決定される。つまり、前記共振周波数を所望の値に設定することで、所望の通過帯域を有する遅延線１０Ａを得ることが可能となる。
【００３７】
特に、この第１の実施の形態では、第２の遅延回路１４の前段に、ＢＰＦやその他の遅延線で構成された第１の遅延回路１２が接続されていることから、該第１の遅延回路１２にて、絶対遅延時間の増大化を実現させることができる。
【００３８】
つまり、この第１の実施の形態に係る遅延線１０Ａにおいては、簡単な構成で、通過帯域の広帯域化、絶対遅延時間偏差の低減化、絶対遅延時間の増大化を実現させることができる。
【００３９】
次に、第２の実施の形態に係る遅延線１０Ｂについて図３を参照しながら説明する。図２と対応するものについては同符号を付してその重複説明を省略する。
【００４０】
この第２の実施の形態に係る遅延線１０Ｂは、図３に示すように、上述した第１の実施の形態に係る遅延線１０Ａとほぼ同様の構成を有するが、第２の遅延回路１４における第１のリアクタンス部２８Ａが、リアクタンス素子としての第１の可変容量素子４０ａと第１の共振器３４ａとの直列回路から構成され、第２のリアクタンス部２８Ｂが、リアクタンス素子としての第２の可変容量素子４０ｂと第２の共振器３４ｂとの直列回路から構成されている点で異なる。
【００４１】
第１及び第２の可変容量素子４０ａ及び４０ｂは、その結合容量Ｃを変化させることによって、リアクタンスＸを変化できるものであればよく、このような回路素子としては、バラクタダイオード、トリマコンデンサ等がある。
【００４２】
この第２の実施の形態に係る遅延線１０Ｂにおいては、上述した第１の実施の形態に係る遅延線１０Ｂの効果のほか、第１及び第２のリアクタンス部２８Ａ及び２８Ｂにおける第１及び第２の可変容量素子４０ａ及び４０ｂの結合容量Ｃをそれぞれ同一量だけ変化させることによって、第１及び第２のリアクタンス部２８Ａ及び２８ＢのリアクタンスＸを同一量だけ変化させることができ、これにより、第３の出力信号が有する絶対遅延時間を変化させることができる。
【００４３】
上述した第１及び第２の実施の形態に係る遅延線１０Ａ及び１０Ｂにおいては、第１の遅延回路１２と第２の遅延回路１４を一体化してもよい。一体化としては、第１及び第２の遅延回路１２及び１４を同一の配線基板に実装する場合や、第１及び第２の遅延回路１２及び１４を同一の基体（誘電体基板等）に形成する場合等がある。一体化することで、遅延線１０Ａ及び１０Ｂの小型化をより一層促進させることができる。
【実施例１】
【００４４】
次に、第１の実施の形態に係る遅延線１０Ａの実施例（第１の実施例に係る遅延線１００Ａ）について図４〜図７を参照しながら説明する。
【００４５】
この第１の実施例に係る遅延線１００Ａは、第２の遅延回路１４の構成が、図２と同様に、ハイブリッドカプラ２６と、第１のリアクタンス部２８Ａと、第２のリアクタンス部２８Ｂとを有する。また、第１のリアクタンス部２８Ａは、第１の容量素子３２ａと第１の共振器３４ａとの直列回路から構成され、第２のリアクタンス部２８Ｂは、第２の容量素子３２ｂと第２の共振器３４ｂとの直列回路から構成されている。
【００４６】
第１の遅延回路１２は、入力端子１６と出力端子１８との間に複数のλ／４共振器（第１〜第４の共振器４２ａ〜４２ｄ）を有するバンドパスフィルタ４４にて構成されている。このバンドパスフィルタ４４は、入力端子１６と第１の共振器４２ａ間、第４の共振器４２ｄと出力端子１８間、各共振器４２ａ〜４２ｄ間とがそれぞれ容量Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５で結合されて構成されている。
【００４７】
この第１の実施例に係る遅延線１００Ａの遅延特性を図５に示し、減衰特性を図６に示し、周波数に対する不整合減衰量の変化を図７に示す。これら図５〜図７においては、周波数ｆ１〜ｆ２の範囲における特性を図示している。
【００４８】
ここで、この第１の実施例に係る遅延線１００Ａの作用・効果を、比較例に係る遅延線２００（図８参照）と比較しながら説明する。
【００４９】
まず、比較例に係る遅延線２００は、図８に示すように、第１の実施例に係る遅延線の第１の遅延回路とほぼ同様の構成を有し、入力端子２０２と第１の共振器２０４ａ間、第４の共振器２０４ｄと出力端子２０６間、各共振器２０４ａ〜２０４ｄ間とがそれぞれ容量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５で結合されて構成されている。
【００５０】
この比較例に係る遅延線２００の遅延特性、減衰特性及び周波数に対する不整合減衰量の変化を図９に示す。この図９において、曲線Ａは遅延特性を示し、曲線Ｂは減衰特性を示し、曲線Ｃは不整合減衰量の変化を示す。なお、図９においては周波数ｆ１〜ｆ２の範囲における特性を図示している。
【００５１】
比較例の中心周波数はｆ０、通過帯域はｆ３〜ｆ４であり、ｆ１＜ｆ３＜ｆ０、ｆ０＜ｆ４＜ｆ２の関係となっている。
【００５２】
そして、比較例における絶対遅延時間の平坦性を曲線Ａから読み取ると、通過帯域の中心周波数ｆ０における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）は、通過帯域のほぼ３０％であることがわかる。
【００５３】
一方、第１の実施例に係る遅延線１００Ａは、図６から、周波数ｆ１〜ｆ２の範囲内では、中心周波数ｆ０の値に対して３ｄＢ落ちしていないことから、通過帯域が周波数ｆ１〜ｆ２の範囲よりも広い範囲にわたっていることがわかる。つまり、第１の実施例に係る遅延線１００Ａの通過帯域は周波数ｆ５〜ｆ６（図示せず）の範囲であって、ｆ５＜ｆ１＜ｆ０、ｆ０＜ｆ２＜ｆ６の関係にある。
【００５４】
また、この第１の実施例に係る遅延線１００Ａは、図７から、周波数ｆ１〜ｆ２の範囲では、不整合減衰量が２０ｄＢ以上となっており、反射エネルギが比較例よりも低減していることがわかる。
【００５５】
さらに、第１の実施例に係る遅延線１００Ａにおける絶対遅延時間の平坦性を図５から読み取ると、通過帯域の中心周波数ｆ０における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）は、通過帯域のほぼ６５％であり、比較例の３０％と比して大幅に向上していることがわかる。
【実施例２】
【００５６】
次に、第２の実施の形態に係る遅延線１０Ｂの実施例（第２の実施例に係る遅延線１００Ｂ）について図１０〜図１３を参照しながら説明する。
【００５７】
この第２の実施例に係る遅延線１００Ｂは、上述した第１の実施例に係る遅延線１００Ａとほぼ同様の構成を有するが、図１０に示すように、第２の遅延回路１４における第１のリアクタンス部２８Ａ及び第２のリアクタンス部２８Ｂの構成が以下のように異なる。
【００５８】
すなわち、第１のリアクタンス部２８Ａは、第１のコンデンサ５０ａと、第１のバラクタダイオード５２ａと、第１の共振器３４ａとを有する直列回路にて構成され、第２のリアクタンス部２８Ｂは、第２のコンデンサ５０ｂと、第２のバラクタダイオード５２ｂと、第２の共振器３４ｂとを有する直列回路にて構成されている。
【００５９】
この場合、第１のリアクタンス部２８Ａにおいては、第１のコンデンサ５０ａの一端は第１の出力端子２２ａに接続され、その他端は第１のバラクタダイオード５２ａのカソード端子に接続されている。また、第１のバラクタダイオード５２ａのアノード端子は第１の共振器３４ａに接続されている。さらに、第１のバラクタダイオード５２ａのカソード端子には、直流の制御電圧が印加可能となるように、第１の電圧制御端子５４ａが接続されている。
【００６０】
第２のリアクタンス部２８Ｂにおいても同様に、第２のコンデンサ５０ｂの一端が第２の出力端子２２ｂに接続され、その他端が第２のバラクタダイオード５２ｂのカソード端子に接続されている。また、第２のバラクタダイオード５２ｂのアノード端子は第２の共振器３４ｂに接続されている。さらに、第２のバラクタダイオード５２ｂのカソード端子には、直流の制御電圧が印加可能となるように、第２の電圧制御端子５４ｂが接続されている。
【００６１】
この第２の実施例に係る遅延線１００Ｂの遅延特性を図１１に示し、減衰特性を図１２に示し、周波数に対する不整合減衰量の変化を図１３に示す。これら図１１〜図１３においては、周波数ｆ１〜ｆ２の範囲における特性を図示している。また、図１１〜図１３において、曲線Ｄ１は、第１及び第２のバラクタダイオード５２ａ及び５２ｂの各結合容量ＣをＣ１としたときの特性を示し、曲線Ｄ２は、前記結合容量ＣをＣ２としたときの特性を示し、曲線Ｄ３は、前記結合容量ＣをＣ３としたときの特性を示す。なお、Ｃ１＞Ｃ２＞Ｃ３の関係を有する。
【００６２】
ここで、この第２の実施例に係る遅延線１００Ｂの作用・効果を、比較例に係る遅延線２００と比較しながら説明する。
【００６３】
この第２の実施例に係る遅延線１００Ｂでは、第１及び第２の電圧制御端子５４ａ及び５４ｂから第１及び第２のバラクタダイオード５２ａ及び５２ｂに、図示しない抵抗又はコイルを介して、それぞれ略同一値の直流の制御電圧を印加したとき、制御電圧の値に対応して該第１及び第２のバラクタダイオード５２ａ及び５２ｂの各結合容量Ｃがそれぞれ同一量だけ変化する。具体的には、制御電圧の電圧値が増加すると第１及び第２のバラクタダイオード５２ａ及び５２ｂの各結合容量Ｃが減少する。
【００６４】
結合容量ＣがＣ＝Ｃ１からＣ＝Ｃ２又はＣ＝Ｃ３まで変化すると（Ｃ１＞Ｃ２＞Ｃ３）、第１及び第２のリアクタンス部２８Ａ及び２８Ｂにおけるアドミタンスが変化して、図１１に示すように、遅延線１００Ｂの絶対遅延時間が増加する。この場合、第１及び第２のバラクタダイオード５２ａ及び５２ｂとして結合容量Ｃを広い範囲で可変できるものにすれば、より広い可変遅延時間を有する遅延線１００Ｂを得ることができる。
【００６５】
そして、この第２の実施例に係る遅延線１００Ｂにおいては、図１２から、周波数ｆ１〜ｆ２の範囲内では、中心周波数ｆ０の値に対して３ｄＢ落ちしていないことから、通過帯域が周波数ｆ１〜ｆ２の範囲よりも広い範囲にわたっていることがわかる。つまり、この第２の実施例に係る遅延線１００Ｂの通過帯域は周波数ｆ７〜ｆ８（図示せず）の範囲であって、ｆ７＜ｆ１＜ｆ０、ｆ０＜ｆ２＜ｆ８の関係にある。
【００６６】
また、この第２の実施例に係る遅延線１００Ｂは、図１３から、周波数ｆ１〜ｆ２の範囲では、不整合減衰量が２０ｄＢ以上となっており、第１の実施例と同様に、反射エネルギが比較例よりも低減していることがわかる。
【００６７】
さらに、第２の実施例に係る遅延線１００Ｂにおける絶対遅延時間の平坦性を図１１から読み取ると、通過帯域の中心周波数ｆ０における絶対遅延時間を基準に、その偏差が０．５ｎｓ以内である領域（平坦性の領域）は、曲線Ｄ１〜Ｄ３共に、通過帯域のほぼ６５％であり、比較例の３０％と比して大幅に向上していることがわかる。
【実施例３】
【００６８】
次に、第２の実施の形態に係る遅延線１０Ｂの他の実施例（以下、第３の実施例に係る遅延線１００Ｃと記す）について図１４〜図１７を参照しながら説明する。
【００６９】
この第３の実施例に係る遅延線１００Ｃは、上述した第２の実施例に係る遅延線１００Ｂとほぼ同様の構成を有するが、図１４に示すように、第１の遅延回路１２の構成が以下のように異なる。
【００７０】
すなわち、第１の遅延回路１２は、入力端子１６と該入力端子１６に隣接する第１の共振器４２ａとが容量Ｃ１１で結合され、第１の共振器４２ａと該第１の共振器４２ａに隣接する第２の共振器４２ｂとが容量Ｃ１２で結合され、第２の共振器４２ｂと該第２の共振器４２ｂに隣接する第３の共振器４２ｃとがインダクタンスＬ１にて誘導結合され、第３の共振器４２ｃと該第３の共振器４２ｃに隣接する第４の共振器４２ｄとが容量Ｃ１３で結合され、第４の共振器４２ｄと出力端子１８とが容量Ｃ１４で結合されて構成されている。つまり、４つの容量結合と１つの誘導結合の組み合わせが対称的に配列されている。
【００７１】
この第３の実施例に係る遅延線１００Ｃの遅延特性を図１５に示し、減衰特性を図１６に示し、周波数に対する不整合減衰量の変化を図１７に示す。これら図１５〜図１７においては、周波数ｆ１〜ｆ２の範囲における特性を図示している。また、図１５〜図１７において、曲線Ｅ１は、第１及び第２のバラクタダイオード５２ａ及び５２ｂの結合容量ＣをＣ１としたときの特性を示し、曲線Ｅ２は、前記結合容量ＣをＣ２としたときの特性を示し、曲線Ｅ３は、前記結合容量ＣをＣ３としたときの特性を示す。なお、Ｃ１＞Ｃ２＞Ｃ３の関係を有する。
【００７２】
そして、この第３の実施例に係る遅延線１００Ｃにおいても、図１６から、周波数ｆ１〜ｆ２の範囲内では、中心周波数ｆ０の値に対して３ｄＢ落ちしていないことから、通過帯域が周波数ｆ１〜ｆ２の範囲よりも広い範囲にわたっていることがわかる。つまり、第３の実施例に係る遅延線１００Ｃの通過帯域は周波数ｆ９〜ｆ１０（図示せず）の範囲であって、ｆ９＜ｆ１＜ｆ０、ｆ０＜ｆ２＜ｆ１０の関係にある。
【００７３】
また、この第３の実施例に係る遅延線１００Ｃは、図１７から、周波数ｆ１〜ｆ２の範囲では、不整合減衰量が２０ｄＢ以上となっており、特に、第２の実施例と比較したとき、通過帯域の高域側の不整合減衰量が増加していることから、反射エネルギが第２の実施例よりも低減していることがわかる。
【００７４】
さらに、第３の実施例に係る遅延線１００Ｃにおける絶対遅延時間の平坦性は、図１５に示すように、第２の実施例と比較したとき、通過帯域の高域側の偏差が小さくなっている。従って、第３の実施例における平坦性の領域は、曲線Ｅ１〜Ｅ３共に、通過帯域のほぼ７０％であり、第２の実施例と比して向上していることがわかる。
【００７５】
なお、上述した実施例１及び２では、第１の遅延回路１２を構成するバンドパスフィルタ４４として、入力端子１６と第１の共振器４２ａ間、第４の共振器４２ｄと出力端子１８間、各共振器４２ａ〜４２ｄ間とをそれぞれ容量Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５で結合して構成した例を示したが、その他、図１８に示すように、入力端子１６と第１の共振器４２ａ間、第４の共振器４２ｄと出力端子１８間、各共振器４２ａ〜４２ｄ間とをそれぞれインダクタンスＬ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ１５で誘導結合して構成してもよい。
【００７６】
また、上述した実施例１〜３では、第１の遅延回路１２をバンドパスフィルタ４４にて構成した例を示したが、その他、第１の遅延回路１２をローパスフィルタ、あるいはストリップライン線路長による遅延量をもった回路、あるいはＳＡＷディレイラインにて構成してもよい。その一例を図１９に示す。
【００７７】
図１９に示す第１の遅延回路１２の例は、入力端子１６と出力端子１８との間に例えば第１及び第２のコンデンサ６０ａ及び６０ｂ（共に一端がグランドに接続されている）を有し、入力端子１６と第１のコンデンサ６０ａ間、第２のコンデンサ６０ｂと出力端子１８間、各コンデンサ６０ａ及び６０ｂ間とがそれぞれインダクタンスＬ１１、Ｌ１２、Ｌ１３で誘導結合されて構成されている。
【００７８】
本発明に係る遅延線は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【図面の簡単な説明】
【００７９】
【図１】本実施の形態に係る遅延線を示す回路図である。
【図２】第１の実施の形態に係る遅延線を示す回路図である。
【図３】第２の実施の形態に係る遅延線を示す回路図である。
【図４】第１の実施例に係る遅延線を示す回路図である。
【図５】第１の実施例に係る遅延線の遅延特性を示す図である。
【図６】第１の実施例に係る遅延線の減衰特性を示す図である。
【図７】第１の実施例に係る遅延線の周波数に対する不整合減衰量の変化を示す特性図である。
【図８】比較例に係る遅延線を示す回路図である。
【図９】比較例に係る遅延線の遅延特性、減衰特性及び周波数に対する不整合減衰量の変化を示す特性図である。
【図１０】第２の実施例に係る遅延線を示す回路図である。
【図１１】第２の実施例に係る遅延線の遅延特性を示す図である。
【図１２】第２の実施例に係る遅延線の減衰特性を示す図である。
【図１３】第２の実施例に係る遅延線の周波数に対する不整合減衰量の変化を示す特性図である。
【図１４】第３の実施例に係る遅延線を示す回路図である。
【図１５】第３の実施例に係る遅延線の遅延特性を示す図である。
【図１６】第３の実施例に係る遅延線の減衰特性を示す図である。
【図１７】第３の実施例に係る遅延線の周波数に対する不整合減衰量の変化を示す特性図である。
【図１８】第１の遅延回路の他の例を示す回路図である。
【図１９】第１の遅延回路のさらに他の例を示す回路図である。
【図２０】従来例に係る遅延線を示す回路図である。
【図２１】他の従来例に係る遅延線を示す回路図である。
【符号の説明】
【００８０】
１０、１０Ａ、１０Ｂ、１００Ａ〜１００Ｃ…遅延線
１２…第１の遅延回路 １４…第２の遅延回路
１６、２０…入力端子 １８、３０…出力端子
２６…ハイブリッドカプラ ２２ａ…第１の出力端子
２２ｂ…第２の出力端子 ２８Ａ…第１のリアクタンス部
２８Ｂ…第２のリアクタンス部 ３２ａ…第１の容量素子
３２ｂ…第２の容量素子 ３４ａ…第１の共振器
３４ｂ…第２の共振器 ４０ａ…第１の可変容量素子
４０ｂ…第２の可変容量素子 ４４…バンドパスフィルタ
【特許請求の範囲】
【請求項１】
入力端子と出力端子とを有する第１の遅延回路と、
入力端子、第１の出力端子、第２の出力端子及びアイソレーション端子を備えたハイブリッドカプラと、前記第１の出力端子に接続された第１のリアクタンス部と、第２の出力端子に接続された第２のリアクタンス部とを有する第２の遅延回路とを具備し、
前記第１の遅延回路の前記出力端子と前記第２の遅延回路における前記ハイブリッドカプラの前記入力端子とが電気的に接続されていることを特徴とする遅延線。
【請求項２】
請求項１記載の遅延線において、
前記第１の遅延回路と前記第２の遅延回路が一体化されていることを特徴とする遅延線。
【請求項３】
請求項１又は２記載の遅延線において、
前記第２の遅延回路の前記第１のリアクタンス部及び第２のリアクタンス部は、それぞれリアクタンスが一定とされたリアクタンス素子を有することを特徴とする遅延線。
【請求項４】
請求項１又は２記載の遅延線において、
前記第２の遅延回路の前記第１のリアクタンス部及び第２のリアクタンス部は、制御電圧が印加される制御端子をそれぞれ有し、且つ、前記制御端子に印加された前記制御電圧に応じてリアクタンスが変化する可変のリアクタンス素子を有することを特徴とする遅延線。
【請求項５】
請求項１〜４のいずれか１項に記載の遅延線において、
前記第１の遅延回路がバンドパスフィルタにて構成されていることを特徴とする遅延線。
【請求項６】
請求項５記載の遅延線において、
前記第１の遅延回路は、前記入力端子と前記出力端子との間に複数の共振器を有するバンドパスフィルタにて構成されていることを特徴とする遅延線。
【請求項７】
請求項６記載の遅延線において、
前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器との間、前記出力端子と該出力端子に隣接する１つの前記共振器との間、並びに各共振器間とがそれぞれ容量結合されていることを特徴とする遅延線。
【請求項８】
請求項６記載の遅延線において、
前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器との間、前記出力端子と該出力端子に隣接する１つの前記共振器との間、並びに各共振器間とがそれぞれ誘導結合されていることを特徴とする遅延線。
【請求項９】
請求項６記載の遅延線において、
前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、前記出力端子と該出力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、並びに各共振器間とが容量結合もしくは誘導結合され、且つ、前記容量結合と前記誘導結合の組み合わせが対称的に配列されていることを特徴とする遅延線。
【請求項１０】
請求項１〜４のいずれか１項に記載の遅延線において、
前記第１の遅延回路が、ローパスフィルタ、あるいはストリップライン線路長による遅延量をもった回路、あるいはＳＡＷディレイラインを含むことを特徴とする遅延線。
【請求項１】
入力端子と出力端子とを有する第１の遅延回路と、
入力端子、第１の出力端子、第２の出力端子及びアイソレーション端子を備えたハイブリッドカプラと、前記第１の出力端子に接続された第１のリアクタンス部と、第２の出力端子に接続された第２のリアクタンス部とを有する第２の遅延回路とを具備し、
前記第１の遅延回路の前記出力端子と前記第２の遅延回路における前記ハイブリッドカプラの前記入力端子とが電気的に接続されていることを特徴とする遅延線。
【請求項２】
請求項１記載の遅延線において、
前記第１の遅延回路と前記第２の遅延回路が一体化されていることを特徴とする遅延線。
【請求項３】
請求項１又は２記載の遅延線において、
前記第２の遅延回路の前記第１のリアクタンス部及び第２のリアクタンス部は、それぞれリアクタンスが一定とされたリアクタンス素子を有することを特徴とする遅延線。
【請求項４】
請求項１又は２記載の遅延線において、
前記第２の遅延回路の前記第１のリアクタンス部及び第２のリアクタンス部は、制御電圧が印加される制御端子をそれぞれ有し、且つ、前記制御端子に印加された前記制御電圧に応じてリアクタンスが変化する可変のリアクタンス素子を有することを特徴とする遅延線。
【請求項５】
請求項１〜４のいずれか１項に記載の遅延線において、
前記第１の遅延回路がバンドパスフィルタにて構成されていることを特徴とする遅延線。
【請求項６】
請求項５記載の遅延線において、
前記第１の遅延回路は、前記入力端子と前記出力端子との間に複数の共振器を有するバンドパスフィルタにて構成されていることを特徴とする遅延線。
【請求項７】
請求項６記載の遅延線において、
前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器との間、前記出力端子と該出力端子に隣接する１つの前記共振器との間、並びに各共振器間とがそれぞれ容量結合されていることを特徴とする遅延線。
【請求項８】
請求項６記載の遅延線において、
前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器との間、前記出力端子と該出力端子に隣接する１つの前記共振器との間、並びに各共振器間とがそれぞれ誘導結合されていることを特徴とする遅延線。
【請求項９】
請求項６記載の遅延線において、
前記第１の遅延回路は、前記入力端子と該入力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、前記出力端子と該出力端子に隣接する１つの前記共振器とが容量結合もしくは誘導結合され、並びに各共振器間とが容量結合もしくは誘導結合され、且つ、前記容量結合と前記誘導結合の組み合わせが対称的に配列されていることを特徴とする遅延線。
【請求項１０】
請求項１〜４のいずれか１項に記載の遅延線において、
前記第１の遅延回路が、ローパスフィルタ、あるいはストリップライン線路長による遅延量をもった回路、あるいはＳＡＷディレイラインを含むことを特徴とする遅延線。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−２５４１１４（Ｐ２００６−２５４１１４Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６８１４９（Ｐ２００５−６８１４９）
【出願日】平成１７年３月１０日（２００５．３．１０）
【出願人】（０００２０１７７７）双信電機株式会社 (54)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月１０日（２００５．３．１０）
【出願人】（０００２０１７７７）双信電機株式会社 (54)
【Ｆターム（参考）】
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