集積回路
【課題】スピントランジスタを用いた論理演算を可能とする集積回路を提供する。
【解決手段】実施形態の集積回路１は、第１のチャネル長Ｌ１を有する第１のスピントランジスタ２と、第１のチャネル長Ｌ１とは異なる第２のチャネル長Ｌ２を有する第２のスピントランジスタ３と、を直列に接続した回路を含む。
【解決手段】実施形態の集積回路１は、第１のチャネル長Ｌ１を有する第１のスピントランジスタ２と、第１のチャネル長Ｌ１とは異なる第２のチャネル長Ｌ２を有する第２のスピントランジスタ３と、を直列に接続した回路を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、集積回路に関する。
【背景技術】
【０００２】
近年、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ結合などからなる変調ドープ構造の界面に誘起される２次元電子ガス（２ＤＥＧ：two dimensional electron gas）をチャネルとし、ソースとドレインに強磁性体を用いるスピンＦＥＴが知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】S.Datta and B.Das,Appl.Phys.Lett.,vol.56,No.7,12 Feb. 1990,pp.665-667.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、スピントランジスタを用いた論理演算を可能とする集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の集積回路は、第１のチャネル長を有する第１のスピントランジスタと、第１のチャネル長とは異なる第２のチャネル長を有する第２のスピントランジスタと、を直列に接続した回路を含む。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１の実施の形態に係るスピントランジスタの概略図であり、（ｂ）は、スピントランジスタの基本動作を説明する模式図であり、（ｃ）は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。
【図２】図２は、第１の実施の形態に係るスピントランジスタのＩ-Ｖ（電流-電圧）曲線である。
【図３】図３は、第１の実施の形態に係る２つのスピントランジスタを用いたインバータ回路の概略図である。
【図４】図４（ａ）は、第１の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。
【図５】図５は、第２の実施の形態に係る集積回路の概略図である。
【図６】図６は、第３の実施の形態に係る集積回路の概略図である。
【図７】図７（ａ）は、第３の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。
【図８】図８は、第４の実施の形態に係る集積回路の概略図である。
【図９】図９は、第５の実施の形態に係る集積回路の概略図である。
【図１０】図１０は、第６の実施の形態に係る集積回路の概略図である。
【図１１】図１１は、第７の実施の形態に係る集積回路の概略図である。
【図１２】図１２は、第８の実施の形態に係る集積回路の概略図である。
【図１３】図１３（ａ）は、第９の実施の形態に係るＮＡＮＤ回路の概略図であり、（ｂ）は、ＮＡＮＤ回路の論理演算表である。
【図１４】図１４（ａ）は、第９の実施の形態に係るＮＯＲ回路の概略図であり、（ｂ）は、ＮＯＲ回路の論理演算表である。
【発明を実施するための形態】
【０００７】
スピンＦＥＴは、２ＤＥＧチャネル内をキャリアが移動する。２ＤＥＧチャネル内を移動中のキャリアは、ラシュバ効果によってキャリアスピンの歳差運動が制御される。スピンＦＥＴは、ドレイン端におけるキャリアのスピン偏向ベクトルの方向がドレインの金属的スピンバンドの向きと一致する場合はドレイン領域中に多数のキャリアが伝導する。また、スピンＦＥＴは、キャリアのスピン偏向ベクトルの方向が絶縁体的スピンバンドの向きと一致する場合はほとんどのキャリアがドレインを伝導しない。このスピンＦＥＴを用いて、従来のＭＯＳＦＥＴによる論理演算回路と同等の回路を構成することはできなかった。
【０００８】
（実施の形態の概要）
実施形態の集積回路は、第１のチャネル長を有する第１のスピントランジスタと、第１のチャネル長とは異なる第２のチャネル長を有する第２のスピントランジスタと、を直列に接続した回路を含む。
【０００９】
[第１の実施の形態]
（集積回路の構成）
図１（ａ）は、第１の実施の形態に係るスピントランジスタの概略図であり、（ｂ）は、スピントランジスタの基本動作を説明する模式図であり、（ｃ）は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。各図に示すｘｙｚ座標系は、例えば、直交座標系であるものとする。特に、ラシュバ効果による実効磁場の方向をｚ軸と規定する。
【００１０】
以下において、スピントランジスタ２ａのソース領域２２ｂ及びドレイン領域２３ｂ中の矢印は、各領域の大多数スピンの方向を示している。なお、大多数スピンの方向とは、磁性体中の大多数電子のスピンの角運動量の方向を示している。
【００１１】
また、以下において、電子５の矢印は、電子５のスピンの偏向ベクトルを示している。さらに、以下においては、主に、キャリアである電子５の流れ（スピン流）に関することについて説明するが、キャリアである電子５の流れる方向と電流の流れる方向は、逆向きの関係となっている。よって、キャリアとしての電子（スピン流）は、低電位側（Ｖｌｏｗ）から高電位側（Ｖｈｉｇｈ）に向けて走行するが、電流は、高電位側（Ｖｈｉｇｈ）から低電位側（Ｖｌｏｗ）に向けて流れる。また、以下に記載の各スピントランジスタにおいて、電源に接続された側をソース領域としている。
【００１２】
スピントランジスタ２ａは、図１（ａ）に示すように、例えば、半導体基板１０に形成される。スピントランジスタ２ａは、例えば、半導体層２１と、第１のノードとしてのソース領域２２ｂと、第２のノードとしてのドレイン領域２３ｂと、第１のチャネル領域としての２ＤＥＧチャネル２４と、ゲート絶縁膜２５と、第１のゲート電極としてのゲート電極２６と、を備えて概略構成されている。
【００１３】
半導体基板１０は、例えば、分子線エピタキシー法（ＭＢＥ）等を用いてＩｎＰ基板上にＩｎ１−ｘＡｌｘＡｓ、Ｉｎ１−ｙＧａｙＡｓ、Ｉｎ１−ｘＡｌｘＡｓを順に積層させたダブルヘテロ構造を有する。Ｉｎ１−ｘＡｌｘＡｓ、Ｉｎ１−ｙＧａｙＡｓは、混合比によって多くの組み合わせが考えられるが、本実施の形態では、ｘ＝０．４８、ｙ＝０．４７であるものとする。従って、以下において、特に言及しない場合、ＩｎＡｌＡＳは、Ｉｎ０．５２Ａｌ０．４８Ａｓを示し、ＩｎＧａＡｓは、Ｉｎ０．５３Ｇａ０．４７Ａｓを示すものとする。また、スピントランジスタ２ａは、例えば、ゲート電極２６の下方に端子１０ａを有する。この端子１０ａには、基板電位Ｖｓｕｂが印加されている。
【００１４】
半導体層２１は、例えば、半導体基板１０の上層部分のＩｎＡｌＡｓを用いるものとする。半導体層２１は、例えば、ソース領域２２ｂとドレイン領域２３ｂにショットキー接続している。ここで、２ＤＥＧチャネル２４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル２４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００１５】
ソース領域２２ｂは、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。ソース領域２２ｂは、例えば、端子２２ａを有する。この端子２２ａは、例えば、接地（ＧＮＤ）されている。
【００１６】
ドレイン領域２３ｂは、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。ドレイン領域２３ｂは、例えば、端子２３ａを有する。この端子２３ａには、電源回路から電源電圧Ｖｄｄ（＞０）が供給される。
【００１７】
ソース領域２２ｂ及びドレイン領域２３ｂは、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料とは、材料中の電子のスピン分極率（スピン偏向率）が高く、スピンの方向がそろった多くの電子を２ＤＥＧチャネルに注入することができる材料である。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
【００１８】
高スピン偏向材料として強磁性金属を用いる場合、強磁性体金属としては、例えば、Ｆｅ、Ｃｏ及びＮｉ等が用いられる。ここで、ソース領域２２ｂ及びドレイン領域２３ｂは、例えば、III-V族半導体との高い整合性と、室温（例えば、３００Ｋ）以上のキュリー温度と、一方のスピンのエネルギー状態に関してフェルミ準位ＥＦ近傍での大きなバンドギャップとを有する強磁性体から形成されることが好ましい。このような強磁性体としては、例えば、フェルミ準位ＥＦが一方のスピンバンド（金属的スピンバンド）の中を横切り、他方のスピンバンド（絶縁体的スピンバンド）ではバンドギャップの中を横切るようなバンド構造を有するハーフメタル強磁性体が適している。つまり、上記のようなバンド構造を有するハーフメタル強磁性体を用いることによって、スピン分極率が理論的に１００％となるキャリアを注入することが可能となる。このハーフメタル強磁性体は、例えば、ＣｒＯ２、Ｆｅ２Ｏ３、Ｇａ１−ｘＭｎｘＡｓ、Ｉｎ１−ｘＭｎｘＡｓ、Ｇｅ１−ｘＭｎｘ、ＬａＳｒＭｎＯ４又はホイスラー合金等からなる。ホイスラー合金としては、例えば、Ｃｏ２ＭｎＡｉ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＣｒＡｌ、Ｃｏ２ＦｅＡｌ、ＣｏＭｎＧａ等が用いられる。
【００１９】
２ＤＥＧチャネル２４は、例えば、チャネル長がＬである。電子５は、この２ＤＥＧチャネル２４をソース領域２２ｂからドレイン領域２３ｂに向けて走行する。
【００２０】
ここで、電子５は、２ＤＥＧチャネル２４をドレイン領域２３ｂに向けて走行する際、ラシュバ効果と呼ばれる、ｙ軸方向の電場の大きさに比例するスピン軌道相互作用が現れる。これにより、ｚ軸方向に実効磁場が発生し、電子５の有するスピンはこの磁場の影響を受ける。電子５は、図１（ｃ）に示すように、ｚ軸の回りに歳差運動を行う。この歳差運動は、図１（ｃ）に示す点線とスピンの偏向ベクトルの方向を示す矢印とのなす相対角度θが増加する方向、すなわち、反時計回りに回転するものである。この歳差運動による相対角度θの変化は、ラシュバ・パラメータαとチャネル長Ｌに依存する。ここでラシュバ・パラメータαとは、ラシュバ効果の大きさを示す量である。また、このラシュバ・パラメータαは、ゲート電圧Ｖｇに応じて変化し、この変化を利用して２ＤＥＧチャネル２４中のドレイン領域近傍において出力ノード２３の大多数スピン方向との相対角度θを制御することができる。さらに、ラシュバ・パラメータαは、２ＤＥＧチャネル２４の材料にも依存するので、半導体基板１０の積層構造を構成する層のいずれか１つを変えることにより、ラシュバ効果を制御することができる。なお、図１（ｃ）に示す点線は、出力ノード２３の大多数スピンの方向と平行な方向を示している。
【００２１】
電子５は、図１（ｂ）に示すように、例えば、ソース領域２２ｂからスピン偏極した状態、つまり、スピン方向が揃った状態で２ＤＥＧチャネル２４に注入される。注入された電子５は、例えば、ラシュバ効果により歳差運動を行い、ドレイン領域２３ｂに達した際のスピン状態により、透過又は反射を行う。
【００２２】
電子５は、例えば、図１（ｂ）に示すように、スピン偏向ベクトルがドレイン領域２３ｂの大多数スピンの方向と反対向き、即ち図中のｘ軸の負の向きであるとき、２ＤＥＧチャネル２４とドレイン領域２３ｂの境界で反射する。一方、電子５は、例えば、図１（ｂ）に示すように、スピン偏向ベクトルがドレイン領域２３ｂの大多数スピンの方向と逆向きではないとき、２ＤＥＧチャネル２４とドレイン領域２３ｂの境界を透過する。以下に、このドレイン領域２３ｂの境界における電子５の透過と反射について詳しく説明する。
【００２３】
図２は、第１の実施の形態に係るスピントランジスタのＩ-Ｖ（電流-電圧）曲線である。なお、図２は、スピントランジスタ２ａを例に取ったものであり、半導体基板１０は、接地されているものとする。図２は、縦軸が電流、横軸がゲート電圧Ｖｇである。
【００２４】
相対角度θと、２ＤＥＧチャネルを走行する電子の磁性体領域の透過には、以下の式（１）に示す関係がある。
【数１】
ここで、透過するとは、すなわち、電流がスピントランジスタ２ａに流れることであるから、スピントランジスタ２ａに流れる電流をＩとし、また、ゲート電圧Ｖｇ＝０のとき電流が流れないとすると、例えば、式（１）から図２に実線で示すＩ-Ｖ曲線７が得られる。
【００２５】
Ｉ-Ｖ曲線７は、図２に示すように、ゲート電圧Ｖｇ１のとき、最大電流Ｉ１が得られ、ゲート電圧Ｖｇ又はＶｇ２のとき、電流はゼロとなる。つまり、電子５は、ゲート電圧Ｖｇ又はゲート電圧Ｖｇ２が２ＤＥＧチャネル２４に印加されているとき、πだけ歳差運動を行っている。以下の各実施の形態において、このときのチャネル長をＬとする。
【００２６】
ここで、実験により観測されるラシュバ・パラメータαのＶｇ依存性について、ある限定された領域において線形近似を行うことによって説明する。まず、ラシュバ・パラメータαはゲート電圧Ｖｇに依存する（α（Ｖｇ））ものとする。このとき、オフ電圧Ｖｇｏｆｆは以下の式（２）で与えられる。
【数２】
ｍ＊：電子の有効質量
上記の式（２）より、同じゲートバイアスがチャネルに印加されている場合、チャネル長をｎ倍してもラシュバ・パラメータαの値は、式（２）の値と同じであるので、キャリアのスピン偏向ベクトルは、チャネル中を距離Ｌだけ走行するとき、ｎπだけ回転する。よって以下の式（３）の関係が導かれる。
【数３】
この式（３）により、例えば、図２に一点鎖線で示すＩ-Ｖ曲線７ａが得られる。このＩ-Ｖ曲線７ａは、図２の紙面において、Ｉ-Ｖ曲線７を左側に移動させたものとなっている。このとき、電流Ｉがゼロとなるゲート電圧はＶｇからＶｇ3（＜０）に移動する。
【００２７】
また、同様に、同じゲートバイアスがチャネルに印加されている場合、キャリアのスピン偏向ベクトルは、チャネル長を１／ｎ倍したとき、π／ｎだけ回転する。よって、以下の式（４）の関係が導かれる。
【数４】
この式（４）により、例えば、図２に二点鎖線で示すＩ-Ｖ曲線７ｂが得られる。このＩ-Ｖ曲線７ｂは、図２の紙面において、Ｉ-Ｖ曲線７を右側に移動させたものとなっている。このとき、電流Ｉがゼロとなるゲート電圧はＶｇからＶｇ４（＞０）に移動する。
【００２８】
つまり、ゲート電圧Ｖｇは、スピントランジスタのチャネル長を変えることにより、電流Ｉをゼロとするオフ電圧が変化する。よって、異なるチャネル長のスピントランジスタを用いることにより、例えば、Ｖｇ＝０のとき、一方のスピントランジスタがオフとなり、他方のスピントランジスタがオンとなる集積回路を構成することが可能となる。従って、このスピントランジスタのオン電流を容易に見積もることができる。以上のことから、チャネル長を変えることによって、オフ電流をラシュバ・パラメータαの値の範囲内で決めることが可能なことが分かる。
【００２９】
以下に、上記のスピントランジスタを用いた集積回路について説明する。なお、上記のスピントランジスタ２ａと構成及び機能が同じ部分については、同一の符号を付し、その説明は省略するものとする。
【００３０】
図３は、第１の実施の形態に係る２つのスピントランジスタを用いたインバータ回路の概略図である。
【００３１】
この集積回路１は、図３に示すように、例えば、チャネル長が異なる第１及び第２のスピントランジスタ２、３を用いた論理演算回路である。この論理演算回路は、例えば、インバータ回路である。集積回路１は、例えば、第１及び第２のスピントランジスタ２、３を電気的に分離するための素子分離領域４が、第１及び第２のスピントランジスタ２、３の間に形成されている。この素子分離領域４は、例えば、ＳｉＯ２からなる。
【００３２】
第１のスピントランジスタ２は、図３に示すように、例えば、半導体基板１０に形成される。第１のスピントランジスタ２は、例えば、半導体層２１と、第１のノードとしてのＶｌｏｗノード２２と、第２のノードとしての出力ノード２３と、第１のチャネル領域としての２ＤＥＧチャネル２４と、ゲート絶縁膜２５と、第１のゲート電極としてのゲート電極２６と、を備えて概略構成されている。
【００３３】
Ｖｌｏｗノード２２は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。Ｖｌｏｗノード２２は、例えば、端子２２ａを有する。この端子２２ａには、例えば、電源回路から電源電圧Ｖｌｏｗが供給される。
【００３４】
出力ノード２３は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。出力ノード２３は、例えば、端子２３ａを有する。この端子２３ａは、後述する第２のスピントランジスタ３の出力ノード３３の端子３３ａに接続される。集積回路１は、電源電圧Ｖｌｏｗと電源電圧Ｖｈｉｇｈの間に第１のスピントランジスタ２と第２のスピントランジスタ３を直列に接続した回路である。
【００３５】
Ｖｌｏｗノード２２及び出力ノード２３は、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
【００３６】
ゲート電極２６の端子２６ａは、例えば、後述する第２のスピントランジスタ３のゲート電極３６の端子３６ａに接続され、デジタル信号Ｖｉｎが入力する。
【００３７】
第２のスピントランジスタ３は、図３に示すように、例えば、半導体基板１０に形成される。第２のスピントランジスタ３は、例えば、半導体層３１と、第３のノードとしてのＶｈｉｇｈノード３２と、第４のノードとしての出力ノード３３と、第２のチャネル領域としての２ＤＥＧチャネル３４と、ゲート絶縁膜３５と、第２のゲート電極としてのゲート電極３６と、を備えて概略構成されている。
【００３８】
第２のスピントランジスタ３は、例えば、ゲート電極３６の下方に端子１０ｂを有する。この端子１０ｂには、一方が接地された電源３Ａにより生成された基板電位Ｖｓｐが印加されている。
【００３９】
半導体層３１は、例えば、第１のスピントランジスタ２の半導体層２１と実質的に同じである。半導体層３１は、例えば、Ｖｈｉｇｈノード３２と出力ノード３３にショットキー接続している。ここで、２ＤＥＧチャネル３４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル３４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００４０】
Ｖｈｉｇｈノード３２及び出力ノード３３は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。また、Ｖｈｉｇｈノード３２及び出力ノード３３は、例えば、第１のスピントランジスタ２のＶｌｏｗノード２２及び出力ノード２３と同じ材料を用いて形成される。
【００４１】
Ｖｈｉｇｈノード３２は、例えば、端子３２ａを有する。この端子３２ａには、例えば、電源回路から電源電圧Ｖｈｉｇｈが供給される。出力ノード３３は、例えば、端子３３ａを有する。
【００４２】
この２ＤＥＧチャネル３４は、例えば、第２のチャネル長としてのチャネル長がＬ２である。電子５は、この２ＤＥＧチャネル３４を出力ノード３３からＶｈｉｇｈノード３２に向けて走行する。
【００４３】
ゲート絶縁膜３５は、半導体層３１上に形成される。ゲート絶縁膜３５は、例えば、ＳｉＯ２からなる。
【００４４】
ゲート電極３６は、例えば、ゲート絶縁膜３５上に形成される。ゲート電極３６は、例えば、第１のスピントランジスタ２のゲート電極２６と同じ材料から形成される。ゲート電極３６は、例えば、端子３６ａを有する。この端子３６ａには、例えば、デジタル信号Ｖｉｎが入力する。
【００４５】
ここで、集積回路１は、デジタル信号ＶｌｏｗがＶｉｎとして入力するとき、Ｖｏｕｔとしてデジタル信号Ｖｈｉｇｈを出力し、デジタル信号ＶｈｉｇｈがＶｉｎとして入力するとき、Ｖｏｕｔとしてデジタル信号Ｖｌｏｗを出力するインバータ回路である。続いて、この基板電位Ｖｓｎ及びＶｓｐ、Ｖｌｏｗ及びＶｈｉｇｈについて説明する。
【００４６】
第１のスピントランジスタ２をオンすることができる電圧をＶｎｏｎ、オフすることができる電圧をＶｎｏｆｆ、第２のスピントランジスタ３をオンすることができる電圧をＶｐｏｎ、オフすることができる電圧をＶｐｏｆｆとすると、以下の４つの式が得られる。
【数５】
【数６】
【数７】
【数８】
式（５）は、ＶｉｎとしてＶｌｏｗが入力したとき、第１のスピントランジスタ２をオフするためのＶｓｎ及びＶｎｏｆｆを求める式である。また、式（６）は、ＶｉｎとしてＶｌｏｗが入力したとき、第２のスピントランジスタ３をオンするためのＶｓｐ及びＶｐｏｎを求める式である。式（７）は、ＶｉｎとしてＶｈｉｇｈが入力したとき、第１のスピントランジスタ２をオンするためのＶｓｎ及びＶｎｏｎを求める式である。また、式（８）は、ＶｉｎとしてＶｈｉｇｈが入力したとき、第２のスピントランジスタ３をオフするためのＶｓｐ及びＶｐｏｆｆを求める式である。この式（５）〜（８）により、インバータ回路を構成する両トランジスタのチャネル長を任意に選んだとき、オフ電位は例えば、上記の式（２）より決まるので、基板電位を与えることで、直ちにインバータ回路の電源電圧Ｖｌｏｗ、Ｖｈｉｇｈが決定され、オン電位も同時に決められる。即ち、上式（５）〜（８）によってスピントランジスタのインバータ回路の構造が全て尽くせているのである。
【００４７】
以下に、本実施の形態に係る集積回路の動作について説明する。
【００４８】
（動作）
図４（ａ）は、第１の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。以下では、第１のスピントランジスタ２のチャネル長Ｌ１をＬ、第２のスピントランジスタ３のチャネル長Ｌ２をＬ／２とする。まず、Ｖｉｎ＝Ｖｌｏｗの場合を説明する。
【００４９】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００５０】
スピン偏極した電子５が、図４（ａ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００５１】
この電子５は、図４（ａ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００５２】
到達した電子５は、出力ノード２３の大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【００５３】
一方、スピン偏極した電子５が、図４（ｂ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００５４】
この電子５は、図４（ｂ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。歳差運動の角度がπ／２であるのは、第２のスピントランジスタ３のチャネル長Ｌ２が、第１のスピントランジスタ２のチャネル長Ｌ１の半分の長さであることよる。
【００５５】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【００５６】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３のＶｈｉｇｈノード３２に入力するＶｈｉｇｈが出力される。
【００５７】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００５８】
スピン偏極した電子５が、図４（ｃ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００５９】
この電子５は、図４（ｃ）に示すように、２ＤＥＧチャネル２４内の磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００６０】
到達した電子５は、出力ノード２３の大多数スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【００６１】
一方、スピン偏極した電子５が、図４（ｄ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００６２】
この電子５は、図４（ｄ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００６３】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【００６４】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【００６５】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００６６】
（第１の実施の形態の効果）
第１の実施の形態に係る集積回路１は、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタにより構成されたインバータ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【００６７】
［第２の実施の形態］
第２の実施の形態は、Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐとする点で第１の実施の形態と異なっている。なお、以下に示す各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分は、同一の符号を付し、その説明は省略するものとする。
【００６８】
図５は、第２の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１は、図５に示すように、半導体基板１０に設けられた端子１０ａと端子１０ｂが接続され、さらに、第１のスピントランジスタ２のＶｌｏｗノード２２の端子２２ａとも接続されている。よって、Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐが成立する。
【００６９】
Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐを用いると、上記に記載の式（５）〜（８）より、以下の式が導かれる。
【数９】
【数１０】
この式（９）及び（１０）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【００７０】
また、本実施の形態に係る集積回路１は、端子１０ａ、１０ｂ、２２ａが接続されていること以外の構成は、第１の実施の形態と同様である。よって、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００７１】
（第２の実施の形態の効果）
第２の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐと第１のスピントランジスタ２のＶｌｏｗノード２２が同電位であるので、ＣＭＯＳトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
【００７２】
［第３の実施の形態］
第３の実施の形態は、第２のスピントランジスタ３のチャネル長Ｌ２が、第１のスピントランジスタ２のチャネル長Ｌ１のｎ倍となり、Ｖｈｉｇｈ＝Ｖｓｎ＝Ｖｓｐが成り立つ点で上記の各実施の形態と異なっている。
【００７３】
図６は、第３の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１は、図６に示すように、端子１０ａ及び１０ｂが第２のスピントランジスタ３のＶｈｉｇｈノード３２の端子３２ａと接続されている。よって、Ｖｈｉｇｈ＝Ｖｓｎ＝Ｖｓｐが成立する。
【００７４】
Ｖｈｉｇｈ＝Ｖｓｎ＝Ｖｓｐを用いると、上記に記載の式（５）〜（８）より、以下の式が導かれる。
【数１１】
【数１２】
この式（１１）及び（１２）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【００７５】
また、第２のスピントランジスタ３のチャネル長Ｌ２が、第１のスピントランジスタ２のチャネル長Ｌ１のｎ倍となっている。
【００７６】
以下に、本実施の形態に係る集積回路１の動作について説明する。
【００７７】
（動作）
図７（ａ）は、第３の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。以下では、第１のスピントランジスタ２のチャネル長Ｌ１をＬ、第２のスピントランジスタ３のチャネル長Ｌ２をｎＬとする。ただし、簡単のため、１＜ｎ＜３であるものとする。まず、Ｖｉｎ＝Ｖｌｏｗの場合を説明する。
【００７８】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００７９】
スピン偏極した電子５が、図７（ａ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００８０】
この電子５は、図７（ａ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００８１】
到達した電子５は、出力ノード２３の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【００８２】
一方、スピン偏極した電子５が、図７（ｂ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００８３】
この電子５は、図７（ｂ）に示すように、１＜ｎ＜３であることから、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心にπ＜θ＜３πの範囲内で歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００８４】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向とπ＜θ＜３πの範囲内で異なるスピン方向となっているので、境界を透過する。
【００８５】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３の出力ノード３３に入力するＶｈｉｇｈが出力される。
【００８６】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００８７】
スピン偏極した電子５が、図７（ｃ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００８８】
この電子５は、図７（ｃ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００８９】
到達した電子５は、出力ノード２３の大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【００９０】
一方、スピン偏極した電子５が、図７（ｄ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００９１】
この電子５は、図７（ｄ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度３πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００９２】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度３π異なるスピン方向となっているので、境界で反射する。
【００９３】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【００９４】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００９５】
（第３の実施の形態の効果）
第３の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐと第２のスピントランジスタ３のＶｈｉｇｈノード３２が同電位であるので、ＣＭＯＳトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
【００９６】
［第４の実施の形態］
第４の実施の形態は、Ｖｓｎ＝Ｖｈｉｇｈ及びＶｓｐ＝Ｖｌｏｗとする点で上記の各実施の形態と異なっている。
【００９７】
図８は、第４の実施の形態に係る集積回路の概略図である。この集積回路１は、端子１０ａが第２のスピントランジスタ３のＶｈｉｇｈノード３２の端子３２ａに接続されている。また、この集積回路１は、端子１０ｂが第１のスピントランジスタ２のＶｌｏｗノード２２の端子２２ａに接続されている。よって、Ｖｓｎ＝Ｖｈｉｇｈ及びＶｓｐ＝Ｖｌｏｗが成立する。なお、チャネル長Ｌ１、Ｌ２は、第３の実施の形態と同じであるものとする。ただし、簡単のため、１＜ｎ＜３であるものとする。
【００９８】
Ｖｓｎ＝Ｖｈｉｇｈ及びＶｓｐ＝Ｖｌｏｗを用いると、上記に記載の式（５）〜（８）より、以下の式が導かれる。
【数１３】
【数１４】
式（１３）は、絶対値の等しい電位差により、第１及び第２のスピントランジスタ２、３のオフ状態を作り出すことを示している。この式（１３）及び（１４）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【００９９】
また、本実施の形態に係る集積回路１の動作は、チャネル長Ｌ１、Ｌ２を第３の実施の形態と同じチャネル長にしたことから、第３の実施の形態と同様である。よって、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１００】
（第４の実施の形態の効果）
第４の実施の形態に係る集積回路１は、絶対値が等しい電圧（−Ｖｎｏｆｆ＝Ｖｐｏｆｆ）で動作するので、ＣＭＯＳ回路によりインバータ回路を構成する場合と比べて、オン電流密度の偏りを小さくすることができる。
【０１０１】
［第５の実施の形態］
第５の実施の形態は、第１のスピントランジスタ２のドレイン領域と第２のスピントランジスタ３のドレイン領域を共用する点で上記の各実施の形態と異なっている。
【０１０２】
図９は、第５の実施の形態に係る集積回路の概略図である。この集積回路１は、図９に示すように、基板電位ＶｓｎとＶｓｐが同じであることから、上記の各実施の形態における素子分離領域４を省略することが可能となる。よって、この集積回路１は、図９に示すように、第１のスピントランジスタ２のドレイン領域と、第２のスピントランジスタ３のドレイン領域を一体としたドレイン領域６を備えている。
【０１０３】
このドレイン領域６は、例えば、Ｖｌｏｗノード２２、３２と同じ材料を用いて形成される。
【０１０４】
また、出力ノード６は、例えば、端子６ａを有する。この端子６ａは、Ｖｏｕｔを出力する。
【０１０５】
半導体基板１０は、端子１０ａを有する。この端子１０ａは、第１のスピントランジスタ２のＶｌｏｗノード２２の端子２２ａと接続されている。よって、Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐが成立する。
【０１０６】
Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐを用いると、上記に記載の式（９）及び（１０）が導かれる。この式（９）及び（１０）により、チャンネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【０１０７】
以下に、本実施の形態に係る集積回路１の動作について説明する。
【０１０８】
（動作）
以下では、チャネル長Ｌ１、Ｌ２は、第３の実施の形態と同じであるものとする。ただし、簡単のため、１＜ｎ＜３であるものとする。まず、Ｖｉｎ＝Ｖｌｏｗの場合を説明する。
【０１０９】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１１０】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１１１】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１１２】
到達した電子５は、出力ノード６の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０１１３】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１１４】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、π＜θ＜３πの範囲内で歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１１５】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向とπ＜θ＜３πの範囲内で異なるスピン方向となっているので、境界を透過する。
【０１１６】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、出力ノード６に入力するＶｈｉｇｈが出力される。
【０１１７】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１１８】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１１９】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１２０】
到達した電子５は、出力ノード６の大多数スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１２１】
一方、スピン偏極した電子５が、出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１２２】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度３πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１２３】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度３π異なるスピン方向となっているので、境界で反射する。
【０１２４】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【０１２５】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１２６】
（第５の実施の形態の効果）
第５の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
【０１２７】
［第６の実施の形態］
第６の実施の形態は、基板電位を第２のスピントランジスタ３のＶｈｉｇｈノード３２の電位と同電位とする点で、第５の実施の形態と異なっている。
【０１２８】
図１０は、第６の実施の形態に係る集積回路の概略図である。この集積回路１は、図１０に示すように、端子１０ａが、第２のスピントランジスタ３のＶｈｉｇｈノード３２の端子３２ａに接続されている。よって、Ｖｓｎ＝Ｖｓｐ＝Ｖｈｉｇｈである。よって、上記に記載の式（１０）及び（１１）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【０１２９】
以下に、本実施の形態に係る集積回路１の動作を説明する。
【０１３０】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１３１】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１３２】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１３３】
到達した電子５は、出力ノード６の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０１３４】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１３５】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心にπ＜θ＜３πの範囲内で歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１３６】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向とπ＜θ＜３πの範囲内で異なるスピン方向となっているので、境界を透過する。
【０１３７】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３のＶｈｉｇｈノード３２に入力するＶｈｉｇｈが出力される。
【０１３８】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１３９】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１４０】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１４１】
到達した電子５は、出力ノード６の大多数スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１４２】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１４３】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度３πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１４４】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度３π異なるスピン方向となっているので、境界で反射する。
【０１４５】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【０１４６】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１４７】
（第６の実施の形態の効果）
第６の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
【０１４８】
［第７の実施の形態］
第７の実施の形態は、Ｖｓｎ＝Ｖｓｐ＝ＧＮＤとした点で上記の他の実施の形態と異なっている。
【０１４９】
図１１は、第７の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１は、図１１に示すように、第１の実施の形態の集積回路の端子１０ａ及び端子１０ｂをＧＮＤに接続したものである。よって、上記の式（５）〜（８）により、Ｖｌｏｗ＝Ｖｎｏｆｆ、Ｖｌｏｗ＝Ｖｐｏｎ、Ｖｈｉｇｈ＝Ｖｎｏｎ、及びＶｈｉｇｈ＝Ｖｐｏｆｆが成り立つ。従って、例えば、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈを設定することで、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを同時に設定することができる。
【０１５０】
本実施の形態に係る集積回路１の動作は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとした以外は第１の実施の形態と同じであるので、その動作も第１の実施の形態と同様である。従って、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１５１】
（第７の実施の形態の効果）
第７の実施の形態に係る集積回路１は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとすることで、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを容易に設定することができる。
【０１５２】
［第８の実施の形態］
第８の実施の形態は、第５の実施の形態に係る集積回路の基板電位をＧＮＤに接続した点で上記の各実施の形態と異なっている。
【０１５３】
図１２は、第８の実施の形態に係る集積回路の概略図である。第８の実施の形態に係る集積回路１は、図１２に示すように、第５の実施の形態に係る集積回路の端子１０ａをＧＮＤに接続したものである。よって、第７の実施の形態と同様に、上記の式（５）〜（８）により、Ｖｌｏｗ＝Ｖｎｏｆｆ、Ｖｌｏｗ＝Ｖｐｏｎ、Ｖｈｉｇｈ＝Ｖｎｏｎ、及びＶｈｉｇｈ＝Ｖｐｏｆｆが成り立つ。従って、例えば、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈを設定することで、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを同時に設定することができる。
【０１５４】
本実施の形態に係る集積回路１の動作は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとした以外は第５の実施の形態と同じであるので、その動作も第５の実施の形態と同様である。従って、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１５５】
（第８の実施の形態の効果）
第８の実施の形態に係る集積回路１は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとすることから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくできると共に、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを容易に設定することができる。
【０１５６】
［第９の実施の形態］
第９の実施の形態は、スピントランジスタで構成した相補型回路を用いてＮＡＮＤ回路を構成する点で上記の他の実施の形態と異なっている。
【０１５７】
（ＮＡＮＤ回路１００ａの構成）
図１３（ａ）は、第９の実施の形態に係るＮＡＮＤ回路の概略図であり、（ｂ）は、ＮＡＮＤ回路の論理演算表である。本実施の形態に係るＮＡＮＤ回路１００ａは、素子分離領域４を挟んでスピントランジスタで構成された第１の素子１０１及び第２の素子１０２が電源電圧Ｖｌｏｗと電源電圧Ｖｈｉｇｈの間に直列に接続されている。
【０１５８】
第１の素子１０１は、図１３（ａ）に示すように、Ｖｌｏｗノード２００、中間ノード２０１ｂ及び出力ノード２０２ｂが、それぞれのチャネル長がＬ１となるように半導体基板１０に並んで形成されている。Ｖｌｏｗノード２００と中間ノード２０１ｂの間には、チャネル長がＬ１の２ＤＥＧチャネル２０３が形成され、中間ノード２０１ｂと出力ノード２０２ｂの間には、チャネル長がＬ１の２ＤＥＧチャネル２０４が形成されている。
【０１５９】
２ＤＥＧチャネル２０３の上方には、半導体層２０５及びゲート絶縁膜２０７を挟んでゲート電極２０９が形成されている。
【０１６０】
２ＤＥＧチャネル２０４の上方には、半導体層２０６及びゲート絶縁膜２０８を挟んでゲート電極２１０が形成されている。
【０１６１】
Ｖｌｏｗノード２００は、端子２００ａを有し、電源回路から電源電圧Ｖｌｏｗが供給される。出力ノード２０２ｂは、端子２０２ａを有する。
【０１６２】
ゲート電極２０９は、端子２０９ａを有する。ゲート電極２１０は、端子２１０ａを有する。
【０１６３】
第１の素子１０１の基板電位Ｖ１は、接地されている。
【０１６４】
第２の素子１０２は、図１３（ａ）に示すように、Ｖｈｉｇｈノード３００ｂ、出力ノード３０１ｂ及びＶｈｉｇｈノード３０２が、それぞれチャネル長がＬ２となるように半導体基板１０に並んで形成されている。Ｖｈｉｇｈノード３００ｂと中間ノード３０１の間には、チャネル長がＬ２の２ＤＥＧチャネル３０３が形成され、出力ノード３０１ｂとＶｈｉｇｈノード３０２の間には、チャネル長がＬ２の２ＤＥＧチャネル３０４が形成されている。
【０１６５】
２ＤＥＧチャネル３０３の上方には、半導体層３０５及びゲート絶縁膜３０７を挟んでゲート電極３０９が形成されている。
【０１６６】
２ＤＥＧチャネル３０４の上方には、半導体層３０６及びゲート絶縁膜３０８を挟んでゲート電極３１０が形成されている。
【０１６７】
Ｖｈｉｇｈノード３００ｂは、端子３００ａを有する。出力ノード３０１ｂは、端子３０１ａを有し、第１の素子１０１の出力ノード２０２ｂの端子２０２ａに接続され、Ｖｏｕｔを出力する。Ｖｈｉｇｈノード３０２は、端子３０２ａを有し、電源回路から電源電圧Ｖｈｉｇｈが供給される。この端子３０２ａは、Ｖｈｉｇｈノード３００ｂの端子３００ａと第２の素子１０２の半導体基板１０の端子１０２ａとに接続されている。
【０１６８】
ゲート電極３０９は、端子３０９ａを有する。この端子３０９ａは、第１の素子１０１のゲート電極２１０の端子２１０ａと接続され、デジタル信号Ｖｉｎ２が入力する。ゲート電極３１０は、端子３１０ａを有する。この端子３１０ａは、第１の素子１０１のゲート電極２０９の端子２０９ａと接続され、デジタル信号Ｖｉｎ１が入力する。
【０１６９】
第２の素子１０２の基板電位Ｖ２は、接地されている。
【０１７０】
以下に、図１３（ｂ）に示す論理演算表に基づいてＮＡＮＤ回路１００ａの動作について説明する。
【０１７１】
（動作）
以下では、第１の素子１０１のチャネル長Ｌ１をＬ、第２の素子１０２のチャネル長Ｌ２をＬ／２とする。つまり、ゲート電極に電圧Ｖｌｏｗが印加された場合、チャネル長Ｌ１を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度πの歳差運動を行う。また、ゲート電極に電圧Ｖｈｉｇｈが印加された場合、チャネル長Ｌ１を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度２πの歳差運動を行う。また、ゲート電極に電圧Ｖｌｏｗが印加された場合、チャネル長Ｌ２を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度π／２歳差運動を行う。また、ゲート電極に電圧Ｖｈｉｇｈが印加された場合、チャネル長Ｌ２を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度πの歳差運動を行う。
【０１７２】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１７３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１７４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１７５】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子５は、中間ノード２０１ｂを透過できないので、第１の素子１０１には、電流が流れない。
【０１７６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１７７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。歳差運動の角度がπ／２であるのは、第２の素子１０２のチャネル長Ｌ２が、第１の素子１０１のチャネル長Ｌ１の半分の長さであることよる。
【０１７８】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０１７９】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１８０】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３０１ｂは、電位がＶｈｉｇｈとなる。
【０１８１】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１８２】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１８３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１８４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１８５】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子５は、中間ノード２０１ｂを透過できないので、第１の素子１０１には、電流が流れない。
【０１８６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１８７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０１８８】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。
【０１８９】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１９０】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３０１ｂは、電位がＶｈｉｇｈとなる。
【０１９１】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１９２】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１９３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１９４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１９５】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１９６】
続いて、スピン偏極した電子５が、第１の素子１０１の中間ノード２０１ｂから２ＤＥＧチャネル２０４に注入される。
【０１９７】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０２ｂの境界に達する。
【０１９８】
到達した電子５は、出力ノード２０２ｂの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第１の素子１０１には、電流が流れない。
【０１９９】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０２００】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０２０１】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０２０２】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２０３】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、出力ノード３０１ｂとＶｈｉｇｈノード３００ｂ間には、電流が流れるので、出力ノード３０１ｂの電位はＶｈｉｇｈとなる。
【０２０４】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２の出力ノード３０１ｂとＶｈｉｇｈノード３０２間に電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０２０５】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２０６】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２０７】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０２０８】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２０９】
続いて、スピン偏極した電子５が、第１の素子１０１の中間ノード２０１ｂから２ＤＥＧチャネル２０４に注入される。
【０２１０】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０２ｂの境界に達する。
【０２１１】
到達した電子５は、出力ノード２０２ｂの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０２ｂは、電位がＶｌｏｗとなる。
【０２１２】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０２１３】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０２１４】
到達した電子５は、出力ノード３００ｃの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。
【０２１５】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２１６】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第２の素子１０２には、電流が流れない。
【０２１７】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１に電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２１８】
従って、ＮＡＮＤ回路１００ａは、図１３（ｂ）に示す論理演算表を満足するので、ＮＡＮＤ回路を構成している。
【０２１９】
（第９の実施の形態の効果）
第９の実施の形態に係るＮＡＮＤ回路１００ａは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、ＣＭＯＳトランジスタにより構成されたＮＡＮＤ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【０２２０】
［第１０の実施の形態］
第１０の実施の形態は、スピントランジスタで構成した相補型回路を用いてＮＯＲ回路を構成する点で上記の他の実施の形態と異なっている。
【０２２１】
（ＮＯＲ回路１００ｂの構成）
図１４（ａ）は、第９の実施の形態に係るＮＯＲ回路の概略図であり、（ｂ）は、ＮＯＲ回路の論理演算表である。本実施の形態に係るＮＯＲ回路１００ｂは、第９の実施の形態に係るＮＡＮＤ回路１００ａと、基本構成は同じであるが、端子の接続が異なっている。本実施の形態では、主に、第９の実施の形態と異なる点について説明する。
【０２２２】
第１の素子１０１は、図１４（ａ）に示すように、電源回路からＶｌｏｗノード２００に電源電圧Ｖｌｏｗが供給される。また、Ｖｌｏｗノード２００の端子２００ａは、Ｖｌｏｗノード２０２ｃの端子２０２ａと接続されている。出力ノード２０１ｃの端子２０１ａは、第２の素子１０２の出力ノード３００ｃの端子３００ａと接続されている。また、基板電位Ｖ１は接地されている。
【０２２３】
第２の素子１０２は、電源回路からＶｈｉｇｈノード３０２に電源電圧Ｖｈｉｇｈが供給される。また、基板電位Ｖ２は、接地されている。
【０２２４】
以下に、図１４（ｂ）に示す論理演算表に基づいてＮＯＲ回路１００ｂの動作について説明する。
【０２２５】
（動作）
以下では、第１の素子１０１のチャネル長Ｌ１をＬ、第２の素子１０２のチャネル長Ｌ２をＬ／２とする。
【０２２６】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２２７】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２２８】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２２９】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０２３０】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２３１】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２３２】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、第１の素子１０１には、電流が流れない。
【０２３３】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２３４】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２３５】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０２３６】
続いて、スピン偏極した電子５が、第２の素子１０２の中間ノード３０１ｃから２ＤＥＧチャネル３０４に注入される。
【０２３７】
この電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２３８】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３００ｃは、電位がＶｈｉｇｈとなる。
【０２３９】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０２４０】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２４１】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２４２】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２４３】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０２４４】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２４５】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２４６】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０１ｃは、電位がＶｌｏｗとなる。
【０２４７】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２４８】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２４９】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第２の素子１０２には、電流が流れない。
【０２５０】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２５１】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２５２】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２５３】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２５４】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２５５】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２５６】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４とＶｌｏｗノード２０２ｃの境界に達する。
【０２５７】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、Ｖｌｏｗノード２００と出力ノード２０１ｃ間には電流が流れるので、出力ノード２０１ｃの電位はＶｌｏｗとなる。
【０２５８】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２５９】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２６０】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０２６１】
続いて、スピン偏極した電子５が、第２の素子１０２の中間ノード３０１ｃから２ＤＥＧチャネル３０４に注入される。
【０２６２】
この電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２６３】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第２の素子１０２には、電流が流れない。
【０２６４】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２６５】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２６６】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２６７】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２６８】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２６９】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２７０】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２７１】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０１ｃは、電位がＶｌｏｗとなる。
【０２７２】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２７３】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２７４】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第２の素子１０２は、電流が流れない。
【０２７５】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２７６】
従って、ＮＯＲ回路１００ａは、図１４（ｂ）に示す論理演算表を満足するので、ＮＯＲ回路を構成している。
【０２７７】
（第１０の実施の形態の効果）
第１０の実施の形態に係るＮＯＲ回路１００ｂは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、ＣＭＯＳトランジスタにより構成されたＮＯＲ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【０２７８】
以上説明した各実施の形態によれば、異なるチャネル長を有するスピントランジスタを用いて論理演算回路を形成することができる。
【０２７９】
また、以上説明した各実施の形態によれば、ソース領域及びドレイン領域を強磁性体によって形成するので、ゲートリークやＤＩＢＬ（障壁低下効果：Drain Induced-Barrier Ｌｏｗering）等の短チャンネル効果、及び短チャンネル効果を抑制するために生じるＧＩＤＬ（接合リーク電流：Gate Induced Drain Leakage）等を防止することができる。各実施の形態に係る集積回路１は、第１及び第２のスピントランジスタ２、３をオン、オフするためのＶｈｉｇｈ及びＶｌｏｗの幅が小さくてすむので、低消費電力となる。
【０２８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２８１】
１…集積回路、２…第１のスピントランジスタ、２ａ…スピントランジスタ、３…第２のスピントランジスタ、２２ａ…ソース領域、２２、２００、２０２ｃ…Ｖｌｏｗノード、３２、３００ａ、３０２…Ｖｈｉｇｈノード、２０１ａ、３０１ｃ…中間ノード、２３、３３、２０１ｃ、２０２ａ、３００ｃ、３０１ａ…出力ノード、２４、３４、２０３、２０４、３０３、３０４…２ＤＥＧチャネル、２６、３６、２０９、２１０、３０９、３１０…ゲート電極、Ｖｓｎ、Ｖｓｐ、Ｖ１、Ｖ２…基板電位、Ｌ、Ｌ１、Ｌ２…チャネル長
【技術分野】
【０００１】
本発明の実施の形態は、集積回路に関する。
【背景技術】
【０００２】
近年、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ結合などからなる変調ドープ構造の界面に誘起される２次元電子ガス（２ＤＥＧ：two dimensional electron gas）をチャネルとし、ソースとドレインに強磁性体を用いるスピンＦＥＴが知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】S.Datta and B.Das,Appl.Phys.Lett.,vol.56,No.7,12 Feb. 1990,pp.665-667.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、スピントランジスタを用いた論理演算を可能とする集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の集積回路は、第１のチャネル長を有する第１のスピントランジスタと、第１のチャネル長とは異なる第２のチャネル長を有する第２のスピントランジスタと、を直列に接続した回路を含む。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１の実施の形態に係るスピントランジスタの概略図であり、（ｂ）は、スピントランジスタの基本動作を説明する模式図であり、（ｃ）は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。
【図２】図２は、第１の実施の形態に係るスピントランジスタのＩ-Ｖ（電流-電圧）曲線である。
【図３】図３は、第１の実施の形態に係る２つのスピントランジスタを用いたインバータ回路の概略図である。
【図４】図４（ａ）は、第１の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。
【図５】図５は、第２の実施の形態に係る集積回路の概略図である。
【図６】図６は、第３の実施の形態に係る集積回路の概略図である。
【図７】図７（ａ）は、第３の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。
【図８】図８は、第４の実施の形態に係る集積回路の概略図である。
【図９】図９は、第５の実施の形態に係る集積回路の概略図である。
【図１０】図１０は、第６の実施の形態に係る集積回路の概略図である。
【図１１】図１１は、第７の実施の形態に係る集積回路の概略図である。
【図１２】図１２は、第８の実施の形態に係る集積回路の概略図である。
【図１３】図１３（ａ）は、第９の実施の形態に係るＮＡＮＤ回路の概略図であり、（ｂ）は、ＮＡＮＤ回路の論理演算表である。
【図１４】図１４（ａ）は、第９の実施の形態に係るＮＯＲ回路の概略図であり、（ｂ）は、ＮＯＲ回路の論理演算表である。
【発明を実施するための形態】
【０００７】
スピンＦＥＴは、２ＤＥＧチャネル内をキャリアが移動する。２ＤＥＧチャネル内を移動中のキャリアは、ラシュバ効果によってキャリアスピンの歳差運動が制御される。スピンＦＥＴは、ドレイン端におけるキャリアのスピン偏向ベクトルの方向がドレインの金属的スピンバンドの向きと一致する場合はドレイン領域中に多数のキャリアが伝導する。また、スピンＦＥＴは、キャリアのスピン偏向ベクトルの方向が絶縁体的スピンバンドの向きと一致する場合はほとんどのキャリアがドレインを伝導しない。このスピンＦＥＴを用いて、従来のＭＯＳＦＥＴによる論理演算回路と同等の回路を構成することはできなかった。
【０００８】
（実施の形態の概要）
実施形態の集積回路は、第１のチャネル長を有する第１のスピントランジスタと、第１のチャネル長とは異なる第２のチャネル長を有する第２のスピントランジスタと、を直列に接続した回路を含む。
【０００９】
[第１の実施の形態]
（集積回路の構成）
図１（ａ）は、第１の実施の形態に係るスピントランジスタの概略図であり、（ｂ）は、スピントランジスタの基本動作を説明する模式図であり、（ｃ）は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。各図に示すｘｙｚ座標系は、例えば、直交座標系であるものとする。特に、ラシュバ効果による実効磁場の方向をｚ軸と規定する。
【００１０】
以下において、スピントランジスタ２ａのソース領域２２ｂ及びドレイン領域２３ｂ中の矢印は、各領域の大多数スピンの方向を示している。なお、大多数スピンの方向とは、磁性体中の大多数電子のスピンの角運動量の方向を示している。
【００１１】
また、以下において、電子５の矢印は、電子５のスピンの偏向ベクトルを示している。さらに、以下においては、主に、キャリアである電子５の流れ（スピン流）に関することについて説明するが、キャリアである電子５の流れる方向と電流の流れる方向は、逆向きの関係となっている。よって、キャリアとしての電子（スピン流）は、低電位側（Ｖｌｏｗ）から高電位側（Ｖｈｉｇｈ）に向けて走行するが、電流は、高電位側（Ｖｈｉｇｈ）から低電位側（Ｖｌｏｗ）に向けて流れる。また、以下に記載の各スピントランジスタにおいて、電源に接続された側をソース領域としている。
【００１２】
スピントランジスタ２ａは、図１（ａ）に示すように、例えば、半導体基板１０に形成される。スピントランジスタ２ａは、例えば、半導体層２１と、第１のノードとしてのソース領域２２ｂと、第２のノードとしてのドレイン領域２３ｂと、第１のチャネル領域としての２ＤＥＧチャネル２４と、ゲート絶縁膜２５と、第１のゲート電極としてのゲート電極２６と、を備えて概略構成されている。
【００１３】
半導体基板１０は、例えば、分子線エピタキシー法（ＭＢＥ）等を用いてＩｎＰ基板上にＩｎ１−ｘＡｌｘＡｓ、Ｉｎ１−ｙＧａｙＡｓ、Ｉｎ１−ｘＡｌｘＡｓを順に積層させたダブルヘテロ構造を有する。Ｉｎ１−ｘＡｌｘＡｓ、Ｉｎ１−ｙＧａｙＡｓは、混合比によって多くの組み合わせが考えられるが、本実施の形態では、ｘ＝０．４８、ｙ＝０．４７であるものとする。従って、以下において、特に言及しない場合、ＩｎＡｌＡＳは、Ｉｎ０．５２Ａｌ０．４８Ａｓを示し、ＩｎＧａＡｓは、Ｉｎ０．５３Ｇａ０．４７Ａｓを示すものとする。また、スピントランジスタ２ａは、例えば、ゲート電極２６の下方に端子１０ａを有する。この端子１０ａには、基板電位Ｖｓｕｂが印加されている。
【００１４】
半導体層２１は、例えば、半導体基板１０の上層部分のＩｎＡｌＡｓを用いるものとする。半導体層２１は、例えば、ソース領域２２ｂとドレイン領域２３ｂにショットキー接続している。ここで、２ＤＥＧチャネル２４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル２４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００１５】
ソース領域２２ｂは、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。ソース領域２２ｂは、例えば、端子２２ａを有する。この端子２２ａは、例えば、接地（ＧＮＤ）されている。
【００１６】
ドレイン領域２３ｂは、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。ドレイン領域２３ｂは、例えば、端子２３ａを有する。この端子２３ａには、電源回路から電源電圧Ｖｄｄ（＞０）が供給される。
【００１７】
ソース領域２２ｂ及びドレイン領域２３ｂは、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料とは、材料中の電子のスピン分極率（スピン偏向率）が高く、スピンの方向がそろった多くの電子を２ＤＥＧチャネルに注入することができる材料である。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
【００１８】
高スピン偏向材料として強磁性金属を用いる場合、強磁性体金属としては、例えば、Ｆｅ、Ｃｏ及びＮｉ等が用いられる。ここで、ソース領域２２ｂ及びドレイン領域２３ｂは、例えば、III-V族半導体との高い整合性と、室温（例えば、３００Ｋ）以上のキュリー温度と、一方のスピンのエネルギー状態に関してフェルミ準位ＥＦ近傍での大きなバンドギャップとを有する強磁性体から形成されることが好ましい。このような強磁性体としては、例えば、フェルミ準位ＥＦが一方のスピンバンド（金属的スピンバンド）の中を横切り、他方のスピンバンド（絶縁体的スピンバンド）ではバンドギャップの中を横切るようなバンド構造を有するハーフメタル強磁性体が適している。つまり、上記のようなバンド構造を有するハーフメタル強磁性体を用いることによって、スピン分極率が理論的に１００％となるキャリアを注入することが可能となる。このハーフメタル強磁性体は、例えば、ＣｒＯ２、Ｆｅ２Ｏ３、Ｇａ１−ｘＭｎｘＡｓ、Ｉｎ１−ｘＭｎｘＡｓ、Ｇｅ１−ｘＭｎｘ、ＬａＳｒＭｎＯ４又はホイスラー合金等からなる。ホイスラー合金としては、例えば、Ｃｏ２ＭｎＡｉ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＣｒＡｌ、Ｃｏ２ＦｅＡｌ、ＣｏＭｎＧａ等が用いられる。
【００１９】
２ＤＥＧチャネル２４は、例えば、チャネル長がＬである。電子５は、この２ＤＥＧチャネル２４をソース領域２２ｂからドレイン領域２３ｂに向けて走行する。
【００２０】
ここで、電子５は、２ＤＥＧチャネル２４をドレイン領域２３ｂに向けて走行する際、ラシュバ効果と呼ばれる、ｙ軸方向の電場の大きさに比例するスピン軌道相互作用が現れる。これにより、ｚ軸方向に実効磁場が発生し、電子５の有するスピンはこの磁場の影響を受ける。電子５は、図１（ｃ）に示すように、ｚ軸の回りに歳差運動を行う。この歳差運動は、図１（ｃ）に示す点線とスピンの偏向ベクトルの方向を示す矢印とのなす相対角度θが増加する方向、すなわち、反時計回りに回転するものである。この歳差運動による相対角度θの変化は、ラシュバ・パラメータαとチャネル長Ｌに依存する。ここでラシュバ・パラメータαとは、ラシュバ効果の大きさを示す量である。また、このラシュバ・パラメータαは、ゲート電圧Ｖｇに応じて変化し、この変化を利用して２ＤＥＧチャネル２４中のドレイン領域近傍において出力ノード２３の大多数スピン方向との相対角度θを制御することができる。さらに、ラシュバ・パラメータαは、２ＤＥＧチャネル２４の材料にも依存するので、半導体基板１０の積層構造を構成する層のいずれか１つを変えることにより、ラシュバ効果を制御することができる。なお、図１（ｃ）に示す点線は、出力ノード２３の大多数スピンの方向と平行な方向を示している。
【００２１】
電子５は、図１（ｂ）に示すように、例えば、ソース領域２２ｂからスピン偏極した状態、つまり、スピン方向が揃った状態で２ＤＥＧチャネル２４に注入される。注入された電子５は、例えば、ラシュバ効果により歳差運動を行い、ドレイン領域２３ｂに達した際のスピン状態により、透過又は反射を行う。
【００２２】
電子５は、例えば、図１（ｂ）に示すように、スピン偏向ベクトルがドレイン領域２３ｂの大多数スピンの方向と反対向き、即ち図中のｘ軸の負の向きであるとき、２ＤＥＧチャネル２４とドレイン領域２３ｂの境界で反射する。一方、電子５は、例えば、図１（ｂ）に示すように、スピン偏向ベクトルがドレイン領域２３ｂの大多数スピンの方向と逆向きではないとき、２ＤＥＧチャネル２４とドレイン領域２３ｂの境界を透過する。以下に、このドレイン領域２３ｂの境界における電子５の透過と反射について詳しく説明する。
【００２３】
図２は、第１の実施の形態に係るスピントランジスタのＩ-Ｖ（電流-電圧）曲線である。なお、図２は、スピントランジスタ２ａを例に取ったものであり、半導体基板１０は、接地されているものとする。図２は、縦軸が電流、横軸がゲート電圧Ｖｇである。
【００２４】
相対角度θと、２ＤＥＧチャネルを走行する電子の磁性体領域の透過には、以下の式（１）に示す関係がある。
【数１】
ここで、透過するとは、すなわち、電流がスピントランジスタ２ａに流れることであるから、スピントランジスタ２ａに流れる電流をＩとし、また、ゲート電圧Ｖｇ＝０のとき電流が流れないとすると、例えば、式（１）から図２に実線で示すＩ-Ｖ曲線７が得られる。
【００２５】
Ｉ-Ｖ曲線７は、図２に示すように、ゲート電圧Ｖｇ１のとき、最大電流Ｉ１が得られ、ゲート電圧Ｖｇ又はＶｇ２のとき、電流はゼロとなる。つまり、電子５は、ゲート電圧Ｖｇ又はゲート電圧Ｖｇ２が２ＤＥＧチャネル２４に印加されているとき、πだけ歳差運動を行っている。以下の各実施の形態において、このときのチャネル長をＬとする。
【００２６】
ここで、実験により観測されるラシュバ・パラメータαのＶｇ依存性について、ある限定された領域において線形近似を行うことによって説明する。まず、ラシュバ・パラメータαはゲート電圧Ｖｇに依存する（α（Ｖｇ））ものとする。このとき、オフ電圧Ｖｇｏｆｆは以下の式（２）で与えられる。
【数２】
ｍ＊：電子の有効質量
上記の式（２）より、同じゲートバイアスがチャネルに印加されている場合、チャネル長をｎ倍してもラシュバ・パラメータαの値は、式（２）の値と同じであるので、キャリアのスピン偏向ベクトルは、チャネル中を距離Ｌだけ走行するとき、ｎπだけ回転する。よって以下の式（３）の関係が導かれる。
【数３】
この式（３）により、例えば、図２に一点鎖線で示すＩ-Ｖ曲線７ａが得られる。このＩ-Ｖ曲線７ａは、図２の紙面において、Ｉ-Ｖ曲線７を左側に移動させたものとなっている。このとき、電流Ｉがゼロとなるゲート電圧はＶｇからＶｇ3（＜０）に移動する。
【００２７】
また、同様に、同じゲートバイアスがチャネルに印加されている場合、キャリアのスピン偏向ベクトルは、チャネル長を１／ｎ倍したとき、π／ｎだけ回転する。よって、以下の式（４）の関係が導かれる。
【数４】
この式（４）により、例えば、図２に二点鎖線で示すＩ-Ｖ曲線７ｂが得られる。このＩ-Ｖ曲線７ｂは、図２の紙面において、Ｉ-Ｖ曲線７を右側に移動させたものとなっている。このとき、電流Ｉがゼロとなるゲート電圧はＶｇからＶｇ４（＞０）に移動する。
【００２８】
つまり、ゲート電圧Ｖｇは、スピントランジスタのチャネル長を変えることにより、電流Ｉをゼロとするオフ電圧が変化する。よって、異なるチャネル長のスピントランジスタを用いることにより、例えば、Ｖｇ＝０のとき、一方のスピントランジスタがオフとなり、他方のスピントランジスタがオンとなる集積回路を構成することが可能となる。従って、このスピントランジスタのオン電流を容易に見積もることができる。以上のことから、チャネル長を変えることによって、オフ電流をラシュバ・パラメータαの値の範囲内で決めることが可能なことが分かる。
【００２９】
以下に、上記のスピントランジスタを用いた集積回路について説明する。なお、上記のスピントランジスタ２ａと構成及び機能が同じ部分については、同一の符号を付し、その説明は省略するものとする。
【００３０】
図３は、第１の実施の形態に係る２つのスピントランジスタを用いたインバータ回路の概略図である。
【００３１】
この集積回路１は、図３に示すように、例えば、チャネル長が異なる第１及び第２のスピントランジスタ２、３を用いた論理演算回路である。この論理演算回路は、例えば、インバータ回路である。集積回路１は、例えば、第１及び第２のスピントランジスタ２、３を電気的に分離するための素子分離領域４が、第１及び第２のスピントランジスタ２、３の間に形成されている。この素子分離領域４は、例えば、ＳｉＯ２からなる。
【００３２】
第１のスピントランジスタ２は、図３に示すように、例えば、半導体基板１０に形成される。第１のスピントランジスタ２は、例えば、半導体層２１と、第１のノードとしてのＶｌｏｗノード２２と、第２のノードとしての出力ノード２３と、第１のチャネル領域としての２ＤＥＧチャネル２４と、ゲート絶縁膜２５と、第１のゲート電極としてのゲート電極２６と、を備えて概略構成されている。
【００３３】
Ｖｌｏｗノード２２は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。Ｖｌｏｗノード２２は、例えば、端子２２ａを有する。この端子２２ａには、例えば、電源回路から電源電圧Ｖｌｏｗが供給される。
【００３４】
出力ノード２３は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。出力ノード２３は、例えば、端子２３ａを有する。この端子２３ａは、後述する第２のスピントランジスタ３の出力ノード３３の端子３３ａに接続される。集積回路１は、電源電圧Ｖｌｏｗと電源電圧Ｖｈｉｇｈの間に第１のスピントランジスタ２と第２のスピントランジスタ３を直列に接続した回路である。
【００３５】
Ｖｌｏｗノード２２及び出力ノード２３は、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
【００３６】
ゲート電極２６の端子２６ａは、例えば、後述する第２のスピントランジスタ３のゲート電極３６の端子３６ａに接続され、デジタル信号Ｖｉｎが入力する。
【００３７】
第２のスピントランジスタ３は、図３に示すように、例えば、半導体基板１０に形成される。第２のスピントランジスタ３は、例えば、半導体層３１と、第３のノードとしてのＶｈｉｇｈノード３２と、第４のノードとしての出力ノード３３と、第２のチャネル領域としての２ＤＥＧチャネル３４と、ゲート絶縁膜３５と、第２のゲート電極としてのゲート電極３６と、を備えて概略構成されている。
【００３８】
第２のスピントランジスタ３は、例えば、ゲート電極３６の下方に端子１０ｂを有する。この端子１０ｂには、一方が接地された電源３Ａにより生成された基板電位Ｖｓｐが印加されている。
【００３９】
半導体層３１は、例えば、第１のスピントランジスタ２の半導体層２１と実質的に同じである。半導体層３１は、例えば、Ｖｈｉｇｈノード３２と出力ノード３３にショットキー接続している。ここで、２ＤＥＧチャネル３４は、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓの量子井戸構造におけるＩｎＧａＡｓ層が２ＤＥＧチャネルとなる。なお、２ＤＥＧチャネル３４は、例えば、半導体基板１０がＩｎＡｌＡｓ／ＩｎＧａＡｓを積層したヘテロ構造である場合、このＩｎＡｌＡｓ／ＩｎＧａＡｓの界面に形成される。
【００４０】
Ｖｈｉｇｈノード３２及び出力ノード３３は、例えば、半導体基板１０のＩｎＡｌＡｓ、ＩｎＧａＡｓ及びＩｎＧａＡｓの下層のＩｎＡｌＡｓの一部を除去して形成される。また、Ｖｈｉｇｈノード３２及び出力ノード３３は、例えば、第１のスピントランジスタ２のＶｌｏｗノード２２及び出力ノード２３と同じ材料を用いて形成される。
【００４１】
Ｖｈｉｇｈノード３２は、例えば、端子３２ａを有する。この端子３２ａには、例えば、電源回路から電源電圧Ｖｈｉｇｈが供給される。出力ノード３３は、例えば、端子３３ａを有する。
【００４２】
この２ＤＥＧチャネル３４は、例えば、第２のチャネル長としてのチャネル長がＬ２である。電子５は、この２ＤＥＧチャネル３４を出力ノード３３からＶｈｉｇｈノード３２に向けて走行する。
【００４３】
ゲート絶縁膜３５は、半導体層３１上に形成される。ゲート絶縁膜３５は、例えば、ＳｉＯ２からなる。
【００４４】
ゲート電極３６は、例えば、ゲート絶縁膜３５上に形成される。ゲート電極３６は、例えば、第１のスピントランジスタ２のゲート電極２６と同じ材料から形成される。ゲート電極３６は、例えば、端子３６ａを有する。この端子３６ａには、例えば、デジタル信号Ｖｉｎが入力する。
【００４５】
ここで、集積回路１は、デジタル信号ＶｌｏｗがＶｉｎとして入力するとき、Ｖｏｕｔとしてデジタル信号Ｖｈｉｇｈを出力し、デジタル信号ＶｈｉｇｈがＶｉｎとして入力するとき、Ｖｏｕｔとしてデジタル信号Ｖｌｏｗを出力するインバータ回路である。続いて、この基板電位Ｖｓｎ及びＶｓｐ、Ｖｌｏｗ及びＶｈｉｇｈについて説明する。
【００４６】
第１のスピントランジスタ２をオンすることができる電圧をＶｎｏｎ、オフすることができる電圧をＶｎｏｆｆ、第２のスピントランジスタ３をオンすることができる電圧をＶｐｏｎ、オフすることができる電圧をＶｐｏｆｆとすると、以下の４つの式が得られる。
【数５】
【数６】
【数７】
【数８】
式（５）は、ＶｉｎとしてＶｌｏｗが入力したとき、第１のスピントランジスタ２をオフするためのＶｓｎ及びＶｎｏｆｆを求める式である。また、式（６）は、ＶｉｎとしてＶｌｏｗが入力したとき、第２のスピントランジスタ３をオンするためのＶｓｐ及びＶｐｏｎを求める式である。式（７）は、ＶｉｎとしてＶｈｉｇｈが入力したとき、第１のスピントランジスタ２をオンするためのＶｓｎ及びＶｎｏｎを求める式である。また、式（８）は、ＶｉｎとしてＶｈｉｇｈが入力したとき、第２のスピントランジスタ３をオフするためのＶｓｐ及びＶｐｏｆｆを求める式である。この式（５）〜（８）により、インバータ回路を構成する両トランジスタのチャネル長を任意に選んだとき、オフ電位は例えば、上記の式（２）より決まるので、基板電位を与えることで、直ちにインバータ回路の電源電圧Ｖｌｏｗ、Ｖｈｉｇｈが決定され、オン電位も同時に決められる。即ち、上式（５）〜（８）によってスピントランジスタのインバータ回路の構造が全て尽くせているのである。
【００４７】
以下に、本実施の形態に係る集積回路の動作について説明する。
【００４８】
（動作）
図４（ａ）は、第１の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。以下では、第１のスピントランジスタ２のチャネル長Ｌ１をＬ、第２のスピントランジスタ３のチャネル長Ｌ２をＬ／２とする。まず、Ｖｉｎ＝Ｖｌｏｗの場合を説明する。
【００４９】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００５０】
スピン偏極した電子５が、図４（ａ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００５１】
この電子５は、図４（ａ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００５２】
到達した電子５は、出力ノード２３の大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【００５３】
一方、スピン偏極した電子５が、図４（ｂ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００５４】
この電子５は、図４（ｂ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。歳差運動の角度がπ／２であるのは、第２のスピントランジスタ３のチャネル長Ｌ２が、第１のスピントランジスタ２のチャネル長Ｌ１の半分の長さであることよる。
【００５５】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【００５６】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３のＶｈｉｇｈノード３２に入力するＶｈｉｇｈが出力される。
【００５７】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００５８】
スピン偏極した電子５が、図４（ｃ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００５９】
この電子５は、図４（ｃ）に示すように、２ＤＥＧチャネル２４内の磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００６０】
到達した電子５は、出力ノード２３の大多数スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【００６１】
一方、スピン偏極した電子５が、図４（ｄ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００６２】
この電子５は、図４（ｄ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００６３】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【００６４】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【００６５】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００６６】
（第１の実施の形態の効果）
第１の実施の形態に係る集積回路１は、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタにより構成されたインバータ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【００６７】
［第２の実施の形態］
第２の実施の形態は、Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐとする点で第１の実施の形態と異なっている。なお、以下に示す各実施の形態において、第１の実施の形態と同じ機能及び構成を有する部分は、同一の符号を付し、その説明は省略するものとする。
【００６８】
図５は、第２の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１は、図５に示すように、半導体基板１０に設けられた端子１０ａと端子１０ｂが接続され、さらに、第１のスピントランジスタ２のＶｌｏｗノード２２の端子２２ａとも接続されている。よって、Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐが成立する。
【００６９】
Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐを用いると、上記に記載の式（５）〜（８）より、以下の式が導かれる。
【数９】
【数１０】
この式（９）及び（１０）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【００７０】
また、本実施の形態に係る集積回路１は、端子１０ａ、１０ｂ、２２ａが接続されていること以外の構成は、第１の実施の形態と同様である。よって、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００７１】
（第２の実施の形態の効果）
第２の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐと第１のスピントランジスタ２のＶｌｏｗノード２２が同電位であるので、ＣＭＯＳトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
【００７２】
［第３の実施の形態］
第３の実施の形態は、第２のスピントランジスタ３のチャネル長Ｌ２が、第１のスピントランジスタ２のチャネル長Ｌ１のｎ倍となり、Ｖｈｉｇｈ＝Ｖｓｎ＝Ｖｓｐが成り立つ点で上記の各実施の形態と異なっている。
【００７３】
図６は、第３の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１は、図６に示すように、端子１０ａ及び１０ｂが第２のスピントランジスタ３のＶｈｉｇｈノード３２の端子３２ａと接続されている。よって、Ｖｈｉｇｈ＝Ｖｓｎ＝Ｖｓｐが成立する。
【００７４】
Ｖｈｉｇｈ＝Ｖｓｎ＝Ｖｓｐを用いると、上記に記載の式（５）〜（８）より、以下の式が導かれる。
【数１１】
【数１２】
この式（１１）及び（１２）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【００７５】
また、第２のスピントランジスタ３のチャネル長Ｌ２が、第１のスピントランジスタ２のチャネル長Ｌ１のｎ倍となっている。
【００７６】
以下に、本実施の形態に係る集積回路１の動作について説明する。
【００７７】
（動作）
図７（ａ）は、第３の実施の形態に係るＶｉｎとしてＶｌｏｗが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｂ）は、ＶｉｎとしてＶｌｏｗが入力した場合の第２のスピントランジスタの動作に関する概略図であり、（ｃ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第１のスピントランジスタの動作に関する概略図であり、（ｄ）は、ＶｉｎとしてＶｈｉｇｈが入力した場合の第２のスピントランジスタの動作に関する概略図である。以下では、第１のスピントランジスタ２のチャネル長Ｌ１をＬ、第２のスピントランジスタ３のチャネル長Ｌ２をｎＬとする。ただし、簡単のため、１＜ｎ＜３であるものとする。まず、Ｖｉｎ＝Ｖｌｏｗの場合を説明する。
【００７８】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００７９】
スピン偏極した電子５が、図７（ａ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００８０】
この電子５は、図７（ａ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００８１】
到達した電子５は、出力ノード２３の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【００８２】
一方、スピン偏極した電子５が、図７（ｂ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００８３】
この電子５は、図７（ｂ）に示すように、１＜ｎ＜３であることから、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心にπ＜θ＜３πの範囲内で歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００８４】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向とπ＜θ＜３πの範囲内で異なるスピン方向となっているので、境界を透過する。
【００８５】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３の出力ノード３３に入力するＶｈｉｇｈが出力される。
【００８６】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【００８７】
スピン偏極した電子５が、図７（ｃ）に示すように、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【００８８】
この電子５は、図７（ｃ）に示すように、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード２３の境界に到達する。
【００８９】
到達した電子５は、出力ノード２３の大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【００９０】
一方、スピン偏極した電子５が、図７（ｄ）に示すように、第２のスピントランジスタ３の出力ノード３３から２ＤＥＧチャネル３４に注入される。
【００９１】
この電子５は、図７（ｄ）に示すように、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度３πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【００９２】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度３π異なるスピン方向となっているので、境界で反射する。
【００９３】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【００９４】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【００９５】
（第３の実施の形態の効果）
第３の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐと第２のスピントランジスタ３のＶｈｉｇｈノード３２が同電位であるので、ＣＭＯＳトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
【００９６】
［第４の実施の形態］
第４の実施の形態は、Ｖｓｎ＝Ｖｈｉｇｈ及びＶｓｐ＝Ｖｌｏｗとする点で上記の各実施の形態と異なっている。
【００９７】
図８は、第４の実施の形態に係る集積回路の概略図である。この集積回路１は、端子１０ａが第２のスピントランジスタ３のＶｈｉｇｈノード３２の端子３２ａに接続されている。また、この集積回路１は、端子１０ｂが第１のスピントランジスタ２のＶｌｏｗノード２２の端子２２ａに接続されている。よって、Ｖｓｎ＝Ｖｈｉｇｈ及びＶｓｐ＝Ｖｌｏｗが成立する。なお、チャネル長Ｌ１、Ｌ２は、第３の実施の形態と同じであるものとする。ただし、簡単のため、１＜ｎ＜３であるものとする。
【００９８】
Ｖｓｎ＝Ｖｈｉｇｈ及びＶｓｐ＝Ｖｌｏｗを用いると、上記に記載の式（５）〜（８）より、以下の式が導かれる。
【数１３】
【数１４】
式（１３）は、絶対値の等しい電位差により、第１及び第２のスピントランジスタ２、３のオフ状態を作り出すことを示している。この式（１３）及び（１４）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【００９９】
また、本実施の形態に係る集積回路１の動作は、チャネル長Ｌ１、Ｌ２を第３の実施の形態と同じチャネル長にしたことから、第３の実施の形態と同様である。よって、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１００】
（第４の実施の形態の効果）
第４の実施の形態に係る集積回路１は、絶対値が等しい電圧（−Ｖｎｏｆｆ＝Ｖｐｏｆｆ）で動作するので、ＣＭＯＳ回路によりインバータ回路を構成する場合と比べて、オン電流密度の偏りを小さくすることができる。
【０１０１】
［第５の実施の形態］
第５の実施の形態は、第１のスピントランジスタ２のドレイン領域と第２のスピントランジスタ３のドレイン領域を共用する点で上記の各実施の形態と異なっている。
【０１０２】
図９は、第５の実施の形態に係る集積回路の概略図である。この集積回路１は、図９に示すように、基板電位ＶｓｎとＶｓｐが同じであることから、上記の各実施の形態における素子分離領域４を省略することが可能となる。よって、この集積回路１は、図９に示すように、第１のスピントランジスタ２のドレイン領域と、第２のスピントランジスタ３のドレイン領域を一体としたドレイン領域６を備えている。
【０１０３】
このドレイン領域６は、例えば、Ｖｌｏｗノード２２、３２と同じ材料を用いて形成される。
【０１０４】
また、出力ノード６は、例えば、端子６ａを有する。この端子６ａは、Ｖｏｕｔを出力する。
【０１０５】
半導体基板１０は、端子１０ａを有する。この端子１０ａは、第１のスピントランジスタ２のＶｌｏｗノード２２の端子２２ａと接続されている。よって、Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐが成立する。
【０１０６】
Ｖｌｏｗ＝Ｖｓｎ＝Ｖｓｐを用いると、上記に記載の式（９）及び（１０）が導かれる。この式（９）及び（１０）により、チャンネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【０１０７】
以下に、本実施の形態に係る集積回路１の動作について説明する。
【０１０８】
（動作）
以下では、チャネル長Ｌ１、Ｌ２は、第３の実施の形態と同じであるものとする。ただし、簡単のため、１＜ｎ＜３であるものとする。まず、Ｖｉｎ＝Ｖｌｏｗの場合を説明する。
【０１０９】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１１０】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１１１】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１１２】
到達した電子５は、出力ノード６の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０１１３】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１１４】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、π＜θ＜３πの範囲内で歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１１５】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向とπ＜θ＜３πの範囲内で異なるスピン方向となっているので、境界を透過する。
【０１１６】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、出力ノード６に入力するＶｈｉｇｈが出力される。
【０１１７】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１１８】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１１９】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１２０】
到達した電子５は、出力ノード６の大多数スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１２１】
一方、スピン偏極した電子５が、出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１２２】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度３πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１２３】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度３π異なるスピン方向となっているので、境界で反射する。
【０１２４】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【０１２５】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１２６】
（第５の実施の形態の効果）
第５の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
【０１２７】
［第６の実施の形態］
第６の実施の形態は、基板電位を第２のスピントランジスタ３のＶｈｉｇｈノード３２の電位と同電位とする点で、第５の実施の形態と異なっている。
【０１２８】
図１０は、第６の実施の形態に係る集積回路の概略図である。この集積回路１は、図１０に示すように、端子１０ａが、第２のスピントランジスタ３のＶｈｉｇｈノード３２の端子３２ａに接続されている。よって、Ｖｓｎ＝Ｖｓｐ＝Ｖｈｉｇｈである。よって、上記に記載の式（１０）及び（１１）により、チャネル長に応じたデジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、基板電位Ｖｓｎ、Ｖｓｐ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆが求められる。
【０１２９】
以下に、本実施の形態に係る集積回路１の動作を説明する。
【０１３０】
（Ｖｉｎ＝Ｖｌｏｗの場合）
まず、ＶｉｎとしてＶｌｏｗが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１３１】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１３２】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１３３】
到達した電子５は、出力ノード６の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０１３４】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１３５】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心にπ＜θ＜３πの範囲内で歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１３６】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向とπ＜θ＜３πの範囲内で異なるスピン方向となっているので、境界を透過する。
【０１３７】
よって、集積回路１は、Ｖｉｎ＝Ｖｌｏｗの場合、第１のスピントランジスタ２には電流が流れず、第２のスピントランジスタ３には電流が流れるので、Ｖｏｕｔからは、第２のスピントランジスタ３のＶｈｉｇｈノード３２に入力するＶｈｉｇｈが出力される。
【０１３８】
（Ｖｉｎ＝Ｖｈｉｇｈの場合）
まず、ＶｉｎとしてＶｈｉｇｈが、第１のスピントランジスタ２のゲート電極２６、及び第２のスピントランジスタ３のゲート電極３６に入力する。
【０１３９】
スピン偏極した電子５が、第１のスピントランジスタ２のＶｌｏｗノード２２から２ＤＥＧチャネル２４に注入される。
【０１４０】
この電子５は、２ＤＥＧチャネル２４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２４と出力ノード６の境界に到達する。
【０１４１】
到達した電子５は、出力ノード６の大多数スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１４２】
一方、スピン偏極した電子５が、第２のスピントランジスタ３の出力ノード６から２ＤＥＧチャネル３４に注入される。
【０１４３】
この電子５は、２ＤＥＧチャネル３４内の実効磁場によってｚ軸を中心に、例えば、角度３πの歳差運動を行い、２ＤＥＧチャネル３４とＶｈｉｇｈノード３２の境界に到達する。
【０１４４】
到達した電子５は、Ｖｈｉｇｈノード３２の大多数スピンの方向と角度３π異なるスピン方向となっているので、境界で反射する。
【０１４５】
よって、集積回路１は、Ｖｉｎ＝Ｖｈｉｇｈの場合、第１のスピントランジスタ２には電流が流れ、第２のスピントランジスタ３には電流が流れないので、Ｖｏｕｔからは、第１のスピントランジスタ２のＶｌｏｗノード２２に入力するＶｌｏｗが出力される。
【０１４６】
従って、集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１４７】
（第６の実施の形態の効果）
第６の実施の形態に係る集積回路１は、基板電位Ｖｓｎ、Ｖｓｐが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
【０１４８】
［第７の実施の形態］
第７の実施の形態は、Ｖｓｎ＝Ｖｓｐ＝ＧＮＤとした点で上記の他の実施の形態と異なっている。
【０１４９】
図１１は、第７の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路１は、図１１に示すように、第１の実施の形態の集積回路の端子１０ａ及び端子１０ｂをＧＮＤに接続したものである。よって、上記の式（５）〜（８）により、Ｖｌｏｗ＝Ｖｎｏｆｆ、Ｖｌｏｗ＝Ｖｐｏｎ、Ｖｈｉｇｈ＝Ｖｎｏｎ、及びＶｈｉｇｈ＝Ｖｐｏｆｆが成り立つ。従って、例えば、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈを設定することで、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを同時に設定することができる。
【０１５０】
本実施の形態に係る集積回路１の動作は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとした以外は第１の実施の形態と同じであるので、その動作も第１の実施の形態と同様である。従って、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１５１】
（第７の実施の形態の効果）
第７の実施の形態に係る集積回路１は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとすることで、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを容易に設定することができる。
【０１５２】
［第８の実施の形態］
第８の実施の形態は、第５の実施の形態に係る集積回路の基板電位をＧＮＤに接続した点で上記の各実施の形態と異なっている。
【０１５３】
図１２は、第８の実施の形態に係る集積回路の概略図である。第８の実施の形態に係る集積回路１は、図１２に示すように、第５の実施の形態に係る集積回路の端子１０ａをＧＮＤに接続したものである。よって、第７の実施の形態と同様に、上記の式（５）〜（８）により、Ｖｌｏｗ＝Ｖｎｏｆｆ、Ｖｌｏｗ＝Ｖｐｏｎ、Ｖｈｉｇｈ＝Ｖｎｏｎ、及びＶｈｉｇｈ＝Ｖｐｏｆｆが成り立つ。従って、例えば、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈを設定することで、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを同時に設定することができる。
【０１５４】
本実施の形態に係る集積回路１の動作は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとした以外は第５の実施の形態と同じであるので、その動作も第５の実施の形態と同様である。従って、本実施の形態に係る集積回路１は、ＶｉｎとしてＶｌｏｗが入力すると、ＶｏｕｔとしてＶｈｉｇｈを出力し、ＶｉｎとしてＶｈｉｇｈが入力すると、ＶｏｕｔとしてＶｌｏｗを出力するインバータ回路を構成している。
【０１５５】
（第８の実施の形態の効果）
第８の実施の形態に係る集積回路１は、基板電位をＶｓｎ＝Ｖｓｐ＝ＧＮＤとすることから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくできると共に、デジタル信号Ｖｌｏｗ、Ｖｈｉｇｈ、電圧Ｖｎｏｎ、Ｖｎｏｆｆ、Ｖｐｏｎ、Ｖｐｏｆｆを容易に設定することができる。
【０１５６】
［第９の実施の形態］
第９の実施の形態は、スピントランジスタで構成した相補型回路を用いてＮＡＮＤ回路を構成する点で上記の他の実施の形態と異なっている。
【０１５７】
（ＮＡＮＤ回路１００ａの構成）
図１３（ａ）は、第９の実施の形態に係るＮＡＮＤ回路の概略図であり、（ｂ）は、ＮＡＮＤ回路の論理演算表である。本実施の形態に係るＮＡＮＤ回路１００ａは、素子分離領域４を挟んでスピントランジスタで構成された第１の素子１０１及び第２の素子１０２が電源電圧Ｖｌｏｗと電源電圧Ｖｈｉｇｈの間に直列に接続されている。
【０１５８】
第１の素子１０１は、図１３（ａ）に示すように、Ｖｌｏｗノード２００、中間ノード２０１ｂ及び出力ノード２０２ｂが、それぞれのチャネル長がＬ１となるように半導体基板１０に並んで形成されている。Ｖｌｏｗノード２００と中間ノード２０１ｂの間には、チャネル長がＬ１の２ＤＥＧチャネル２０３が形成され、中間ノード２０１ｂと出力ノード２０２ｂの間には、チャネル長がＬ１の２ＤＥＧチャネル２０４が形成されている。
【０１５９】
２ＤＥＧチャネル２０３の上方には、半導体層２０５及びゲート絶縁膜２０７を挟んでゲート電極２０９が形成されている。
【０１６０】
２ＤＥＧチャネル２０４の上方には、半導体層２０６及びゲート絶縁膜２０８を挟んでゲート電極２１０が形成されている。
【０１６１】
Ｖｌｏｗノード２００は、端子２００ａを有し、電源回路から電源電圧Ｖｌｏｗが供給される。出力ノード２０２ｂは、端子２０２ａを有する。
【０１６２】
ゲート電極２０９は、端子２０９ａを有する。ゲート電極２１０は、端子２１０ａを有する。
【０１６３】
第１の素子１０１の基板電位Ｖ１は、接地されている。
【０１６４】
第２の素子１０２は、図１３（ａ）に示すように、Ｖｈｉｇｈノード３００ｂ、出力ノード３０１ｂ及びＶｈｉｇｈノード３０２が、それぞれチャネル長がＬ２となるように半導体基板１０に並んで形成されている。Ｖｈｉｇｈノード３００ｂと中間ノード３０１の間には、チャネル長がＬ２の２ＤＥＧチャネル３０３が形成され、出力ノード３０１ｂとＶｈｉｇｈノード３０２の間には、チャネル長がＬ２の２ＤＥＧチャネル３０４が形成されている。
【０１６５】
２ＤＥＧチャネル３０３の上方には、半導体層３０５及びゲート絶縁膜３０７を挟んでゲート電極３０９が形成されている。
【０１６６】
２ＤＥＧチャネル３０４の上方には、半導体層３０６及びゲート絶縁膜３０８を挟んでゲート電極３１０が形成されている。
【０１６７】
Ｖｈｉｇｈノード３００ｂは、端子３００ａを有する。出力ノード３０１ｂは、端子３０１ａを有し、第１の素子１０１の出力ノード２０２ｂの端子２０２ａに接続され、Ｖｏｕｔを出力する。Ｖｈｉｇｈノード３０２は、端子３０２ａを有し、電源回路から電源電圧Ｖｈｉｇｈが供給される。この端子３０２ａは、Ｖｈｉｇｈノード３００ｂの端子３００ａと第２の素子１０２の半導体基板１０の端子１０２ａとに接続されている。
【０１６８】
ゲート電極３０９は、端子３０９ａを有する。この端子３０９ａは、第１の素子１０１のゲート電極２１０の端子２１０ａと接続され、デジタル信号Ｖｉｎ２が入力する。ゲート電極３１０は、端子３１０ａを有する。この端子３１０ａは、第１の素子１０１のゲート電極２０９の端子２０９ａと接続され、デジタル信号Ｖｉｎ１が入力する。
【０１６９】
第２の素子１０２の基板電位Ｖ２は、接地されている。
【０１７０】
以下に、図１３（ｂ）に示す論理演算表に基づいてＮＡＮＤ回路１００ａの動作について説明する。
【０１７１】
（動作）
以下では、第１の素子１０１のチャネル長Ｌ１をＬ、第２の素子１０２のチャネル長Ｌ２をＬ／２とする。つまり、ゲート電極に電圧Ｖｌｏｗが印加された場合、チャネル長Ｌ１を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度πの歳差運動を行う。また、ゲート電極に電圧Ｖｈｉｇｈが印加された場合、チャネル長Ｌ１を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度２πの歳差運動を行う。また、ゲート電極に電圧Ｖｌｏｗが印加された場合、チャネル長Ｌ２を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度π／２歳差運動を行う。また、ゲート電極に電圧Ｖｈｉｇｈが印加された場合、チャネル長Ｌ２を有する２ＤＥＧチャネルを走行する電子５は、例えば、角度πの歳差運動を行う。
【０１７２】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１７３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１７４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１７５】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子５は、中間ノード２０１ｂを透過できないので、第１の素子１０１には、電流が流れない。
【０１７６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１７７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。歳差運動の角度がπ／２であるのは、第２の素子１０２のチャネル長Ｌ２が、第１の素子１０１のチャネル長Ｌ１の半分の長さであることよる。
【０１７８】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０１７９】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１８０】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３０１ｂは、電位がＶｈｉｇｈとなる。
【０１８１】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１８２】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１８３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１８４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１８５】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子５は、中間ノード２０１ｂを透過できないので、第１の素子１０１には、電流が流れない。
【０１８６】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０１８７】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０１８８】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。
【０１８９】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０１９０】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３０１ｂは、電位がＶｈｉｇｈとなる。
【０１９１】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０１９２】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０１９３】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０１９４】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０１９５】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０１９６】
続いて、スピン偏極した電子５が、第１の素子１０１の中間ノード２０１ｂから２ＤＥＧチャネル２０４に注入される。
【０１９７】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０２ｂの境界に達する。
【０１９８】
到達した電子５は、出力ノード２０２ｂの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第１の素子１０１には、電流が流れない。
【０１９９】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０２００】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０２０１】
到達した電子５は、Ｖｈｉｇｈノード３００ｂの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０２０２】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２０３】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、出力ノード３０１ｂとＶｈｉｇｈノード３００ｂ間には、電流が流れるので、出力ノード３０１ｂの電位はＶｈｉｇｈとなる。
【０２０４】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２の出力ノード３０１ｂとＶｈｉｇｈノード３０２間に電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０２０５】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２０６】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２０７】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と中間ノード２０１ｂの境界に達する。
【０２０８】
到達した電子５は、中間ノード２０１ｂの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２０９】
続いて、スピン偏極した電子５が、第１の素子１０１の中間ノード２０１ｂから２ＤＥＧチャネル２０４に注入される。
【０２１０】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０２ｂの境界に達する。
【０２１１】
到達した電子５は、出力ノード２０２ｂの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０２ｂは、電位がＶｌｏｗとなる。
【０２１２】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３０１ｂから２ＤＥＧチャネル３０３及び２ＤＥＧチャネル３０４に注入される。
【０２１３】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３とＶｈｉｇｈノード３００ｂの境界に到達する。
【０２１４】
到達した電子５は、出力ノード３００ｃの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。
【０２１５】
また、電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２１６】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第２の素子１０２には、電流が流れない。
【０２１７】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１に電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２１８】
従って、ＮＡＮＤ回路１００ａは、図１３（ｂ）に示す論理演算表を満足するので、ＮＡＮＤ回路を構成している。
【０２１９】
（第９の実施の形態の効果）
第９の実施の形態に係るＮＡＮＤ回路１００ａは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、ＣＭＯＳトランジスタにより構成されたＮＡＮＤ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【０２２０】
［第１０の実施の形態］
第１０の実施の形態は、スピントランジスタで構成した相補型回路を用いてＮＯＲ回路を構成する点で上記の他の実施の形態と異なっている。
【０２２１】
（ＮＯＲ回路１００ｂの構成）
図１４（ａ）は、第９の実施の形態に係るＮＯＲ回路の概略図であり、（ｂ）は、ＮＯＲ回路の論理演算表である。本実施の形態に係るＮＯＲ回路１００ｂは、第９の実施の形態に係るＮＡＮＤ回路１００ａと、基本構成は同じであるが、端子の接続が異なっている。本実施の形態では、主に、第９の実施の形態と異なる点について説明する。
【０２２２】
第１の素子１０１は、図１４（ａ）に示すように、電源回路からＶｌｏｗノード２００に電源電圧Ｖｌｏｗが供給される。また、Ｖｌｏｗノード２００の端子２００ａは、Ｖｌｏｗノード２０２ｃの端子２０２ａと接続されている。出力ノード２０１ｃの端子２０１ａは、第２の素子１０２の出力ノード３００ｃの端子３００ａと接続されている。また、基板電位Ｖ１は接地されている。
【０２２３】
第２の素子１０２は、電源回路からＶｈｉｇｈノード３０２に電源電圧Ｖｈｉｇｈが供給される。また、基板電位Ｖ２は、接地されている。
【０２２４】
以下に、図１４（ｂ）に示す論理演算表に基づいてＮＯＲ回路１００ｂの動作について説明する。
【０２２５】
（動作）
以下では、第１の素子１０１のチャネル長Ｌ１をＬ、第２の素子１０２のチャネル長Ｌ２をＬ／２とする。
【０２２６】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２２７】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２２８】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２２９】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０２３０】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２３１】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２３２】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、第１の素子１０１には、電流が流れない。
【０２３３】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２３４】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２３５】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０２３６】
続いて、スピン偏極した電子５が、第２の素子１０２の中間ノード３０１ｃから２ＤＥＧチャネル３０４に注入される。
【０２３７】
この電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２３８】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。つまり、出力ノード３００ｃは、電位がＶｈｉｇｈとなる。
【０２３９】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れず、第２の素子１０２には電流が流れるので、Ｖｏｕｔからは、Ｖｈｉｇｈが出力される。
【０２４０】
（Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｌｏｗが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２４１】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２４２】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２４３】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
【０２４４】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２４５】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２４６】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０１ｃは、電位がＶｌｏｗとなる。
【０２４７】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２４８】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２４９】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第２の素子１０２には、電流が流れない。
【０２５０】
よって、集積回路１は、Ｖｉｎ１＝Ｖｌｏｗ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２５１】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｌｏｗが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２５２】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２５３】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２５４】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２５５】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２５６】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル２０４とＶｌｏｗノード２０２ｃの境界に達する。
【０２５７】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、Ｖｌｏｗノード２００と出力ノード２０１ｃ間には電流が流れるので、出力ノード２０１ｃの電位はＶｌｏｗとなる。
【０２５８】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２５９】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度π／２の歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２６０】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π／２異なるスピン方向となっているので、境界を透過する。
【０２６１】
続いて、スピン偏極した電子５が、第２の素子１０２の中間ノード３０１ｃから２ＤＥＧチャネル３０４に注入される。
【０２６２】
この電子５は、２ＤＥＧチャネル３０４内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０４とＶｈｉｇｈノード３０２の境界に到達する。
【０２６３】
到達した電子５は、Ｖｈｉｇｈノード３０２の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第２の素子１０２には、電流が流れない。
【０２６４】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｌｏｗの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２６５】
（Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合）
まず、Ｖｉｎ１としてＶｈｉｇｈが、第１の素子１０１のゲート電極２０９、及び第２の素子１０２のゲート電極３１０に入力する。また、Ｖｉｎ２としてＶｈｉｇｈが、第１の素子１０１のゲート電極２１０、及び第２の素子１０２のゲート電極３０９に入力する。
【０２６６】
スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２００から２ＤＥＧチャネル２０３に注入される。
【０２６７】
この電子５は、２ＤＥＧチャネル２０３内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０３と出力ノード２０１ｃの境界に達する。
【０２６８】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。
【０２６９】
また、スピン偏極した電子５が、第１の素子１０１のＶｌｏｗノード２０２ｃから２ＤＥＧチャネル２０４に注入される。
【０２７０】
この電子５は、２ＤＥＧチャネル２０４内の実効磁場によってｚ軸を中心に、例えば、角度２πの歳差運動を行い、２ＤＥＧチャネル２０４と出力ノード２０１ｃの境界に達する。
【０２７１】
到達した電子５は、出力ノード２０１ｃの大多数電子スピンの方向と角度２π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード２０１ｃは、電位がＶｌｏｗとなる。
【０２７２】
一方、スピン偏極した電子５が、第２の素子１０２の出力ノード３００ｃから２ＤＥＧチャネル３０３に注入される。
【０２７３】
この電子５は、２ＤＥＧチャネル３０３内の実効磁場によってｚ軸を中心に、例えば、角度πの歳差運動を行い、２ＤＥＧチャネル３０３と中間ノード３０１ｃの境界に到達する。
【０２７４】
到達した電子５は、中間ノード３０１ｃの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第２の素子１０２は、電流が流れない。
【０２７５】
よって、集積回路１は、Ｖｉｎ１＝Ｖｈｉｇｈ、Ｖｉｎ２＝Ｖｈｉｇｈの場合、第１の素子１０１には電流が流れ、第２の素子１０２には電流が流れないので、Ｖｏｕｔからは、Ｖｌｏｗが出力される。
【０２７６】
従って、ＮＯＲ回路１００ａは、図１４（ｂ）に示す論理演算表を満足するので、ＮＯＲ回路を構成している。
【０２７７】
（第１０の実施の形態の効果）
第１０の実施の形態に係るＮＯＲ回路１００ｂは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、ＣＭＯＳトランジスタにより構成されたＮＯＲ回路と比べて、ｐ型及びｎ型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
【０２７８】
以上説明した各実施の形態によれば、異なるチャネル長を有するスピントランジスタを用いて論理演算回路を形成することができる。
【０２７９】
また、以上説明した各実施の形態によれば、ソース領域及びドレイン領域を強磁性体によって形成するので、ゲートリークやＤＩＢＬ（障壁低下効果：Drain Induced-Barrier Ｌｏｗering）等の短チャンネル効果、及び短チャンネル効果を抑制するために生じるＧＩＤＬ（接合リーク電流：Gate Induced Drain Leakage）等を防止することができる。各実施の形態に係る集積回路１は、第１及び第２のスピントランジスタ２、３をオン、オフするためのＶｈｉｇｈ及びＶｌｏｗの幅が小さくてすむので、低消費電力となる。
【０２８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２８１】
１…集積回路、２…第１のスピントランジスタ、２ａ…スピントランジスタ、３…第２のスピントランジスタ、２２ａ…ソース領域、２２、２００、２０２ｃ…Ｖｌｏｗノード、３２、３００ａ、３０２…Ｖｈｉｇｈノード、２０１ａ、３０１ｃ…中間ノード、２３、３３、２０１ｃ、２０２ａ、３００ｃ、３０１ａ…出力ノード、２４、３４、２０３、２０４、３０３、３０４…２ＤＥＧチャネル、２６、３６、２０９、２１０、３０９、３１０…ゲート電極、Ｖｓｎ、Ｖｓｐ、Ｖ１、Ｖ２…基板電位、Ｌ、Ｌ１、Ｌ２…チャネル長
【特許請求の範囲】
【請求項１】
第１のチャネル長を有する第１のスピントランジスタと、
前記第１のチャネル長とは異なる第２のチャネル長を有する第２のスピントランジスタと、
を直列に接続した回路を含む集積回路。
【請求項２】
前記第１のスピントランジスタは、第１の電圧が供給される第１のノード、前記第１のノードと離れて形成される第２のノード、前記第１のノードと前記第２のノードの間に形成される第１のチャネル領域、及び前記第１のチャネルの上方に形成される第１のゲート電極を有し、
前記第２のスピントランジスタは、第２の電圧が供給される第３のノード、前記第３のノードと離れて形成される第４のノード、前記第３のノードと前記第４のノードの間に形成される第２のチャネル領域、及び前記第２のチャネル領域の上方に形成される第２のゲート電極を有し、
前記第１及び第２のゲート電極が電気的に接続され、前記第１のスピントランジスタの基板電位、前記第２のスピントランジスタの基板電位、及び前記第１のノード又は前記第３のノードの電位、が同電位である請求項１に記載の集積回路。
【請求項３】
前記第１のスピントランジスタは、第１の電圧が供給される第１のノード、前記第１のノードと離れて形成される第２のノード、前記第１のノードと前記第２のノードの間に形成される第１のチャネル領域、及び前記第１のチャネルの上方に形成される第１のゲート電極を有し、
前記第２のスピントランジスタは、第２の電圧が供給される第３ののノード、前記第３のノードと離れて形成される第４のノード、前記第３のノードと前記第４のノードの間に形成される第２のチャネル領域、及び前記第２のチャネル領域の上方に形成される第２のゲート電極を有し、
前記第１及び第２のゲート電極が電気的に接続され、前記第１のスピントランジスタの基板電位と前記第３のノードの電位が同電位であり、前記第２のスピントランジスタの基板電位と前記第１のノードの電位が同電位である請求項１に記載の集積回路。
【請求項４】
第１の電圧が供給される第１のノードと、前記第１のノードと離れて形成される第２のノードと、前記第１のノードと前記第２のノードの間に形成され、第１のチャネル長を有する第１のチャネル領域と、第１のゲート電極と、を備える第１のスピントランジスタと、
前記第１のスピントランジスタの前記第２のノードを共用し、第２の電圧が供給される第３のノードと、前記第２のノードと前記第３のノードの間に形成され、前記第１のチャネル長と異なる第２のチャネル長を有する第２のチャネル領域と、第２のゲート電極と、を備える第２のスピントランジスタと、
を含む集積回路。
【請求項５】
前記第１及び第２のゲート電極が電気的に接続され、前記第１のスピントランジスタの基板電位、前記第２のスピントランジスタの基板電位、及び前記第１のノード又は前記第３のノードの電位、が同電位である請求項４に記載の集積回路。
【請求項１】
第１のチャネル長を有する第１のスピントランジスタと、
前記第１のチャネル長とは異なる第２のチャネル長を有する第２のスピントランジスタと、
を直列に接続した回路を含む集積回路。
【請求項２】
前記第１のスピントランジスタは、第１の電圧が供給される第１のノード、前記第１のノードと離れて形成される第２のノード、前記第１のノードと前記第２のノードの間に形成される第１のチャネル領域、及び前記第１のチャネルの上方に形成される第１のゲート電極を有し、
前記第２のスピントランジスタは、第２の電圧が供給される第３のノード、前記第３のノードと離れて形成される第４のノード、前記第３のノードと前記第４のノードの間に形成される第２のチャネル領域、及び前記第２のチャネル領域の上方に形成される第２のゲート電極を有し、
前記第１及び第２のゲート電極が電気的に接続され、前記第１のスピントランジスタの基板電位、前記第２のスピントランジスタの基板電位、及び前記第１のノード又は前記第３のノードの電位、が同電位である請求項１に記載の集積回路。
【請求項３】
前記第１のスピントランジスタは、第１の電圧が供給される第１のノード、前記第１のノードと離れて形成される第２のノード、前記第１のノードと前記第２のノードの間に形成される第１のチャネル領域、及び前記第１のチャネルの上方に形成される第１のゲート電極を有し、
前記第２のスピントランジスタは、第２の電圧が供給される第３ののノード、前記第３のノードと離れて形成される第４のノード、前記第３のノードと前記第４のノードの間に形成される第２のチャネル領域、及び前記第２のチャネル領域の上方に形成される第２のゲート電極を有し、
前記第１及び第２のゲート電極が電気的に接続され、前記第１のスピントランジスタの基板電位と前記第３のノードの電位が同電位であり、前記第２のスピントランジスタの基板電位と前記第１のノードの電位が同電位である請求項１に記載の集積回路。
【請求項４】
第１の電圧が供給される第１のノードと、前記第１のノードと離れて形成される第２のノードと、前記第１のノードと前記第２のノードの間に形成され、第１のチャネル長を有する第１のチャネル領域と、第１のゲート電極と、を備える第１のスピントランジスタと、
前記第１のスピントランジスタの前記第２のノードを共用し、第２の電圧が供給される第３のノードと、前記第２のノードと前記第３のノードの間に形成され、前記第１のチャネル長と異なる第２のチャネル長を有する第２のチャネル領域と、第２のゲート電極と、を備える第２のスピントランジスタと、
を含む集積回路。
【請求項５】
前記第１及び第２のゲート電極が電気的に接続され、前記第１のスピントランジスタの基板電位、前記第２のスピントランジスタの基板電位、及び前記第１のノード又は前記第３のノードの電位、が同電位である請求項４に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−６４７９８（Ｐ２０１２−６４７９８Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０８２７２（Ｐ２０１０−２０８２７２）
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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