電力乗算器装置及び方法
増幅器のための電力乗算器装置は、電力乗算器制御段10と、増幅器段13と、上記電力乗算器制御段10に接続可能な第1のスイッチング段11とを備える。増幅器段13は、電力乗算器制御段10に接続可能である。本電力乗算器装置は、第1の出力端子1と、第2の出力端子2とを有し、増幅器段13は、上記第1の出力端子1と上記第2の出力端子2との間に接続可能な負荷20を駆動するために第2の出力端子2に接続可能である。第1のスイッチング段11は、切り替え可能なDC電圧レベルを第1の出力端子1に印加するために上記第1の出力端子1に接続可能である。増幅器装置の電力出力を増幅する方法も開示されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電力乗算器装置及び方法に関し、特に、D級デジタル増幅器に使用するための装置に関する。
【背景技術】
【0002】
現在、4オームの負荷に対して従来のD級デジタル増幅器から導出され得る典型的な最大出力電力は約100ワットから200ワットまでである。この最大出力電力には、増幅器に使用される半導体に起因して限界がある。
【発明の開示】
【発明が解決しようとする課題】
【0003】
増幅器を小型化して小型の製品設計を容易にするためには、使用される集積回路のサイズを保持することが望ましいが、同時に、特にその高効率に起因してD級デジタル増幅器にとって望ましい、より高い出力電力に対する需要も存在する。
【課題を解決するための手段】
【0004】
概して、本発明が提供する電力乗算器装置及び方法において、パルス幅変調段に印加される信号の範囲を制限し、第1のスイッチング段の出力を本装置の出力端子に印加し、切り替えされた電位を本装置の別の出力に印加して実質的に歪みのない出力信号を生成することによって、本装置の電力が増大される。
【0005】
本発明の第1の態様によれば、増幅器のための電力乗算器装置が提供される。上記装置は、
電力乗算器制御段と、
増幅器段と、
上記電力乗算器制御段に接続可能な第1のスイッチング段とを備え、上記増幅器段は上記電力乗算器制御段に接続可能であり、上記電力乗算器装置は第1の出力端子と第2の出力端子とを有し、上記増幅器段は上記第1及び第2の出力端子の間に接続可能な負荷を駆動するために上記第2の出力端子に接続可能であり、
上記第1のスイッチング段は、切り替え可能なDC電圧レベルを上記第1の出力端子に印加するために上記第1の出力端子に接続可能である。
【0006】
本発明の第2の態様によれば、第1の出力端子と第2の出力端子とを有するデジタル増幅器システムから出力される電力を増幅する方法が提供される。上記方法は、
電力乗算器制御段に入力信号を印加するステップと、
上記電力乗算器制御段において1つ又は複数の信号を生成するステップと、
上記1つ又は複数の信号のうち1つ又は複数を使用して増幅器段を制御するステップと、
上記増幅器段を介して上記第2の出力端子を駆動するステップと、
上記電力乗算器制御段からの1つ又は複数の信号を使用して、第1のスイッチング段を制御するステップと、
上記第1のスイッチング段において、複数の電圧レベルから1つ又は複数の切り替え可能なDC電圧レベルを選択するステップと、
上記1つ又は複数の選択された電圧レベルを上記第1の出力端子に印加して、上記第1及び第2の出力端子の間に接続可能な負荷を通して実質的に歪みのない波形を生成するステップとを含む。
【発明を実施するための最良の形態】
【0007】
以下、添付の図面を参照して、本発明の好適な特徴を、例示のみを目的として説明する。
【0008】
図1は、BTL構成内部の単一チャネルにおける、スピーカ負荷を駆動する従来のD級デジタル増幅器システムを示す概略ブロック図である。
【0009】
本システムは、パルス幅変調器集積回路4と、電力段ドライバ集積回路5と、負荷7を駆動するMOSFET Hブリッジ段6とを備える。デジタル音声入力信号はパルス幅変調器回路4に供給され、パルス幅変調器回路4から出力されるパルス幅変調された信号は電力段ドライバ5に印加される。電力段ドライバ5の出力はMOSFET Hブリッジ段6を駆動し、MOSFET Hブリッジ段6は負荷7を駆動する。
【0010】
負荷7への歪みのない最大出力を生成する、図1のシステムにおけるデジタル入力信号のピーク振幅(Vccピークツーピークボルト)をAで示す。この構成では、出力電力に対する主たる制限は、電力段ドライバIC5の電力処理能力に起因する。
【0011】
図2は、本発明の第1の好適な実施形態に係るシステムを示し、本システムは、電力乗算器制御段10と、スイッチング段11と、パルス幅変調器段12と、電力ドライバ段13と、2つのパワーMOSFET M1、M2と、インダクタL1と、キャパシタC1と、負荷20とを備える。パルス幅変調器段12、電力ドライバ段13及び2つのパワーMOSFET M1及びM2は、増幅器段を形成する。
【0012】
図2のシステムにおいて、デジタル音声入力信号30は電力乗算器制御段10に印加され、電力乗算器制御段10はこの信号の振幅を、例えば3倍にして上記信号のレベルをチェックする。従来のD級増幅器において供給電圧Vccに対して歪みのない最大ピークツーピーク出力を生成するデジタル入力信号のピーク振幅であるAを信号が下回る場合、好適にはマルチウェイスイッチであるスイッチング段11は電圧1/2Vccを選択する。
【0013】
信号レベルがAを超える場合、マルチウェイスイッチ11はグラウンド(GND)に切り換え、3倍にされた入力信号の結果からレベルAが減算される。上記レベルが2Aを超える場合、スイッチ11は電圧−1/2Vccを選択し、3倍にされた信号結果からレベル2Aが減算される。何れの場合も、この結果は、好適にはPWMプロセッサICであるパルス幅変調器段12に送られる。従って、PWMプロセッサIC12への入力の振幅は、オーバーフローが発生しないように常にA未満に維持され、信号はシステムの線形動作範囲内に留まる。
【0014】
乗算された信号はパルス幅変調器12に印加されて帯域幅を変調されたパルスのトレーンが生成され、次いで上記トレーンは電力ドライバ段13に印加される。
【0015】
同様に、入力信号30の負のピークの場合、信号のレベルが−A又は2Aを超えると、マルチウェイスイッチ11はそれぞれVcc又は3/2Vccに切り換える。また、3倍された信号の結果から−A又は2Aが減算され、この結果がPWMプロセッサIC12に送られる。
【0016】
電力ドライバ段13は、電源Vccを通して直列に接続される2つのMOSFET M1及びM2を駆動する。2つのMOSFET M1及びM2の接続部は、インダクタL1の第1の端に接続される。L1の出力は、ノード2においてキャパシタC1の片側に接続され、かつ負荷20の1つの端子にも接続される。キャパシタC1の他の側は接地される。電力乗算器制御10からのデジタル出力は、電圧源Vcc、3/2Vcc、1/2Vcc、グラウンド及び−1/2Vccの範囲にも接続されるスイッチング段11に印加される。
【0017】
スイッチング段11は、電力乗算器制御ユニット10による決定に従って電圧源の1つを選択し、選択された電圧レベルはノード1において負荷20の第2の側に印加される。インダクタL1及びキャパシタC1は、低域通過フィルタを形成する。
【0018】
図3は、音声入力信号30として振幅Aの正弦波入力信号が印加される場合の、図2の回路のノード2における信号をプロットしたものである。
【0019】
図4は、ノード1における対応する信号をプロットしたものである。図5は、図2のシステムの負荷20を通る対応する全体の信号のプロット、及び従来のブリッジ接続負荷(BTL)増幅器からの信号の波形を示す。図6は、図2のシステムを使用するプロットにおけるノード1、ノード2及び負荷20を通る信号を表す。
【0020】
図5に示すように、双方で同じ集積回路を使用したとき、図1に示すタイプの従来システムではピーク振幅Vccが達成されるのに対して、図2のシステムを使用すれば、1.5Vccのピーク振幅が達成される。電力に関して言えば、図2のシステムを使用すると、出力電力を、図1に示すタイプの従来システムからの電力の例えば2.25倍に増加することができる。これは、下記の計算式によって表される。
【0021】
もとの出力電力は、次式で表される。
【0022】
【数1】
【0023】
電力増幅器の出力電力は、次式で表される。
【0024】
【数2】
【0025】
電力乗算器制御段10はデジタル信号プロセッサを使用して実装してよいことから、図2のシステムは、適切なアルゴリズムを使用して容易に実装してもよい。また、必要な集積回路の数を減らすことから、PWMプロセッサ12内に電力乗算器制御段10を包含することも可能かつ望ましい場合がある。
【0026】
入力信号30は、本明細書では純粋な正弦波であるものとして説明しかつ図示しているが、任意の形式の入力信号を使用してよい。
【0027】
本発明の別の好適な実施形態に係るシステムの代替実施形態を図7に示す。図7の回路は図2に示すものと同じであるが、切り替えされる電圧の数が3つ、即ち−1/2Vcc、1/2Vcc及び3/2Vccに減少している点が異なる。
【0028】
図7の実施形態では、電力乗算器制御段10はこの入力信号を5倍にし、信号のレベルをチェックする。信号がAを下回る場合、マルチウェイスイッチ11は、負荷20の第1の側に印加されるべき電圧1/2Vccを選択する。信号レベルがAを超える場合、マルチウェイスイッチ11は−1/2Vccに切り換え、同時に5倍にされた信号の結果から2Aが減算される。この結果は、PWMプロセッサIC12に送られる。
【0029】
負の側についても同様に、信号レベルが−Aを超える場合、マルチウェイスイッチ11は電圧3/2Vccを選択し、5倍された信号の結果から−2Aが減算され、この結果がPWMプロセッサIC12に送られる。
【0030】
図8は、デジタル音声入力信号30として振幅Aの正弦波入力信号が印加される場合の、図7のシステムのノード2における信号をプロットしたものである。
【0031】
図9は、図7のシステムのノード1における対応する信号のプロットを示し、図10は、あるプロットにおける図7のシステムのノード1、ノード2及び負荷20を通る信号を示す。
【0032】
図11は、本発明の別の好適な実施形態を示し、当該実施形態は、MOSFETドライブがフルブリッジを包含する点で図2及び図7の実施形態とは異なる。これに対して、図2に示す最初に記述した実施形態では、Hブリッジの半分しか使用されないことが分かる。また、図11の実施形態が有するスイッチング電圧のステップ数は、図2の実施形態より少ない。
【0033】
図11のシステムでは、デジタル入力信号30は電力乗算器制御段10に印加され、ここで乗算されてサンプリングされる。図2のシステムの場合のように、信号レベルの振幅は、要求に応じてチェックされかつ調整されて、上記レベルをPWMプロセッサIC12の動作範囲内に維持する。乗算された出力信号はPWMプロセッサIC12に印加され、次に、PWMプロセッサIC12から出力される幅を変調されたパルスは電力ドライバ段13の入力に印加される。この段13からの出力は、MOSFET M1及びM2に印加されると同時に、別の2つのMOSFET M3及びM4にも印加される。M1及びM2は電源Vccを通してグラウンドに直列に接続され、接続部はインダクタL1に取り込まれ、インダクタL1の第2の端子はノード2においてキャパシタC1の第1の端子及び負荷20の第1の端子に接続される。MOSFET M3及びM4は、電源Vccを通して直列に接続されて接地される。M3とM4との間の接続部はインダクタL2の第1の端子に接続され、インダクタL2の第2の端子はキャパシタC2に接続される。キャパシタC1及びC2のもう一方の端子は接地される。L2の第2の端子は、さらにノード3においてスイッチングユニット14の入力に接続される。スイッチングユニット14への他の電圧入力は、−1/2Vcc及び3/2Vccである。スイッチング段動作は、電力乗算器段10によって制御される。
【0034】
図11のシステムにおいて、動作原理は、図2の実施形態と同じであるが、図11に示す構成では、GND、1/2Vcc及びVccのDC電圧は3ウェイスイッチ14に接続されるHブリッジ側への負荷のノード1に供給される。DC電圧は、電力ドライバ段13からL2及びC2により形成される低域通過フィルタを介してM3及びM4に印加されるパルス幅変調器(PWM)信号の幅を制御することによって、3ウェイスイッチ14を介して印加される。これらのDC電圧を生成するためのPWM信号を図12に示す。
【0035】
本発明の別の好適な代替実施形態を図13に示す。この実施形態では、入力信号30は電力乗算器制御10に印加され、電力乗算器制御10の出力はパルス幅変調器12に印加される。パルス幅変調器12からのパルス幅を変調されたパルスは、電力ドライバ段13に印加され、この段の出力は、電源を通して直列に接続されるMOSFET M1及びM2を制御する。MOSFET M1及びM2の接続部はインダクタL1の第1の端子に接続され、インダクタL1の第2の端子は負荷20の第1の端子及びキャパシタC1の第1の端子に接続されてノード2を形成する。電力乗算器制御段10からの制御出力はパルス幅変調信号発生器段15に印加され、パルス幅変調信号発生器段15の出力は、電源3/2Vcc及び−1/2Vcc間に直列に接続される別のMOSFET M3及びM4の対を駆動する。MOSFET M3及びM4の接続部はインダクタL2の第1の端子に接続され、インダクタL2の第2の端子は、キャパシタC2の第1の端子及び負荷20の第2の端子に接続されてノード1を形成する。C1及びC2の第2の端子は、共に接地される。
【0036】
図13の実施形態では、ノード1へのDC電圧−1/2Vcc、GND、1/2Vcc、Vcc及び3/2Vcc間の切り替えは、PWM信号発生器15により、L2及びC2で形成される低域通過フィルタを介し、図14に関して以下に示すPWM信号の幅を制御することによってもたらされる。
【0037】
図14は、様々なスイッチング電圧に対する、図13のシステムのM3及びM4にそれぞれ印加されるパルス幅変調信号を示す。
【0038】
−1/2Vccのスイッチング電圧を得るためには、上側のトランジスタM3がオフにされ、下側のトランジスタM4がオンにされる。
【0039】
接地状態を得るためには、1/3のサイクルに渡って上側のトランジスタM3がオンにされて下側のトランジスタM4がオフにされ、次いで残りの2/3のサイクルに渡ってM3がオフにされてM4がオンにされる。
【0040】
スイッチング電圧1/2Vccを得るためには、半サイクルに渡ってM3がオンにされてM4がオフにされ、次いで残りの半サイクルに渡ってM3がオフにされ、M4がオンにされる。
【0041】
スイッチング電圧Vccを得るためには、2/3のサイクルに渡ってM3がオンにされてM4がオフにされ、次いで残りの1/3のサイクルに渡ってM4がオンにされ、M3がオフにされる。
【0042】
スイッチング電圧3/2Vccを得るためには、サイクルの持続時間に渡ってM3がオンにされ、M4がオフにされる。
【0043】
本発明の別の好適な実施形態を図15に示す。スイッチングモード電源は、DC電圧間を切り替えるために使用される。図2のシステムの場合のように、信号レベルの振幅は、必要に応じてチェックされかつ調整されて、上記レベルをPWMプロセッサ12の動作範囲内に維持する。デジタル音声入力信号30は電力乗算器制御段10に印加されて乗算され、乗算された出力は次にパルス幅変調器段12に印加される。パルス幅変調器段12から出力されるパルス幅を変調されたパルスは、電源を通して直列に接続されるMOSFETトランジスタM1及びM2の対を駆動する電力ドライバ段13に印加される。MOSFETトランジスタM1及びM2の接続部はインダクタL1の第1の端子に接続され、インダクタL1の第2の端子はキャパシタC1の第1の端子及び負荷20の第1の端子に接続されてノード2を形成する。
【0044】
電力乗算器制御段10のスイッチング出力はスイッチングモード電源16に印加され、その出力電圧は−1/2Vcc、グラウンド、1/2Vcc及び3/2Vcc間で切り替えされる。
【0045】
スイッチングモード電源16の出力電圧は負荷20の第2の端子に印加されてノード1を形成し、キャパシタC1の第2の端子は接地される。図15に示すスイッチングモード電源16からの別の出力電圧V1、V2及びV3は、例えばマイクロコントローラである本機器内の他のデバイスに供給される他の電圧である。
【0046】
電力乗算器制御段10はデジタル信号プロセッサを使用して実装されてもよいことから、図2、図7、図11、図13及び図15のシステムは適切な従来の制御アルゴリズムを使用して容易に実装してもよい。
【0047】
図16は、デジタルモードで動作する図2、図7、図11、図13及び図15の実施形態とは対照的である、アナログモードで動作する本発明の別の好適な実施形態を示す。図16のシステムは、第1(正)の入力及び第2(負)の入力を有するD級アナログ増幅器23と、スイッチング段24と、比較器段25と、別のインタフェース段26と、負荷27と、増幅器23の利得の逆数に等しい分圧比を有する抵抗器R9及びR10で形成される抵抗分圧器ネットワークとを含む。比較器段25及び別のインタフェース段26は、電力乗算器制御段を形成する。
【0048】
図16のシステムでは、アナログ入力信号19が利得Gvを有するD級アナログ増幅器23の負の入力に印加される。アナログ入力信号19は比較器段25にも印加され、ここで正の電圧供給Vref及び負の電圧供給−Vrefから得られる複数のDC電圧と比較される。比較器段25内には、Vrefと−Vrefとの間に、連続する6つの抵抗器R1〜R6のチェーンが接続されて、複数のDC電圧を提供する。抵抗器R3及びR4間の接続部は接地される。比較器段25内には、また4つの比較器が存在する。アナログ入力信号19は各比較器の一方の入力に印加され、各比較器の他の入力は抵抗器R1〜R6のチェーンにおける接続部に接続される。上記接続部は、R1とR2の間、R2とR3の間、R4とR5の間及びR5とR6の間に存在する。好適には、抵抗器R1〜R6の抵抗値は等しい。従って、信号は電圧±1/3Vref及び±2/3Vrefと比較される。
【0049】
比較器の出力は、スイッチング段24を制御する制御回路を備えてもよい、別の段26に接続される。段26の出力は、スイッチング段24に接続される。
【0050】
スイッチング段24の出力は、負荷27の第1(正)の端子に接続され、かつ抵抗器R9及びR10で形成される分圧器の抵抗器R9にも接続される。R9とR10の間の接続部は、D級アナログ増幅器23の第1(正)の端子に接続される。R10の他の端子は接地される。負荷27の第2(負)の端子の出力は、D級アナログ増幅器23の出力に接続される。
【0051】
図16のシステムでは、D級増幅器23への供給電圧は、合計出力電圧振幅(ピークツーピーク)の3分の1しか必要としない。従って、歪みのない合計出力電圧が±Vccであれば、Vrefは、±Vrefの入力振幅(ピークツーピーク)が歪みのない出力±Vccを発生するように選ばれる。
【0052】
入ってくる信号19の正の偏位が1/3Vrefのレベルを超える場合、R2とR3の接続部に接続される比較器は、段26を介して1/3Vccに相当する出力Vcc1を発生するようにスイッチング段24を設定する出力を発生する。
【0053】
正の偏位が2/3Vrefを超える場合、R1とR2の接続部に接続される比較器は、2/3Vccに等しい出力Vcc2を発生するようにスイッチング段24を設定する出力を生成する。
【0054】
入ってくる信号19の負の偏位が−1/3Vrefのレベルを超える場合、R4とR5の接続部に接続される比較器は、−1/3Vccに相当する出力−Vcc1を発生すべくスイッチング段24を設定するために段26が使用する出力を発生する。
【0055】
負の偏位が−2/3Vrefを超える場合、R5とR6の接続部に接続される比較器は、−2Vcc1に等しい出力−Vcc2を発生するようにスイッチング段24を設定する出力を生成する。
【0056】
図16には、負荷27の第1(正)及び第2(負)の端子における波形も示されている。図16の実施形態では、D級増幅器23は上記増幅器が単独で生成するように設計されているものより高い出力電力を達成することができる。図2から図15までの実施形態におけるように、増幅器に印加される電圧を増大することなく従来の増幅器設計より高い出力電力を生成すること、又は、より低い供給電圧で同じ出力電力を生成することが可能である。
【0057】
抵抗器R9及びR10間の接続部はD級アナログ増幅器23の正の端子に接続されることから、増幅器23から出力される信号の結果的なレベルが増幅器23の線形動作範囲内にあるように、入力信号レベルからこの接続部における信号レベルが減算される。
【0058】
これまでに説明した本発明の実施形態には、様々な修正が行われてもよい。例えば、先に述べた実施形態に対しては、他の構成要素及び方法ステップを追加することも、これらで置換することもできる。従って、本明細書では特定の実施形態を使用して本発明を説明しているが、当業者である読者には明らかとなるように、本発明の精神及び範囲を逸脱することなく、クレームの範囲内で多くの変形が可能である。
【図面の簡単な説明】
【0059】
【図1】従来のD級デジタル増幅器構成を示す概略ブロック図である。
【図2】本発明の好適な一実施形態に係る増幅器を示す概略回路図である。
【図3】図2の回路のノード2における出力信号の波形を示す。
【図4】図2の回路のノード1における信号の波形を示す。
【図5】図2の回路の負荷を通って存在する信号の波形、及び従来のブリッジ接続負荷(BTL)増幅器からの信号の波形を示す。
【図6】図2の回路のノード2及びノード1における負荷を通る波形を表す。
【図7】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図8】図7の回路のノード2における出力信号の波形を示す。
【図9】図7の回路のノード1における信号の波形を示す。
【図10】図7の回路のノード2及びノード1における負荷を通る波形を表す。
【図11】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図12】図11の回路におけるパルス幅変調器からのDC変調電圧に対するパルス幅変調信号を略示したものである。
【図13】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図14】図13の回路におけるパルス幅変調器からのDC変調電圧のパルス幅変調信号を略示したものである。
【図15】本発明のさらに別の好適な実施形態に係る増幅器を示す概略回路図である。
【図16】アナログモードで動作する本発明の別の好適な実施形態を示す概略回路図である。
【技術分野】
【0001】
本発明は電力乗算器装置及び方法に関し、特に、D級デジタル増幅器に使用するための装置に関する。
【背景技術】
【0002】
現在、4オームの負荷に対して従来のD級デジタル増幅器から導出され得る典型的な最大出力電力は約100ワットから200ワットまでである。この最大出力電力には、増幅器に使用される半導体に起因して限界がある。
【発明の開示】
【発明が解決しようとする課題】
【0003】
増幅器を小型化して小型の製品設計を容易にするためには、使用される集積回路のサイズを保持することが望ましいが、同時に、特にその高効率に起因してD級デジタル増幅器にとって望ましい、より高い出力電力に対する需要も存在する。
【課題を解決するための手段】
【0004】
概して、本発明が提供する電力乗算器装置及び方法において、パルス幅変調段に印加される信号の範囲を制限し、第1のスイッチング段の出力を本装置の出力端子に印加し、切り替えされた電位を本装置の別の出力に印加して実質的に歪みのない出力信号を生成することによって、本装置の電力が増大される。
【0005】
本発明の第1の態様によれば、増幅器のための電力乗算器装置が提供される。上記装置は、
電力乗算器制御段と、
増幅器段と、
上記電力乗算器制御段に接続可能な第1のスイッチング段とを備え、上記増幅器段は上記電力乗算器制御段に接続可能であり、上記電力乗算器装置は第1の出力端子と第2の出力端子とを有し、上記増幅器段は上記第1及び第2の出力端子の間に接続可能な負荷を駆動するために上記第2の出力端子に接続可能であり、
上記第1のスイッチング段は、切り替え可能なDC電圧レベルを上記第1の出力端子に印加するために上記第1の出力端子に接続可能である。
【0006】
本発明の第2の態様によれば、第1の出力端子と第2の出力端子とを有するデジタル増幅器システムから出力される電力を増幅する方法が提供される。上記方法は、
電力乗算器制御段に入力信号を印加するステップと、
上記電力乗算器制御段において1つ又は複数の信号を生成するステップと、
上記1つ又は複数の信号のうち1つ又は複数を使用して増幅器段を制御するステップと、
上記増幅器段を介して上記第2の出力端子を駆動するステップと、
上記電力乗算器制御段からの1つ又は複数の信号を使用して、第1のスイッチング段を制御するステップと、
上記第1のスイッチング段において、複数の電圧レベルから1つ又は複数の切り替え可能なDC電圧レベルを選択するステップと、
上記1つ又は複数の選択された電圧レベルを上記第1の出力端子に印加して、上記第1及び第2の出力端子の間に接続可能な負荷を通して実質的に歪みのない波形を生成するステップとを含む。
【発明を実施するための最良の形態】
【0007】
以下、添付の図面を参照して、本発明の好適な特徴を、例示のみを目的として説明する。
【0008】
図1は、BTL構成内部の単一チャネルにおける、スピーカ負荷を駆動する従来のD級デジタル増幅器システムを示す概略ブロック図である。
【0009】
本システムは、パルス幅変調器集積回路4と、電力段ドライバ集積回路5と、負荷7を駆動するMOSFET Hブリッジ段6とを備える。デジタル音声入力信号はパルス幅変調器回路4に供給され、パルス幅変調器回路4から出力されるパルス幅変調された信号は電力段ドライバ5に印加される。電力段ドライバ5の出力はMOSFET Hブリッジ段6を駆動し、MOSFET Hブリッジ段6は負荷7を駆動する。
【0010】
負荷7への歪みのない最大出力を生成する、図1のシステムにおけるデジタル入力信号のピーク振幅(Vccピークツーピークボルト)をAで示す。この構成では、出力電力に対する主たる制限は、電力段ドライバIC5の電力処理能力に起因する。
【0011】
図2は、本発明の第1の好適な実施形態に係るシステムを示し、本システムは、電力乗算器制御段10と、スイッチング段11と、パルス幅変調器段12と、電力ドライバ段13と、2つのパワーMOSFET M1、M2と、インダクタL1と、キャパシタC1と、負荷20とを備える。パルス幅変調器段12、電力ドライバ段13及び2つのパワーMOSFET M1及びM2は、増幅器段を形成する。
【0012】
図2のシステムにおいて、デジタル音声入力信号30は電力乗算器制御段10に印加され、電力乗算器制御段10はこの信号の振幅を、例えば3倍にして上記信号のレベルをチェックする。従来のD級増幅器において供給電圧Vccに対して歪みのない最大ピークツーピーク出力を生成するデジタル入力信号のピーク振幅であるAを信号が下回る場合、好適にはマルチウェイスイッチであるスイッチング段11は電圧1/2Vccを選択する。
【0013】
信号レベルがAを超える場合、マルチウェイスイッチ11はグラウンド(GND)に切り換え、3倍にされた入力信号の結果からレベルAが減算される。上記レベルが2Aを超える場合、スイッチ11は電圧−1/2Vccを選択し、3倍にされた信号結果からレベル2Aが減算される。何れの場合も、この結果は、好適にはPWMプロセッサICであるパルス幅変調器段12に送られる。従って、PWMプロセッサIC12への入力の振幅は、オーバーフローが発生しないように常にA未満に維持され、信号はシステムの線形動作範囲内に留まる。
【0014】
乗算された信号はパルス幅変調器12に印加されて帯域幅を変調されたパルスのトレーンが生成され、次いで上記トレーンは電力ドライバ段13に印加される。
【0015】
同様に、入力信号30の負のピークの場合、信号のレベルが−A又は2Aを超えると、マルチウェイスイッチ11はそれぞれVcc又は3/2Vccに切り換える。また、3倍された信号の結果から−A又は2Aが減算され、この結果がPWMプロセッサIC12に送られる。
【0016】
電力ドライバ段13は、電源Vccを通して直列に接続される2つのMOSFET M1及びM2を駆動する。2つのMOSFET M1及びM2の接続部は、インダクタL1の第1の端に接続される。L1の出力は、ノード2においてキャパシタC1の片側に接続され、かつ負荷20の1つの端子にも接続される。キャパシタC1の他の側は接地される。電力乗算器制御10からのデジタル出力は、電圧源Vcc、3/2Vcc、1/2Vcc、グラウンド及び−1/2Vccの範囲にも接続されるスイッチング段11に印加される。
【0017】
スイッチング段11は、電力乗算器制御ユニット10による決定に従って電圧源の1つを選択し、選択された電圧レベルはノード1において負荷20の第2の側に印加される。インダクタL1及びキャパシタC1は、低域通過フィルタを形成する。
【0018】
図3は、音声入力信号30として振幅Aの正弦波入力信号が印加される場合の、図2の回路のノード2における信号をプロットしたものである。
【0019】
図4は、ノード1における対応する信号をプロットしたものである。図5は、図2のシステムの負荷20を通る対応する全体の信号のプロット、及び従来のブリッジ接続負荷(BTL)増幅器からの信号の波形を示す。図6は、図2のシステムを使用するプロットにおけるノード1、ノード2及び負荷20を通る信号を表す。
【0020】
図5に示すように、双方で同じ集積回路を使用したとき、図1に示すタイプの従来システムではピーク振幅Vccが達成されるのに対して、図2のシステムを使用すれば、1.5Vccのピーク振幅が達成される。電力に関して言えば、図2のシステムを使用すると、出力電力を、図1に示すタイプの従来システムからの電力の例えば2.25倍に増加することができる。これは、下記の計算式によって表される。
【0021】
もとの出力電力は、次式で表される。
【0022】
【数1】
【0023】
電力増幅器の出力電力は、次式で表される。
【0024】
【数2】
【0025】
電力乗算器制御段10はデジタル信号プロセッサを使用して実装してよいことから、図2のシステムは、適切なアルゴリズムを使用して容易に実装してもよい。また、必要な集積回路の数を減らすことから、PWMプロセッサ12内に電力乗算器制御段10を包含することも可能かつ望ましい場合がある。
【0026】
入力信号30は、本明細書では純粋な正弦波であるものとして説明しかつ図示しているが、任意の形式の入力信号を使用してよい。
【0027】
本発明の別の好適な実施形態に係るシステムの代替実施形態を図7に示す。図7の回路は図2に示すものと同じであるが、切り替えされる電圧の数が3つ、即ち−1/2Vcc、1/2Vcc及び3/2Vccに減少している点が異なる。
【0028】
図7の実施形態では、電力乗算器制御段10はこの入力信号を5倍にし、信号のレベルをチェックする。信号がAを下回る場合、マルチウェイスイッチ11は、負荷20の第1の側に印加されるべき電圧1/2Vccを選択する。信号レベルがAを超える場合、マルチウェイスイッチ11は−1/2Vccに切り換え、同時に5倍にされた信号の結果から2Aが減算される。この結果は、PWMプロセッサIC12に送られる。
【0029】
負の側についても同様に、信号レベルが−Aを超える場合、マルチウェイスイッチ11は電圧3/2Vccを選択し、5倍された信号の結果から−2Aが減算され、この結果がPWMプロセッサIC12に送られる。
【0030】
図8は、デジタル音声入力信号30として振幅Aの正弦波入力信号が印加される場合の、図7のシステムのノード2における信号をプロットしたものである。
【0031】
図9は、図7のシステムのノード1における対応する信号のプロットを示し、図10は、あるプロットにおける図7のシステムのノード1、ノード2及び負荷20を通る信号を示す。
【0032】
図11は、本発明の別の好適な実施形態を示し、当該実施形態は、MOSFETドライブがフルブリッジを包含する点で図2及び図7の実施形態とは異なる。これに対して、図2に示す最初に記述した実施形態では、Hブリッジの半分しか使用されないことが分かる。また、図11の実施形態が有するスイッチング電圧のステップ数は、図2の実施形態より少ない。
【0033】
図11のシステムでは、デジタル入力信号30は電力乗算器制御段10に印加され、ここで乗算されてサンプリングされる。図2のシステムの場合のように、信号レベルの振幅は、要求に応じてチェックされかつ調整されて、上記レベルをPWMプロセッサIC12の動作範囲内に維持する。乗算された出力信号はPWMプロセッサIC12に印加され、次に、PWMプロセッサIC12から出力される幅を変調されたパルスは電力ドライバ段13の入力に印加される。この段13からの出力は、MOSFET M1及びM2に印加されると同時に、別の2つのMOSFET M3及びM4にも印加される。M1及びM2は電源Vccを通してグラウンドに直列に接続され、接続部はインダクタL1に取り込まれ、インダクタL1の第2の端子はノード2においてキャパシタC1の第1の端子及び負荷20の第1の端子に接続される。MOSFET M3及びM4は、電源Vccを通して直列に接続されて接地される。M3とM4との間の接続部はインダクタL2の第1の端子に接続され、インダクタL2の第2の端子はキャパシタC2に接続される。キャパシタC1及びC2のもう一方の端子は接地される。L2の第2の端子は、さらにノード3においてスイッチングユニット14の入力に接続される。スイッチングユニット14への他の電圧入力は、−1/2Vcc及び3/2Vccである。スイッチング段動作は、電力乗算器段10によって制御される。
【0034】
図11のシステムにおいて、動作原理は、図2の実施形態と同じであるが、図11に示す構成では、GND、1/2Vcc及びVccのDC電圧は3ウェイスイッチ14に接続されるHブリッジ側への負荷のノード1に供給される。DC電圧は、電力ドライバ段13からL2及びC2により形成される低域通過フィルタを介してM3及びM4に印加されるパルス幅変調器(PWM)信号の幅を制御することによって、3ウェイスイッチ14を介して印加される。これらのDC電圧を生成するためのPWM信号を図12に示す。
【0035】
本発明の別の好適な代替実施形態を図13に示す。この実施形態では、入力信号30は電力乗算器制御10に印加され、電力乗算器制御10の出力はパルス幅変調器12に印加される。パルス幅変調器12からのパルス幅を変調されたパルスは、電力ドライバ段13に印加され、この段の出力は、電源を通して直列に接続されるMOSFET M1及びM2を制御する。MOSFET M1及びM2の接続部はインダクタL1の第1の端子に接続され、インダクタL1の第2の端子は負荷20の第1の端子及びキャパシタC1の第1の端子に接続されてノード2を形成する。電力乗算器制御段10からの制御出力はパルス幅変調信号発生器段15に印加され、パルス幅変調信号発生器段15の出力は、電源3/2Vcc及び−1/2Vcc間に直列に接続される別のMOSFET M3及びM4の対を駆動する。MOSFET M3及びM4の接続部はインダクタL2の第1の端子に接続され、インダクタL2の第2の端子は、キャパシタC2の第1の端子及び負荷20の第2の端子に接続されてノード1を形成する。C1及びC2の第2の端子は、共に接地される。
【0036】
図13の実施形態では、ノード1へのDC電圧−1/2Vcc、GND、1/2Vcc、Vcc及び3/2Vcc間の切り替えは、PWM信号発生器15により、L2及びC2で形成される低域通過フィルタを介し、図14に関して以下に示すPWM信号の幅を制御することによってもたらされる。
【0037】
図14は、様々なスイッチング電圧に対する、図13のシステムのM3及びM4にそれぞれ印加されるパルス幅変調信号を示す。
【0038】
−1/2Vccのスイッチング電圧を得るためには、上側のトランジスタM3がオフにされ、下側のトランジスタM4がオンにされる。
【0039】
接地状態を得るためには、1/3のサイクルに渡って上側のトランジスタM3がオンにされて下側のトランジスタM4がオフにされ、次いで残りの2/3のサイクルに渡ってM3がオフにされてM4がオンにされる。
【0040】
スイッチング電圧1/2Vccを得るためには、半サイクルに渡ってM3がオンにされてM4がオフにされ、次いで残りの半サイクルに渡ってM3がオフにされ、M4がオンにされる。
【0041】
スイッチング電圧Vccを得るためには、2/3のサイクルに渡ってM3がオンにされてM4がオフにされ、次いで残りの1/3のサイクルに渡ってM4がオンにされ、M3がオフにされる。
【0042】
スイッチング電圧3/2Vccを得るためには、サイクルの持続時間に渡ってM3がオンにされ、M4がオフにされる。
【0043】
本発明の別の好適な実施形態を図15に示す。スイッチングモード電源は、DC電圧間を切り替えるために使用される。図2のシステムの場合のように、信号レベルの振幅は、必要に応じてチェックされかつ調整されて、上記レベルをPWMプロセッサ12の動作範囲内に維持する。デジタル音声入力信号30は電力乗算器制御段10に印加されて乗算され、乗算された出力は次にパルス幅変調器段12に印加される。パルス幅変調器段12から出力されるパルス幅を変調されたパルスは、電源を通して直列に接続されるMOSFETトランジスタM1及びM2の対を駆動する電力ドライバ段13に印加される。MOSFETトランジスタM1及びM2の接続部はインダクタL1の第1の端子に接続され、インダクタL1の第2の端子はキャパシタC1の第1の端子及び負荷20の第1の端子に接続されてノード2を形成する。
【0044】
電力乗算器制御段10のスイッチング出力はスイッチングモード電源16に印加され、その出力電圧は−1/2Vcc、グラウンド、1/2Vcc及び3/2Vcc間で切り替えされる。
【0045】
スイッチングモード電源16の出力電圧は負荷20の第2の端子に印加されてノード1を形成し、キャパシタC1の第2の端子は接地される。図15に示すスイッチングモード電源16からの別の出力電圧V1、V2及びV3は、例えばマイクロコントローラである本機器内の他のデバイスに供給される他の電圧である。
【0046】
電力乗算器制御段10はデジタル信号プロセッサを使用して実装されてもよいことから、図2、図7、図11、図13及び図15のシステムは適切な従来の制御アルゴリズムを使用して容易に実装してもよい。
【0047】
図16は、デジタルモードで動作する図2、図7、図11、図13及び図15の実施形態とは対照的である、アナログモードで動作する本発明の別の好適な実施形態を示す。図16のシステムは、第1(正)の入力及び第2(負)の入力を有するD級アナログ増幅器23と、スイッチング段24と、比較器段25と、別のインタフェース段26と、負荷27と、増幅器23の利得の逆数に等しい分圧比を有する抵抗器R9及びR10で形成される抵抗分圧器ネットワークとを含む。比較器段25及び別のインタフェース段26は、電力乗算器制御段を形成する。
【0048】
図16のシステムでは、アナログ入力信号19が利得Gvを有するD級アナログ増幅器23の負の入力に印加される。アナログ入力信号19は比較器段25にも印加され、ここで正の電圧供給Vref及び負の電圧供給−Vrefから得られる複数のDC電圧と比較される。比較器段25内には、Vrefと−Vrefとの間に、連続する6つの抵抗器R1〜R6のチェーンが接続されて、複数のDC電圧を提供する。抵抗器R3及びR4間の接続部は接地される。比較器段25内には、また4つの比較器が存在する。アナログ入力信号19は各比較器の一方の入力に印加され、各比較器の他の入力は抵抗器R1〜R6のチェーンにおける接続部に接続される。上記接続部は、R1とR2の間、R2とR3の間、R4とR5の間及びR5とR6の間に存在する。好適には、抵抗器R1〜R6の抵抗値は等しい。従って、信号は電圧±1/3Vref及び±2/3Vrefと比較される。
【0049】
比較器の出力は、スイッチング段24を制御する制御回路を備えてもよい、別の段26に接続される。段26の出力は、スイッチング段24に接続される。
【0050】
スイッチング段24の出力は、負荷27の第1(正)の端子に接続され、かつ抵抗器R9及びR10で形成される分圧器の抵抗器R9にも接続される。R9とR10の間の接続部は、D級アナログ増幅器23の第1(正)の端子に接続される。R10の他の端子は接地される。負荷27の第2(負)の端子の出力は、D級アナログ増幅器23の出力に接続される。
【0051】
図16のシステムでは、D級増幅器23への供給電圧は、合計出力電圧振幅(ピークツーピーク)の3分の1しか必要としない。従って、歪みのない合計出力電圧が±Vccであれば、Vrefは、±Vrefの入力振幅(ピークツーピーク)が歪みのない出力±Vccを発生するように選ばれる。
【0052】
入ってくる信号19の正の偏位が1/3Vrefのレベルを超える場合、R2とR3の接続部に接続される比較器は、段26を介して1/3Vccに相当する出力Vcc1を発生するようにスイッチング段24を設定する出力を発生する。
【0053】
正の偏位が2/3Vrefを超える場合、R1とR2の接続部に接続される比較器は、2/3Vccに等しい出力Vcc2を発生するようにスイッチング段24を設定する出力を生成する。
【0054】
入ってくる信号19の負の偏位が−1/3Vrefのレベルを超える場合、R4とR5の接続部に接続される比較器は、−1/3Vccに相当する出力−Vcc1を発生すべくスイッチング段24を設定するために段26が使用する出力を発生する。
【0055】
負の偏位が−2/3Vrefを超える場合、R5とR6の接続部に接続される比較器は、−2Vcc1に等しい出力−Vcc2を発生するようにスイッチング段24を設定する出力を生成する。
【0056】
図16には、負荷27の第1(正)及び第2(負)の端子における波形も示されている。図16の実施形態では、D級増幅器23は上記増幅器が単独で生成するように設計されているものより高い出力電力を達成することができる。図2から図15までの実施形態におけるように、増幅器に印加される電圧を増大することなく従来の増幅器設計より高い出力電力を生成すること、又は、より低い供給電圧で同じ出力電力を生成することが可能である。
【0057】
抵抗器R9及びR10間の接続部はD級アナログ増幅器23の正の端子に接続されることから、増幅器23から出力される信号の結果的なレベルが増幅器23の線形動作範囲内にあるように、入力信号レベルからこの接続部における信号レベルが減算される。
【0058】
これまでに説明した本発明の実施形態には、様々な修正が行われてもよい。例えば、先に述べた実施形態に対しては、他の構成要素及び方法ステップを追加することも、これらで置換することもできる。従って、本明細書では特定の実施形態を使用して本発明を説明しているが、当業者である読者には明らかとなるように、本発明の精神及び範囲を逸脱することなく、クレームの範囲内で多くの変形が可能である。
【図面の簡単な説明】
【0059】
【図1】従来のD級デジタル増幅器構成を示す概略ブロック図である。
【図2】本発明の好適な一実施形態に係る増幅器を示す概略回路図である。
【図3】図2の回路のノード2における出力信号の波形を示す。
【図4】図2の回路のノード1における信号の波形を示す。
【図5】図2の回路の負荷を通って存在する信号の波形、及び従来のブリッジ接続負荷(BTL)増幅器からの信号の波形を示す。
【図6】図2の回路のノード2及びノード1における負荷を通る波形を表す。
【図7】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図8】図7の回路のノード2における出力信号の波形を示す。
【図9】図7の回路のノード1における信号の波形を示す。
【図10】図7の回路のノード2及びノード1における負荷を通る波形を表す。
【図11】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図12】図11の回路におけるパルス幅変調器からのDC変調電圧に対するパルス幅変調信号を略示したものである。
【図13】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図14】図13の回路におけるパルス幅変調器からのDC変調電圧のパルス幅変調信号を略示したものである。
【図15】本発明のさらに別の好適な実施形態に係る増幅器を示す概略回路図である。
【図16】アナログモードで動作する本発明の別の好適な実施形態を示す概略回路図である。
【特許請求の範囲】
【請求項1】
増幅器のための電力乗算器装置であって、
電力乗算器制御段と、
増幅器段と、
前記電力乗算器制御段に接続可能な第1のスイッチング段とを備え、前記増幅器段は前記電力乗算器制御段に接続可能であり、前記電力乗算器装置は第1の出力端子と第2の出力端子とを有し、前記増幅器段は前記第1及び第2の出力端子の間に接続可能な負荷を駆動するために前記第2の出力端子に接続可能であり、
前記第1のスイッチング段は、切り替え可能なDC電圧レベルを前記第1の出力端子に印加するために前記第1の出力端子に接続可能である電力乗算器装置。
【請求項2】
前記増幅器は、
前記電力乗算器制御段に接続可能なパルス幅変調器段と、
前記パルス幅変調器段に接続可能な電力ドライバ段と、
前記電力ドライバ段に接続可能な第2のスイッチング段とを備え、
前記第2のスイッチング段は、前記第1及び第2の出力端子の間に接続可能な負荷を駆動するために前記第2の出力端子に接続可能である請求項1記載の電力乗算器装置。
【請求項3】
前記第2のスイッチング段とグラウンドとの間に接続可能な低域通過フィルタをさらに備える請求項2記載の電力乗算器装置。
【請求項4】
前記第2のスイッチング段は直列に接続可能な少なくとも2つのMOSFETを備える請求項2又は請求項3記載の電力乗算器装置。
【請求項5】
前記第1のスイッチング段は、前記第1の出力端子に印加されるべき所定の複数のDC電圧レベルのうち1つ又は複数を選択するためのセレクタを備える、請求項2乃至4のいずれか1つに記載の電力乗算器装置。
【請求項6】
前記電力乗算器制御段は乗算器と、減算器と、比較器とを備える請求項2乃至5のいずれか1つに記載の電力乗算器装置。
【請求項7】
前記第1のスイッチング段を介して複数の切り替え可能なDC電圧レベルを前記第1の出力端子に供給するために前記電力ドライバ段及び前記第1のスイッチング段に接続可能な第3のスイッチング段をさらに備える請求項2乃至6のいずれか1つに記載の電力乗算器装置。
【請求項8】
前記第3のスイッチング段は、直列に接続可能な少なくとも2つのMOSFETを備える請求項7記載の電力乗算器装置。
【請求項9】
前記スイッチング段は、パルス幅変調信号発生器を備える請求項2乃至8のいずれか1つに記載の電力乗算器装置。
【請求項10】
前記第1のスイッチング段はスイッチングモード電源を備える請求項2乃至9のいずれか1つに記載の電力乗算器装置。
【請求項11】
前記増幅器段は、第1の入力及び第2の入力を有するD級アナログ増幅器と、利得とを含む、先行する請求項のいずれか1つに記載の電力乗算器装置。
【請求項12】
前記電力乗算器制御段は比較器段と、インタフェース段とを備える請求項11記載の電力乗算器装置。
【請求項13】
前記増幅器の前記第1の入力に接続可能でありかつ前記増幅器の前記利得の逆数に一致する分圧比を有する分圧器をさらに備える請求項11又は請求項12記載の電力乗算器装置。
【請求項14】
第1の出力端子と第2の出力端子とを有するデジタル増幅器システムから出力される電力を増幅する方法であって、
電力乗算器制御段に入力信号を印加するステップと、
前記電力乗算器制御段において1つ又は複数の信号を生成するステップと、
前記1つ又は複数の信号のうち1つ又は複数を使用して増幅器段を制御するステップと、
前記増幅器段を介して前記第2の出力端子を駆動するステップと、
前記電力乗算器制御段からの1つ又は複数の信号を使用して、第1のスイッチング段を制御するステップと、
前記第1のスイッチング段において、複数の電圧レベルから1つ又は複数の切り替え可能なDC電圧レベルを選択するステップと、
前記1つ又は複数の選択された電圧レベルを前記第1の出力端子に印加して、前記第1及び第2の出力端子の間に接続可能な負荷を通して実質的に歪みのない波形を生成するステップとを含む方法。
【請求項15】
前記増幅器段を制御するステップは、前記1つ又は複数の信号のうち1つ又は複数を使用してパルス幅変調段を制御することによって幅を変調されたパルスのトレーンを生成するステップを含み、
前記第2の出力端子を駆動するステップは、第2のスイッチング段を介して、前記幅を変調されたパルスのトレーンを使用して前記第2の出力端子を駆動するステップを含む請求項14記載の方法。
【請求項16】
前記パルスのトレーンを前記第1の出力端子に印加する前に、低域通過フィルタ内で前記幅を変調されたパルスのトレーンを前記第1のスイッチング段から濾波するステップをさらに含む請求項15記載の方法。
【請求項17】
前記第2のスイッチング段において前記第2の出力端子を駆動するステップは、直列に接続可能な少なくとも2つのMOSFETを駆動するステップを含む請求項15又は請求項16記載の方法。
【請求項18】
前記第1のスイッチング段において選択するステップは、前記第2の出力端子に印加されるべき複数の所定のDC電圧レベルのうちの1つ又は複数を選択するステップを含む請求項15乃至17のいずれか1つに記載の方法。
【請求項19】
前記電力乗算器制御段において1つ又は複数の信号を生成するステップは、
前記入力信号を所定の係数で乗算するステップと、
前記入力信号を所定の基準値と比較し、前記入力信号が前記基準値を超えるとき、前記パルス幅変調器に印加される信号を前記変調器の動作範囲内に保持するために前記入力信号を減少させるステップと、
前記入力信号の振幅に応じて、前記第1のスイッチング段を制御する1つ又は複数の制御信号を決定するステップとを含む請求項15乃至18の1つに記載の方法。
【請求項20】
前記第1のスイッチング段を介し、前記電力ドライバ段及び前記第1のスイッチング段に接続可能な第3のスイッチング段を使用して、複数の切り替え可能なDC電圧レベルを前記第1の出力端子に供給するステップをさらに含む請求項15乃至19のいずれか1つに記載の方法。
【請求項21】
前記複数のレベルを供給するステップは、直列に接続可能な少なくとも2つのMOSFETを使用するステップを含む請求項20記載の方法。
【請求項22】
前記第1のスイッチング段において前記第1の出力端子に印加されるべき前記1つ又は複数の電圧を選択するステップは、各パルスに関連する幅を有する複数のパルスを有するパルス幅変調信号を発生するステップを含み、前記幅は前記電力乗算器制御段によって制御される請求項15乃至21のいずれか1つに記載の方法。
【請求項23】
前記複数のパルスを使用して第3のスイッチング段を駆動することによって、低域通過フィルタを介して選択された電圧レベルを前記第1の出力端子に印加するステップをさらに含む請求項22記載の方法。
【請求項24】
前記第1のスイッチング段において前記第1の出力端子に印加されるべき前記1つ又は複数の電圧を選択するステップは、スイッチングモード電源を切り替えることによって、前記第1の出力端子に印加されるべき所定の電圧を生成するステップを含み、前記電圧は前記電力乗算器制御段からの前記1つ又は複数の信号によって決定される請求項15乃至23のいずれか1つに記載の方法。
【請求項25】
前記第2の出力端子を駆動するステップは、前記増幅器段の出力が前記増幅器の線形動作範囲内に留まるように、前記入力信号を前記増幅器段の負の入力に印加するステップと、分圧器を介して前記スイッチング段の出力からのDC電圧を前記増幅器段の正の入力に印加するステップとを含む請求項15乃至24のいずれか1つに記載の方法。
【請求項26】
前記電力乗算器制御段において1つ又は複数の信号を生成するステップは、
前記入力信号を所定の基準値と比較し、前記入力信号が前記基準値を超えるとき、前記入力信号の振幅に応じて、前記第1のスイッチング段を制御する前記1つ又は複数の制御信号を決定するステップを含む請求項14乃至25のいずれか1つに記載の方法。
【請求項27】
前記増幅器段は利得を有し、前記方法は前記1つ又は複数の制御信号を使用して前記増幅器段を制御するステップをさらに含み、
前記制御するステップは、前記第1のスイッチング段からの出力を減衰させることによって前記増幅器段の利得に相当する量を減衰された減衰信号を供給するステップと、前記減衰された信号を前記入力信号から減算することによって前記増幅器段から出力される信号をその動作範囲内に維持するステップとを含む請求項26記載の方法。
【請求項1】
増幅器のための電力乗算器装置であって、
電力乗算器制御段と、
増幅器段と、
前記電力乗算器制御段に接続可能な第1のスイッチング段とを備え、前記増幅器段は前記電力乗算器制御段に接続可能であり、前記電力乗算器装置は第1の出力端子と第2の出力端子とを有し、前記増幅器段は前記第1及び第2の出力端子の間に接続可能な負荷を駆動するために前記第2の出力端子に接続可能であり、
前記第1のスイッチング段は、切り替え可能なDC電圧レベルを前記第1の出力端子に印加するために前記第1の出力端子に接続可能である電力乗算器装置。
【請求項2】
前記増幅器は、
前記電力乗算器制御段に接続可能なパルス幅変調器段と、
前記パルス幅変調器段に接続可能な電力ドライバ段と、
前記電力ドライバ段に接続可能な第2のスイッチング段とを備え、
前記第2のスイッチング段は、前記第1及び第2の出力端子の間に接続可能な負荷を駆動するために前記第2の出力端子に接続可能である請求項1記載の電力乗算器装置。
【請求項3】
前記第2のスイッチング段とグラウンドとの間に接続可能な低域通過フィルタをさらに備える請求項2記載の電力乗算器装置。
【請求項4】
前記第2のスイッチング段は直列に接続可能な少なくとも2つのMOSFETを備える請求項2又は請求項3記載の電力乗算器装置。
【請求項5】
前記第1のスイッチング段は、前記第1の出力端子に印加されるべき所定の複数のDC電圧レベルのうち1つ又は複数を選択するためのセレクタを備える、請求項2乃至4のいずれか1つに記載の電力乗算器装置。
【請求項6】
前記電力乗算器制御段は乗算器と、減算器と、比較器とを備える請求項2乃至5のいずれか1つに記載の電力乗算器装置。
【請求項7】
前記第1のスイッチング段を介して複数の切り替え可能なDC電圧レベルを前記第1の出力端子に供給するために前記電力ドライバ段及び前記第1のスイッチング段に接続可能な第3のスイッチング段をさらに備える請求項2乃至6のいずれか1つに記載の電力乗算器装置。
【請求項8】
前記第3のスイッチング段は、直列に接続可能な少なくとも2つのMOSFETを備える請求項7記載の電力乗算器装置。
【請求項9】
前記スイッチング段は、パルス幅変調信号発生器を備える請求項2乃至8のいずれか1つに記載の電力乗算器装置。
【請求項10】
前記第1のスイッチング段はスイッチングモード電源を備える請求項2乃至9のいずれか1つに記載の電力乗算器装置。
【請求項11】
前記増幅器段は、第1の入力及び第2の入力を有するD級アナログ増幅器と、利得とを含む、先行する請求項のいずれか1つに記載の電力乗算器装置。
【請求項12】
前記電力乗算器制御段は比較器段と、インタフェース段とを備える請求項11記載の電力乗算器装置。
【請求項13】
前記増幅器の前記第1の入力に接続可能でありかつ前記増幅器の前記利得の逆数に一致する分圧比を有する分圧器をさらに備える請求項11又は請求項12記載の電力乗算器装置。
【請求項14】
第1の出力端子と第2の出力端子とを有するデジタル増幅器システムから出力される電力を増幅する方法であって、
電力乗算器制御段に入力信号を印加するステップと、
前記電力乗算器制御段において1つ又は複数の信号を生成するステップと、
前記1つ又は複数の信号のうち1つ又は複数を使用して増幅器段を制御するステップと、
前記増幅器段を介して前記第2の出力端子を駆動するステップと、
前記電力乗算器制御段からの1つ又は複数の信号を使用して、第1のスイッチング段を制御するステップと、
前記第1のスイッチング段において、複数の電圧レベルから1つ又は複数の切り替え可能なDC電圧レベルを選択するステップと、
前記1つ又は複数の選択された電圧レベルを前記第1の出力端子に印加して、前記第1及び第2の出力端子の間に接続可能な負荷を通して実質的に歪みのない波形を生成するステップとを含む方法。
【請求項15】
前記増幅器段を制御するステップは、前記1つ又は複数の信号のうち1つ又は複数を使用してパルス幅変調段を制御することによって幅を変調されたパルスのトレーンを生成するステップを含み、
前記第2の出力端子を駆動するステップは、第2のスイッチング段を介して、前記幅を変調されたパルスのトレーンを使用して前記第2の出力端子を駆動するステップを含む請求項14記載の方法。
【請求項16】
前記パルスのトレーンを前記第1の出力端子に印加する前に、低域通過フィルタ内で前記幅を変調されたパルスのトレーンを前記第1のスイッチング段から濾波するステップをさらに含む請求項15記載の方法。
【請求項17】
前記第2のスイッチング段において前記第2の出力端子を駆動するステップは、直列に接続可能な少なくとも2つのMOSFETを駆動するステップを含む請求項15又は請求項16記載の方法。
【請求項18】
前記第1のスイッチング段において選択するステップは、前記第2の出力端子に印加されるべき複数の所定のDC電圧レベルのうちの1つ又は複数を選択するステップを含む請求項15乃至17のいずれか1つに記載の方法。
【請求項19】
前記電力乗算器制御段において1つ又は複数の信号を生成するステップは、
前記入力信号を所定の係数で乗算するステップと、
前記入力信号を所定の基準値と比較し、前記入力信号が前記基準値を超えるとき、前記パルス幅変調器に印加される信号を前記変調器の動作範囲内に保持するために前記入力信号を減少させるステップと、
前記入力信号の振幅に応じて、前記第1のスイッチング段を制御する1つ又は複数の制御信号を決定するステップとを含む請求項15乃至18の1つに記載の方法。
【請求項20】
前記第1のスイッチング段を介し、前記電力ドライバ段及び前記第1のスイッチング段に接続可能な第3のスイッチング段を使用して、複数の切り替え可能なDC電圧レベルを前記第1の出力端子に供給するステップをさらに含む請求項15乃至19のいずれか1つに記載の方法。
【請求項21】
前記複数のレベルを供給するステップは、直列に接続可能な少なくとも2つのMOSFETを使用するステップを含む請求項20記載の方法。
【請求項22】
前記第1のスイッチング段において前記第1の出力端子に印加されるべき前記1つ又は複数の電圧を選択するステップは、各パルスに関連する幅を有する複数のパルスを有するパルス幅変調信号を発生するステップを含み、前記幅は前記電力乗算器制御段によって制御される請求項15乃至21のいずれか1つに記載の方法。
【請求項23】
前記複数のパルスを使用して第3のスイッチング段を駆動することによって、低域通過フィルタを介して選択された電圧レベルを前記第1の出力端子に印加するステップをさらに含む請求項22記載の方法。
【請求項24】
前記第1のスイッチング段において前記第1の出力端子に印加されるべき前記1つ又は複数の電圧を選択するステップは、スイッチングモード電源を切り替えることによって、前記第1の出力端子に印加されるべき所定の電圧を生成するステップを含み、前記電圧は前記電力乗算器制御段からの前記1つ又は複数の信号によって決定される請求項15乃至23のいずれか1つに記載の方法。
【請求項25】
前記第2の出力端子を駆動するステップは、前記増幅器段の出力が前記増幅器の線形動作範囲内に留まるように、前記入力信号を前記増幅器段の負の入力に印加するステップと、分圧器を介して前記スイッチング段の出力からのDC電圧を前記増幅器段の正の入力に印加するステップとを含む請求項15乃至24のいずれか1つに記載の方法。
【請求項26】
前記電力乗算器制御段において1つ又は複数の信号を生成するステップは、
前記入力信号を所定の基準値と比較し、前記入力信号が前記基準値を超えるとき、前記入力信号の振幅に応じて、前記第1のスイッチング段を制御する前記1つ又は複数の制御信号を決定するステップを含む請求項14乃至25のいずれか1つに記載の方法。
【請求項27】
前記増幅器段は利得を有し、前記方法は前記1つ又は複数の制御信号を使用して前記増幅器段を制御するステップをさらに含み、
前記制御するステップは、前記第1のスイッチング段からの出力を減衰させることによって前記増幅器段の利得に相当する量を減衰された減衰信号を供給するステップと、前記減衰された信号を前記入力信号から減算することによって前記増幅器段から出力される信号をその動作範囲内に維持するステップとを含む請求項26記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公表番号】特表2008−522544(P2008−522544A)
【公表日】平成20年6月26日(2008.6.26)
【国際特許分類】
【出願番号】特願2007−544310(P2007−544310)
【出願日】平成17年11月28日(2005.11.28)
【国際出願番号】PCT/SG2005/000406
【国際公開番号】WO2006/059956
【国際公開日】平成18年6月8日(2006.6.8)
【出願人】(500035487)クリエイティブ テクノロジー リミテッド (17)
【氏名又は名称原語表記】CREATIVE TECHNOLOGY LTD
【Fターム(参考)】
【公表日】平成20年6月26日(2008.6.26)
【国際特許分類】
【出願日】平成17年11月28日(2005.11.28)
【国際出願番号】PCT/SG2005/000406
【国際公開番号】WO2006/059956
【国際公開日】平成18年6月8日(2006.6.8)
【出願人】(500035487)クリエイティブ テクノロジー リミテッド (17)
【氏名又は名称原語表記】CREATIVE TECHNOLOGY LTD
【Fターム(参考)】
[ Back to top ]