電子機器
【課題】共通する回路基板に対して、実装ミスを低減しつつ異種部品を選択的に正しく装着し、別々な回路構成を構築し得る電子機器を提供する。
【解決手段】回路基板４１と、複数のリードを有する第１部品たるダイオードと、複数のリードを有する第２部品たるＭＯＳ型ＦＥＴとを、電子機器の構成要素として備える。そして、ダイオードのリード若しくはＭＯＳ型ＦＥＴのリードの何れか一方が選択的に接続され、複数のスルーホールからなる取付部４５を回路基板４１の適所に配設すると共に、ダイオードの一部のリードと、ＭＯＳ型ＦＥＴの一部のリードとを異なる形状に形成する。
【解決手段】回路基板４１と、複数のリードを有する第１部品たるダイオードと、複数のリードを有する第２部品たるＭＯＳ型ＦＥＴとを、電子機器の構成要素として備える。そして、ダイオードのリード若しくはＭＯＳ型ＦＥＴのリードの何れか一方が選択的に接続され、複数のスルーホールからなる取付部４５を回路基板４１の適所に配設すると共に、ダイオードの一部のリードと、ＭＯＳ型ＦＥＴの一部のリードとを異なる形状に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばスイッチング電源装置などの各種電子機器において、同じ製品における異種の部品を同じ取付け方法で回路基板に実装する電子機器に関する。
【背景技術】
【０００２】
一般に、スイッチング電源装置などの電子機器においては、配線部である配線パターンを施した回路基板の他に、抵抗，コンデンサ，半導体素子などの各種部品が異なる回路方式毎に用意され、その回路基板に形成したスルーホールや導電パッドなどの取付部に、対応する部品のリードが実装取付けされる。こうした回路基板と部品リードとの実装構造は、例えば特許文献１や特許文献２などに開示されている。
【特許文献１】特開２００５−１２０８８号公報
【特許文献２】特開平９−２１４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、スイッチング電源装置のような電子機器の場合、出力電圧の違いに応じて特性の良好な異なる部品を使用することが、装置の高効率化を実現する上で好ましい。例えば、低電圧大電流出力のスイッチング電源装置では、電力変換用トランスの出力側回路構成としてダイオード整流方式を採用すると、導通時における電力損失が増大し、大掛かりな放熱対策などを必要とすることから、回路基板に実装する部品として、ダイオードに比べてオン抵抗の小さなＭＯＳ型ＦＥＴ（電界効果トランジスタ）を構成要素とした同期整流方式が採用されてきた。
【０００４】
そのため、従来は回路構成の違いによって回路基板がそれぞれ用意され、一方の回路基板にはダイオードを含むダイオード整流方式の出力側回路を実装し、他方の回路基板にはＦＥＴを含む同期整流方式の出力側回路を実装して、出力電圧に適した回路構成の装置をそれぞれ組立てていた。
【０００５】
しかし上記従来技術では、出力電圧の違いによって回路基板を変更する必要があり、回路構成毎に異なる回路基板が必要となる。また、上述したトランスの二次側回路に組み込まれるダイオードやＦＥＴは、極性の違う異種部品ではあっても、同一若しくは類似のパッケージ形状のものを採用していると、誤って別な回路基板に実装するミスを生じ易い。そのため、組立作業の現場においては、共通する回路基板に対して異なる種類の部品を選択的に正しく装着し、最終的に望ましい回路構成の装置を効率良く組立てることが求められていた。
【０００６】
本発明は上記の各問題点に着目してなされたもので、共通する回路基板に対して、実装ミスを低減しつつ異種部品を選択的に正しく装着し、別々な回路構成を構築し得る電子機器を提供することを、その目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するために、回路基板と、第１リードを有する第１部品と、第２リードを有する第２部品とを備え、前記第１部品の第１リード若しくは前記第２部品の第２リードが選択的に接続される取付部を前記回路基板に配設し、前記第１リードと前記第２リードを異なる形状に形成した構成としている。
【０００８】
また本発明は、上記目的を達成するために、前記第１リードまたは前記第２リードの主リード部の何れかが選択的に接続可能な共通接続部と、前記第１リードの副リード部だけが接続可能な第１接続部と、前記第２リードの副リード部だけが接続可能な第２接続部とにより前記取付部が構成される。
【０００９】
さらに本発明は、前記第１部品がダイオードであり、前記第２部品がＦＥＴであることを特徴とする。
【発明の効果】
【００１０】
請求項１の発明によれば、第１部品若しくは第２部品の何れかを、回路構成に適した部品として共通する回路基板に選択的に実装できる。また、第１部品と第２部品は、そのパッケージ形状が同一であれば、第１部品の一部のリードおよび第２部品の一部のリードを互いに異なる形状に加工成形するだけで、回路基板への実装が可能になる。しかも、形状の異なる第１部品のリードと第２部品のリードを目視すれば、これらの第１部品と第２部品を明確に見分けることができるので、誤った部品を回路基板に実装するミスを低減できる。
【００１１】
請求項２の発明によれば、第１部品の主リード部を取付部の共通接続部に接続すると、第１部品の他の副リード部は自ずと取付部の第１接続部に接続され、別な第２部品のために設けられた第２接続部には何も接続されない。逆に、第２部品の主リード部を取付部の共通接続部に接続すると、第２部品の他の副リード部は自ずと取付部の第２接続部に接続され、別な第１部品のために設けられた第１接続部には何も接続されない。そのため、回路基板には回路構成に適した第１部品または第２部品が正しく接続されると共に、第１部品の副リード部または第２部品の副リード部の実装状態から、回路構成の違いを正しく見分けることができる。
【００１２】
請求項３の発明によれば、回路構成の違いによってダイオード若しくはＦＥＴを誤りなく回路基板に実装できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明における電子機器の好ましい実施形態について、添付図面を参照しながら詳細に説明する。
【実施例１】
【００１４】
図１は、本実施例で提案する電子機器の一例として、スイッチング電源装置の回路構成を示したものである。同図において、１Ａ，１Ｂは装置に交流入力電圧を印加するための入力端子、２Ａ，２Ｂは所定の直流出力電圧が発生する出力端子であり、入力側と出力側とを絶縁する電力変換用のトランス３が、入力端子１Ａ，１Ｂと出力端子２Ａ，２Ｂとの間に配設される。
【００１５】
前記入力端子１Ａ，１Ｂとトランス３の入力側巻線３Ａとの間には、ブリッジダイオードからなる整流器４と、入力コンデンサ５と、主スイッチング素子６とによる入力側回路７が配設される。整流器４は入力端子１Ａ，１Ｂ間の交流電圧を全波整流するもので、ここで整流された電圧が整流器４の出力端子間に接続する入力コンデンサ５で平滑され、主スイッチング素子６のスイッチング動作によりトランス３の入力側巻線３Ａに断続的に印加される。主スイッチング素子６は図示されるように、半導体素子の一種であるＭＯＳ型ＦＥＴで構成されるが、代わりにバイポーラトランジスタなどの各種スイッチ素子を用いてもよい。また、主スイッチング素子６のスイッチング動作は、図示しない制御手段からゲートに印加されるパルス駆動信号によって行われる。
【００１６】
一方、トランス３の出力側巻線３Ｂと出力端子２Ａ，２Ｂとの間には、ダイオード１１ＡまたはＭＯＳ型ＦＥＴ１１Ｂの何れかが選択的に用いられる整流素子１１と、同様にダイオード１２ＡまたはＭＯＳ型ＦＥＴ１２Ｂの何れかが選択的に用いられる転流素子１２と、チョークコイル１３と、出力コンデンサ１４とによる出力側回路１５Ａまたは出力側回路１５Ｂが配設される。ここでは、ダイオード整流方式の出力側回路１５Ａを採用した場合に、トランス３の出力側巻線３Ｂに整流素子１１としてのダイオード１１Ａが直列接続されると共に、この出力側巻線３Ｂとダイオード１１Ａとにより構成される直列回路の両端間に、転流素子１２としてのダイオード１２Ａが接続される。また、代わりに同期整流方式の出力側回路１５Ｂを採用すると、トランス３の出力側巻線３Ｂに整流素子１１としてのＭＯＳ型ＦＥＴ１１Ｂが直列接続されると共に、この出力側巻線３ＢとＭＯＳ型ＦＥＴ１１Ｂとにより構成される直列回路の両端間に、転流素子１２としてのＭＯＳ型ＦＥＴ１２Ｂが接続される。そして、各出力側回路１５Ａ，１５Ｂに共通して、何れも転流素子１２の両端間にはチョークコイル１３と出力コンデンサ１４とによる直列回路が接続され、出力コンデンサ１４の両端間に前記出力端子２Ａ，２Ｂが接続される。
【００１７】
そして、図１に示すダイオード整流方式の出力側回路１５Ａでは、主スイッチング素子６がオンすると、出力側巻線３Ｂに誘起される電圧によって、ダイオード１１Ａがオンすると共にダイオード１２Ａがオフし、この誘起電圧がチョークコイル１３を通して出力コンデンサ１４で平滑され、出力端子２Ａ，２Ｂに直流出力電圧として発生する。また、主スイッチング素子６がオフすると、今度はダイオード１１Ａがオフすると共に、ダイオード１２Ａがオンすることにより、チョークコイル１３の誘起電圧が出力コンデンサ１４で平滑され、これが出力端子２Ａ，２Ｂに直流出力電圧として発生する。
【００１８】
一方、図１に示す同期整流方式の出力側回路１５Ｂでは、前記主スイッチング素子６に同期して交互にオン・オフを繰り返すようなゲート駆動信号が、出力側回路１５Ｂを構成するＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂに与えられる。このゲート駆動信号は、前述の制御手段から与えられてもよいし、出力側巻線３Ｂの誘起電圧を利用してもよく、ここでは特に限定しない。そして、主スイッチング素子６がオンすると、ＭＯＳ型ＦＥＴ１１Ｂがオンすると共にＭＯＳ型ＦＥＴ１２Ｂがオフし、出力側巻線３Ｂの誘起電圧がチョークコイル１３を通して出力コンデンサ１４で平滑され、これが出力端子２Ａ，２Ｂに直流出力電圧として発生する。また、主スイッチング素子６がオフすると、今度はＭＯＳ型ＦＥＴ１１Ｂがオフすると共に、ＭＯＳ型ＦＥＴ１２Ｂがオンすることにより、チョークコイル１３の誘起電圧が出力コンデンサ１４で平滑され、これが出力端子２Ａ，２Ｂに直流出力電圧として発生するようになっている。
【００１９】
次に、前記ダイオード１１Ａ，１２ＡおよびＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの外観構成について、これに対応する図２や図３を参照しながらそれぞれ説明する。
【００２０】
図２は、第１部品であるダイオード１１Ａ，１２Ａの外観図を示すものである。同図において、２２はダイオード１１Ａ，１２Ａとしての素子本体を構成するパッケージ本体で、このパッケージ本体２２の一側には、外部との電気的な導通を図るために、第１リードに相当する複数の導電性リード２３，２４，２５が並設される。ここでは一例として、正面から見て中央に配置されたリード２４を、ダイオード１１Ａ，１２Ａのアノード（記号Ａとして示す）とし、その両側に配置された各リード２３，２５を、ダイオード１１Ａ，１２Ａのカソード（記号Ｋとして示す）としている。但し、リード２３，２４，２５はその本数を含めて、図２以外の別な配置構成であっても構わない。
【００２１】
図３は、第２部品であるＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの外観図を示すものである。同図において、３２はＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂとしての素子本体を構成するパッケージ本体で、このパッケージ本体３２の一側には、外部との電気的な導通を図るために、第２リードに相当する複数の導電性リード３３，３４，３５が並設される。ここでは一例として、正面から見て中央に配置されたリード３４を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのドレイン（記号Ｄとして示す）とし、その一側に配置されたリード３３を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのゲート（記号Ｇとして示す）とし、逆側である他側に配置されたリード３５を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのソース（記号Ｓとして示す）としている。但しここでも、リード３３，３４，３５はその本数を含めて、図３以外の別な配置構成であっても構わない。
【００２２】
図２と図３の各外観図を比較すると、ダイオード１１Ａ，１２Ａのパッケージ本体２２とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのパッケージ本体３２は同一の形状を有しており、パッケージ本体２２に設けられるリード２３，２４，２５と、パッケージ本体３２に設けられるリード３３，３４，３５は、それぞれが同じ基端位置から延びている。つまり、ここでのダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂは、好ましくは例えばＴＯ−２２０やＴＯ−３Ｐなどのように、同一のパッケージ形状のものを使用している。
【００２３】
一方、ダイオード１１Ａ，１２Ａのリード２３，２４，２５と、それに対応するＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５の形状について着目すると、共に主リード部に相当するリード２４とリード３４は、パッケージ本体２２若しくはパッケージ本体３２の一側を基端として同じ位置から同じ形状に折曲げ形成されているが、ダイオード１１Ａ，１２Ａの副リード部であるリード２３，２５は、パッケージ本体２２の一側から直線上に延びているのに対して、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの副リード部であるリード３３，３５は、パッケージ本体３２の一側からリード３４と逆側に折曲げ形成されており、ダイオード１１Ａ，１２Ａのリード２４とリード２３，２５との間のピッチ（間隔）が、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４とリード３３，３５との間のピッチよりも狭くなっている。
【００２４】
別な変形例として、例えばＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５を直線上に形成する一方で、ダイオード１１Ａ，１２Ａのリード２３，２５を折曲げ形成して、本実施例とは逆に、ダイオード１１Ａ，１２Ａのリード２４とリード２３，２５との間のピッチ（間隔）を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４とリード３３，３５との間よりも広く形成してもよい。また、本実施例ではダイオード１１Ａ，１２Ａのカソードであるリード２４と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのドレインであるリード３４とを、電気配線上で共通する主リード部としているが、ダイオード１１Ａ，１２Ａのアノードであるリード２５と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのソースであるリード３５とを、単独若しくはリード２４，３４と同様に主リード部として同一形状にし、電気配線上で異なるダイオード１１Ａ，１２Ａのアノードとしてのリード２３と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのゲートとしてのリード３３を、異なる形状に形成してもよい。その他、第１部品や第２部品は実施例中のダイオード１１Ａ，１２ＡやＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂに限らず、別の部品であっても構わない。さらに、図２や図３に示すリード挿入タイプに代わって、表面実装タイプのパッケージ形状であってもよい。
【００２５】
図４は、前記ダイオード１１Ａ，１２ＡまたはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの何れかが選択的に装着される回路基板４１を部分的に示したものである。同図において、４２は共通接続部としてのスルーホールであり、これはダイオード１１Ａ，１２Ａのリード２４またはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４の何れかを選択的に挿入および接続できる形状で、回路基板４１の適所に設けられる。また４３は、ダイオード１１Ａ，１２Ａのリード２４をスルーホール４２に挿入したときに、このダイオード１１Ａ，１２Ａのリード２３，２５だけが挿入および接続できる第１接続部としてのスルーホールである。さらに、このスルーホール４３とは別な位置には、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４をスルーホール４２に挿入したときに、このＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５だけが挿入および接続できる第２接続部としてのスルーホール４４が設けられる。
【００２６】
これらのスルーホール４３，４４は、スルーホール４２と同様に回路基板４１に配設されるが、ダイオード１１Ａ，１２ＡやＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが表面実装タイプのものであれば、取付部である各スルーホール４２，４３，４４に代わって、同じく取付部としての導電パッドを設けるのが好ましい。これらのスルーホール４２，４３，４４には、各部品を挿入および接続した後で図１に示す出力側回路１５Ａまたは出力側回路１５Ｂが構築できるように、回路基板４１上で導電性の回路パターン（図示せず）が各々形成される。
【００２７】
なお、図４に示すスルーホール４２，４３，４４の形状や配置関係を、ダイオード１１Ａ，１２ＡやＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの形状に合わせて適宜変更してよいことは勿論である。これらのスルーホール４２，４３，４４を構成要素として、回路基板４１には、ダイオード１１Ａ，１２Ａのリード２３，２４，２５若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５が選択的に挿入および接続され、最終的にダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが当該回路基板４１に実装される取付部４５が配設される。
【００２８】
上記構成において、ダイオード整流方式の出力側回路１５Ａを含むスイッチング電源装置を組立てる場合には、回路基板４１の他に、出力側回路１５Ａを構成するダイオード１１Ａ，１２Ａを他の部品と共に予め用意する。このとき、ダイオード１１Ａ，１２Ａのリード２３，２５とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５は、その形状が明確に異なるため、誤ってＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを選択する可能性は低減する。
【００２９】
その後、取付部４５において、スルーホール４２にダイオード１１Ａ，１２Ａのリード２４を挿入すると、当該ダイオード１１Ａ，１２Ａのリード２４と他のリード２３，２５との位置関係に対応して、スルーホール４２と別なスルーホール４３が設けられていることから、このスルーホール４３にリード２３，２５が無理なく挿入する。スルーホール４３の近傍には、ダイオード１１Ａ，１２Ａのアノードを示す「Ａ」なる文字が、ダイオード１１Ａ，１２Ａの識別部として回路基板４１上に印刷形成されているので、取付部４５にダイオード１１Ａ，１２Ａが正しく挿入できたことを目視で容易に確認できる。後は、別なスルーホールに挿入された他の部品と共に、各リード２３，２４，２５をスルーホール４２，４３に半田付け接続することで、ダイオード１１Ａ，１２Ａを含む各部品の回路基板４１への実装が誤りなく完了する。
【００３０】
これとは別に、同期整流方式の出力側回路１５Ｂを含むスイッチング電源装置を組立てる場合には、回路基板４１の他に、出力側回路１５Ｂを構成するＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを他の部品と共に予め用意する。この場合も、ダイオード１１Ａ，１２Ａのリード２３，２５とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５は、お互いに形状が明確に異なるため、誤ってダイオード１１Ａ，１２Ａを選択する可能性は低減する。また回路基板４１は、出力側回路１５Ａを含むスイッチング電源装置の組立時と同じものを利用できるので、回路構成の違いによって回路基板４１を設計変更する必要もない。
【００３１】
その後、取付部４５において、スルーホール４２にＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４を挿入すると、当該ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４と他のリード３３，３５との位置関係に対応して、スルーホール４２と別なスルーホール４４が設けられていることから、このスルーホール４４にリード３３，３５が無理なく挿入する。スルーホール４４の近傍には、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのソースとゲートを示す「Ｓ」，「Ｇ」なるそれぞれの文字が、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの識別部として回路基板４１上に印刷形成されているので、この場合は取付部４５にＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが正しく挿入できたことを目視で容易に確認できる。後は、別なスルーホールに挿入された他の部品と共に、各リード３３，３４，３５をスルーホール４２，４４に半田付け接続することで、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを含む各部品の回路基板４１への実装が誤りなく完了する。
【００３２】
以上のように、本実施例では回路基板４１と、第１リードとして複数のリード２３，２４，２５を有する第１部品たるダイオード１１Ａ，１２Ａと、第２リードとして複数のリード３３，３４，３５を有する第２部品たるＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂとを、電子機器であるスイッチング電源装置の構成要素として備えている。そして、ダイオード１１Ａ，１２Ａのリード２３，２４，２５若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５の何れか一方が選択的に接続され、複数のスルーホール４２，４３，４４からなる取付部４５を回路基板４１の適所に配設すると共に、ダイオード１１Ａ，１２Ａの一部のリード２３，２５と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの一部のリード３３，３５とを異なる形状に形成している。
【００３３】
このようにすると、ダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの何れかを、回路構成に適した部品として共通する回路基板４１に選択的に実装できる。特にここでは、出力側回路１５Ａ，１５Ｂひいては出力電圧の違いに応じて、特性のよい部品をダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの何れかから選択的に使用でき、電子機器たるスイッチング電源装置として高効率化を実現できる。
【００３４】
また、ダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂは、そのパッケージ形状が同一であれば、一部のリード２３，２５および一部のリード３３，３５を互いに異なる形状に加工成形するだけで、回路基板４１への実装が可能になる。しかも、形状の異なるダイオード１１Ａ，１２Ａのリード２３，２５とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５を目視すれば、これらのダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを明確に見分けることができるので、誤った部品を回路基板４１に実装するミスを低減できる。
【００３５】
その結果、共通する回路基板４１に対して、実装ミスを低減しつつ異種の部品であるダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂとを選択的に正しく装着し、別々な回路構成を構築し得る電子機器としてのスイッチング電源装置を提供できる。
【００３６】
また本実施例は、主リード部であるリード２４と、それ以外の副リード部であるリード２３，２５で、前記ダイオード１１Ａ，１２Ａのリード２３，２４，２５を構成する一方で、主リード部であるリード３４と、それ以外の副リード部であるリード３３，３５で、前記ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５を構成し、ダイオード１１Ａ，１２Ａのリード２４またはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４の何れかが選択的に接続可能な共通接続部としてのスルーホール４２と、ダイオード１１Ａ，１２Ａのリード２３，２５だけが接続可能な第１接続部としてのスルーホール４３と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５だけが接続可能な第２接続部としてのスルーホール４４とにより、回路基板４１に設けた取付部４５が構成される。
【００３７】
こうすると、ダイオード１１Ａ，１２Ａのリード２４を取付部４５のスルーホール４２に接続すると、他のリード２３，２５は自ずと取付部４５のスルーホール４３に接続され、別なＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのために設けられたスルーホール４４には何も接続されない。逆に、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４を取付部４５のスルーホール４２に接続すると、他のリード３３，３５は自ずと取付部４５のスルーホール４４に接続され、別なダイオード１１Ａ，１２Ａのために設けられたスルーホール４３には何も接続されない。そのため、回路基板４１には回路構成に適した部品であるダイオード１１Ａ，１２ＡまたはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが正しく接続されると共に、リード２３，２５またはリード３３，３５の実装状態から、回路構成の違いを正しく見分けることができる。
【００３８】
さらに本発明は、前記第１部品がダイオード１１Ａ，１２Ａであり、前記第２部品がＦＥＴすなわちＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂであることを特徴とする。
【００３９】
これによって、回路構成の違いによってダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを誤りなく回路基板に実装できる。
【００４０】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。説明の都合上、実施例では電子機器としてスイッチング電源装置を示したが、それ以外のものであっても何等差し支えない。また、取付部に関しても、スルーホールや導電パッド以外で構成されていてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１を示す電子機器としてのスイッチング電源装置の回路図である。
【図２】同上、ダイオードの外観構成を示す正面図，側面図および斜視図である。
【図３】同上、ＭＯＳ型ＦＥＴの外観構成を示す正面図，側面図および斜視図である。
【図４】同上、図２のダイオードまたは図３のＭＯＳ型ＦＥＴの何れかが挿入実装される回路基板の部分平面図である。
【符号の説明】
【００４２】
１１Ａ，１２Ａ ダイオード（第１部品）
１１Ｂ，１２Ｂ ＭＯＳ型ＦＥＴ（ＦＥＴ，第２部品）
２３ リード（第１リード，副リード部）
２４ リード（第１リード，主リード部）
２５ リード（第１リード，副リード部）
３３ リード（第２リード，副リード部）
３４ リード（第２リード，主リード部）
３５ リード（第２リード，副リード部）
４１ 回路基板
４２ スルーホール（共通接続部）
４３ スルーホール（第１接続部）
４４ スルーホール（第２接続部）
４５ 取付部
【技術分野】
【０００１】
本発明は、例えばスイッチング電源装置などの各種電子機器において、同じ製品における異種の部品を同じ取付け方法で回路基板に実装する電子機器に関する。
【背景技術】
【０００２】
一般に、スイッチング電源装置などの電子機器においては、配線部である配線パターンを施した回路基板の他に、抵抗，コンデンサ，半導体素子などの各種部品が異なる回路方式毎に用意され、その回路基板に形成したスルーホールや導電パッドなどの取付部に、対応する部品のリードが実装取付けされる。こうした回路基板と部品リードとの実装構造は、例えば特許文献１や特許文献２などに開示されている。
【特許文献１】特開２００５−１２０８８号公報
【特許文献２】特開平９−２１４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、スイッチング電源装置のような電子機器の場合、出力電圧の違いに応じて特性の良好な異なる部品を使用することが、装置の高効率化を実現する上で好ましい。例えば、低電圧大電流出力のスイッチング電源装置では、電力変換用トランスの出力側回路構成としてダイオード整流方式を採用すると、導通時における電力損失が増大し、大掛かりな放熱対策などを必要とすることから、回路基板に実装する部品として、ダイオードに比べてオン抵抗の小さなＭＯＳ型ＦＥＴ（電界効果トランジスタ）を構成要素とした同期整流方式が採用されてきた。
【０００４】
そのため、従来は回路構成の違いによって回路基板がそれぞれ用意され、一方の回路基板にはダイオードを含むダイオード整流方式の出力側回路を実装し、他方の回路基板にはＦＥＴを含む同期整流方式の出力側回路を実装して、出力電圧に適した回路構成の装置をそれぞれ組立てていた。
【０００５】
しかし上記従来技術では、出力電圧の違いによって回路基板を変更する必要があり、回路構成毎に異なる回路基板が必要となる。また、上述したトランスの二次側回路に組み込まれるダイオードやＦＥＴは、極性の違う異種部品ではあっても、同一若しくは類似のパッケージ形状のものを採用していると、誤って別な回路基板に実装するミスを生じ易い。そのため、組立作業の現場においては、共通する回路基板に対して異なる種類の部品を選択的に正しく装着し、最終的に望ましい回路構成の装置を効率良く組立てることが求められていた。
【０００６】
本発明は上記の各問題点に着目してなされたもので、共通する回路基板に対して、実装ミスを低減しつつ異種部品を選択的に正しく装着し、別々な回路構成を構築し得る電子機器を提供することを、その目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するために、回路基板と、第１リードを有する第１部品と、第２リードを有する第２部品とを備え、前記第１部品の第１リード若しくは前記第２部品の第２リードが選択的に接続される取付部を前記回路基板に配設し、前記第１リードと前記第２リードを異なる形状に形成した構成としている。
【０００８】
また本発明は、上記目的を達成するために、前記第１リードまたは前記第２リードの主リード部の何れかが選択的に接続可能な共通接続部と、前記第１リードの副リード部だけが接続可能な第１接続部と、前記第２リードの副リード部だけが接続可能な第２接続部とにより前記取付部が構成される。
【０００９】
さらに本発明は、前記第１部品がダイオードであり、前記第２部品がＦＥＴであることを特徴とする。
【発明の効果】
【００１０】
請求項１の発明によれば、第１部品若しくは第２部品の何れかを、回路構成に適した部品として共通する回路基板に選択的に実装できる。また、第１部品と第２部品は、そのパッケージ形状が同一であれば、第１部品の一部のリードおよび第２部品の一部のリードを互いに異なる形状に加工成形するだけで、回路基板への実装が可能になる。しかも、形状の異なる第１部品のリードと第２部品のリードを目視すれば、これらの第１部品と第２部品を明確に見分けることができるので、誤った部品を回路基板に実装するミスを低減できる。
【００１１】
請求項２の発明によれば、第１部品の主リード部を取付部の共通接続部に接続すると、第１部品の他の副リード部は自ずと取付部の第１接続部に接続され、別な第２部品のために設けられた第２接続部には何も接続されない。逆に、第２部品の主リード部を取付部の共通接続部に接続すると、第２部品の他の副リード部は自ずと取付部の第２接続部に接続され、別な第１部品のために設けられた第１接続部には何も接続されない。そのため、回路基板には回路構成に適した第１部品または第２部品が正しく接続されると共に、第１部品の副リード部または第２部品の副リード部の実装状態から、回路構成の違いを正しく見分けることができる。
【００１２】
請求項３の発明によれば、回路構成の違いによってダイオード若しくはＦＥＴを誤りなく回路基板に実装できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明における電子機器の好ましい実施形態について、添付図面を参照しながら詳細に説明する。
【実施例１】
【００１４】
図１は、本実施例で提案する電子機器の一例として、スイッチング電源装置の回路構成を示したものである。同図において、１Ａ，１Ｂは装置に交流入力電圧を印加するための入力端子、２Ａ，２Ｂは所定の直流出力電圧が発生する出力端子であり、入力側と出力側とを絶縁する電力変換用のトランス３が、入力端子１Ａ，１Ｂと出力端子２Ａ，２Ｂとの間に配設される。
【００１５】
前記入力端子１Ａ，１Ｂとトランス３の入力側巻線３Ａとの間には、ブリッジダイオードからなる整流器４と、入力コンデンサ５と、主スイッチング素子６とによる入力側回路７が配設される。整流器４は入力端子１Ａ，１Ｂ間の交流電圧を全波整流するもので、ここで整流された電圧が整流器４の出力端子間に接続する入力コンデンサ５で平滑され、主スイッチング素子６のスイッチング動作によりトランス３の入力側巻線３Ａに断続的に印加される。主スイッチング素子６は図示されるように、半導体素子の一種であるＭＯＳ型ＦＥＴで構成されるが、代わりにバイポーラトランジスタなどの各種スイッチ素子を用いてもよい。また、主スイッチング素子６のスイッチング動作は、図示しない制御手段からゲートに印加されるパルス駆動信号によって行われる。
【００１６】
一方、トランス３の出力側巻線３Ｂと出力端子２Ａ，２Ｂとの間には、ダイオード１１ＡまたはＭＯＳ型ＦＥＴ１１Ｂの何れかが選択的に用いられる整流素子１１と、同様にダイオード１２ＡまたはＭＯＳ型ＦＥＴ１２Ｂの何れかが選択的に用いられる転流素子１２と、チョークコイル１３と、出力コンデンサ１４とによる出力側回路１５Ａまたは出力側回路１５Ｂが配設される。ここでは、ダイオード整流方式の出力側回路１５Ａを採用した場合に、トランス３の出力側巻線３Ｂに整流素子１１としてのダイオード１１Ａが直列接続されると共に、この出力側巻線３Ｂとダイオード１１Ａとにより構成される直列回路の両端間に、転流素子１２としてのダイオード１２Ａが接続される。また、代わりに同期整流方式の出力側回路１５Ｂを採用すると、トランス３の出力側巻線３Ｂに整流素子１１としてのＭＯＳ型ＦＥＴ１１Ｂが直列接続されると共に、この出力側巻線３ＢとＭＯＳ型ＦＥＴ１１Ｂとにより構成される直列回路の両端間に、転流素子１２としてのＭＯＳ型ＦＥＴ１２Ｂが接続される。そして、各出力側回路１５Ａ，１５Ｂに共通して、何れも転流素子１２の両端間にはチョークコイル１３と出力コンデンサ１４とによる直列回路が接続され、出力コンデンサ１４の両端間に前記出力端子２Ａ，２Ｂが接続される。
【００１７】
そして、図１に示すダイオード整流方式の出力側回路１５Ａでは、主スイッチング素子６がオンすると、出力側巻線３Ｂに誘起される電圧によって、ダイオード１１Ａがオンすると共にダイオード１２Ａがオフし、この誘起電圧がチョークコイル１３を通して出力コンデンサ１４で平滑され、出力端子２Ａ，２Ｂに直流出力電圧として発生する。また、主スイッチング素子６がオフすると、今度はダイオード１１Ａがオフすると共に、ダイオード１２Ａがオンすることにより、チョークコイル１３の誘起電圧が出力コンデンサ１４で平滑され、これが出力端子２Ａ，２Ｂに直流出力電圧として発生する。
【００１８】
一方、図１に示す同期整流方式の出力側回路１５Ｂでは、前記主スイッチング素子６に同期して交互にオン・オフを繰り返すようなゲート駆動信号が、出力側回路１５Ｂを構成するＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂに与えられる。このゲート駆動信号は、前述の制御手段から与えられてもよいし、出力側巻線３Ｂの誘起電圧を利用してもよく、ここでは特に限定しない。そして、主スイッチング素子６がオンすると、ＭＯＳ型ＦＥＴ１１Ｂがオンすると共にＭＯＳ型ＦＥＴ１２Ｂがオフし、出力側巻線３Ｂの誘起電圧がチョークコイル１３を通して出力コンデンサ１４で平滑され、これが出力端子２Ａ，２Ｂに直流出力電圧として発生する。また、主スイッチング素子６がオフすると、今度はＭＯＳ型ＦＥＴ１１Ｂがオフすると共に、ＭＯＳ型ＦＥＴ１２Ｂがオンすることにより、チョークコイル１３の誘起電圧が出力コンデンサ１４で平滑され、これが出力端子２Ａ，２Ｂに直流出力電圧として発生するようになっている。
【００１９】
次に、前記ダイオード１１Ａ，１２ＡおよびＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの外観構成について、これに対応する図２や図３を参照しながらそれぞれ説明する。
【００２０】
図２は、第１部品であるダイオード１１Ａ，１２Ａの外観図を示すものである。同図において、２２はダイオード１１Ａ，１２Ａとしての素子本体を構成するパッケージ本体で、このパッケージ本体２２の一側には、外部との電気的な導通を図るために、第１リードに相当する複数の導電性リード２３，２４，２５が並設される。ここでは一例として、正面から見て中央に配置されたリード２４を、ダイオード１１Ａ，１２Ａのアノード（記号Ａとして示す）とし、その両側に配置された各リード２３，２５を、ダイオード１１Ａ，１２Ａのカソード（記号Ｋとして示す）としている。但し、リード２３，２４，２５はその本数を含めて、図２以外の別な配置構成であっても構わない。
【００２１】
図３は、第２部品であるＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの外観図を示すものである。同図において、３２はＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂとしての素子本体を構成するパッケージ本体で、このパッケージ本体３２の一側には、外部との電気的な導通を図るために、第２リードに相当する複数の導電性リード３３，３４，３５が並設される。ここでは一例として、正面から見て中央に配置されたリード３４を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのドレイン（記号Ｄとして示す）とし、その一側に配置されたリード３３を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのゲート（記号Ｇとして示す）とし、逆側である他側に配置されたリード３５を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのソース（記号Ｓとして示す）としている。但しここでも、リード３３，３４，３５はその本数を含めて、図３以外の別な配置構成であっても構わない。
【００２２】
図２と図３の各外観図を比較すると、ダイオード１１Ａ，１２Ａのパッケージ本体２２とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのパッケージ本体３２は同一の形状を有しており、パッケージ本体２２に設けられるリード２３，２４，２５と、パッケージ本体３２に設けられるリード３３，３４，３５は、それぞれが同じ基端位置から延びている。つまり、ここでのダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂは、好ましくは例えばＴＯ−２２０やＴＯ−３Ｐなどのように、同一のパッケージ形状のものを使用している。
【００２３】
一方、ダイオード１１Ａ，１２Ａのリード２３，２４，２５と、それに対応するＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５の形状について着目すると、共に主リード部に相当するリード２４とリード３４は、パッケージ本体２２若しくはパッケージ本体３２の一側を基端として同じ位置から同じ形状に折曲げ形成されているが、ダイオード１１Ａ，１２Ａの副リード部であるリード２３，２５は、パッケージ本体２２の一側から直線上に延びているのに対して、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの副リード部であるリード３３，３５は、パッケージ本体３２の一側からリード３４と逆側に折曲げ形成されており、ダイオード１１Ａ，１２Ａのリード２４とリード２３，２５との間のピッチ（間隔）が、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４とリード３３，３５との間のピッチよりも狭くなっている。
【００２４】
別な変形例として、例えばＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５を直線上に形成する一方で、ダイオード１１Ａ，１２Ａのリード２３，２５を折曲げ形成して、本実施例とは逆に、ダイオード１１Ａ，１２Ａのリード２４とリード２３，２５との間のピッチ（間隔）を、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４とリード３３，３５との間よりも広く形成してもよい。また、本実施例ではダイオード１１Ａ，１２Ａのカソードであるリード２４と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのドレインであるリード３４とを、電気配線上で共通する主リード部としているが、ダイオード１１Ａ，１２Ａのアノードであるリード２５と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのソースであるリード３５とを、単独若しくはリード２４，３４と同様に主リード部として同一形状にし、電気配線上で異なるダイオード１１Ａ，１２Ａのアノードとしてのリード２３と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのゲートとしてのリード３３を、異なる形状に形成してもよい。その他、第１部品や第２部品は実施例中のダイオード１１Ａ，１２ＡやＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂに限らず、別の部品であっても構わない。さらに、図２や図３に示すリード挿入タイプに代わって、表面実装タイプのパッケージ形状であってもよい。
【００２５】
図４は、前記ダイオード１１Ａ，１２ＡまたはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの何れかが選択的に装着される回路基板４１を部分的に示したものである。同図において、４２は共通接続部としてのスルーホールであり、これはダイオード１１Ａ，１２Ａのリード２４またはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４の何れかを選択的に挿入および接続できる形状で、回路基板４１の適所に設けられる。また４３は、ダイオード１１Ａ，１２Ａのリード２４をスルーホール４２に挿入したときに、このダイオード１１Ａ，１２Ａのリード２３，２５だけが挿入および接続できる第１接続部としてのスルーホールである。さらに、このスルーホール４３とは別な位置には、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４をスルーホール４２に挿入したときに、このＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５だけが挿入および接続できる第２接続部としてのスルーホール４４が設けられる。
【００２６】
これらのスルーホール４３，４４は、スルーホール４２と同様に回路基板４１に配設されるが、ダイオード１１Ａ，１２ＡやＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが表面実装タイプのものであれば、取付部である各スルーホール４２，４３，４４に代わって、同じく取付部としての導電パッドを設けるのが好ましい。これらのスルーホール４２，４３，４４には、各部品を挿入および接続した後で図１に示す出力側回路１５Ａまたは出力側回路１５Ｂが構築できるように、回路基板４１上で導電性の回路パターン（図示せず）が各々形成される。
【００２７】
なお、図４に示すスルーホール４２，４３，４４の形状や配置関係を、ダイオード１１Ａ，１２ＡやＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの形状に合わせて適宜変更してよいことは勿論である。これらのスルーホール４２，４３，４４を構成要素として、回路基板４１には、ダイオード１１Ａ，１２Ａのリード２３，２４，２５若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５が選択的に挿入および接続され、最終的にダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが当該回路基板４１に実装される取付部４５が配設される。
【００２８】
上記構成において、ダイオード整流方式の出力側回路１５Ａを含むスイッチング電源装置を組立てる場合には、回路基板４１の他に、出力側回路１５Ａを構成するダイオード１１Ａ，１２Ａを他の部品と共に予め用意する。このとき、ダイオード１１Ａ，１２Ａのリード２３，２５とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５は、その形状が明確に異なるため、誤ってＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを選択する可能性は低減する。
【００２９】
その後、取付部４５において、スルーホール４２にダイオード１１Ａ，１２Ａのリード２４を挿入すると、当該ダイオード１１Ａ，１２Ａのリード２４と他のリード２３，２５との位置関係に対応して、スルーホール４２と別なスルーホール４３が設けられていることから、このスルーホール４３にリード２３，２５が無理なく挿入する。スルーホール４３の近傍には、ダイオード１１Ａ，１２Ａのアノードを示す「Ａ」なる文字が、ダイオード１１Ａ，１２Ａの識別部として回路基板４１上に印刷形成されているので、取付部４５にダイオード１１Ａ，１２Ａが正しく挿入できたことを目視で容易に確認できる。後は、別なスルーホールに挿入された他の部品と共に、各リード２３，２４，２５をスルーホール４２，４３に半田付け接続することで、ダイオード１１Ａ，１２Ａを含む各部品の回路基板４１への実装が誤りなく完了する。
【００３０】
これとは別に、同期整流方式の出力側回路１５Ｂを含むスイッチング電源装置を組立てる場合には、回路基板４１の他に、出力側回路１５Ｂを構成するＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを他の部品と共に予め用意する。この場合も、ダイオード１１Ａ，１２Ａのリード２３，２５とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５は、お互いに形状が明確に異なるため、誤ってダイオード１１Ａ，１２Ａを選択する可能性は低減する。また回路基板４１は、出力側回路１５Ａを含むスイッチング電源装置の組立時と同じものを利用できるので、回路構成の違いによって回路基板４１を設計変更する必要もない。
【００３１】
その後、取付部４５において、スルーホール４２にＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４を挿入すると、当該ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４と他のリード３３，３５との位置関係に対応して、スルーホール４２と別なスルーホール４４が設けられていることから、このスルーホール４４にリード３３，３５が無理なく挿入する。スルーホール４４の近傍には、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのソースとゲートを示す「Ｓ」，「Ｇ」なるそれぞれの文字が、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの識別部として回路基板４１上に印刷形成されているので、この場合は取付部４５にＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが正しく挿入できたことを目視で容易に確認できる。後は、別なスルーホールに挿入された他の部品と共に、各リード３３，３４，３５をスルーホール４２，４４に半田付け接続することで、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを含む各部品の回路基板４１への実装が誤りなく完了する。
【００３２】
以上のように、本実施例では回路基板４１と、第１リードとして複数のリード２３，２４，２５を有する第１部品たるダイオード１１Ａ，１２Ａと、第２リードとして複数のリード３３，３４，３５を有する第２部品たるＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂとを、電子機器であるスイッチング電源装置の構成要素として備えている。そして、ダイオード１１Ａ，１２Ａのリード２３，２４，２５若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５の何れか一方が選択的に接続され、複数のスルーホール４２，４３，４４からなる取付部４５を回路基板４１の適所に配設すると共に、ダイオード１１Ａ，１２Ａの一部のリード２３，２５と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの一部のリード３３，３５とを異なる形状に形成している。
【００３３】
このようにすると、ダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの何れかを、回路構成に適した部品として共通する回路基板４１に選択的に実装できる。特にここでは、出力側回路１５Ａ，１５Ｂひいては出力電圧の違いに応じて、特性のよい部品をダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂの何れかから選択的に使用でき、電子機器たるスイッチング電源装置として高効率化を実現できる。
【００３４】
また、ダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂは、そのパッケージ形状が同一であれば、一部のリード２３，２５および一部のリード３３，３５を互いに異なる形状に加工成形するだけで、回路基板４１への実装が可能になる。しかも、形状の異なるダイオード１１Ａ，１２Ａのリード２３，２５とＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５を目視すれば、これらのダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを明確に見分けることができるので、誤った部品を回路基板４１に実装するミスを低減できる。
【００３５】
その結果、共通する回路基板４１に対して、実装ミスを低減しつつ異種の部品であるダイオード１１Ａ，１２ＡとＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂとを選択的に正しく装着し、別々な回路構成を構築し得る電子機器としてのスイッチング電源装置を提供できる。
【００３６】
また本実施例は、主リード部であるリード２４と、それ以外の副リード部であるリード２３，２５で、前記ダイオード１１Ａ，１２Ａのリード２３，２４，２５を構成する一方で、主リード部であるリード３４と、それ以外の副リード部であるリード３３，３５で、前記ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３４，３５を構成し、ダイオード１１Ａ，１２Ａのリード２４またはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４の何れかが選択的に接続可能な共通接続部としてのスルーホール４２と、ダイオード１１Ａ，１２Ａのリード２３，２５だけが接続可能な第１接続部としてのスルーホール４３と、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３３，３５だけが接続可能な第２接続部としてのスルーホール４４とにより、回路基板４１に設けた取付部４５が構成される。
【００３７】
こうすると、ダイオード１１Ａ，１２Ａのリード２４を取付部４５のスルーホール４２に接続すると、他のリード２３，２５は自ずと取付部４５のスルーホール４３に接続され、別なＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのために設けられたスルーホール４４には何も接続されない。逆に、ＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂのリード３４を取付部４５のスルーホール４２に接続すると、他のリード３３，３５は自ずと取付部４５のスルーホール４４に接続され、別なダイオード１１Ａ，１２Ａのために設けられたスルーホール４３には何も接続されない。そのため、回路基板４１には回路構成に適した部品であるダイオード１１Ａ，１２ＡまたはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂが正しく接続されると共に、リード２３，２５またはリード３３，３５の実装状態から、回路構成の違いを正しく見分けることができる。
【００３８】
さらに本発明は、前記第１部品がダイオード１１Ａ，１２Ａであり、前記第２部品がＦＥＴすなわちＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂであることを特徴とする。
【００３９】
これによって、回路構成の違いによってダイオード１１Ａ，１２Ａ若しくはＭＯＳ型ＦＥＴ１１Ｂ，１２Ｂを誤りなく回路基板に実装できる。
【００４０】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。説明の都合上、実施例では電子機器としてスイッチング電源装置を示したが、それ以外のものであっても何等差し支えない。また、取付部に関しても、スルーホールや導電パッド以外で構成されていてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１を示す電子機器としてのスイッチング電源装置の回路図である。
【図２】同上、ダイオードの外観構成を示す正面図，側面図および斜視図である。
【図３】同上、ＭＯＳ型ＦＥＴの外観構成を示す正面図，側面図および斜視図である。
【図４】同上、図２のダイオードまたは図３のＭＯＳ型ＦＥＴの何れかが挿入実装される回路基板の部分平面図である。
【符号の説明】
【００４２】
１１Ａ，１２Ａ ダイオード（第１部品）
１１Ｂ，１２Ｂ ＭＯＳ型ＦＥＴ（ＦＥＴ，第２部品）
２３ リード（第１リード，副リード部）
２４ リード（第１リード，主リード部）
２５ リード（第１リード，副リード部）
３３ リード（第２リード，副リード部）
３４ リード（第２リード，主リード部）
３５ リード（第２リード，副リード部）
４１ 回路基板
４２ スルーホール（共通接続部）
４３ スルーホール（第１接続部）
４４ スルーホール（第２接続部）
４５ 取付部
【特許請求の範囲】
【請求項１】
回路基板と、
第１リードを有する第１部品と、
第２リードを有する第２部品とを備え、
前記第１部品の第１リード若しくは前記第２部品の第２リードが選択的に接続される取付部を前記回路基板に配設し、
前記第１リードと前記第２リードを異なる形状に形成したことを特徴とする電子機器。
【請求項２】
前記取付部は、前記第１リードまたは前記第２リードの主リード部の何れかが選択的に接続可能な共通接続部と、
前記第１リードの副リード部だけが接続可能な第１接続部と、
前記第２リードの副リード部だけが接続可能な第２接続部とにより構成されることを特徴とする請求項１記載の電子機器。
【請求項３】
前記第１部品がダイオードであり、前記第２部品がＦＥＴであることを特徴とする請求項１又は２記載の電子機器。
【請求項１】
回路基板と、
第１リードを有する第１部品と、
第２リードを有する第２部品とを備え、
前記第１部品の第１リード若しくは前記第２部品の第２リードが選択的に接続される取付部を前記回路基板に配設し、
前記第１リードと前記第２リードを異なる形状に形成したことを特徴とする電子機器。
【請求項２】
前記取付部は、前記第１リードまたは前記第２リードの主リード部の何れかが選択的に接続可能な共通接続部と、
前記第１リードの副リード部だけが接続可能な第１接続部と、
前記第２リードの副リード部だけが接続可能な第２接続部とにより構成されることを特徴とする請求項１記載の電子機器。
【請求項３】
前記第１部品がダイオードであり、前記第２部品がＦＥＴであることを特徴とする請求項１又は２記載の電子機器。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−８７０３２（Ｐ２０１０−８７０３２Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５１５７３（Ｐ２００８−２５１５７３）
【出願日】平成２０年９月２９日（２００８．９．２９）
【出願人】（３９００１３７２３）ＴＤＫラムダ株式会社 (272)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年９月２９日（２００８．９．２９）
【出願人】（３９００１３７２３）ＴＤＫラムダ株式会社 (272)
【Ｆターム（参考）】
[ Back to top ]