電気光学装置
【課題】電気光学装置の走査線駆動回路において、救済用の単位シフトレジスタの駆動能力の向上および動作の高速化を図る。
【解決手段】救済用単位シフトレジスタＳＲＢkは、液晶アレイ部１０を挟んで正規の単位シフトレジスタＳＲの反対側に配設される。救済用単位シフトレジスタＳＲＢkは、２行前のゲート線駆動信号Ｇk-2を受け、その活性化の２水平期間後に活性化するクロック信号に同期して、自己が出力するゲート線駆動信号Ｇkを活性化させる。
【解決手段】救済用単位シフトレジスタＳＲＢkは、液晶アレイ部１０を挟んで正規の単位シフトレジスタＳＲの反対側に配設される。救済用単位シフトレジスタＳＲＢkは、２行前のゲート線駆動信号Ｇk-2を受け、その活性化の２水平期間後に活性化するクロック信号に同期して、自己が出力するゲート線駆動信号Ｇkを活性化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される走査線駆動回路の不良救済に関し、特に、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路としてのシフトレジスタ回路の不良救済に関するものである。
【背景技術】
【０００２】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示部（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平走査期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行う多段のシフトレジスタを用いることができる。以下、多段のシフトレジスタの各段を「単位シフトレジスタ」と称する。
【０００３】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【０００４】
ゲート線駆動回路と画素とを同一基板上に一体形成することにより、電気光学装置の製造コストを低減することができる。その反面、ゲート線駆動回路と画素とが一体形成されていると、ゲート線駆動回路に製造欠陥が生じた場合に、電気光学装置の不良率が増大してむしろコスト増大の要因となり得る。この問題を解決するために種々の提案がなされている（例えば特許文献１，２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４０５１２号公報
【特許文献２】特開昭５８−２１９５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、ゲート線駆動回路に、各ゲート線の一端に配設された正規の単位シフトレジスタの他に救済用のダミー単位シフトレジスタ（救済用単位シフトレジスタ）を設け、正規の単位シフトレジスタの動作不良が生じた場合に、それを救済用単位シフトレジスタで置き換えることにより、電気光学装置の不良救済を行っている。
【０００７】
そのような置き換えを可能にするためには、救済用単位シフトレジスタに所定の入力信号を供給するための入力配線と、救済用単位シフトレジスタの出力信号（ゲート線駆動信号）をゲート線に供給するための出力配線とを配設する必要がある。仮に救済用単位シフトレジスタが、ゲート線駆動回路の両端に配置されており、中央付近に位置する正規の単位シフトレジスタで欠陥による動作不良が生じたとすると、それらの配線長が長くなり、ゲート線駆動信号に遅延が生じ、ゲート線駆動回路の動作マージンの低下を招く原因となる。
【０００８】
特許文献２では、その第６図に示されるように、画素部（１）を挟むように２つのシフトレジスタ（３１，３２）が設けられる。その片方である第１のシフトレジスタの単位シフトレジスタで欠陥による動作不良が生じた場合、第７図に示されるように、その不良の単位シフトレジスタを、もう片方である第２のシフトレジスタの対応する単位シフトレジスタ段で置き換えることで電気光学装置の不良救済を行っている。
【０００９】
同文献の第２図に、シフトレジスタの回路が示されている。各単位シフトレジスタ（５）は、出力信号（Ｄ）を活性化するための出力プルアップトランジスタ（８）を有している。この出力プルアップトランジスタ（８）は、出力信号（Ｄ）の出力端子とクロック信号（φ１またはφ２）が供給されるクロック端子との間に接続されており、前段の出力信号の活性化に応じてゲート電極が充電されることでオンになる。つまり各単位シフトレジスタ（５）では、前段の出力信号の活性化に応じて出力プルアップトランジスタ（８）がオンになり、クロック信号（φ１またはφ２）が出力端子に伝達されることで出力信号（Ｄ）が活性化する。
【００１０】
ここで、第１のシフトレジスタ（３１）の第３段目の単位シフトレジスタに欠陥があり、それを第２のシフトレジスタ（３２）の第３段目の単位シフトレジスタに置き換えて救済した場合を考える。この場合、第２のシフトレジスタ（救済側）の第３段目の出力プルアップトランジスタ（８）は、第１のシフトレジスタ（不良側）の第２段目の出力信号（Ｄ２）の活性化に応じてオンになり、救済側の第３段目の出力信号（Ｄ３）を活性化させる。
【００１１】
ここで、不良側と救済側はそれぞれ画素部（１）を挟んで配設されているため、不良側の第２段目の出力信号（Ｄ２）は、第２行目のゲート線（Ｇ2）を経由して、救済側の第３段目に入力される。よって不良側の第２段目の出力信号（Ｄ２）は、ゲート線（Ｇ2）の抵抗成分および容量成分の影響を受け、立ち上がり速度が遅くなる（信号の立ち上がり速度は、配線の抵抗成分の総和と容量成分の総和との積に基づく時定数に比例して遅くなる）。
【００１２】
そのため、救済側の第３段目の出力プルアップトランジスタ（８）のゲート電極の充電速度が遅くなる。よってシフトレジスタを高速に動作させる場合に、救済側の第３段目の出力プルアップトランジスタ（８）のゲート電極の充電が不充分になることが懸念される。そうなると救済側の第３段目では、出力プルアップトランジスタ（８）のオン抵抗が高くなるので、その駆動能力（電流を流す能力）が下がる。これは、救済側の第３段目の出力信号の立ち上がり速度の低下を引き起こし、電気光学装置の動作マージンの低下を招く。
【００１３】
本発明は以上のような課題を解決するためになされたものであり、電気光学装置の走査線駆動回路において、救済用単位シフトレジスタの駆動能力の向上および動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタとを備える電気光学装置であって、前記救済用単位シフトレジスタの各々は、第１入力端子、第２入力端子、出力端子およびクロック端子と、前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電する充電回路と、充電された前記第２ノードを、前記第２入力端子に入力された第２入力信号の活性化に応じて昇圧する昇圧回路とを備えるものである。
【００１５】
本発明の第２の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタとを備える電気光学装置であって、前記救済用単位シフトレジスタの各々は、第１入力端子、第２入力端子、出力端子およびクロック端子と、前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、前記前記第２入力端子と前記第１トランジスタの制御電極が接続する第１ノードとの間に接続する第２トランジスタと、前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電し、前記第１ノードが充電されたのに応じて前記第２ノードを放電する充放電回路とを備え、前記出力端子とそれに対応する走査線との間は、不良救済処理によって接続されるものである。
【００１６】
本発明の第３の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線における奇数ラインの第１端側および偶数ラインの第２端側のそれぞれに配設された正規単位シフトレジスタで構成される走査線駆動回路と、前記複数の走査線における奇数ラインの第２端側および偶数ラインの第１端側のそれぞれに配設された救済用単位シフトレジスタとを備えるものである。
【発明の効果】
【００１７】
本発明の第１および第２の局面に係る電気光学装置によれば、救済用単位シフトレジスタにおいて、第１トランジスタの制御電極（第１ノード）が第２トランジスタにより充電（プリチャージ）されるとき、当該第２トランジスタの制御電極は第２入力信号の活性化に応じて昇圧される。そのため第２トランジスタは非飽和領域で動作し、第１ノードを高速に充電できる。よって第１入力信号が走査線を経て入力され、当該第１入力信号に遅延が生じている場合であっても、第１ノードを充分にプリチャージすることができる。従って、第１トランジスタのオン抵抗が高くなることが防止され、救済用単位シフトレジスタの駆動能力の低下を抑制できる。
【００１８】
本発明の第３の局面に係るシフトレジスタ回路によれば、正規単位シフトレジスタと救済用単位シフトレジスタとが千鳥配置されることになるため、救済を行ったときの救済用単位シフトレジスタには隣接する正規単位シフトレジスタの出力信号を供給できる。救済用単位シフトレジスタの入力信号は、走査線を経由しないため、その抵抗成分や容量成分の影響を受けない。よって救済用単位シフトレジスタの駆動能力の低下を防止できる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る液晶表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路および救済用ゲート線駆動回路の構成を示すブロック図である。
【図３】実施の形態１に係る単位シフトレジスタの回路図である。
【図４】実施の形態１に係る救済用単位シフトレジスタの回路図である。
【図５】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図６】実施の形態１に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【図７】実施の形態１の第１の変更例に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【図８】実施の形態１の第２の変更例における不良救済方法を説明するための図である。
【図９】実施の形態１の第３の変更例に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【図１０】実施の形態１の第４の変更例に係る救済用単位シフトレジスタの回路図である。
【図１１】実施の形態１の第５の変更例に係る救済用単位シフトレジスタの回路図である。
【図１２】実施の形態１の第６の変更例に係る救済用単位シフトレジスタの回路図である。
【図１３】実施の形態１の第７の変更例に係る救済用単位シフトレジスタの回路図である。
【図１４】実施の形態２に係るゲート線駆動回路および救済用ゲート線駆動回路の構成を示すブロック図である。
【図１５】実施の形態２に係る救済用単位シフトレジスタの回路図である。
【図１６】実施の形態２に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００２１】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００２２】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００２３】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２４】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２５】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２６】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２７】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２８】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図５のΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００２９】
＜実施の形態１＞
図１は、本発明に係る電気光学装置の構成を示す概略ブロック図であり、電気光学装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
【００３０】
液晶表示装置１００は、液晶アレイ部１０と、正規のゲート線駆動回路（走査線駆動回路）３０ａと、救済用ゲート線駆動回路３０ｂと、ソースドライバ４０とを備える。
【００３１】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１および第２列並びに第２行の第１列および第２列の各画素１５と、それらに対応するゲート線ＧＬ1、ＧＬ2およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００３２】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００３３】
ゲート線駆動回路３０ａ（走査線駆動回路）は、多段のシフトレジスタで構成されており、所定の走査周期に基づきゲート線ＧＬを順に選択して活性化させる。救済用ゲート線駆動回路３０ｂは、液晶アレイ部１０を挟んでゲート線駆動回路３０ａの反対側に配設され、ゲート線駆動回路３０ａの多段のシフトレジスタを構成する単位シフトレジスタと置き換え可能な救済用単位シフトレジスタにより構成されている。救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタのそれぞれは、ゲート線駆動回路３０ａの単位シフトレジスタと同様にゲート線ＧＬを駆動する能力を有している。
【００３４】
画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択（活性化）されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３５】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３６】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３７】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３８】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３９】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００４０】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００４１】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００４２】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００４３】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００４４】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０ａがその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４５】
なお、図１には、ゲート線駆動回路３０ａ、救済用ゲート線駆動回路３０ｂおよびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０ａ、救済用ゲート線駆動回路３０ｂおよび液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設けることも可能である。
【００４６】
図２は、実施の形態１に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示す図である。ゲート線駆動回路３０ａは、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成される多段のシフトレジスタから成っている（以下、単位シフトレジスタＳＲ1，ＳＲ2…の各々を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００４７】
救済用ゲート線駆動回路３０ｂは、縦続接続した複数の救済用単位シフトレジスタＳＲＢ1，ＳＲＢ2，ＳＲＢ3，ＳＲＢ4…（図２において太線で示している）で構成される多段のシフトレジスタから成っている（以下、シフトレジスタ回路ＳＲＢ1，ＳＲＢ2…を「救済用単位シフトレジスタＳＲＢ」と総称する）。各救済用単位シフトレジスタＳＲＢは、各ゲート線ＧＬに対し、単位シフトレジスタＳＲが接続する反対側の端に設けられる。
【００４８】
但し、ゲート線駆動回路３０ａの単位シフトレジスタＳＲに不良が無い場合には、救済用ゲート線駆動回路３０ｂの出力端子ＯＵＴとゲート線ＧＬとは電気的に接続されない。単位シフトレジスタＳＲに不良が発見され、それを救済用単位シフトレジスタＳＲＢで置き換える不良救済処理が行われて、はじめて救済用単位シフトレジスタＳＲＢとゲート線ＧＬとが電気的に接続される。
【００４９】
以下に示す図では、不良救済処理による配線の接続および切断が行われる位置を四角で示す。黒四角は配線が接続している個所（あるいは切断される前の個所）を示し、白四角は配線同士が接続していない個所（あるいは切断された後の個所）を示している。例えば、図２において、各単位シフトレジスタＳＲの出力端子ＯＵＴとゲート線ＧＬとの間は、接続しているが、不良救済処理によって切断可能な個所である。また各救済用単位シフトレジスタＳＲＢの出力端子ＯＵＴとゲート線ＧＬとの間は、接続していないが、不良救済処理によって接続可能な個所である。
【００５０】
不良救済処理における配線の接続および切断の方法としては、レーザ照射による配線加工が適用可能である。レーザ照射による配線加工では、配線を切断することはもちろん、予め２つの配線を立体交差（異なる高さで交差）させておけば、その交点をレーザ照射して２つの配線同士を接続させることができる。
【００５１】
クロック信号発生器３１は、各々位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を生成する。それらクロック信号ＣＬＫ１〜ＣＬＫ３は、ゲート線駆動回路３０ａの単位シフトレジスタＳＲおよび救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタＳＲＢに供給される。クロック信号ＣＬＫ１〜ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、順番に繰り返して（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するように、クロック信号発生器３１によって制御される（図５参照）。
【００５２】
各単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ１〜ＣＬＫ３のうち所定の１つが供給される。
【００５３】
具体的には、クロック信号ＣＬＫ１は、第［３ｍ−２］行目（ｍは自然数、以下同じ）のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］行目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］行目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、この順番で繰り返し活性化するので、シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫはその順番で活性化されることとなる。
【００５４】
なお、一般的な表示装置の走査線数は３の倍数ではないので、３相のクロック信号ＣＬＫ１〜ＣＬＫ３により制御されるシフトレジスタでは、最終行である第ｎ行目の単位シフトレジスタＳＲnのクロック端子ＣＫに供給されるクロック信号は、表示装置の走査線数によって変わる。図２の例では、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫ３が供給されている。
【００５５】
各単位シフトレジスタＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。つまり各単位シフトレジスタＳＲの出力信号Ｇは、対応するゲート線ＧＬを駆動する「ゲート線駆動信号」となる。なお、単位シフトレジスタＳＲの出力端子ＯＵＴとゲート線ＧＬとの間は、不良救済処理によって切断可能になっている。
【００５６】
第１行目の単位シフトレジスタＳＲ1の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力される。第１および第２スタートパルスＳＰ１，ＳＰ２は、共に画像信号の各フレーム期間の先頭に対応するタイミングで活性化する（Ｈレベルになる）信号であるが、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１よりも１水平走査期間（１Ｈ）、即ち１ライン分の走査期間だけ位相が遅れている。
【００５７】
従って、第１スタートパルスＳＰ１は第２スタートパルスＳＰ２よりも早いタイミングでＨレベルになり、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１がＬレベルに戻った後にＨレベルに遷移するよう制御される。ここでは、第１スタートパルスＳＰ１はクロック信号ＣＬＫ２と同位相のパルスであり、第２スタートパルスＳＰ２はクロック信号ＣＬＫ３と同位相であるとする（図５参照）。
【００５８】
第２行目の単位シフトレジスタＳＲ2においては、第１入力端子ＩＮ１に上記の第２スタートパルスＳＰ２が入力される。第２入力端子ＩＮ２には、第２スタートパルスＳＰ２の活性期間とクロック端子ＣＫに入力されるクロック信号ＣＬＫ２の活性期間との間に活性化する（第２スタートパルスＳＰ２から１水平走査期間遅れて活性化する）クロック信号ＣＬＫ１が供給される。
【００５９】
第３行目以降の単位シフトレジスタＳＲk（ｋ≧３）において、第１入力端子ＩＮ１は２行前のゲート線ＧＬk-2に接続される。つまり第１入力端子ＩＮ１には、２行前のゲート線駆動信号Ｇk-2が入力される。またその第２入力端子ＩＮ２は、第１入力端子ＩＮ１の信号（２行前のゲート線駆動信号Ｇk-2）と活性期間とクロック端子ＣＫに入力されるクロック信号の活性期間との間に活性化する（即ち、１行前のゲート線駆動信号Ｇk-1と同相の）クロック信号が供給される。つまり第２入力端子ＩＮ２には、１行前の単位シフトレジスタＳＲk-1のクロック端子ＣＫと同じクロック信号が供給される。
【００６０】
一方、最後段を除く単位シフトレジスタＳＲk（１≦ｋ≦ｎ−１）のリセット端子ＲＳＴには、１行後のゲート線駆動信号Ｇk+1が入力される。最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴには、当該単位シフトレジスタＳＲnが出力するゲート線駆動信号Ｇnから１水平走査期間遅れて活性化するクロック信号ＣＬＫ１を入力する。
【００６１】
なお、本実施の形態のようにゲート線駆動回路３０ａを３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動するのであれば、各単位シフトレジスタＳＲkのリセット端子ＲＳＴには２行後のゲート線駆動信号Ｇk+2を入力してもよい。また４相のクロック信号を用いる場合であれば、各単位シフトレジスタＳＲkのリセット端子ＲＳＴに３行後のゲート線駆動信号Ｇk+3を入力してもよい。
【００６２】
詳細は後述するが、ゲート線駆動回路３０ａを構成する単位シフトレジスタＳＲkの各々は、第１入力端子ＩＮ１に入力される信号（スタートパルスＳＰ１、ＳＰ２あるいは１行前のゲート線駆動信号Ｇk-1）を２水平走査期間だけ時間的にシフトさせて、対応するゲート線ＧＬk並びに２行後の単位シフトレジスタＳＲk+2へと伝達するように動作する。また第２行目の単位シフトレジスタＳＲ2に入力される第２スタートパルスＳＰ２は、第１行目の単位シフトレジスタＳＲ1に入力される第１スタートパルスＳＰ１より１水平走査期間だけ位相が遅れているので、結果としてゲート線駆動信号Ｇは、Ｇ1，Ｇ2，Ｇ3…の順番に活性化される。それによりゲート線駆動回路３０ａは、所定の走査周期に基づいたタイミングでゲート線ＧＬ1，ＧＬ2，ＧＬ3，ＧＬ4…を順に活性化させることができる。
【００６３】
図３は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０ａの各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、代表的に第ｋ行目の単位シフトレジスタＳＲkを示している。本実施の形態の単位シフトレジスタＳＲkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てＮ型ＴＦＴであるものとする。
【００６４】
図３の単位シフトレジスタＳＲkは、図２に示した第１および第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。
【００６５】
ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明ではロー側電源電位ＶＳＳを回路の基準電位（ＶＳＳ＝０Ｖ）として説明するが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００６６】
単位シフトレジスタＳＲkは、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成されている。出力回路２０は、当該単位シフトレジスタＳＲkが出力するゲート線駆動信号Ｇkの活性化および非活性化を行うものであり、ゲート線ＧＬkの選択期間にゲート線駆動信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間にゲート線駆動信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とを含んでいる。
【００６７】
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによってゲート線駆動信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、ゲート線駆動信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
【００６８】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００６９】
通常、１つの半導体集積回路内においては、容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一ゲート面積のトランジスタで代替することができる。よって図３の容量素子Ｃ１をトランジスタＱ１のゲート・チャネル間容量で置き換える場合、トランジスタＱ１のゲート幅を相当分だけ広くすればよい。
【００７０】
プルアップ駆動回路２１は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにするよう動作する。具体的には、プルアップ駆動回路２１は、第１入力端子ＩＮ１に入力される２行前のゲート線駆動信号Ｇk-2（あるいは、第１または第２スタートパルスＳＰ１，ＳＰ２）と第２入力端子ＩＮ２に入力されるクロック信号（ＣＬＫ１、ＣＬＫ２またはＣＬＫ３）の活性化に応じてノードＮ１（トランジスタＱ１のゲート）を充電する。そして、リセット端子ＲＳＴに供給されるリセット信号としての１行後のゲート線駆動信号Ｇk+1（あるいは、クロック信号ＣＬＫ１）の活性化に応じてノードＮ１を放電する。
【００７１】
プルアップ駆動回路２１は、以下のトランジスタＱ３〜Ｑ５，Ｑ８〜Ｑ１０により構成される。トランジスタＱ３は、ノードＮ１と第２電源端子Ｓ２との間に接続し、第２電源端子Ｓ２の電位をノードＮ１に供給するものである。ここで、トランジスタＱ３のゲートが接続するノードを「ノードＮ３」と定義する。
【００７２】
トランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。トランジスタＱ８は、ノードＮ３と第２電源端子Ｓ２との間に接続し、ゲートは第１入力端子ＩＮ１に接続される。
【００７３】
トランジスタＱ１０は、ゲートがノードＮ３に接続され、２つの電流電極（ソースおよびドレイン）は共に第２入力端子ＩＮ２に接続される。電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量（ゲート・チャネル間容量）を有することとなる。即ち、チャネルおよびゲート電極を両端子とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。従って、トランジスタＱ１０は、ノードＮ３と第２入力端子ＩＮ２との間の電圧に応じて選択的に容量素子として働く（ノードＮ３がＨレベルの期間のみ容量素子として機能する）。
【００７４】
なお、第１行目の単位シフトレジスタＳＲ1の第２入力端子ＩＮ２に供給される第２スタートパルスＳＰ２は１フレーム期間に一回しか活性化されないため、選択的に容量素子として働く必要がない（常に容量素子として機能してもよい）。よって、単位シフトレジスタＳＲ1ではＭＯＳ容量素子（トランジスタＱ１０）の替わりに通常の容量素子を用いてもよい。
【００７５】
またトランジスタＱ５は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートはリセット端子ＲＳＴに接続される。トランジスタＱ９は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。
【００７６】
一方、プルダウン駆動回路２２は、トランジスタＱ２（出力プルダウントランジスタ）を駆動する回路であり、ノードＮ３を入力端、ノードＮ２（トランジスタＱ２のゲート）を出力端としている。つまりプルダウン駆動回路２２は、ノードＮ３のレベル変化に応じてノードＮ２を充放電する。具体的には、ノードＮ３がＨレベルになるとノードＮ２を放電し、ノードＮ３がＬレベルになるとノードＮ２を充電するように動作する。それによりトランジスタＱ２は、ゲート線ＧＬkの選択期間にはオフになり、非選択期間にはオンになる。また、先に述べたように、プルダウン駆動回路２２の出力端であるノードＮ２にはプルアップ駆動回路２１のトランジスタＱ４，Ｑ９のゲートも接続されている。
【００７７】
プルダウン駆動回路２２は、第３電源端子Ｓ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ６，Ｑ７から構成されている。トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ３に接続している。
【００７８】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ３）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ３がＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。
【００７９】
即ちプルダウン駆動回路２２は、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
【００８０】
以下、本実施の形態に係る単位シフトレジスタＳＲの具体的な動作を説明する。ここでも代表的に、第ｋ行目の単位シフトレジスタＳＲkの動作を説明する。単位シフトレジスタＳＲkでは、クロック端子ＣＫにクロック信号ＣＬＫ１が入力されているものとする（例えば図２における３ｍ−２段の単位シフトレジスタＳＲ1，ＳＲ4…がこれに該当する）。
【００８１】
また説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３、第１および第２スタートパルスＳＰ１，ＳＰ２のＨレベルの電位は全て等しいと仮定し、そのレベルをＶＤＤとする。またＶＤＤはハイ側電源電位ＶＤＤ１，ＶＤＤ２のレベルとも等しいとする（即ち、ＶＤＤ＝ＶＤＤ１＝ＶＤＤ２）。またクロック信号ＣＬＫ１〜ＣＬＫ３、第１および第２スタートパルスＳＰ１，ＳＰ２のＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なおクロック信号ＣＬＫ１〜ＣＬＫ３は、図５に示されるように、互いに１水平走査期間（１Ｈ）の位相差を持つ繰り返し信号である。
【００８２】
図５は、実施の形態１に係る単位シフトレジスタＳＲの動作を説明するためのタイミング図である。単位シフトレジスタＳＲkの動作を、同図を参照しつつ説明する。
【００８３】
まず初期状態として、ノードＮ１，Ｎ３がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（以下、この状態を「リセット状態」と称す）。また第１入力端子ＩＮ１（２行前のゲート線駆動信号Ｇk-2）、第２入力端子ＩＮ２（クロック信号ＣＬＫ３）、クロック端子ＣＫ（クロック信号ＣＬＫ１）およびリセット端子ＲＳＴ（１行後のゲート線駆動信号Ｇk+1）は何れもＬレベルであるとする。
【００８４】
リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（ゲート線駆動信号Ｇk）はＬレベルに保たれる。即ち、この初期状態では、単位シフトレジスタＳＲkに対応するゲート線ＧＬkは非選択状態にある。
【００８５】
その状態から、時刻ｔ1で２行前のゲート線駆動信号Ｇk-2（第１行目の単位シフトレジスタＳＲ1の場合には第１スタートパルスＳＰ１）がＨレベルになると、当該単位シフトレジスタＳＲkのトランジスタＱ８がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ９もオンしているが、トランジスタＱ８はトランジスタＱ９よりもオン抵抗が充分低く設定されており、ノードＮ３はトランジスタＱ８を通して供給される電荷により充電され、そのレベルが上昇する。つまりトランジスタＱ８は、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ３のゲートが接続するノードＮ３を充電する充電回路として機能する。
【００８６】
ノードＮ３のレベルが上昇するとトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ９の抵抗が高くなり、ノードＮ３のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ９がオフになってノードＮ３がＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【００８７】
ノードＮ３のレベルを上昇させるにはトランジスタＱ１０およびトランジスタＱ３のゲート・チャネル間容量（ゲート容量）を充電する必要があるが、それらの容量値は出力回路２０のトランジスタＱ１および容量素子Ｃ１の約１／５〜１／１０程度と小さいため、ノードＮ３は高速に充電可能である。
【００８８】
ノードＮ３がＨレベルになると、それに応じてトランジスタＱ３がオンする。このときノードＮ２はＬレベルになっているのでトランジスタＱ４はオフしており、ノードＮ１のレベルが上昇する。
【００８９】
ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、前述のとおりそれらの容量値は比較的大きいため、ノードＮ１の高速充電は困難である。さらにトランジスタＱ３はソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−２×Ｖｔｈ）まで上昇させることは難しい。従って、２行前のゲート線駆動信号Ｇk-2のパルス幅が充分広くなければ、このときのノードＮ１のレベルは、理論値よりも低いレベルまでしか上昇しない。
【００９０】
時刻ｔ2で、２行前のゲート線駆動信号Ｇk-2がＬレベルに戻るとトランジスタＱ８はオフするが、ノードＮ１，Ｎ３はフローティング状態になり、またトランジスタＱ７，Ｑ９がフリップフロップの働きをするので、ノードＮ１，Ｎ３のレベルは維持される。
【００９１】
そして時刻ｔ3でクロック信号ＣＬＫ３（第１行目の単位シフトレジスタＳＲ1の場合には第２スタートパルスＳＰ２）がＨレベルになると、単位シフトレジスタＳＲkの第２入力端子ＩＮ２がＨレベルになる。このときノードＮ３はＨレベルになっているのでトランジスタＱ１０のソース／ドレイン側（ＩＮ２側）にはチャネルが形成される。従って、トランジスタＱ１０は容量素子として働き、それを介する容量結合によりノードＮ３が昇圧される。即ち、トランジスタＱ１０は、第１入力端子ＩＮ１に入力される信号に基づいて、充電されたノードＮ３を昇圧する昇圧回路として機能する。
【００９２】
トランジスタＱ１０のＭＯＳ容量素子としての容量値に比べ、ノードＮ３の寄生容量が充分小さいと仮定すると、トランジスタＱ１０による昇圧後のノードＮ３は、昇圧前の電位から、クロック信号ＣＬＫ３の振幅ＶＤＤだけ上昇する。即ち、昇圧後のノードＮ３の電位は、２×ＶＤＤ−Ｖｔｈとなる。しかも立ち上がり速度の速い外部信号であるクロック信号ＣＬＫ３に応じて昇圧されるため、ノードＮ３の電位の上昇速度は、クロック信号ＣＬＫ３の立ち上がり速度とほぼ同じ程度に高速である。
【００９３】
ノードＮ３が昇圧されると、トランジスタＱ３のゲート（ノードＮ３）・ソース（ノードＮ１）間の電圧が充分高くなるので、トランジスタＱ３は、非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、且つ、トランジスタＱ３のしきい値電圧（Ｖｔｈ）の損失もなく、ノードＮ１は電位ＶＤＤに到達する。このようにしてノードＮ１，Ｎ３がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）になると、トランジスタＱ１がオン、トランジスタＱ２がオフになる。
【００９４】
時刻ｔ4でクロック信号ＣＬＫ３がＬレベルに戻ると、ＭＯＳ容量素子としてのトランジスタＱ１０により、ノードＮ３の電位は引き下げられ、昇圧前のＶＤＤ−Ｖｔｈに戻る。このときノードＮ１は電位ＶＤＤなのでトランジスタＱ３はオフになるが、ノードＮ１はフローティング状態で電位ＶＤＤに維持される。従って単位シフトレジスタＳＲkのセット状態は維持される。
【００９５】
時刻ｔ5でクロック信号ＣＬＫ１がＨレベルになると、その電位変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、ゲート線駆動信号Ｇkのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される。
【００９６】
そのため、ゲート線駆動信号Ｇkのレベルが上昇する過程においても、トランジスタＱ１のゲート・ソース間電圧は大きく保たれ、当該トランジスタＱ１は非飽和領域で動作する。よって出力端子ＯＵＴは高速に充電され、ゲート線駆動信号Ｇkのレベルはクロック信号ＣＬＫ１の立ち上がりに追随して高速に上昇する。その結果、ゲート線駆動信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧Ｖｔｈ分の損失を伴わず、クロック信号ＣＬＫ１と同じＶＤＤに達する。
【００９７】
なお、トランジスタＱ１のゲート容量と容量素子Ｃ１との容量値の和に比べ、ノードＮ１の寄生容量値が充分小さいと仮定すると、このときのノードＮ１の昇圧幅は、クロック信号ＣＬＫ１およびゲート線駆動信号Ｇkの振幅と同じＶＤＤとなる。よって昇圧後のノードＮ１の電位は、２×ＶＤＤになる。
【００９８】
その後クロック信号ＣＬＫ１がＨレベルである間（時刻ｔ5〜ｔ6）、ゲート線駆動信号ＧkはＨレベルに維持される。よってその間、ゲート線ＧＬkは活性化されて選択状態となる。
【００９９】
そして時刻ｔ6でクロック信号ＣＬＫ１がＬレベルに戻ると、出力端子ＯＵＴがトランジスタＱ１を通して放電され、ゲート線駆動信号ＧkはＬレベルになる。よってゲート線ＧＬkは非活性化され、非選択状態に戻る。このときノードＮ１のレベルも昇圧前のＶＤＤに戻る。
【０１００】
なお、このとき単位シフトレジスタＳＲk+1はセット状態に移行しているので、続く時刻ｔ7でクロック信号ＣＬＫ２がＨレベルになると、１行後のゲート線駆動信号Ｇk+1がＨレベルになる。
【０１０１】
よって単位シフトレジスタＳＲkでは、トランジスタＱ５がオンする。それによりノードＮ３は放電されてＬレベルになり、それによりトランジスタＱ７がオフするので、ノードＮ２がＨレベルになる。応じてトランジスタＱ４，Ｑ９がオンになり、ノードＮ１がＬレベルになる。つまり単位シフトレジスタＳＲkはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンとなる。
【０１０２】
その後、時刻ｔ8でクロック信号ＣＬＫ２がＬレベルになるのと共に、１行後のゲート線駆動信号Ｇk+1はＬレベルになる。応じて、単位シフトレジスタＳＲkのトランジスタＱ５はオフになる。
【０１０３】
時刻ｔ8以降は、トランジスタＱ７，Ｑ９がフリップフロップの働きをしてノードＮ２をＨレベル、ノードＮ３をＬレベルに維持する。なお、ノードＮ３がＬレベルに期間、トランジスタＱ１０はチャネルが形成されず容量素子として機能しないので、時刻ｔ8以降に第２入力端子ＩＮ２のクロック信号ＣＬＫ３が活性化してもノードＮ３は昇圧されずにＬレベルに維持される。従って、次のフレーム期間で２行前のゲート線駆動信号Ｇk-2が活性化するまで、単位シフトレジスタＳＲkはリセット状態に維持される。
【０１０４】
以上の動作をまとめると、単位シフトレジスタＳＲkは、第１入力端子ＩＮ１の信号が活性化されるまではリセット状態にあり、ゲート線駆動信号ＧkをＬレベルに維持する。そして第１入力端子ＩＮ１の信号がＨレベルになると、ノードＮ３が充電されるので、トランジスタＱ３がオンしてノードＮ１を充電し、単位シフトレジスタＳＲkはセット状態に移行する。続いて第２入力端子ＩＮ２の信号がＨレベルになると、ノードＮ３が昇圧され、トランジスタＱ３が非飽和領域で動作するのでノードＮ１の電位はＶＤＤにまで上昇する。続いてクロック端子ＣＫの信号がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、ゲート線駆動信号Ｇkが活性化される。そして、リセット端子ＲＳＴの信号がＨレベルになると、単位シフトレジスタＳＲkはリセット状態に戻り、再びゲート線駆動信号ＧkをＬレベルに維持する。
【０１０５】
このように動作する単位シフトレジスタＳＲkを図２のように接続させてゲート線駆動回路３０ａを構成すると、各単位シフトレジスタＳＲkは、２行前のゲート線駆動信号Ｇk-2の活性化に応じてセット状態になり、その１水平走査期間後にノードＮ１の電位がＶＤＤにまで高められ、２水平走査期間後にゲート線駆動信号Ｇkを活性化する。つまり各単位シフトレジスタＳＲkは、２行前のゲート線駆動信号Ｇk-2に対して２水平走査期間だけ遅れて自己のゲート線駆動信号Ｇkを活性化させるように動作する。
【０１０６】
従って、奇数行の単位シフトレジスタＳＲkは、単位シフトレジスタＳＲ1に入力される第１スタートパルスＳＰ１の活性化を切っ掛けにして、２水平走査期間ごとに奇数行のゲート線駆動信号Ｇ1，Ｇ3，Ｇ5…を順次活性化する。一方、偶数行の単位シフトレジスタＳＲkは、単位シフトレジスタＳＲ2に入力される第２スタートパルスＳＰ２の活性化を切っ掛けにして、２水平走査期間ごとに偶数行のゲート線駆動信号Ｇ2，Ｇ4，Ｇ6…を順次活性化する。
【０１０７】
第２スタートパルスＳＰ２は第１スタートパルスＳＰ１に対し１水平走査期間だけ位相が遅れているので、単位シフトレジスタＳＲ2は単位シフトレジスタＳＲ1よりも１水平走査期間だけ遅れて動作を開始する。ゲート線駆動回路３０ａの全体では、第１および第２スタートパルスＳＰ１，ＳＰ２の活性化に続いて、１水平走査期間ごとにゲート線駆動信号Ｇ1，Ｇ2，Ｇ3，Ｇ4…がこの順に活性化され、ゲート線ＧＬ1，ＧＬ2，ＧＬ3，ＧＬ4…が順次選択されることになる。
【０１０８】
次に、救済用単位シフトレジスタＳＲＢについて説明する。図４は、実施の形態１に係る救済用単位シフトレジスタＳＲＢの構成を示す回路図である。救済用ゲート線駆動回路３０ｂの各救済用単位シフトレジスタＳＲＢの構成は実質的にどれも同じであるので、代表的に第ｋ行目の救済用単位シフトレジスタＳＲＢkを示している。
【０１０９】
図４に示すように、本実施の形態の救済用単位シフトレジスタＳＲＢkは、図３と同じ回路構成である。また救済用単位シフトレジスタＳＲＢkの第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの接続先も、それぞれ同じ行の単位シフトレジスタＳＲkと共通している。
【０１１０】
但し、出力端子ＯＵＴとそれに対応するゲート線ＧＬkとの間、並びに、第１入力端子ＩＮ１と２行前のゲート線ＧＬk-2（救済用単位シフトレジスタＳＲＢ1では第１スタートパルスＳＰ１の配線、救済用単位シフトレジスタＳＲＢ2では第２スタートパルスＳＰ２の配線）との間は、それぞれ不良救済処理によって接続される。つまりレーザ照射によって接続可能なように、出力端子ＯＵＴに接続した配線とそれに対応するゲート線ＧＬkとを立体交差させ、同様に、第１入力端子ＩＮ１に接続した配線と２行前のゲート線ＧＬk-2とを立体交差させている。
【０１１１】
本実施の形態では、不良救済処理前の救済用単位シフトレジスタＳＲＢにおいて、第１入力端子ＩＮ１はロー側電源電位ＶＳＳに接続させている。これにより救済用単位シフトレジスタＳＲＢのトランジスタＱ８はオフ状態に維持され、救済用単位シフトレジスタＳＲＢはリセット状態に維持される。トランジスタＱ１の電流が許容できる程度である場合や、第１入力端子ＩＮが開放状態（フローティング状態）であってもノードＮ３のレベル上昇が生じない場合であれば、第１入力端子ＩＮは開放状態であってもよい。
【０１１２】
救済用ゲート線駆動回路３０ｂを用いたゲート線駆動回路３０ａの不良救済方法について説明する。ここではその例として、第３行目の単位シフトレジスタＳＲ3に動作不良が生じたものとして説明する。単位シフトレジスタＳＲ3が正常に動作しなければ、第４行目以降の単位シフトレジスタＳＲも正常に動作しないため画素ラインの第４行目以降の全てが表示不良となる。動作不良の原因としては、例えば、製造工程中の混入した異物による断線などが考えられる。
【０１１３】
図６は、ゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの回路図である。同図では、単位シフトレジスタＳＲ3に不良が生じ、それを同じ行の救済用単位シフトレジスタＳＲＢ3で置き換える不良救済処理が行われた例を示している。この置き換えは以下の手順で行うことができる。
【０１１４】
まず、単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間をレーザ照射により切断し、両者間を電気的に分離する。そして救済用単位シフトレジスタＳＲＢ3において、第１入力端子ＩＮ１とロー側電源ＶＳＳとの間の配線をレーザ照射により切断すると共に、第１入力端子ＩＮ１に接続した配線と２行前のゲート線ＧＬ1との交点をレーザ照射して第１入力端子ＩＮ１とゲート線ＧＬ1とを電気的に接続させる。さらに、救済用単位シフトレジスタＳＲＢの出力端子ＯＵＴに接続した配線とゲート線ＧＬ3との交点をレーザ照射して、出力端子ＯＵＴとゲート線ＧＬ3とを電気的に接続させる。
【０１１５】
その結果、単位シフトレジスタＳＲ3が、救済用単位シフトレジスタＳＲＢ3に置き換えられる。つまり救済用単位シフトレジスタＳＲＢ3が単位シフトレジスタＳＲ3の代わりに動作して、ゲート線ＧＬ3へゲート線駆動信号Ｇ3を出力することになる。これによりゲート線駆動回路３０ａは第４行目以降の単位シフトレジスタＳＲが正常に動作するようになり、ゲート線駆動回路３０ａが修復される。
【０１１６】
なお、単位シフトレジスタＳＲ3の第１入力端子ＩＮ１に入力されるゲート線駆動信号Ｇ1は、ゲート線駆動信号Ｇ1を経由して入力されるので、ゲート線駆動信号Ｇ1の抵抗成分および容量成分の影響による遅延を有している。よってその分だけ救済用単位シフトレジスタＳＲＢ3のノードＮ３の充電が遅延することになる。しかしノードＮ３の電位は、第２入力端子ＩＮ２に入力される遅延の無いクロック信号ＣＬＫ２の活性化時に昇圧され、トランジスタＱ３が非飽和領域で動作するので、ノードＮ１の充電には上記遅延は殆ど影響しない。よって救済用単位シフトレジスタＳＲＢ3において、ゲート線駆動信号Ｇ1の信号遅延による動作マージンの低下は抑制される。
【０１１７】
以上では、単位シフトレジスタＳＲ（図３）および救済用単位シフトレジスタＳＲＢk（図４）がそれぞれ３相のクロック信号を用いて動作させる例を示したが、それらは４相以上のクロック信号を使用して動作させることも可能である。
【０１１８】
また本実施の形態では、単位シフトレジスタＳＲと救済用単位シフトレジスタＳＲＢとは一の回路構成のものを使用したが、単位シフトレジスタＳＲは他の構成の回路を用いてもよい。例えば、特開２００７−２０７４１１号公報の図３に示されるような２相のクロック信号でも動作可能な単位シフトレジスタＳＲを用いてもよい。その場合、単位シフトレジスタＳＲだけを２相のクロック信号を用いて動作させてもよいが、そのために２相のクロック信号の発生器が必要となる。本実施の形態のように単位シフトレジスタＳＲと救済用単位シフトレジスタＳＲＢに、３相以上のクロック信号を共通して供給する方が装置構成の簡略化の観点から好ましい。
【０１１９】
［第１の変更例］
図７は、実施の形態１の第１の変更例に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示す回路図である。同図においても、第３行目の単位シフトレジスタＳＲ3を同じ行の救済用単位シフトレジスタＳＲＢ3で置き換えた例を示している。
【０１２０】
本変更例では、救済用単位シフトレジスタＳＲＢそれぞれの第１入力端子ＩＮ１を、当初（不良救済処理の前）から２行前のゲート線ＧＬk-2に接続させている。この場合、単位シフトレジスタＳＲkを救済用単位シフトレジスタＳＲＢkに置き換えるための配線加工としては、単位シフトレジスタＳＲkの出力端子ＯＵＴとゲート線ＧＬkとの間の切断と、救済用単位シフトレジスタＳＲＢkの出力端子ＯＵＴとゲート線ＧＬkとの接続のみを行えばよい。つまり図６よりも不良救済を容易に行うことが可能になる。
【０１２１】
但し、救済用単位シフトレジスタＳＲＢの全てが、正規の単位シフトレジスタＳＲと同じように動作するため、消費電力が増大する点に留意すべきである。
【０１２２】
［第２の変更例］
本変更例では、単位シフトレジスタＳＲの不良ではなく、液晶アレイ部１０内のゲート線駆動信号Ｇの断線による不良が生じた場合の救済処理について説明する。
【０１２３】
例えば図８のように、第３行目のゲート線ＧＬ3に断線が生じたとする。断線が生じた第３行目では、単位シフトレジスタＳＲ3から断線箇所までの画素は正常表示を行うが、そこから救済用単位シフトレジスタＳＲＢ3までの画素では表示不良が生じる。
【０１２４】
この場合は、単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間の切断は行わずに、救済用単位シフトレジスタＳＲＢ3側の配線加工だけを行う。即ち救済用単位シフトレジスタＳＲＢ3において、第１入力端子ＩＮ１とロー側電源ＶＳＳとの間の切断、第１入力端子ＩＮ１と２行前のゲート線ＧＬk-2との接続、出力端子ＯＵＴとゲート線ＧＬ3と接続だけを行う。
【０１２５】
その結果、単位シフトレジスタＳＲ3から断線箇所までの画素は、単位シフトレジスタＳＲ3により駆動され、その断線箇所から救済用単位シフトレジスタＳＲＢ3までの画素は、救済用単位シフトレジスタＳＲＢ3によって駆動されることになる。よって第３行目の全ての画素が、正常な表示をすることが可能になる。
【０１２６】
［第３の変更例］
図９は、実施の形態１の第３の変更例に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示す回路図である。本変更例では、救済用単位シフトレジスタＳＲＢの各々において、第２入力端子ＩＮ２と２行前のゲート線ＧＬk-2（救済用単位シフトレジスタＳＲＢ1においては第２スタートパルスＳＰ２の配線）との間、および、クロック端子ＣＫとクロック信号（信号ＣＬＫ１〜ＣＬＫ３の何れか）の配線との間を、当初（不良救済処理の前）は接続させず、不良救済処理によって接続可能にしている（２つの配線を立体交差させている）。
【０１２７】
図６、図７、図８に示した構成では、全ての救済用単位シフトレジスタＳＲＢの第１および第２入力端子ＩＮ１，ＩＮ２にクロック信号ＣＬＫ１〜ＣＬＫ３の何れかが入力されており、これにより無駄な電力が消費される（この電力消費は主にトランジスタＱ１のゲート・ドレイン間容量の充放電によって生じる）。図９の構成では、不良救済処理が行われない救済用単位シフトレジスタＳＲＢにはクロック信号ＣＬＫ１〜ＣＬＫ３が入力されないので、電力消費の低減を図ることができる。
【０１２８】
また図９の救済用単位シフトレジスタＳＲＢでは、第２入力端子ＩＮ２はロー側電源電位ＶＳＳに接続させており、その間は不良救済処理によって切断される。第２入力端子ＩＮ２が開放状態（フローティング状態）であると、ノイズの影響などによりノードＮ３の電位が不安定になり、トランジスタＱ３に電流が流れることが懸念されるためである。トランジスタＱ３の電流が許容できる程度である場合には、第２入力端子ＩＮ２は開放状態であってもよい。
【０１２９】
例えば図９のように単位シフトレジスタＳＲ3に動作不良が生じ、それを救済用単位シフトレジスタＳＲＢ3に置き換える場合は、不良救済処理として、次のようなレーザ照射による配線加工が行われる。
【０１３０】
まず単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間を切断する。そして救済用単位シフトレジスタＳＲＢ3において、第２入力端子ＩＮ２をロー側電源ＶＳＳから切り離すと共にクロック信号ＣＬＫ２の配線に接続させ、さらにクロック端子ＣＫとクロック信号ＣＬＫ３の配線とを接続させる。また救済用単位シフトレジスタＳＲＢ3の第１入力端子ＩＮ１を、ロー側電源ＶＳＳから切り離すと共にゲート線ＧＬ1に接続させる（図７のように当初から入力端子ＩＮがゲート線ＧＬ1に接続している場合は、この工程は不要である）。これにより、単位シフトレジスタＳＲ3が、救済用単位シフトレジスタＳＲＢ3に置き換えられる。
【０１３１】
［第４の変更例］
図１０は、実施の形態１の第４の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkは、図４の構成に対し、トランジスタＱ８のドレインを第１入力端子ＩＮ１に接続させたものである。この構成によれば、救済用単位シフトレジスタＳＲＢkのトランジスタＱ８にハイ側電源電位ＶＤＤを供給するための配線が不要になり、回路のレイアウト設計が容易になる。
【０１３２】
図１０の回路は、もちろん正規の単位シフトレジスタＳＲとして使用してもよい。
【０１３３】
［第５の変更例］
図１１は、実施の形態１の第５の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkは、図１０の構成に対し、トランジスタＱ８のゲートを２行前のゲート線駆動信号Ｇk-2と同位相のクロック信号（即ち２行前の単位シフトレジスタＳＲk-2のクロック端子ＣＫに入力されるもの）が供給される第２のクロック端子ＣＫ１に接続させたものである。
【０１３４】
クロック信号発生器３１から供給されるクロック信号ＣＬＫ１〜ＣＬＫ３は、ゲート線駆動信号Ｇよりもレベルの上昇速度が速い。そのため図１１の回路では、２行前のゲート線駆動信号Ｇk-2の活性化に応じてトランジスタＱ８がノードＮ３の充電を開始するとき（ゲート線駆動信号Ｇk-2のレベルが充分に上昇するまでの間）、トランジスタＱ８は非飽和領域で動作する。そのためノードＮ３の充電を高速化でき、救済用単位シフトレジスタＳＲＢの動作マージンを大きくできる。
【０１３５】
ただし、トランジスタＱ８に所定のクロック信号を供給するため配線が必要になる点、クロック信号発生器３１の電力消費が増大する点に留意すべきである。
【０１３６】
図１１の回路は、もちろん正規の単位シフトレジスタＳＲとして使用してもよい。
【０１３７】
［第６の変更例］
図１２は、実施の形態１の第６の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkは、図１０の構成に対し、トランジスタＱ８のゲートの充電および放電を所定のタイミングで行う充放電回路を設けたものである。
【０１３８】
充放電回路は、ノードＮ２を入力端とする第１のインバータと、第１のインバータの出力端であるノードＮ４を入力端とする第２のインバータと、第２のインバータの出力端であるノードＮ５とトランジスタＱ８のゲートが接続するノードＮ６との間に介在するトランジスタＱ１５とから構成されている。トランジスタＱ１５のゲートは、第３電源端子Ｓ３に接続される。
【０１３９】
第１のインバータは、トランジスタＱ１１，Ｑ１２から成るプッシュプル型のインバータである。トランジスタＱ１１は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ４と第３電源端子Ｓ３との間に接続する。トランジスタＱ１２は、ノードＮ２に接続したゲートを有し、ノードＮ４と第１電源端子Ｓ１との間に接続する。
【０１４０】
第２のインバータは、トランジスタＱ１３，Ｑ１４から成るレシオ型のインバータである。トランジスタＱ１３は、第３電源端子Ｓ３に接続したゲートを有し、ノードＮ５と第３電源端子Ｓ３との間に接続する。トランジスタＱ１４は、ノードＮ４に接続したゲートを有し、ノードＮ５と第１電源端子Ｓ１との間に接続する。トランジスタＱ１４は、トランジスタＱ１３よりもオン抵抗が充分小さく設定されている。
【０１４１】
ここで、不良救済処理によって、救済用単位シフトレジスタＳＲＢkの第１入力端子ＩＮ１が２行前のゲート線ＧＬk-2に接続されていると仮定して、図１２の救済用単位シフトレジスタＳＲＢkの動作を説明する。
【０１４２】
図１２の単位シフトレジスタＳＲkの基本的な動作は、図４の救済用単位シフトレジスタＳＲＢkの動作とほぼ同じである（つまり図５に示した単位シフトレジスタＳＲの動作とほぼ同じである）。但し、２行前のゲート線駆動信号Ｇk-2が活性化したときに、トランジスタＱ８が非飽和領域で動作してノードＮ６を充電するため、図４の回路よりもノードＮ３の充電速度が高速化される。
【０１４３】
救済用単位シフトレジスタＳＲＢkの非選択期間では、当該救済用単位シフトレジスタＳＲＢkはリセット状態であり、そのノードＮ２はＨレベルになっている。よってトランジスタＱ１２がオンしているためノードＮ４はＬレベル（ＶＳＳ）であり、トランジスタＱ１４がオフしているためノードＮ５はＨレベル（ＶＤＤ−Ｖｔｈ）である。トランジスタＱ１５のゲート電位はハイ側電源電位ＶＤＤに固定されているので、ノードＮ５はＨレベル（ＶＤＤ−Ｖｔｈ）であれば、ノードＮ６もＨレベル（ＶＤＤ−Ｖｔｈ）に充電される。そのためトランジスタＱ８はオン状態になっている。
【０１４４】
よって２行前のゲート線駆動信号Ｇk-2がＨレベルになると、ノードＮ３は充電されてＨレベルになる。このときトランジスタＱ８のゲート容量（ゲート・チャネル間容量、ゲート・ドレイン間容量およびゲート・ソース間容量）を介する結合により、ノードＮ６が昇圧される。その結果、トランジスタＱ８が非飽和領域で動作してノードＮ３を高速に充電する。
【０１４５】
またノードＮ３の充電が進みＨレベルになると、トランジスタＱ７がオンしてノードＮ２がＬレベルになる。応じてトランジスタＱ１２がオフになりノードＮ４はトランジスタＱ１１を通して充電されＨレベルになる。それによりトランジスタＱ１４がオンし、ノードＮ５がＬレベルに変化する。するとノードＮ６はトランジスタＱ１５，Ｑ１４を通して放電されてＬレベル（ＶＳＳ）になり、応じてトランジスタＱ８がオフになる。トランジスタＱ８がオフすることにより、その後に２行前のゲート線駆動信号Ｇk-2がＬレベルに戻っても、ノードＮ３はＨレベルに維持されることになり、救済用単位シフトレジスタＳＲＢkは図４の回路と同様に動作することができる。
【０１４６】
つまりトランジスタＱ１１〜Ｑ１５で構成される充放電回路は、２行前のゲート線駆動信号Ｇk-2の活性化に先んじてノードＮ６を充電しておき、２行前のゲート線駆動信号Ｇk-2が活性化した後、それが非活性化する前にノードＮ６を放電するように動作する。なお、２行前のゲート線駆動信号Ｇk-2の活性化タイミングとノードＮ６の放電タイミングとの間隔は、ノードＮ４の充電およびノードＮ５の放電に要する時間によって決まる。
【０１４７】
なお図１２の回路では、２行前のゲート線駆動信号Ｇk-2がＨレベルになったときトランジスタＱ１３，Ｑ１４に貫通電流が流れる。しかしトランジスタＱ１３は、救済用単位シフトレジスタＳＲＢがリセット状態の期間にノードＮ６をＨレベルに充電できる程度の駆動能力を持っていればよく、オン抵抗は高く設定できる。そうすることにより貫通電流による消費電力の増大を抑えることができる。
【０１４８】
また図４の構成に比較して、使用するトランジスタの数が多いため回路の形成面積が増大することに留意すべきである。なお、図１２の回路においてトランジスタＱ１５は省略してもよい（トランジスタＱ８のゲートを直接ノードＮ５に接続させてもよい）。トランジスタＱ１５はノードＮ６が昇圧されるときにオフになって、ノードＮ５，Ｎ６間を分離する働きをしている。この働きにより、ノードＮ６が昇圧されるときにおける当該ノードＮ６の寄生容量を小さくでき、ノードＮ６がより大きく昇圧されるようになる。
【０１４９】
図１２の回路は、もちろん正規の単位シフトレジスタＳＲとして使用してもよい。
【０１５０】
［第７の変更例］
例えば図３の救済用単位シフトレジスタＳＲＢでは、ノードＮ３を昇圧する昇圧素子として、トランジスタＱ１０（ＭＯＳ容量素子）を用いたが、比較的大きな容量値が必要なため、大きな形成面積を確保する必要がある。そこで本変更例では、ノードＮ３を昇圧する昇圧素子として、トランジスタＱ１０を用いずに、トランジスタＱ３のゲート容量を利用する例を示す。
【０１５１】
図１３は、実施の形態１の第７の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkにおいて、出力回路２０は、図３の構成に対し、後述するノードＮ７に接続したゲートを有し、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ１６を設けたものである。
【０１５２】
プルアップ駆動回路２１は、以下のトランジスタＱ３，Ｑ４，Ｑ１７〜Ｑ２２により構成される。トランジスタＱ３は、ノードＮ１（トランジスタＱ１のゲート）と第２入力端子ＩＮ２との間に接続される。トランジスタＱ４は、ノードＮ２（プルアップ駆動回路２１の出力端）に接続した制御電極を有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。
【０１５３】
トランジスタＱ１７は、第２電源端子Ｓ２に接続したゲートを有し、トランジスタＱ３のゲート（ノードＮ３）と所定のノードＮ７との間に接続する。トランジスタＱ１８は、ノードＮ７と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。トランジスタＱ１９は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ７と第１入力端子ＩＮ１との間に接続する。トランジスタＱ２０は、ノードＮ７と第１電源端子Ｓ１との間に接続する。トランジスタＱ２０のゲートが接続するノードを「ノードＮ８」と定義する。
【０１５４】
トランジスタＱ２１は、ノードＮ１に接続したゲートを有し、ノードＮ８と第２電源端子Ｓ２との間に接続する。トランジスタＱ２２は、ノードＮ２に接続したゲートを有し、ノードＮ８と第１電源端子Ｓ１との間に接続する。
【０１５５】
プルダウン駆動回路２２は、ノードＮ２を出力端とするインバータと、当該インバータの入力端であるノードＮ９のレベルを制御する入力回路とから構成される。
【０１５６】
インバータは、トランジスタＱ６，Ｑ７により構成される。トランジスタＱ６は、第２電源端子Ｓ２に接続したゲートを有し、ノードＮ２と第３電源端子Ｓ３との間に接続する。トランジスタＱ７は、ノードＮ９に接続したゲートを有し、ノードＮ２と第１電源端子Ｓ１との間に接続する。
【０１５７】
入力回路は、トランジスタＱ２３〜Ｑ２５により構成される。トランジスタＱ２３は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ９と第３電源端子Ｓ３との間に接続する。トランジスタＱ２４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ９と第１電源端子Ｓ１との間に接続する。トランジスタＱ２５はノードＮ２に接続したゲートを有し、ノードＮ９と第１電源端子Ｓ１との間に接続する。トランジスタＱ２５は、トランジスタＱ２３よりもオン抵抗が大きく設定されている。
【０１５８】
この入出力回路は、第１入力端子ＩＮ１の信号（２行前のゲート線駆動信号Ｇk-2）の活性化に応じて、ノードＮ９（インバータの入力端）をＨレベルにし、リセット端子ＲＳＴの信号（１行後のゲート線駆動信号Ｇk+1）の活性化に応じて、ノードＮ９をＬレベルにするように動作する。またトランジスタＱ２５は、当該救済用単位シフトレジスタＳＲＢkがリセット状態のとき（ノードＮ２がＨレベルのとき）に、ノードＮ９をＬレベルに維持するように機能する。
【０１５９】
ここで、不良救済処理によって、救済用単位シフトレジスタＳＲＢkの第１入力端子ＩＮ１が２行前のゲート線ＧＬk-2に接続されていると仮定して、図１３の救済用単位シフトレジスタＳＲＢkの動作を説明する。説明の便宜上、救済用単位シフトレジスタＳＲＢkのクロック端子ＣＫにはクロック信号ＣＬＫ１が、第２入力端子ＩＮ２にはクロック信号ＣＬＫ３が入力されているものとする。
【０１６０】
救済用単位シフトレジスタＳＲＢkの非選択期間において、当該単位シフトレジスタＳＲkは、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態である。このときトランジスタＱ１はオフ、トランジスタＱ２はオンであるので出力端子ＯＵＴ（ゲート線駆動信号Ｇk）は低インピーダンスでＬレベルになっている。またトランジスタＱ１８，Ｑ２２，Ｑ２５がオンしており、ノードＮ７，Ｎ８，Ｎ９も低インピーダンスのＬレベルになっている。
【０１６１】
ノードＮ７がＬレベルなので、ゲート電位がＶＤＤに固定されているトランジスタＱ１７はオン状態であり、ノードＮ３はＬレベルになっている。よってトランジスタＱ３はオフ状態であり、クロック信号ＣＬＫ３が活性化してもノードＮ１はＬレベルに維持される。
【０１６２】
そして所定のタイミングで２行前のゲート線駆動信号Ｇk-2がＨレベルになると、トランジスタＱ２３がオンし、ノードＮ９は充電されてＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２は放電されてＬレベルになる。よってトランジスタＱ２，Ｑ４，Ｑ１８，Ｑ２２，Ｑ２５はオフになる。またこのときトランジスタＱ１９がオンし、ノードＮ７は充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。するとトランジスタＱ１７を通してノードＮ３が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ３はオン状態になる。
【０１６３】
なお、ノードＮ２がＬレベルになったときトランジスタＱ２はオフするが、ほぼ同時にノードＮ７がＨレベルになりトランジスタＱ１６がオンするので、出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。
【０１６４】
その後２行前のゲート線駆動信号Ｇk-2はＬレベルに戻るが、ダイオード接続したトランジスタＱ１９がオフになるため、ノードＮ７はＨレベルに維持される。
【０１６５】
続いてクロック信号ＣＬＫ３がＨレベル（ＶＤＤ）になると、ノードＮ１は、オン状態のトランジスタＱ３を通して充電されてＨレベルになる。このときトランジスタＱ３のゲート容量（ゲート・チャネル間容量、ゲート・ソース間容量、ゲート・チャネル間容量）を介する結合によりノードＮ３が昇圧され、トランジスタＱ３は非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、そのＨレベル電位はＶＤＤになる。つまり救済用単位シフトレジスタＳＲＢkは、ノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になる。
【０１６６】
ノードＮ１がＨレベルになると、トランジスタＱ２１がオンし、ノードＮ８が充電されてＨレベルになる。応じてトランジスタＱ２０がオンし、ノードＮ７が放電されてＬレベル（ＶＳＳ）になる。するとノードＮ３はトランジスタＱ１７，Ｑ２０を通して放電されてＬレベル（ＶＳＳ）になり、応じてトランジスタＱ３がオフになる。よってクロック信号ＣＬＫ３がＬレベルに戻っても、ノードＮ１はＨレベルに維持される。ノードＮ７がＬレベルになったことで、トランジスタＱ１６もオフになる。
【０１６７】
その後、クロック信号ＣＬＫ１がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、ゲート線駆動信号ＧkがＨレベルになる。このときトランジスタＱ１のゲート容量を介する結合によりノードＮ１が昇圧され、トランジスタＱ１は非飽和領域で動作する。よってゲート線駆動信号ＧkのＨレベル電位はＶＤＤになる。
【０１６８】
クロック信号ＣＬＫ１がＬレベルになると、出力端子ＯＵＴがトランジスタＱ１により放電され、ゲート線駆動信号ＧkはＬレベルに戻る。
【０１６９】
その後、１行後のゲート線駆動信号Ｇk+1がＨレベルになると、トランジスタＱ２４がオンしてノードＮ９はＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２がＨレベルになる。よってトランジスタＱ２，Ｑ４，Ｑ１８，Ｑ２２，Ｑ２５がオンし、ノードＮ１，Ｎ３，Ｎ７，Ｎ８および出力端子ＯＵＴは低インピーダンスのＬレベルになる。つまり救済用単位シフトレジスタＳＲＢkは、リセット状態に戻る。
【０１７０】
その後は、次に２行前のゲート線駆動信号Ｇk-2が活性化されるまで、トランジスタＱ６，Ｑ７，Ｑ２５で構成されるハーフラッチ回路がノードＮ２をＨレベルに維持するので、救済用単位シフトレジスタＳＲＢkはリセット状態に維持される。
【０１７１】
以上の動作から分かるように、トランジスタＱ１７〜Ｑ２２で構成される回路は、２行前のゲート線駆動信号Ｇk-2の活性化に応じてノードＮ３を充電しておき、ノードＮ１が充電されたのに応じてノードＮ３を放電する充放電回路として機能する。この充放電回路において、トランジスタＱ１７は省略してもよい（トランジスタＱ３のゲートを直接ノードＮ７に接続させてもよい）。トランジスタＱ１７はノードＮ３が昇圧されるときにオフになって、ノードＮ３，Ｎ７間を分離する働きをしている。この働きにより、ノードＮ３が昇圧されるときにおける当該ノードＮ３の寄生容量を小さくでき、ノードＮ３がより大きく昇圧されるようになる。
【０１７２】
＜実施の形態２＞
図１４は、本発明の実施の形態２に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示すブロック図である。本実施の形態では、ゲート線駆動回路３０ａを構成する単位シフトレジスタＳＲと、救済用ゲート線駆動回路３０ｂを構成する救済用単位シフトレジスタＳＲＢとが、液晶アレイ部１０を挟んで千鳥状に配置される。
【０１７３】
つまり図１４に示すように、ゲート線駆動回路３０ａの単位シフトレジスタＳＲは、奇数行のゲート線ＧＬの左端側と、偶数行のゲート線ＧＬの右端側とに配設される。救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタＳＲＢは、奇数行のゲート線ＧＬの右端側と、偶数行のゲート線ＧＬの左端側とに配設される。
【０１７４】
ゲート線駆動回路３０ａの単位シフトレジスタＳＲは、液晶アレイ部１０を挟んで千鳥状に配置可能であれば任意の構成でよい。但し、ゲート線ＧＬによる信号遅延の影響を避けるため、各単位シフトレジスタＳＲは、２行前のゲート線駆動信号Ｇを受け、その活性化から２水平走査期間だけ遅れて自己が出力するゲート線駆動信号Ｇを活性化させるもの、例えば図３、図１０〜図１２に示した構成のものを用いることが好ましい。
【０１７５】
一方、救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタＳＲＢとしては、１行前のゲート線駆動信号Ｇを受け、その活性化から１水平走査期間だけ遅れて自己が出力するゲート線駆動信号Ｇを活性化させるものを使用する。救済用単位シフトレジスタＳＲＢの各々から見て、その１行前のゲート線駆動信号Ｇは液晶アレイ部１０に対して同じ側に配設された単位シフトレジスタＳＲから出力されるので、不良救済処理を行ったときにゲート線ＧＬによる信号遅延の影響を受けない。本実施の形態では、救済用単位シフトレジスタＳＲＢとして、図１５に示す回路を使用する。
【０１７６】
図１５は、本実施の形態に係る救済用単位シフトレジスタＳＲＢkの回路図である。実施の形態１で示した救済用単位シフトレジスタＳＲＢkは、２つの入力端子（第１および第２入力端子ＩＮ１，ＩＮ２）を有する構成であったが、本実施の形態の救済用単位シフトレジスタＳＲＢkは、１行前のゲート線駆動信号Ｇk-1（第１行目の救済用単位シフトレジスタＳＲＢ1においては第２スタートパルスＳＰ２）が入力される１つの入力端子ＩＮのみを有する。
【０１７７】
図１５の救済用単位シフトレジスタＳＲＢkにおいて、出力回路２０は図４と同様の構成である。またプルダウン駆動回路２２は、図１３と同様の構成であるが、トランジスタＱ２３のゲートは入力端子ＩＮに接続される。
【０１７８】
プルアップ駆動回路２１は、ノードＮ１（トランジスタＱ１のゲート）と入力端子ＩＮとの間に接続するトランジスタＱ３０と、トランジスタＱ３０のゲート（「ノードＮ３０」と定義する）とノードＮ２（プルダウン駆動回路２２の出力端）との間に接続するトランジスタＱ３１とから構成される。トランジスタＱ３１のゲートは第２電源端子Ｓ２に接続される。
【０１７９】
ここで、不良救済処理によって、救済用単位シフトレジスタＳＲＢkの入力端子ＩＮが１行前のゲート線ＧＬk-1に接続されていると仮定して、図１５の救済用単位シフトレジスタＳＲＢkの動作を説明する。説明の便宜上、救済用単位シフトレジスタＳＲＢkのクロック端子ＣＫにはクロック信号ＣＬＫ１が入力されているものとする。
【０１８０】
まず救済用単位シフトレジスタＳＲＢkの非選択期間において、当該単位シフトレジスタＳＲkは、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態である。このときトランジスタＱ１はオフ、トランジスタＱ２はオンであるので出力端子ＯＵＴ（ゲート線駆動信号Ｇk）は低インピーダンスでＬレベルになっている。またトランジスタＱ２５がオンしており、ノードＮ４（トランジスタＱ７のゲート）も低インピーダンスでＬレベルになっている。
【０１８１】
ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）なので、ノードＮ３０は、ゲート電位がＶＤＤに固定されているトランジスタＱ３１を通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になっており、トランジスタＱ３０はオン状態である。
【０１８２】
所定のタイミングで１行前のゲート線駆動信号Ｇk-1がＨレベルになると、ノードＮ１は、オン状態のトランジスタＱ３０を通して充電されてＨレベルになる。このときトランジスタＱ３０のゲート容量（ゲート・チャネル間容量、ゲート・ソース間容量、ゲート・チャネル間容量）を介する結合によりノードＮ３０が昇圧され、トランジスタＱ３０は非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、そのＨレベル電位はＶＤＤになる。よってトランジスタＱ１はオンになる。
【０１８３】
一方、プルダウン駆動回路２２では、トランジスタＱ２３がオンになり、ノードＮ４は充電されてＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２は放電されてＬレベル（ＶＳＳ）になる。このときトランジスタＱ２，Ｑ２５はオフする。
【０１８４】
ノードＮ２がＬレベルになると、トランジスタＱ３１がオン状態になるので、ノードＮ３０はトランジスタＱ３１，Ｑ７を通して放電されてＬレベルになる。よってトランジスタＱ３０はオフする。よってこの後、１行前のゲート線駆動信号Ｇk-1がＬレベルになるが、ノードＮ１はＨレベル（ＶＤＤ）に維持される。
【０１８５】
続いて、クロック信号ＣＬＫ１がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、ゲート線駆動信号ＧkがＨレベルになる。このときトランジスタＱ１のゲート容量を介する結合によりノードＮ１が昇圧され、トランジスタＱ１は非飽和領域で動作する。よってゲート線駆動信号ＧkのＨレベル電位はＶＤＤになる。
【０１８６】
クロック信号ＣＬＫ１がＬレベルになると、出力端子ＯＵＴがトランジスタＱ１により放電され、ゲート線駆動信号ＧkはＬレベルに戻る。
【０１８７】
その後、１行後のゲート線駆動信号Ｇk+1がＨレベルになると、トランジスタＱ２４がオンしてノードＮ４はＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）になる。よってトランジスタＱ２，Ｑ２５がオンになる。またノードＮ３０がトランジスタＱ３１を通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ３０はオンになるので、ノードＮ１は放電されてＬレベルになる。つまり救済用単位シフトレジスタＳＲＢkは、リセット状態に戻る。
【０１８８】
その後は、次に１行前のゲート線駆動信号Ｇk-1が活性化されるまで、トランジスタＱ６，Ｑ７，Ｑ２５で構成されるハーフラッチ回路がノードＮ２をＨレベルに維持するので、救済用単位シフトレジスタＳＲＢkはリセット状態に維持される。
【０１８９】
以上の動作から分かるように、プルダウン駆動回路２２とトランジスタＱ３１から成る回路は、１行前のゲート線駆動信号Ｇk-1の活性化よりも前にノードＮ３０を充電しておき、１行前のゲート線駆動信号Ｇk-1が活性化した後、それが非活性化する前にノードＮ３０を放電する充放電回路として機能する。なお、１行前のゲート線駆動信号Ｇk-1の活性化タイミングとノードＮ３０の放電タイミングとの間隔は、ノードＮ４の充電およびノードＮ２の放電に要する時間によって規定される。
【０１９０】
この充放電回路において、トランジスタＱ３１は省略してもよい（トランジスタＱ３０のゲートを直接ノードＮ２に接続させてもよい）。トランジスタＱ３１はノードＮ３０が昇圧されるときにオフになって、ノードＮ３０，Ｎ２間を分離する働きをしている。この働きにより、ノードＮ３０が昇圧されるときにおける当該ノードＮ３０の寄生容量を小さくでき、ノードＮ３０がより大きく昇圧されるようになる。
【０１９１】
図１６は、本実施の形態に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの回路図である。同図では、単位シフトレジスタＳＲ3に不良が生じ、それを同じ行の救済用単位シフトレジスタＳＲＢ3で置き換える不良救済処理が行われた例を示している。この置き換えは以下の手順で行うことができる。
【０１９２】
まず、単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間をレーザ照射により切断し、両者間を電気的に分離する。そして救済用単位シフトレジスタＳＲＢ3において、入力端子ＩＮとロー側電源ＶＳＳとの間の配線をレーザ照射により切断すると共に、入力端子ＩＮに接続した配線と１行前のゲート線ＧＬ2との交点をレーザ照射して入力端子ＩＮとゲート線ＧＬ2とを電気的に接続させる。さらに、救済用単位シフトレジスタＳＲＢの出力端子ＯＵＴに接続した配線とゲート線ＧＬ3との交点をレーザ照射して、出力端子ＯＵＴとゲート線ＧＬ3とを電気的に接続させる。
【０１９３】
その結果、単位シフトレジスタＳＲ3が、救済用単位シフトレジスタＳＲＢ3に置き換えられる。つまり救済用単位シフトレジスタＳＲＢ3が単位シフトレジスタＳＲ3の代わりに動作して、ゲート線ＧＬ3へゲート線駆動信号Ｇ3を出力することになる。これによりゲート線駆動回路３０ａは第４行目以降の単位シフトレジスタＳＲが正常に動作するようになり、ゲート線駆動回路３０ａが修復される。
【０１９４】
なお、本実施の形態の救済用ゲート線駆動回路３０ｂに対しても、実施の形態１の第１〜第３の変更例を適用することが可能である。例えば、第１の変更例を適用し、救済用単位シフトレジスタＳＲＢkの各々において、入力端子ＩＮと１行前のゲート線ＧＬk-1を当初から接続させてもよい。またゲート線ＧＬkの断線を救済する場合は、第２の変更例と同様に、単位シフトレジスタＳＲkとゲート線ＧＬkとを接続させたまま、救済用単位シフトレジスタＳＲＢkに対して不良救済処理を行えばよい。さらに、第３の変更例を適用し、救済用単位シフトレジスタＳＲＢkの各々において、クロック端子ＣＫとそれにクロック信号を供給する配線との間を当初は接続させず（立体交差させる）、不良救済処理によって接続させるようにしてもよい。
【符号の説明】
【０１９５】
１０ 液晶アレイ部、１００ 液晶表示装置、１５ 画素、２０ 出力回路、２１ プルアップ駆動回路、２２ プルダウン駆動回路、３０ｂ 救済用ゲート線駆動回路、３０ａ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、ＳＲＢ 救済用単位シフトレジスタ。
【技術分野】
【０００１】
本発明は、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される走査線駆動回路の不良救済に関し、特に、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路としてのシフトレジスタ回路の不良救済に関するものである。
【背景技術】
【０００２】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示部（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平走査期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行う多段のシフトレジスタを用いることができる。以下、多段のシフトレジスタの各段を「単位シフトレジスタ」と称する。
【０００３】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【０００４】
ゲート線駆動回路と画素とを同一基板上に一体形成することにより、電気光学装置の製造コストを低減することができる。その反面、ゲート線駆動回路と画素とが一体形成されていると、ゲート線駆動回路に製造欠陥が生じた場合に、電気光学装置の不良率が増大してむしろコスト増大の要因となり得る。この問題を解決するために種々の提案がなされている（例えば特許文献１，２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４０５１２号公報
【特許文献２】特開昭５８−２１９５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、ゲート線駆動回路に、各ゲート線の一端に配設された正規の単位シフトレジスタの他に救済用のダミー単位シフトレジスタ（救済用単位シフトレジスタ）を設け、正規の単位シフトレジスタの動作不良が生じた場合に、それを救済用単位シフトレジスタで置き換えることにより、電気光学装置の不良救済を行っている。
【０００７】
そのような置き換えを可能にするためには、救済用単位シフトレジスタに所定の入力信号を供給するための入力配線と、救済用単位シフトレジスタの出力信号（ゲート線駆動信号）をゲート線に供給するための出力配線とを配設する必要がある。仮に救済用単位シフトレジスタが、ゲート線駆動回路の両端に配置されており、中央付近に位置する正規の単位シフトレジスタで欠陥による動作不良が生じたとすると、それらの配線長が長くなり、ゲート線駆動信号に遅延が生じ、ゲート線駆動回路の動作マージンの低下を招く原因となる。
【０００８】
特許文献２では、その第６図に示されるように、画素部（１）を挟むように２つのシフトレジスタ（３１，３２）が設けられる。その片方である第１のシフトレジスタの単位シフトレジスタで欠陥による動作不良が生じた場合、第７図に示されるように、その不良の単位シフトレジスタを、もう片方である第２のシフトレジスタの対応する単位シフトレジスタ段で置き換えることで電気光学装置の不良救済を行っている。
【０００９】
同文献の第２図に、シフトレジスタの回路が示されている。各単位シフトレジスタ（５）は、出力信号（Ｄ）を活性化するための出力プルアップトランジスタ（８）を有している。この出力プルアップトランジスタ（８）は、出力信号（Ｄ）の出力端子とクロック信号（φ１またはφ２）が供給されるクロック端子との間に接続されており、前段の出力信号の活性化に応じてゲート電極が充電されることでオンになる。つまり各単位シフトレジスタ（５）では、前段の出力信号の活性化に応じて出力プルアップトランジスタ（８）がオンになり、クロック信号（φ１またはφ２）が出力端子に伝達されることで出力信号（Ｄ）が活性化する。
【００１０】
ここで、第１のシフトレジスタ（３１）の第３段目の単位シフトレジスタに欠陥があり、それを第２のシフトレジスタ（３２）の第３段目の単位シフトレジスタに置き換えて救済した場合を考える。この場合、第２のシフトレジスタ（救済側）の第３段目の出力プルアップトランジスタ（８）は、第１のシフトレジスタ（不良側）の第２段目の出力信号（Ｄ２）の活性化に応じてオンになり、救済側の第３段目の出力信号（Ｄ３）を活性化させる。
【００１１】
ここで、不良側と救済側はそれぞれ画素部（１）を挟んで配設されているため、不良側の第２段目の出力信号（Ｄ２）は、第２行目のゲート線（Ｇ2）を経由して、救済側の第３段目に入力される。よって不良側の第２段目の出力信号（Ｄ２）は、ゲート線（Ｇ2）の抵抗成分および容量成分の影響を受け、立ち上がり速度が遅くなる（信号の立ち上がり速度は、配線の抵抗成分の総和と容量成分の総和との積に基づく時定数に比例して遅くなる）。
【００１２】
そのため、救済側の第３段目の出力プルアップトランジスタ（８）のゲート電極の充電速度が遅くなる。よってシフトレジスタを高速に動作させる場合に、救済側の第３段目の出力プルアップトランジスタ（８）のゲート電極の充電が不充分になることが懸念される。そうなると救済側の第３段目では、出力プルアップトランジスタ（８）のオン抵抗が高くなるので、その駆動能力（電流を流す能力）が下がる。これは、救済側の第３段目の出力信号の立ち上がり速度の低下を引き起こし、電気光学装置の動作マージンの低下を招く。
【００１３】
本発明は以上のような課題を解決するためになされたものであり、電気光学装置の走査線駆動回路において、救済用単位シフトレジスタの駆動能力の向上および動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタとを備える電気光学装置であって、前記救済用単位シフトレジスタの各々は、第１入力端子、第２入力端子、出力端子およびクロック端子と、前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電する充電回路と、充電された前記第２ノードを、前記第２入力端子に入力された第２入力信号の活性化に応じて昇圧する昇圧回路とを備えるものである。
【００１５】
本発明の第２の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタとを備える電気光学装置であって、前記救済用単位シフトレジスタの各々は、第１入力端子、第２入力端子、出力端子およびクロック端子と、前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、前記前記第２入力端子と前記第１トランジスタの制御電極が接続する第１ノードとの間に接続する第２トランジスタと、前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電し、前記第１ノードが充電されたのに応じて前記第２ノードを放電する充放電回路とを備え、前記出力端子とそれに対応する走査線との間は、不良救済処理によって接続されるものである。
【００１６】
本発明の第３の局面に係る電気光学装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線における奇数ラインの第１端側および偶数ラインの第２端側のそれぞれに配設された正規単位シフトレジスタで構成される走査線駆動回路と、前記複数の走査線における奇数ラインの第２端側および偶数ラインの第１端側のそれぞれに配設された救済用単位シフトレジスタとを備えるものである。
【発明の効果】
【００１７】
本発明の第１および第２の局面に係る電気光学装置によれば、救済用単位シフトレジスタにおいて、第１トランジスタの制御電極（第１ノード）が第２トランジスタにより充電（プリチャージ）されるとき、当該第２トランジスタの制御電極は第２入力信号の活性化に応じて昇圧される。そのため第２トランジスタは非飽和領域で動作し、第１ノードを高速に充電できる。よって第１入力信号が走査線を経て入力され、当該第１入力信号に遅延が生じている場合であっても、第１ノードを充分にプリチャージすることができる。従って、第１トランジスタのオン抵抗が高くなることが防止され、救済用単位シフトレジスタの駆動能力の低下を抑制できる。
【００１８】
本発明の第３の局面に係るシフトレジスタ回路によれば、正規単位シフトレジスタと救済用単位シフトレジスタとが千鳥配置されることになるため、救済を行ったときの救済用単位シフトレジスタには隣接する正規単位シフトレジスタの出力信号を供給できる。救済用単位シフトレジスタの入力信号は、走査線を経由しないため、その抵抗成分や容量成分の影響を受けない。よって救済用単位シフトレジスタの駆動能力の低下を防止できる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る液晶表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路および救済用ゲート線駆動回路の構成を示すブロック図である。
【図３】実施の形態１に係る単位シフトレジスタの回路図である。
【図４】実施の形態１に係る救済用単位シフトレジスタの回路図である。
【図５】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図６】実施の形態１に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【図７】実施の形態１の第１の変更例に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【図８】実施の形態１の第２の変更例における不良救済方法を説明するための図である。
【図９】実施の形態１の第３の変更例に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【図１０】実施の形態１の第４の変更例に係る救済用単位シフトレジスタの回路図である。
【図１１】実施の形態１の第５の変更例に係る救済用単位シフトレジスタの回路図である。
【図１２】実施の形態１の第６の変更例に係る救済用単位シフトレジスタの回路図である。
【図１３】実施の形態１の第７の変更例に係る救済用単位シフトレジスタの回路図である。
【図１４】実施の形態２に係るゲート線駆動回路および救済用ゲート線駆動回路の構成を示すブロック図である。
【図１５】実施の形態２に係る救済用単位シフトレジスタの回路図である。
【図１６】実施の形態２に係るゲート線駆動回路および救済用ゲート線駆動回路の回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００２１】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００２２】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００２３】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００２４】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２５】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２６】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２７】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２８】
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図５のΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
【００２９】
＜実施の形態１＞
図１は、本発明に係る電気光学装置の構成を示す概略ブロック図であり、電気光学装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
【００３０】
液晶表示装置１００は、液晶アレイ部１０と、正規のゲート線駆動回路（走査線駆動回路）３０ａと、救済用ゲート線駆動回路３０ｂと、ソースドライバ４０とを備える。
【００３１】
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１および第２列並びに第２行の第１列および第２列の各画素１５と、それらに対応するゲート線ＧＬ1、ＧＬ2およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００３２】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００３３】
ゲート線駆動回路３０ａ（走査線駆動回路）は、多段のシフトレジスタで構成されており、所定の走査周期に基づきゲート線ＧＬを順に選択して活性化させる。救済用ゲート線駆動回路３０ｂは、液晶アレイ部１０を挟んでゲート線駆動回路３０ａの反対側に配設され、ゲート線駆動回路３０ａの多段のシフトレジスタを構成する単位シフトレジスタと置き換え可能な救済用単位シフトレジスタにより構成されている。救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタのそれぞれは、ゲート線駆動回路３０ａの単位シフトレジスタと同様にゲート線ＧＬを駆動する能力を有している。
【００３４】
画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択（活性化）されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３５】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３６】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３７】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００３８】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３９】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００４０】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００４１】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００４２】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００４３】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００４４】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０ａがその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００４５】
なお、図１には、ゲート線駆動回路３０ａ、救済用ゲート線駆動回路３０ｂおよびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０ａ、救済用ゲート線駆動回路３０ｂおよび液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設けることも可能である。
【００４６】
図２は、実施の形態１に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示す図である。ゲート線駆動回路３０ａは、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成される多段のシフトレジスタから成っている（以下、単位シフトレジスタＳＲ1，ＳＲ2…の各々を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００４７】
救済用ゲート線駆動回路３０ｂは、縦続接続した複数の救済用単位シフトレジスタＳＲＢ1，ＳＲＢ2，ＳＲＢ3，ＳＲＢ4…（図２において太線で示している）で構成される多段のシフトレジスタから成っている（以下、シフトレジスタ回路ＳＲＢ1，ＳＲＢ2…を「救済用単位シフトレジスタＳＲＢ」と総称する）。各救済用単位シフトレジスタＳＲＢは、各ゲート線ＧＬに対し、単位シフトレジスタＳＲが接続する反対側の端に設けられる。
【００４８】
但し、ゲート線駆動回路３０ａの単位シフトレジスタＳＲに不良が無い場合には、救済用ゲート線駆動回路３０ｂの出力端子ＯＵＴとゲート線ＧＬとは電気的に接続されない。単位シフトレジスタＳＲに不良が発見され、それを救済用単位シフトレジスタＳＲＢで置き換える不良救済処理が行われて、はじめて救済用単位シフトレジスタＳＲＢとゲート線ＧＬとが電気的に接続される。
【００４９】
以下に示す図では、不良救済処理による配線の接続および切断が行われる位置を四角で示す。黒四角は配線が接続している個所（あるいは切断される前の個所）を示し、白四角は配線同士が接続していない個所（あるいは切断された後の個所）を示している。例えば、図２において、各単位シフトレジスタＳＲの出力端子ＯＵＴとゲート線ＧＬとの間は、接続しているが、不良救済処理によって切断可能な個所である。また各救済用単位シフトレジスタＳＲＢの出力端子ＯＵＴとゲート線ＧＬとの間は、接続していないが、不良救済処理によって接続可能な個所である。
【００５０】
不良救済処理における配線の接続および切断の方法としては、レーザ照射による配線加工が適用可能である。レーザ照射による配線加工では、配線を切断することはもちろん、予め２つの配線を立体交差（異なる高さで交差）させておけば、その交点をレーザ照射して２つの配線同士を接続させることができる。
【００５１】
クロック信号発生器３１は、各々位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を生成する。それらクロック信号ＣＬＫ１〜ＣＬＫ３は、ゲート線駆動回路３０ａの単位シフトレジスタＳＲおよび救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタＳＲＢに供給される。クロック信号ＣＬＫ１〜ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、順番に繰り返して（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するように、クロック信号発生器３１によって制御される（図５参照）。
【００５２】
各単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ１〜ＣＬＫ３のうち所定の１つが供給される。
【００５３】
具体的には、クロック信号ＣＬＫ１は、第［３ｍ−２］行目（ｍは自然数、以下同じ）のゲート線ＧＬ3m-2を駆動する単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給される。クロック信号ＣＬＫ２は、第［３ｍ−１］行目のゲート線ＧＬ3m-1を駆動する単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給される。クロック信号ＣＬＫ３は、第［３ｍ］行目のゲート線ＧＬ3mを駆動する単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、この順番で繰り返し活性化するので、シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫはその順番で活性化されることとなる。
【００５４】
なお、一般的な表示装置の走査線数は３の倍数ではないので、３相のクロック信号ＣＬＫ１〜ＣＬＫ３により制御されるシフトレジスタでは、最終行である第ｎ行目の単位シフトレジスタＳＲnのクロック端子ＣＫに供給されるクロック信号は、表示装置の走査線数によって変わる。図２の例では、単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号ＣＬＫ３が供給されている。
【００５５】
各単位シフトレジスタＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。つまり各単位シフトレジスタＳＲの出力信号Ｇは、対応するゲート線ＧＬを駆動する「ゲート線駆動信号」となる。なお、単位シフトレジスタＳＲの出力端子ＯＵＴとゲート線ＧＬとの間は、不良救済処理によって切断可能になっている。
【００５６】
第１行目の単位シフトレジスタＳＲ1の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力される。第１および第２スタートパルスＳＰ１，ＳＰ２は、共に画像信号の各フレーム期間の先頭に対応するタイミングで活性化する（Ｈレベルになる）信号であるが、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１よりも１水平走査期間（１Ｈ）、即ち１ライン分の走査期間だけ位相が遅れている。
【００５７】
従って、第１スタートパルスＳＰ１は第２スタートパルスＳＰ２よりも早いタイミングでＨレベルになり、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１がＬレベルに戻った後にＨレベルに遷移するよう制御される。ここでは、第１スタートパルスＳＰ１はクロック信号ＣＬＫ２と同位相のパルスであり、第２スタートパルスＳＰ２はクロック信号ＣＬＫ３と同位相であるとする（図５参照）。
【００５８】
第２行目の単位シフトレジスタＳＲ2においては、第１入力端子ＩＮ１に上記の第２スタートパルスＳＰ２が入力される。第２入力端子ＩＮ２には、第２スタートパルスＳＰ２の活性期間とクロック端子ＣＫに入力されるクロック信号ＣＬＫ２の活性期間との間に活性化する（第２スタートパルスＳＰ２から１水平走査期間遅れて活性化する）クロック信号ＣＬＫ１が供給される。
【００５９】
第３行目以降の単位シフトレジスタＳＲk（ｋ≧３）において、第１入力端子ＩＮ１は２行前のゲート線ＧＬk-2に接続される。つまり第１入力端子ＩＮ１には、２行前のゲート線駆動信号Ｇk-2が入力される。またその第２入力端子ＩＮ２は、第１入力端子ＩＮ１の信号（２行前のゲート線駆動信号Ｇk-2）と活性期間とクロック端子ＣＫに入力されるクロック信号の活性期間との間に活性化する（即ち、１行前のゲート線駆動信号Ｇk-1と同相の）クロック信号が供給される。つまり第２入力端子ＩＮ２には、１行前の単位シフトレジスタＳＲk-1のクロック端子ＣＫと同じクロック信号が供給される。
【００６０】
一方、最後段を除く単位シフトレジスタＳＲk（１≦ｋ≦ｎ−１）のリセット端子ＲＳＴには、１行後のゲート線駆動信号Ｇk+1が入力される。最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴには、当該単位シフトレジスタＳＲnが出力するゲート線駆動信号Ｇnから１水平走査期間遅れて活性化するクロック信号ＣＬＫ１を入力する。
【００６１】
なお、本実施の形態のようにゲート線駆動回路３０ａを３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動するのであれば、各単位シフトレジスタＳＲkのリセット端子ＲＳＴには２行後のゲート線駆動信号Ｇk+2を入力してもよい。また４相のクロック信号を用いる場合であれば、各単位シフトレジスタＳＲkのリセット端子ＲＳＴに３行後のゲート線駆動信号Ｇk+3を入力してもよい。
【００６２】
詳細は後述するが、ゲート線駆動回路３０ａを構成する単位シフトレジスタＳＲkの各々は、第１入力端子ＩＮ１に入力される信号（スタートパルスＳＰ１、ＳＰ２あるいは１行前のゲート線駆動信号Ｇk-1）を２水平走査期間だけ時間的にシフトさせて、対応するゲート線ＧＬk並びに２行後の単位シフトレジスタＳＲk+2へと伝達するように動作する。また第２行目の単位シフトレジスタＳＲ2に入力される第２スタートパルスＳＰ２は、第１行目の単位シフトレジスタＳＲ1に入力される第１スタートパルスＳＰ１より１水平走査期間だけ位相が遅れているので、結果としてゲート線駆動信号Ｇは、Ｇ1，Ｇ2，Ｇ3…の順番に活性化される。それによりゲート線駆動回路３０ａは、所定の走査周期に基づいたタイミングでゲート線ＧＬ1，ＧＬ2，ＧＬ3，ＧＬ4…を順に活性化させることができる。
【００６３】
図３は、実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０ａの各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、代表的に第ｋ行目の単位シフトレジスタＳＲkを示している。本実施の形態の単位シフトレジスタＳＲkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てＮ型ＴＦＴであるものとする。
【００６４】
図３の単位シフトレジスタＳＲkは、図２に示した第１および第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。
【００６５】
ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明ではロー側電源電位ＶＳＳを回路の基準電位（ＶＳＳ＝０Ｖ）として説明するが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００６６】
単位シフトレジスタＳＲkは、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成されている。出力回路２０は、当該単位シフトレジスタＳＲkが出力するゲート線駆動信号Ｇkの活性化および非活性化を行うものであり、ゲート線ＧＬkの選択期間にゲート線駆動信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間にゲート線駆動信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とを含んでいる。
【００６７】
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによってゲート線駆動信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、ゲート線駆動信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
【００６８】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００６９】
通常、１つの半導体集積回路内においては、容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一ゲート面積のトランジスタで代替することができる。よって図３の容量素子Ｃ１をトランジスタＱ１のゲート・チャネル間容量で置き換える場合、トランジスタＱ１のゲート幅を相当分だけ広くすればよい。
【００７０】
プルアップ駆動回路２１は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにするよう動作する。具体的には、プルアップ駆動回路２１は、第１入力端子ＩＮ１に入力される２行前のゲート線駆動信号Ｇk-2（あるいは、第１または第２スタートパルスＳＰ１，ＳＰ２）と第２入力端子ＩＮ２に入力されるクロック信号（ＣＬＫ１、ＣＬＫ２またはＣＬＫ３）の活性化に応じてノードＮ１（トランジスタＱ１のゲート）を充電する。そして、リセット端子ＲＳＴに供給されるリセット信号としての１行後のゲート線駆動信号Ｇk+1（あるいは、クロック信号ＣＬＫ１）の活性化に応じてノードＮ１を放電する。
【００７１】
プルアップ駆動回路２１は、以下のトランジスタＱ３〜Ｑ５，Ｑ８〜Ｑ１０により構成される。トランジスタＱ３は、ノードＮ１と第２電源端子Ｓ２との間に接続し、第２電源端子Ｓ２の電位をノードＮ１に供給するものである。ここで、トランジスタＱ３のゲートが接続するノードを「ノードＮ３」と定義する。
【００７２】
トランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。トランジスタＱ８は、ノードＮ３と第２電源端子Ｓ２との間に接続し、ゲートは第１入力端子ＩＮ１に接続される。
【００７３】
トランジスタＱ１０は、ゲートがノードＮ３に接続され、２つの電流電極（ソースおよびドレイン）は共に第２入力端子ＩＮ２に接続される。電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量（ゲート・チャネル間容量）を有することとなる。即ち、チャネルおよびゲート電極を両端子とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。従って、トランジスタＱ１０は、ノードＮ３と第２入力端子ＩＮ２との間の電圧に応じて選択的に容量素子として働く（ノードＮ３がＨレベルの期間のみ容量素子として機能する）。
【００７４】
なお、第１行目の単位シフトレジスタＳＲ1の第２入力端子ＩＮ２に供給される第２スタートパルスＳＰ２は１フレーム期間に一回しか活性化されないため、選択的に容量素子として働く必要がない（常に容量素子として機能してもよい）。よって、単位シフトレジスタＳＲ1ではＭＯＳ容量素子（トランジスタＱ１０）の替わりに通常の容量素子を用いてもよい。
【００７５】
またトランジスタＱ５は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートはリセット端子ＲＳＴに接続される。トランジスタＱ９は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。
【００７６】
一方、プルダウン駆動回路２２は、トランジスタＱ２（出力プルダウントランジスタ）を駆動する回路であり、ノードＮ３を入力端、ノードＮ２（トランジスタＱ２のゲート）を出力端としている。つまりプルダウン駆動回路２２は、ノードＮ３のレベル変化に応じてノードＮ２を充放電する。具体的には、ノードＮ３がＨレベルになるとノードＮ２を放電し、ノードＮ３がＬレベルになるとノードＮ２を充電するように動作する。それによりトランジスタＱ２は、ゲート線ＧＬkの選択期間にはオフになり、非選択期間にはオンになる。また、先に述べたように、プルダウン駆動回路２２の出力端であるノードＮ２にはプルアップ駆動回路２１のトランジスタＱ４，Ｑ９のゲートも接続されている。
【００７７】
プルダウン駆動回路２２は、第３電源端子Ｓ３と第１電源端子Ｓ１との間に直列接続したトランジスタＱ６，Ｑ７から構成されている。トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ３に接続している。
【００７８】
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ３）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ３がＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。
【００７９】
即ちプルダウン駆動回路２２は、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
【００８０】
以下、本実施の形態に係る単位シフトレジスタＳＲの具体的な動作を説明する。ここでも代表的に、第ｋ行目の単位シフトレジスタＳＲkの動作を説明する。単位シフトレジスタＳＲkでは、クロック端子ＣＫにクロック信号ＣＬＫ１が入力されているものとする（例えば図２における３ｍ−２段の単位シフトレジスタＳＲ1，ＳＲ4…がこれに該当する）。
【００８１】
また説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３、第１および第２スタートパルスＳＰ１，ＳＰ２のＨレベルの電位は全て等しいと仮定し、そのレベルをＶＤＤとする。またＶＤＤはハイ側電源電位ＶＤＤ１，ＶＤＤ２のレベルとも等しいとする（即ち、ＶＤＤ＝ＶＤＤ１＝ＶＤＤ２）。またクロック信号ＣＬＫ１〜ＣＬＫ３、第１および第２スタートパルスＳＰ１，ＳＰ２のＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なおクロック信号ＣＬＫ１〜ＣＬＫ３は、図５に示されるように、互いに１水平走査期間（１Ｈ）の位相差を持つ繰り返し信号である。
【００８２】
図５は、実施の形態１に係る単位シフトレジスタＳＲの動作を説明するためのタイミング図である。単位シフトレジスタＳＲkの動作を、同図を参照しつつ説明する。
【００８３】
まず初期状態として、ノードＮ１，Ｎ３がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（以下、この状態を「リセット状態」と称す）。また第１入力端子ＩＮ１（２行前のゲート線駆動信号Ｇk-2）、第２入力端子ＩＮ２（クロック信号ＣＬＫ３）、クロック端子ＣＫ（クロック信号ＣＬＫ１）およびリセット端子ＲＳＴ（１行後のゲート線駆動信号Ｇk+1）は何れもＬレベルであるとする。
【００８４】
リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（ゲート線駆動信号Ｇk）はＬレベルに保たれる。即ち、この初期状態では、単位シフトレジスタＳＲkに対応するゲート線ＧＬkは非選択状態にある。
【００８５】
その状態から、時刻ｔ1で２行前のゲート線駆動信号Ｇk-2（第１行目の単位シフトレジスタＳＲ1の場合には第１スタートパルスＳＰ１）がＨレベルになると、当該単位シフトレジスタＳＲkのトランジスタＱ８がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ９もオンしているが、トランジスタＱ８はトランジスタＱ９よりもオン抵抗が充分低く設定されており、ノードＮ３はトランジスタＱ８を通して供給される電荷により充電され、そのレベルが上昇する。つまりトランジスタＱ８は、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ３のゲートが接続するノードＮ３を充電する充電回路として機能する。
【００８６】
ノードＮ３のレベルが上昇するとトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ９の抵抗が高くなり、ノードＮ３のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ９がオフになってノードＮ３がＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【００８７】
ノードＮ３のレベルを上昇させるにはトランジスタＱ１０およびトランジスタＱ３のゲート・チャネル間容量（ゲート容量）を充電する必要があるが、それらの容量値は出力回路２０のトランジスタＱ１および容量素子Ｃ１の約１／５〜１／１０程度と小さいため、ノードＮ３は高速に充電可能である。
【００８８】
ノードＮ３がＨレベルになると、それに応じてトランジスタＱ３がオンする。このときノードＮ２はＬレベルになっているのでトランジスタＱ４はオフしており、ノードＮ１のレベルが上昇する。
【００８９】
ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、前述のとおりそれらの容量値は比較的大きいため、ノードＮ１の高速充電は困難である。さらにトランジスタＱ３はソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−２×Ｖｔｈ）まで上昇させることは難しい。従って、２行前のゲート線駆動信号Ｇk-2のパルス幅が充分広くなければ、このときのノードＮ１のレベルは、理論値よりも低いレベルまでしか上昇しない。
【００９０】
時刻ｔ2で、２行前のゲート線駆動信号Ｇk-2がＬレベルに戻るとトランジスタＱ８はオフするが、ノードＮ１，Ｎ３はフローティング状態になり、またトランジスタＱ７，Ｑ９がフリップフロップの働きをするので、ノードＮ１，Ｎ３のレベルは維持される。
【００９１】
そして時刻ｔ3でクロック信号ＣＬＫ３（第１行目の単位シフトレジスタＳＲ1の場合には第２スタートパルスＳＰ２）がＨレベルになると、単位シフトレジスタＳＲkの第２入力端子ＩＮ２がＨレベルになる。このときノードＮ３はＨレベルになっているのでトランジスタＱ１０のソース／ドレイン側（ＩＮ２側）にはチャネルが形成される。従って、トランジスタＱ１０は容量素子として働き、それを介する容量結合によりノードＮ３が昇圧される。即ち、トランジスタＱ１０は、第１入力端子ＩＮ１に入力される信号に基づいて、充電されたノードＮ３を昇圧する昇圧回路として機能する。
【００９２】
トランジスタＱ１０のＭＯＳ容量素子としての容量値に比べ、ノードＮ３の寄生容量が充分小さいと仮定すると、トランジスタＱ１０による昇圧後のノードＮ３は、昇圧前の電位から、クロック信号ＣＬＫ３の振幅ＶＤＤだけ上昇する。即ち、昇圧後のノードＮ３の電位は、２×ＶＤＤ−Ｖｔｈとなる。しかも立ち上がり速度の速い外部信号であるクロック信号ＣＬＫ３に応じて昇圧されるため、ノードＮ３の電位の上昇速度は、クロック信号ＣＬＫ３の立ち上がり速度とほぼ同じ程度に高速である。
【００９３】
ノードＮ３が昇圧されると、トランジスタＱ３のゲート（ノードＮ３）・ソース（ノードＮ１）間の電圧が充分高くなるので、トランジスタＱ３は、非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、且つ、トランジスタＱ３のしきい値電圧（Ｖｔｈ）の損失もなく、ノードＮ１は電位ＶＤＤに到達する。このようにしてノードＮ１，Ｎ３がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）になると、トランジスタＱ１がオン、トランジスタＱ２がオフになる。
【００９４】
時刻ｔ4でクロック信号ＣＬＫ３がＬレベルに戻ると、ＭＯＳ容量素子としてのトランジスタＱ１０により、ノードＮ３の電位は引き下げられ、昇圧前のＶＤＤ−Ｖｔｈに戻る。このときノードＮ１は電位ＶＤＤなのでトランジスタＱ３はオフになるが、ノードＮ１はフローティング状態で電位ＶＤＤに維持される。従って単位シフトレジスタＳＲkのセット状態は維持される。
【００９５】
時刻ｔ5でクロック信号ＣＬＫ１がＨレベルになると、その電位変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、ゲート線駆動信号Ｇkのレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される。
【００９６】
そのため、ゲート線駆動信号Ｇkのレベルが上昇する過程においても、トランジスタＱ１のゲート・ソース間電圧は大きく保たれ、当該トランジスタＱ１は非飽和領域で動作する。よって出力端子ＯＵＴは高速に充電され、ゲート線駆動信号Ｇkのレベルはクロック信号ＣＬＫ１の立ち上がりに追随して高速に上昇する。その結果、ゲート線駆動信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧Ｖｔｈ分の損失を伴わず、クロック信号ＣＬＫ１と同じＶＤＤに達する。
【００９７】
なお、トランジスタＱ１のゲート容量と容量素子Ｃ１との容量値の和に比べ、ノードＮ１の寄生容量値が充分小さいと仮定すると、このときのノードＮ１の昇圧幅は、クロック信号ＣＬＫ１およびゲート線駆動信号Ｇkの振幅と同じＶＤＤとなる。よって昇圧後のノードＮ１の電位は、２×ＶＤＤになる。
【００９８】
その後クロック信号ＣＬＫ１がＨレベルである間（時刻ｔ5〜ｔ6）、ゲート線駆動信号ＧkはＨレベルに維持される。よってその間、ゲート線ＧＬkは活性化されて選択状態となる。
【００９９】
そして時刻ｔ6でクロック信号ＣＬＫ１がＬレベルに戻ると、出力端子ＯＵＴがトランジスタＱ１を通して放電され、ゲート線駆動信号ＧkはＬレベルになる。よってゲート線ＧＬkは非活性化され、非選択状態に戻る。このときノードＮ１のレベルも昇圧前のＶＤＤに戻る。
【０１００】
なお、このとき単位シフトレジスタＳＲk+1はセット状態に移行しているので、続く時刻ｔ7でクロック信号ＣＬＫ２がＨレベルになると、１行後のゲート線駆動信号Ｇk+1がＨレベルになる。
【０１０１】
よって単位シフトレジスタＳＲkでは、トランジスタＱ５がオンする。それによりノードＮ３は放電されてＬレベルになり、それによりトランジスタＱ７がオフするので、ノードＮ２がＨレベルになる。応じてトランジスタＱ４，Ｑ９がオンになり、ノードＮ１がＬレベルになる。つまり単位シフトレジスタＳＲkはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンとなる。
【０１０２】
その後、時刻ｔ8でクロック信号ＣＬＫ２がＬレベルになるのと共に、１行後のゲート線駆動信号Ｇk+1はＬレベルになる。応じて、単位シフトレジスタＳＲkのトランジスタＱ５はオフになる。
【０１０３】
時刻ｔ8以降は、トランジスタＱ７，Ｑ９がフリップフロップの働きをしてノードＮ２をＨレベル、ノードＮ３をＬレベルに維持する。なお、ノードＮ３がＬレベルに期間、トランジスタＱ１０はチャネルが形成されず容量素子として機能しないので、時刻ｔ8以降に第２入力端子ＩＮ２のクロック信号ＣＬＫ３が活性化してもノードＮ３は昇圧されずにＬレベルに維持される。従って、次のフレーム期間で２行前のゲート線駆動信号Ｇk-2が活性化するまで、単位シフトレジスタＳＲkはリセット状態に維持される。
【０１０４】
以上の動作をまとめると、単位シフトレジスタＳＲkは、第１入力端子ＩＮ１の信号が活性化されるまではリセット状態にあり、ゲート線駆動信号ＧkをＬレベルに維持する。そして第１入力端子ＩＮ１の信号がＨレベルになると、ノードＮ３が充電されるので、トランジスタＱ３がオンしてノードＮ１を充電し、単位シフトレジスタＳＲkはセット状態に移行する。続いて第２入力端子ＩＮ２の信号がＨレベルになると、ノードＮ３が昇圧され、トランジスタＱ３が非飽和領域で動作するのでノードＮ１の電位はＶＤＤにまで上昇する。続いてクロック端子ＣＫの信号がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、ゲート線駆動信号Ｇkが活性化される。そして、リセット端子ＲＳＴの信号がＨレベルになると、単位シフトレジスタＳＲkはリセット状態に戻り、再びゲート線駆動信号ＧkをＬレベルに維持する。
【０１０５】
このように動作する単位シフトレジスタＳＲkを図２のように接続させてゲート線駆動回路３０ａを構成すると、各単位シフトレジスタＳＲkは、２行前のゲート線駆動信号Ｇk-2の活性化に応じてセット状態になり、その１水平走査期間後にノードＮ１の電位がＶＤＤにまで高められ、２水平走査期間後にゲート線駆動信号Ｇkを活性化する。つまり各単位シフトレジスタＳＲkは、２行前のゲート線駆動信号Ｇk-2に対して２水平走査期間だけ遅れて自己のゲート線駆動信号Ｇkを活性化させるように動作する。
【０１０６】
従って、奇数行の単位シフトレジスタＳＲkは、単位シフトレジスタＳＲ1に入力される第１スタートパルスＳＰ１の活性化を切っ掛けにして、２水平走査期間ごとに奇数行のゲート線駆動信号Ｇ1，Ｇ3，Ｇ5…を順次活性化する。一方、偶数行の単位シフトレジスタＳＲkは、単位シフトレジスタＳＲ2に入力される第２スタートパルスＳＰ２の活性化を切っ掛けにして、２水平走査期間ごとに偶数行のゲート線駆動信号Ｇ2，Ｇ4，Ｇ6…を順次活性化する。
【０１０７】
第２スタートパルスＳＰ２は第１スタートパルスＳＰ１に対し１水平走査期間だけ位相が遅れているので、単位シフトレジスタＳＲ2は単位シフトレジスタＳＲ1よりも１水平走査期間だけ遅れて動作を開始する。ゲート線駆動回路３０ａの全体では、第１および第２スタートパルスＳＰ１，ＳＰ２の活性化に続いて、１水平走査期間ごとにゲート線駆動信号Ｇ1，Ｇ2，Ｇ3，Ｇ4…がこの順に活性化され、ゲート線ＧＬ1，ＧＬ2，ＧＬ3，ＧＬ4…が順次選択されることになる。
【０１０８】
次に、救済用単位シフトレジスタＳＲＢについて説明する。図４は、実施の形態１に係る救済用単位シフトレジスタＳＲＢの構成を示す回路図である。救済用ゲート線駆動回路３０ｂの各救済用単位シフトレジスタＳＲＢの構成は実質的にどれも同じであるので、代表的に第ｋ行目の救済用単位シフトレジスタＳＲＢkを示している。
【０１０９】
図４に示すように、本実施の形態の救済用単位シフトレジスタＳＲＢkは、図３と同じ回路構成である。また救済用単位シフトレジスタＳＲＢkの第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの接続先も、それぞれ同じ行の単位シフトレジスタＳＲkと共通している。
【０１１０】
但し、出力端子ＯＵＴとそれに対応するゲート線ＧＬkとの間、並びに、第１入力端子ＩＮ１と２行前のゲート線ＧＬk-2（救済用単位シフトレジスタＳＲＢ1では第１スタートパルスＳＰ１の配線、救済用単位シフトレジスタＳＲＢ2では第２スタートパルスＳＰ２の配線）との間は、それぞれ不良救済処理によって接続される。つまりレーザ照射によって接続可能なように、出力端子ＯＵＴに接続した配線とそれに対応するゲート線ＧＬkとを立体交差させ、同様に、第１入力端子ＩＮ１に接続した配線と２行前のゲート線ＧＬk-2とを立体交差させている。
【０１１１】
本実施の形態では、不良救済処理前の救済用単位シフトレジスタＳＲＢにおいて、第１入力端子ＩＮ１はロー側電源電位ＶＳＳに接続させている。これにより救済用単位シフトレジスタＳＲＢのトランジスタＱ８はオフ状態に維持され、救済用単位シフトレジスタＳＲＢはリセット状態に維持される。トランジスタＱ１の電流が許容できる程度である場合や、第１入力端子ＩＮが開放状態（フローティング状態）であってもノードＮ３のレベル上昇が生じない場合であれば、第１入力端子ＩＮは開放状態であってもよい。
【０１１２】
救済用ゲート線駆動回路３０ｂを用いたゲート線駆動回路３０ａの不良救済方法について説明する。ここではその例として、第３行目の単位シフトレジスタＳＲ3に動作不良が生じたものとして説明する。単位シフトレジスタＳＲ3が正常に動作しなければ、第４行目以降の単位シフトレジスタＳＲも正常に動作しないため画素ラインの第４行目以降の全てが表示不良となる。動作不良の原因としては、例えば、製造工程中の混入した異物による断線などが考えられる。
【０１１３】
図６は、ゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの回路図である。同図では、単位シフトレジスタＳＲ3に不良が生じ、それを同じ行の救済用単位シフトレジスタＳＲＢ3で置き換える不良救済処理が行われた例を示している。この置き換えは以下の手順で行うことができる。
【０１１４】
まず、単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間をレーザ照射により切断し、両者間を電気的に分離する。そして救済用単位シフトレジスタＳＲＢ3において、第１入力端子ＩＮ１とロー側電源ＶＳＳとの間の配線をレーザ照射により切断すると共に、第１入力端子ＩＮ１に接続した配線と２行前のゲート線ＧＬ1との交点をレーザ照射して第１入力端子ＩＮ１とゲート線ＧＬ1とを電気的に接続させる。さらに、救済用単位シフトレジスタＳＲＢの出力端子ＯＵＴに接続した配線とゲート線ＧＬ3との交点をレーザ照射して、出力端子ＯＵＴとゲート線ＧＬ3とを電気的に接続させる。
【０１１５】
その結果、単位シフトレジスタＳＲ3が、救済用単位シフトレジスタＳＲＢ3に置き換えられる。つまり救済用単位シフトレジスタＳＲＢ3が単位シフトレジスタＳＲ3の代わりに動作して、ゲート線ＧＬ3へゲート線駆動信号Ｇ3を出力することになる。これによりゲート線駆動回路３０ａは第４行目以降の単位シフトレジスタＳＲが正常に動作するようになり、ゲート線駆動回路３０ａが修復される。
【０１１６】
なお、単位シフトレジスタＳＲ3の第１入力端子ＩＮ１に入力されるゲート線駆動信号Ｇ1は、ゲート線駆動信号Ｇ1を経由して入力されるので、ゲート線駆動信号Ｇ1の抵抗成分および容量成分の影響による遅延を有している。よってその分だけ救済用単位シフトレジスタＳＲＢ3のノードＮ３の充電が遅延することになる。しかしノードＮ３の電位は、第２入力端子ＩＮ２に入力される遅延の無いクロック信号ＣＬＫ２の活性化時に昇圧され、トランジスタＱ３が非飽和領域で動作するので、ノードＮ１の充電には上記遅延は殆ど影響しない。よって救済用単位シフトレジスタＳＲＢ3において、ゲート線駆動信号Ｇ1の信号遅延による動作マージンの低下は抑制される。
【０１１７】
以上では、単位シフトレジスタＳＲ（図３）および救済用単位シフトレジスタＳＲＢk（図４）がそれぞれ３相のクロック信号を用いて動作させる例を示したが、それらは４相以上のクロック信号を使用して動作させることも可能である。
【０１１８】
また本実施の形態では、単位シフトレジスタＳＲと救済用単位シフトレジスタＳＲＢとは一の回路構成のものを使用したが、単位シフトレジスタＳＲは他の構成の回路を用いてもよい。例えば、特開２００７−２０７４１１号公報の図３に示されるような２相のクロック信号でも動作可能な単位シフトレジスタＳＲを用いてもよい。その場合、単位シフトレジスタＳＲだけを２相のクロック信号を用いて動作させてもよいが、そのために２相のクロック信号の発生器が必要となる。本実施の形態のように単位シフトレジスタＳＲと救済用単位シフトレジスタＳＲＢに、３相以上のクロック信号を共通して供給する方が装置構成の簡略化の観点から好ましい。
【０１１９】
［第１の変更例］
図７は、実施の形態１の第１の変更例に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示す回路図である。同図においても、第３行目の単位シフトレジスタＳＲ3を同じ行の救済用単位シフトレジスタＳＲＢ3で置き換えた例を示している。
【０１２０】
本変更例では、救済用単位シフトレジスタＳＲＢそれぞれの第１入力端子ＩＮ１を、当初（不良救済処理の前）から２行前のゲート線ＧＬk-2に接続させている。この場合、単位シフトレジスタＳＲkを救済用単位シフトレジスタＳＲＢkに置き換えるための配線加工としては、単位シフトレジスタＳＲkの出力端子ＯＵＴとゲート線ＧＬkとの間の切断と、救済用単位シフトレジスタＳＲＢkの出力端子ＯＵＴとゲート線ＧＬkとの接続のみを行えばよい。つまり図６よりも不良救済を容易に行うことが可能になる。
【０１２１】
但し、救済用単位シフトレジスタＳＲＢの全てが、正規の単位シフトレジスタＳＲと同じように動作するため、消費電力が増大する点に留意すべきである。
【０１２２】
［第２の変更例］
本変更例では、単位シフトレジスタＳＲの不良ではなく、液晶アレイ部１０内のゲート線駆動信号Ｇの断線による不良が生じた場合の救済処理について説明する。
【０１２３】
例えば図８のように、第３行目のゲート線ＧＬ3に断線が生じたとする。断線が生じた第３行目では、単位シフトレジスタＳＲ3から断線箇所までの画素は正常表示を行うが、そこから救済用単位シフトレジスタＳＲＢ3までの画素では表示不良が生じる。
【０１２４】
この場合は、単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間の切断は行わずに、救済用単位シフトレジスタＳＲＢ3側の配線加工だけを行う。即ち救済用単位シフトレジスタＳＲＢ3において、第１入力端子ＩＮ１とロー側電源ＶＳＳとの間の切断、第１入力端子ＩＮ１と２行前のゲート線ＧＬk-2との接続、出力端子ＯＵＴとゲート線ＧＬ3と接続だけを行う。
【０１２５】
その結果、単位シフトレジスタＳＲ3から断線箇所までの画素は、単位シフトレジスタＳＲ3により駆動され、その断線箇所から救済用単位シフトレジスタＳＲＢ3までの画素は、救済用単位シフトレジスタＳＲＢ3によって駆動されることになる。よって第３行目の全ての画素が、正常な表示をすることが可能になる。
【０１２６】
［第３の変更例］
図９は、実施の形態１の第３の変更例に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示す回路図である。本変更例では、救済用単位シフトレジスタＳＲＢの各々において、第２入力端子ＩＮ２と２行前のゲート線ＧＬk-2（救済用単位シフトレジスタＳＲＢ1においては第２スタートパルスＳＰ２の配線）との間、および、クロック端子ＣＫとクロック信号（信号ＣＬＫ１〜ＣＬＫ３の何れか）の配線との間を、当初（不良救済処理の前）は接続させず、不良救済処理によって接続可能にしている（２つの配線を立体交差させている）。
【０１２７】
図６、図７、図８に示した構成では、全ての救済用単位シフトレジスタＳＲＢの第１および第２入力端子ＩＮ１，ＩＮ２にクロック信号ＣＬＫ１〜ＣＬＫ３の何れかが入力されており、これにより無駄な電力が消費される（この電力消費は主にトランジスタＱ１のゲート・ドレイン間容量の充放電によって生じる）。図９の構成では、不良救済処理が行われない救済用単位シフトレジスタＳＲＢにはクロック信号ＣＬＫ１〜ＣＬＫ３が入力されないので、電力消費の低減を図ることができる。
【０１２８】
また図９の救済用単位シフトレジスタＳＲＢでは、第２入力端子ＩＮ２はロー側電源電位ＶＳＳに接続させており、その間は不良救済処理によって切断される。第２入力端子ＩＮ２が開放状態（フローティング状態）であると、ノイズの影響などによりノードＮ３の電位が不安定になり、トランジスタＱ３に電流が流れることが懸念されるためである。トランジスタＱ３の電流が許容できる程度である場合には、第２入力端子ＩＮ２は開放状態であってもよい。
【０１２９】
例えば図９のように単位シフトレジスタＳＲ3に動作不良が生じ、それを救済用単位シフトレジスタＳＲＢ3に置き換える場合は、不良救済処理として、次のようなレーザ照射による配線加工が行われる。
【０１３０】
まず単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間を切断する。そして救済用単位シフトレジスタＳＲＢ3において、第２入力端子ＩＮ２をロー側電源ＶＳＳから切り離すと共にクロック信号ＣＬＫ２の配線に接続させ、さらにクロック端子ＣＫとクロック信号ＣＬＫ３の配線とを接続させる。また救済用単位シフトレジスタＳＲＢ3の第１入力端子ＩＮ１を、ロー側電源ＶＳＳから切り離すと共にゲート線ＧＬ1に接続させる（図７のように当初から入力端子ＩＮがゲート線ＧＬ1に接続している場合は、この工程は不要である）。これにより、単位シフトレジスタＳＲ3が、救済用単位シフトレジスタＳＲＢ3に置き換えられる。
【０１３１】
［第４の変更例］
図１０は、実施の形態１の第４の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkは、図４の構成に対し、トランジスタＱ８のドレインを第１入力端子ＩＮ１に接続させたものである。この構成によれば、救済用単位シフトレジスタＳＲＢkのトランジスタＱ８にハイ側電源電位ＶＤＤを供給するための配線が不要になり、回路のレイアウト設計が容易になる。
【０１３２】
図１０の回路は、もちろん正規の単位シフトレジスタＳＲとして使用してもよい。
【０１３３】
［第５の変更例］
図１１は、実施の形態１の第５の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkは、図１０の構成に対し、トランジスタＱ８のゲートを２行前のゲート線駆動信号Ｇk-2と同位相のクロック信号（即ち２行前の単位シフトレジスタＳＲk-2のクロック端子ＣＫに入力されるもの）が供給される第２のクロック端子ＣＫ１に接続させたものである。
【０１３４】
クロック信号発生器３１から供給されるクロック信号ＣＬＫ１〜ＣＬＫ３は、ゲート線駆動信号Ｇよりもレベルの上昇速度が速い。そのため図１１の回路では、２行前のゲート線駆動信号Ｇk-2の活性化に応じてトランジスタＱ８がノードＮ３の充電を開始するとき（ゲート線駆動信号Ｇk-2のレベルが充分に上昇するまでの間）、トランジスタＱ８は非飽和領域で動作する。そのためノードＮ３の充電を高速化でき、救済用単位シフトレジスタＳＲＢの動作マージンを大きくできる。
【０１３５】
ただし、トランジスタＱ８に所定のクロック信号を供給するため配線が必要になる点、クロック信号発生器３１の電力消費が増大する点に留意すべきである。
【０１３６】
図１１の回路は、もちろん正規の単位シフトレジスタＳＲとして使用してもよい。
【０１３７】
［第６の変更例］
図１２は、実施の形態１の第６の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkは、図１０の構成に対し、トランジスタＱ８のゲートの充電および放電を所定のタイミングで行う充放電回路を設けたものである。
【０１３８】
充放電回路は、ノードＮ２を入力端とする第１のインバータと、第１のインバータの出力端であるノードＮ４を入力端とする第２のインバータと、第２のインバータの出力端であるノードＮ５とトランジスタＱ８のゲートが接続するノードＮ６との間に介在するトランジスタＱ１５とから構成されている。トランジスタＱ１５のゲートは、第３電源端子Ｓ３に接続される。
【０１３９】
第１のインバータは、トランジスタＱ１１，Ｑ１２から成るプッシュプル型のインバータである。トランジスタＱ１１は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ４と第３電源端子Ｓ３との間に接続する。トランジスタＱ１２は、ノードＮ２に接続したゲートを有し、ノードＮ４と第１電源端子Ｓ１との間に接続する。
【０１４０】
第２のインバータは、トランジスタＱ１３，Ｑ１４から成るレシオ型のインバータである。トランジスタＱ１３は、第３電源端子Ｓ３に接続したゲートを有し、ノードＮ５と第３電源端子Ｓ３との間に接続する。トランジスタＱ１４は、ノードＮ４に接続したゲートを有し、ノードＮ５と第１電源端子Ｓ１との間に接続する。トランジスタＱ１４は、トランジスタＱ１３よりもオン抵抗が充分小さく設定されている。
【０１４１】
ここで、不良救済処理によって、救済用単位シフトレジスタＳＲＢkの第１入力端子ＩＮ１が２行前のゲート線ＧＬk-2に接続されていると仮定して、図１２の救済用単位シフトレジスタＳＲＢkの動作を説明する。
【０１４２】
図１２の単位シフトレジスタＳＲkの基本的な動作は、図４の救済用単位シフトレジスタＳＲＢkの動作とほぼ同じである（つまり図５に示した単位シフトレジスタＳＲの動作とほぼ同じである）。但し、２行前のゲート線駆動信号Ｇk-2が活性化したときに、トランジスタＱ８が非飽和領域で動作してノードＮ６を充電するため、図４の回路よりもノードＮ３の充電速度が高速化される。
【０１４３】
救済用単位シフトレジスタＳＲＢkの非選択期間では、当該救済用単位シフトレジスタＳＲＢkはリセット状態であり、そのノードＮ２はＨレベルになっている。よってトランジスタＱ１２がオンしているためノードＮ４はＬレベル（ＶＳＳ）であり、トランジスタＱ１４がオフしているためノードＮ５はＨレベル（ＶＤＤ−Ｖｔｈ）である。トランジスタＱ１５のゲート電位はハイ側電源電位ＶＤＤに固定されているので、ノードＮ５はＨレベル（ＶＤＤ−Ｖｔｈ）であれば、ノードＮ６もＨレベル（ＶＤＤ−Ｖｔｈ）に充電される。そのためトランジスタＱ８はオン状態になっている。
【０１４４】
よって２行前のゲート線駆動信号Ｇk-2がＨレベルになると、ノードＮ３は充電されてＨレベルになる。このときトランジスタＱ８のゲート容量（ゲート・チャネル間容量、ゲート・ドレイン間容量およびゲート・ソース間容量）を介する結合により、ノードＮ６が昇圧される。その結果、トランジスタＱ８が非飽和領域で動作してノードＮ３を高速に充電する。
【０１４５】
またノードＮ３の充電が進みＨレベルになると、トランジスタＱ７がオンしてノードＮ２がＬレベルになる。応じてトランジスタＱ１２がオフになりノードＮ４はトランジスタＱ１１を通して充電されＨレベルになる。それによりトランジスタＱ１４がオンし、ノードＮ５がＬレベルに変化する。するとノードＮ６はトランジスタＱ１５，Ｑ１４を通して放電されてＬレベル（ＶＳＳ）になり、応じてトランジスタＱ８がオフになる。トランジスタＱ８がオフすることにより、その後に２行前のゲート線駆動信号Ｇk-2がＬレベルに戻っても、ノードＮ３はＨレベルに維持されることになり、救済用単位シフトレジスタＳＲＢkは図４の回路と同様に動作することができる。
【０１４６】
つまりトランジスタＱ１１〜Ｑ１５で構成される充放電回路は、２行前のゲート線駆動信号Ｇk-2の活性化に先んじてノードＮ６を充電しておき、２行前のゲート線駆動信号Ｇk-2が活性化した後、それが非活性化する前にノードＮ６を放電するように動作する。なお、２行前のゲート線駆動信号Ｇk-2の活性化タイミングとノードＮ６の放電タイミングとの間隔は、ノードＮ４の充電およびノードＮ５の放電に要する時間によって決まる。
【０１４７】
なお図１２の回路では、２行前のゲート線駆動信号Ｇk-2がＨレベルになったときトランジスタＱ１３，Ｑ１４に貫通電流が流れる。しかしトランジスタＱ１３は、救済用単位シフトレジスタＳＲＢがリセット状態の期間にノードＮ６をＨレベルに充電できる程度の駆動能力を持っていればよく、オン抵抗は高く設定できる。そうすることにより貫通電流による消費電力の増大を抑えることができる。
【０１４８】
また図４の構成に比較して、使用するトランジスタの数が多いため回路の形成面積が増大することに留意すべきである。なお、図１２の回路においてトランジスタＱ１５は省略してもよい（トランジスタＱ８のゲートを直接ノードＮ５に接続させてもよい）。トランジスタＱ１５はノードＮ６が昇圧されるときにオフになって、ノードＮ５，Ｎ６間を分離する働きをしている。この働きにより、ノードＮ６が昇圧されるときにおける当該ノードＮ６の寄生容量を小さくでき、ノードＮ６がより大きく昇圧されるようになる。
【０１４９】
図１２の回路は、もちろん正規の単位シフトレジスタＳＲとして使用してもよい。
【０１５０】
［第７の変更例］
例えば図３の救済用単位シフトレジスタＳＲＢでは、ノードＮ３を昇圧する昇圧素子として、トランジスタＱ１０（ＭＯＳ容量素子）を用いたが、比較的大きな容量値が必要なため、大きな形成面積を確保する必要がある。そこで本変更例では、ノードＮ３を昇圧する昇圧素子として、トランジスタＱ１０を用いずに、トランジスタＱ３のゲート容量を利用する例を示す。
【０１５１】
図１３は、実施の形態１の第７の変更例に係る救済用単位シフトレジスタＳＲＢkの回路図である。当該救済用単位シフトレジスタＳＲＢkにおいて、出力回路２０は、図３の構成に対し、後述するノードＮ７に接続したゲートを有し、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ１６を設けたものである。
【０１５２】
プルアップ駆動回路２１は、以下のトランジスタＱ３，Ｑ４，Ｑ１７〜Ｑ２２により構成される。トランジスタＱ３は、ノードＮ１（トランジスタＱ１のゲート）と第２入力端子ＩＮ２との間に接続される。トランジスタＱ４は、ノードＮ２（プルアップ駆動回路２１の出力端）に接続した制御電極を有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。
【０１５３】
トランジスタＱ１７は、第２電源端子Ｓ２に接続したゲートを有し、トランジスタＱ３のゲート（ノードＮ３）と所定のノードＮ７との間に接続する。トランジスタＱ１８は、ノードＮ７と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。トランジスタＱ１９は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ７と第１入力端子ＩＮ１との間に接続する。トランジスタＱ２０は、ノードＮ７と第１電源端子Ｓ１との間に接続する。トランジスタＱ２０のゲートが接続するノードを「ノードＮ８」と定義する。
【０１５４】
トランジスタＱ２１は、ノードＮ１に接続したゲートを有し、ノードＮ８と第２電源端子Ｓ２との間に接続する。トランジスタＱ２２は、ノードＮ２に接続したゲートを有し、ノードＮ８と第１電源端子Ｓ１との間に接続する。
【０１５５】
プルダウン駆動回路２２は、ノードＮ２を出力端とするインバータと、当該インバータの入力端であるノードＮ９のレベルを制御する入力回路とから構成される。
【０１５６】
インバータは、トランジスタＱ６，Ｑ７により構成される。トランジスタＱ６は、第２電源端子Ｓ２に接続したゲートを有し、ノードＮ２と第３電源端子Ｓ３との間に接続する。トランジスタＱ７は、ノードＮ９に接続したゲートを有し、ノードＮ２と第１電源端子Ｓ１との間に接続する。
【０１５７】
入力回路は、トランジスタＱ２３〜Ｑ２５により構成される。トランジスタＱ２３は、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ９と第３電源端子Ｓ３との間に接続する。トランジスタＱ２４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ９と第１電源端子Ｓ１との間に接続する。トランジスタＱ２５はノードＮ２に接続したゲートを有し、ノードＮ９と第１電源端子Ｓ１との間に接続する。トランジスタＱ２５は、トランジスタＱ２３よりもオン抵抗が大きく設定されている。
【０１５８】
この入出力回路は、第１入力端子ＩＮ１の信号（２行前のゲート線駆動信号Ｇk-2）の活性化に応じて、ノードＮ９（インバータの入力端）をＨレベルにし、リセット端子ＲＳＴの信号（１行後のゲート線駆動信号Ｇk+1）の活性化に応じて、ノードＮ９をＬレベルにするように動作する。またトランジスタＱ２５は、当該救済用単位シフトレジスタＳＲＢkがリセット状態のとき（ノードＮ２がＨレベルのとき）に、ノードＮ９をＬレベルに維持するように機能する。
【０１５９】
ここで、不良救済処理によって、救済用単位シフトレジスタＳＲＢkの第１入力端子ＩＮ１が２行前のゲート線ＧＬk-2に接続されていると仮定して、図１３の救済用単位シフトレジスタＳＲＢkの動作を説明する。説明の便宜上、救済用単位シフトレジスタＳＲＢkのクロック端子ＣＫにはクロック信号ＣＬＫ１が、第２入力端子ＩＮ２にはクロック信号ＣＬＫ３が入力されているものとする。
【０１６０】
救済用単位シフトレジスタＳＲＢkの非選択期間において、当該単位シフトレジスタＳＲkは、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態である。このときトランジスタＱ１はオフ、トランジスタＱ２はオンであるので出力端子ＯＵＴ（ゲート線駆動信号Ｇk）は低インピーダンスでＬレベルになっている。またトランジスタＱ１８，Ｑ２２，Ｑ２５がオンしており、ノードＮ７，Ｎ８，Ｎ９も低インピーダンスのＬレベルになっている。
【０１６１】
ノードＮ７がＬレベルなので、ゲート電位がＶＤＤに固定されているトランジスタＱ１７はオン状態であり、ノードＮ３はＬレベルになっている。よってトランジスタＱ３はオフ状態であり、クロック信号ＣＬＫ３が活性化してもノードＮ１はＬレベルに維持される。
【０１６２】
そして所定のタイミングで２行前のゲート線駆動信号Ｇk-2がＨレベルになると、トランジスタＱ２３がオンし、ノードＮ９は充電されてＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２は放電されてＬレベルになる。よってトランジスタＱ２，Ｑ４，Ｑ１８，Ｑ２２，Ｑ２５はオフになる。またこのときトランジスタＱ１９がオンし、ノードＮ７は充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。するとトランジスタＱ１７を通してノードＮ３が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ３はオン状態になる。
【０１６３】
なお、ノードＮ２がＬレベルになったときトランジスタＱ２はオフするが、ほぼ同時にノードＮ７がＨレベルになりトランジスタＱ１６がオンするので、出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。
【０１６４】
その後２行前のゲート線駆動信号Ｇk-2はＬレベルに戻るが、ダイオード接続したトランジスタＱ１９がオフになるため、ノードＮ７はＨレベルに維持される。
【０１６５】
続いてクロック信号ＣＬＫ３がＨレベル（ＶＤＤ）になると、ノードＮ１は、オン状態のトランジスタＱ３を通して充電されてＨレベルになる。このときトランジスタＱ３のゲート容量（ゲート・チャネル間容量、ゲート・ソース間容量、ゲート・チャネル間容量）を介する結合によりノードＮ３が昇圧され、トランジスタＱ３は非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、そのＨレベル電位はＶＤＤになる。つまり救済用単位シフトレジスタＳＲＢkは、ノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になる。
【０１６６】
ノードＮ１がＨレベルになると、トランジスタＱ２１がオンし、ノードＮ８が充電されてＨレベルになる。応じてトランジスタＱ２０がオンし、ノードＮ７が放電されてＬレベル（ＶＳＳ）になる。するとノードＮ３はトランジスタＱ１７，Ｑ２０を通して放電されてＬレベル（ＶＳＳ）になり、応じてトランジスタＱ３がオフになる。よってクロック信号ＣＬＫ３がＬレベルに戻っても、ノードＮ１はＨレベルに維持される。ノードＮ７がＬレベルになったことで、トランジスタＱ１６もオフになる。
【０１６７】
その後、クロック信号ＣＬＫ１がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、ゲート線駆動信号ＧkがＨレベルになる。このときトランジスタＱ１のゲート容量を介する結合によりノードＮ１が昇圧され、トランジスタＱ１は非飽和領域で動作する。よってゲート線駆動信号ＧkのＨレベル電位はＶＤＤになる。
【０１６８】
クロック信号ＣＬＫ１がＬレベルになると、出力端子ＯＵＴがトランジスタＱ１により放電され、ゲート線駆動信号ＧkはＬレベルに戻る。
【０１６９】
その後、１行後のゲート線駆動信号Ｇk+1がＨレベルになると、トランジスタＱ２４がオンしてノードＮ９はＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２がＨレベルになる。よってトランジスタＱ２，Ｑ４，Ｑ１８，Ｑ２２，Ｑ２５がオンし、ノードＮ１，Ｎ３，Ｎ７，Ｎ８および出力端子ＯＵＴは低インピーダンスのＬレベルになる。つまり救済用単位シフトレジスタＳＲＢkは、リセット状態に戻る。
【０１７０】
その後は、次に２行前のゲート線駆動信号Ｇk-2が活性化されるまで、トランジスタＱ６，Ｑ７，Ｑ２５で構成されるハーフラッチ回路がノードＮ２をＨレベルに維持するので、救済用単位シフトレジスタＳＲＢkはリセット状態に維持される。
【０１７１】
以上の動作から分かるように、トランジスタＱ１７〜Ｑ２２で構成される回路は、２行前のゲート線駆動信号Ｇk-2の活性化に応じてノードＮ３を充電しておき、ノードＮ１が充電されたのに応じてノードＮ３を放電する充放電回路として機能する。この充放電回路において、トランジスタＱ１７は省略してもよい（トランジスタＱ３のゲートを直接ノードＮ７に接続させてもよい）。トランジスタＱ１７はノードＮ３が昇圧されるときにオフになって、ノードＮ３，Ｎ７間を分離する働きをしている。この働きにより、ノードＮ３が昇圧されるときにおける当該ノードＮ３の寄生容量を小さくでき、ノードＮ３がより大きく昇圧されるようになる。
【０１７２】
＜実施の形態２＞
図１４は、本発明の実施の形態２に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの構成を示すブロック図である。本実施の形態では、ゲート線駆動回路３０ａを構成する単位シフトレジスタＳＲと、救済用ゲート線駆動回路３０ｂを構成する救済用単位シフトレジスタＳＲＢとが、液晶アレイ部１０を挟んで千鳥状に配置される。
【０１７３】
つまり図１４に示すように、ゲート線駆動回路３０ａの単位シフトレジスタＳＲは、奇数行のゲート線ＧＬの左端側と、偶数行のゲート線ＧＬの右端側とに配設される。救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタＳＲＢは、奇数行のゲート線ＧＬの右端側と、偶数行のゲート線ＧＬの左端側とに配設される。
【０１７４】
ゲート線駆動回路３０ａの単位シフトレジスタＳＲは、液晶アレイ部１０を挟んで千鳥状に配置可能であれば任意の構成でよい。但し、ゲート線ＧＬによる信号遅延の影響を避けるため、各単位シフトレジスタＳＲは、２行前のゲート線駆動信号Ｇを受け、その活性化から２水平走査期間だけ遅れて自己が出力するゲート線駆動信号Ｇを活性化させるもの、例えば図３、図１０〜図１２に示した構成のものを用いることが好ましい。
【０１７５】
一方、救済用ゲート線駆動回路３０ｂの救済用単位シフトレジスタＳＲＢとしては、１行前のゲート線駆動信号Ｇを受け、その活性化から１水平走査期間だけ遅れて自己が出力するゲート線駆動信号Ｇを活性化させるものを使用する。救済用単位シフトレジスタＳＲＢの各々から見て、その１行前のゲート線駆動信号Ｇは液晶アレイ部１０に対して同じ側に配設された単位シフトレジスタＳＲから出力されるので、不良救済処理を行ったときにゲート線ＧＬによる信号遅延の影響を受けない。本実施の形態では、救済用単位シフトレジスタＳＲＢとして、図１５に示す回路を使用する。
【０１７６】
図１５は、本実施の形態に係る救済用単位シフトレジスタＳＲＢkの回路図である。実施の形態１で示した救済用単位シフトレジスタＳＲＢkは、２つの入力端子（第１および第２入力端子ＩＮ１，ＩＮ２）を有する構成であったが、本実施の形態の救済用単位シフトレジスタＳＲＢkは、１行前のゲート線駆動信号Ｇk-1（第１行目の救済用単位シフトレジスタＳＲＢ1においては第２スタートパルスＳＰ２）が入力される１つの入力端子ＩＮのみを有する。
【０１７７】
図１５の救済用単位シフトレジスタＳＲＢkにおいて、出力回路２０は図４と同様の構成である。またプルダウン駆動回路２２は、図１３と同様の構成であるが、トランジスタＱ２３のゲートは入力端子ＩＮに接続される。
【０１７８】
プルアップ駆動回路２１は、ノードＮ１（トランジスタＱ１のゲート）と入力端子ＩＮとの間に接続するトランジスタＱ３０と、トランジスタＱ３０のゲート（「ノードＮ３０」と定義する）とノードＮ２（プルダウン駆動回路２２の出力端）との間に接続するトランジスタＱ３１とから構成される。トランジスタＱ３１のゲートは第２電源端子Ｓ２に接続される。
【０１７９】
ここで、不良救済処理によって、救済用単位シフトレジスタＳＲＢkの入力端子ＩＮが１行前のゲート線ＧＬk-1に接続されていると仮定して、図１５の救済用単位シフトレジスタＳＲＢkの動作を説明する。説明の便宜上、救済用単位シフトレジスタＳＲＢkのクロック端子ＣＫにはクロック信号ＣＬＫ１が入力されているものとする。
【０１８０】
まず救済用単位シフトレジスタＳＲＢkの非選択期間において、当該単位シフトレジスタＳＲkは、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態である。このときトランジスタＱ１はオフ、トランジスタＱ２はオンであるので出力端子ＯＵＴ（ゲート線駆動信号Ｇk）は低インピーダンスでＬレベルになっている。またトランジスタＱ２５がオンしており、ノードＮ４（トランジスタＱ７のゲート）も低インピーダンスでＬレベルになっている。
【０１８１】
ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）なので、ノードＮ３０は、ゲート電位がＶＤＤに固定されているトランジスタＱ３１を通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になっており、トランジスタＱ３０はオン状態である。
【０１８２】
所定のタイミングで１行前のゲート線駆動信号Ｇk-1がＨレベルになると、ノードＮ１は、オン状態のトランジスタＱ３０を通して充電されてＨレベルになる。このときトランジスタＱ３０のゲート容量（ゲート・チャネル間容量、ゲート・ソース間容量、ゲート・チャネル間容量）を介する結合によりノードＮ３０が昇圧され、トランジスタＱ３０は非飽和領域で動作してノードＮ１を充電する。よってノードＮ１は高速に充電され、そのＨレベル電位はＶＤＤになる。よってトランジスタＱ１はオンになる。
【０１８３】
一方、プルダウン駆動回路２２では、トランジスタＱ２３がオンになり、ノードＮ４は充電されてＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２は放電されてＬレベル（ＶＳＳ）になる。このときトランジスタＱ２，Ｑ２５はオフする。
【０１８４】
ノードＮ２がＬレベルになると、トランジスタＱ３１がオン状態になるので、ノードＮ３０はトランジスタＱ３１，Ｑ７を通して放電されてＬレベルになる。よってトランジスタＱ３０はオフする。よってこの後、１行前のゲート線駆動信号Ｇk-1がＬレベルになるが、ノードＮ１はＨレベル（ＶＤＤ）に維持される。
【０１８５】
続いて、クロック信号ＣＬＫ１がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、ゲート線駆動信号ＧkがＨレベルになる。このときトランジスタＱ１のゲート容量を介する結合によりノードＮ１が昇圧され、トランジスタＱ１は非飽和領域で動作する。よってゲート線駆動信号ＧkのＨレベル電位はＶＤＤになる。
【０１８６】
クロック信号ＣＬＫ１がＬレベルになると、出力端子ＯＵＴがトランジスタＱ１により放電され、ゲート線駆動信号ＧkはＬレベルに戻る。
【０１８７】
その後、１行後のゲート線駆動信号Ｇk+1がＨレベルになると、トランジスタＱ２４がオンしてノードＮ４はＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）になる。よってトランジスタＱ２，Ｑ２５がオンになる。またノードＮ３０がトランジスタＱ３１を通して充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ３０はオンになるので、ノードＮ１は放電されてＬレベルになる。つまり救済用単位シフトレジスタＳＲＢkは、リセット状態に戻る。
【０１８８】
その後は、次に１行前のゲート線駆動信号Ｇk-1が活性化されるまで、トランジスタＱ６，Ｑ７，Ｑ２５で構成されるハーフラッチ回路がノードＮ２をＨレベルに維持するので、救済用単位シフトレジスタＳＲＢkはリセット状態に維持される。
【０１８９】
以上の動作から分かるように、プルダウン駆動回路２２とトランジスタＱ３１から成る回路は、１行前のゲート線駆動信号Ｇk-1の活性化よりも前にノードＮ３０を充電しておき、１行前のゲート線駆動信号Ｇk-1が活性化した後、それが非活性化する前にノードＮ３０を放電する充放電回路として機能する。なお、１行前のゲート線駆動信号Ｇk-1の活性化タイミングとノードＮ３０の放電タイミングとの間隔は、ノードＮ４の充電およびノードＮ２の放電に要する時間によって規定される。
【０１９０】
この充放電回路において、トランジスタＱ３１は省略してもよい（トランジスタＱ３０のゲートを直接ノードＮ２に接続させてもよい）。トランジスタＱ３１はノードＮ３０が昇圧されるときにオフになって、ノードＮ３０，Ｎ２間を分離する働きをしている。この働きにより、ノードＮ３０が昇圧されるときにおける当該ノードＮ３０の寄生容量を小さくでき、ノードＮ３０がより大きく昇圧されるようになる。
【０１９１】
図１６は、本実施の形態に係るゲート線駆動回路３０ａおよび救済用ゲート線駆動回路３０ｂの回路図である。同図では、単位シフトレジスタＳＲ3に不良が生じ、それを同じ行の救済用単位シフトレジスタＳＲＢ3で置き換える不良救済処理が行われた例を示している。この置き換えは以下の手順で行うことができる。
【０１９２】
まず、単位シフトレジスタＳＲ3の出力端子ＯＵＴとゲート線ＧＬ3との間をレーザ照射により切断し、両者間を電気的に分離する。そして救済用単位シフトレジスタＳＲＢ3において、入力端子ＩＮとロー側電源ＶＳＳとの間の配線をレーザ照射により切断すると共に、入力端子ＩＮに接続した配線と１行前のゲート線ＧＬ2との交点をレーザ照射して入力端子ＩＮとゲート線ＧＬ2とを電気的に接続させる。さらに、救済用単位シフトレジスタＳＲＢの出力端子ＯＵＴに接続した配線とゲート線ＧＬ3との交点をレーザ照射して、出力端子ＯＵＴとゲート線ＧＬ3とを電気的に接続させる。
【０１９３】
その結果、単位シフトレジスタＳＲ3が、救済用単位シフトレジスタＳＲＢ3に置き換えられる。つまり救済用単位シフトレジスタＳＲＢ3が単位シフトレジスタＳＲ3の代わりに動作して、ゲート線ＧＬ3へゲート線駆動信号Ｇ3を出力することになる。これによりゲート線駆動回路３０ａは第４行目以降の単位シフトレジスタＳＲが正常に動作するようになり、ゲート線駆動回路３０ａが修復される。
【０１９４】
なお、本実施の形態の救済用ゲート線駆動回路３０ｂに対しても、実施の形態１の第１〜第３の変更例を適用することが可能である。例えば、第１の変更例を適用し、救済用単位シフトレジスタＳＲＢkの各々において、入力端子ＩＮと１行前のゲート線ＧＬk-1を当初から接続させてもよい。またゲート線ＧＬkの断線を救済する場合は、第２の変更例と同様に、単位シフトレジスタＳＲkとゲート線ＧＬkとを接続させたまま、救済用単位シフトレジスタＳＲＢkに対して不良救済処理を行えばよい。さらに、第３の変更例を適用し、救済用単位シフトレジスタＳＲＢkの各々において、クロック端子ＣＫとそれにクロック信号を供給する配線との間を当初は接続させず（立体交差させる）、不良救済処理によって接続させるようにしてもよい。
【符号の説明】
【０１９５】
１０ 液晶アレイ部、１００ 液晶表示装置、１５ 画素、２０ 出力回路、２１ プルアップ駆動回路、２２ プルダウン駆動回路、３０ｂ 救済用ゲート線駆動回路、３０ａ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、ＳＲＢ 救済用単位シフトレジスタ。
【特許請求の範囲】
【請求項１】
複数の走査線と、
前記複数の走査線に直交する複数の信号線と、
前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、
前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタと
を備える電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
第１入力端子、第２入力端子、出力端子およびクロック端子と、
前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電する充電回路と、
充電された前記第２ノードを、前記第２入力端子に入力された第２入力信号の活性化に応じて昇圧する昇圧回路とを備える
ことを特徴とする電気光学装置。
【請求項２】
前記昇圧回路は、
前記第２ノードと前記第２入力端子との間を容量結合するＭＯＳ（Metal Oxide Semiconductor）容量素子である
請求項１記載の電気光学装置。
【請求項３】
前記充電回路は、
前記第１入力端子に接続した制御電極を有し、前記第２ノードを充電する第３トランジスタである
請求項１または請求項２記載の電気光学装置。
【請求項４】
前記充電回路は、
前記第１入力信号と同位相の第２クロック信号が供給される制御電極を有し、前記第１入力端子と前記第２ノードとの間に接続する第３トランジスタである
請求項１または請求項２記載の電気光学装置。
【請求項５】
前記充電回路は、
前記第１入力端子と前記第２ノードとの間に接続する第３トランジスタと、
前記第１入力信号の活性化に先んじて前記第３トランジスタの制御電極が接続する第５ノードを充電し、前記第１入力信号の非活性化に先んじて前記第５ノードを放電する充放電回路とを備える
請求項１または請求項２記載の電気光学装置。
【請求項６】
前記充放電回路は、
活性レベルの電源に接続した制御電極を有する第５トランジスタを介して前記第５ノードに接続している
請求項５記載の電気光学装置。
【請求項７】
前記第１入力信号は２ライン隣の走査線の駆動信号である
請求項１から請求項６のいずれか記載の電気光学装置。
【請求項８】
前記第２入力信号は、前記第１入力信号の活性期間と前記第１クロック信号の活性期間との間に活性化する第３クロック信号である
請求項１から請求項７のいずれか記載の電気光学装置。
【請求項９】
前記出力端子と走査線との間は、不良救済処理によって接続される
請求項１から請求項８のいずれか記載の電気光学装置。
【請求項１０】
前記第１入力端子とそれに前記第１入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１から請求項９のいずれか記載の電気光学装置。
【請求項１１】
前記第２入力端子とそれに前記第２入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１から請求項１０のいずれか記載の電気光学装置。
【請求項１２】
前記クロック端子とそれに前記第１クロック信号を供給する配線との間は、不良救済処理によって接続される
請求項１から請求項１１のいずれか記載の電気光学装置。
【請求項１３】
前記不良救済処理は、レーザ照射による配線加工処理である
請求項１から請求項１２のいずれか記載の電気光学装置。
【請求項１４】
複数の走査線と、
前記複数の走査線に直交する複数の信号線と、
前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、
前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタと
を備える電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
第１入力端子、第２入力端子、出力端子およびクロック端子と、
前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、
前記前記第２入力端子と前記第１トランジスタの制御電極が接続する第１ノードとの間に接続する第２トランジスタと、
前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電し、前記第１ノードが充電されたのに応じて前記第２ノードを放電する充放電回路とを備え、
前記出力端子とそれに対応する走査線との間は、不良救済処理によって接続される
ことを特徴とする電気光学装置。
【請求項１５】
前記充放電回路は、
活性レベルの電源に接続した制御電極を有する第３トランジスタを介して前記第２ノードに接続している
請求項１４記載の電気光学装置。
【請求項１６】
前記第１入力信号は２ライン隣の走査線の駆動信号である
請求項１４または請求項１５記載の電気光学装置。
【請求項１７】
前記第２入力端子に入力される前記第２入力信号は、前記第１入力信号の活性期間と前記第１クロック信号の活性期間との間に活性化する第２クロック信号である
請求項１４から請求項１６のいずれか記載の電気光学装置。
【請求項１８】
前記出力端子と走査線との間は、不良救済処理によって接続される
請求項１４から請求項１７のいずれか記載の電気光学装置。
【請求項１９】
前記第１入力端子とそれに前記第１入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１４から請求項１８のいずれか記載の電気光学装置。
【請求項２０】
前記第２入力端子とそれに前記第２入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１４から請求項１９のいずれか記載の電気光学装置。
【請求項２１】
前記クロック端子とそれに前記第１クロック信号を供給する配線との間は、不良救済処理によって接続される
請求項１４から請求項２０のいずれか記載の電気光学装置。
【請求項２２】
前記不良救済処理は、レーザ照射による配線加工処理である
請求項１４から請求項２１のいずれか記載の電気光学装置。
【請求項２３】
複数の走査線と、
前記複数の走査線に直交する複数の信号線と、
前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
前記複数の走査線における奇数ラインの第１端側および偶数ラインの第２端側のそれぞれに配設された正規単位シフトレジスタで構成される走査線駆動回路と、
前記複数の走査線における奇数ラインの第２端側および偶数ラインの第１端側のそれぞれに配設された救済用単位シフトレジスタとを備える
ことを特徴とする電気光学装置。
【請求項２４】
請求項２３記載の電気光学装置であって、
前記正規単位シフトレジスタの各々は、２ライン隣の走査線の駆動信号を受け、その活性化から２ライン分の走査期間後に、対応する走査線の駆動信号を活性化させるものであり、
前記救済用単位シフトレジスタの各々は、隣接ラインの走査線の駆動信号を受け、その活性化から１ライン分の走査期間後に、対応する走査線の駆動信号を活性化させるものである
ことを特徴とする電気光学装置。
【請求項２５】
請求項２３記載の電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されたクロック信号を出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと前記入力端子との間に接続する第２トランジスタと、
前記前記入力端子に入力された入力信号の活性化に先んじて前記第２トランジスタの制御電極が接続する第２ノードを充電し、前記入力信号の非活性化に先んじて前記第２ノードを放電する充放電回路とを備え、
前記出力端子と走査線との間は、不良救済処理によって接続される
ことを特徴とする電気光学装置。
【請求項２６】
請求項２５記載の電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
前記出力端子を放電する第３トランジスタをさらに備え、
前記充放電回路は、
活性レベルの電源に接続した制御電極を有し、前記第３トランジスタの制御電極が接続する第３ノードと前記第２ノードとの間に接続する第４トランジスタを含む
ことを特徴とする電気光学装置。
【請求項２７】
前記入力信号は隣接ラインの走査線の駆動信号である
請求項２５または請求項２６記載の電気光学装置。
【請求項２８】
前記出力端子と走査線との間は、不良救済処理によって接続される
請求項２５から請求項２７のいずれか記載の電気光学装置。
【請求項２９】
前記入力端子とそれに前記入力信号を供給する配線との間は、不良救済処理によって接続される
請求項２５から請求項２８のいずれか記載の電気光学装置。
【請求項３０】
前記クロック端子とそれに前記クロック信号を供給する配線との間は、不良救済処理によって接続される
請求項２５から請求項２９のいずれか記載の電気光学装置。
【請求項３１】
前記不良救済処理は、レーザ照射による配線加工処理である
請求項２５から請求項３０のいずれか記載の電気光学装置。
【請求項３２】
前記正規単位シフトレジスタの各々は、２ライン隣の走査線の駆動信号を受け、その活性化から２ライン分の走査期間後に、対応する走査線の駆動信号を活性化させる
請求項２５から請求項３１のいずれか記載の電気光学装置。
【請求項１】
複数の走査線と、
前記複数の走査線に直交する複数の信号線と、
前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、
前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタと
を備える電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
第１入力端子、第２入力端子、出力端子およびクロック端子と、
前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電する充電回路と、
充電された前記第２ノードを、前記第２入力端子に入力された第２入力信号の活性化に応じて昇圧する昇圧回路とを備える
ことを特徴とする電気光学装置。
【請求項２】
前記昇圧回路は、
前記第２ノードと前記第２入力端子との間を容量結合するＭＯＳ（Metal Oxide Semiconductor）容量素子である
請求項１記載の電気光学装置。
【請求項３】
前記充電回路は、
前記第１入力端子に接続した制御電極を有し、前記第２ノードを充電する第３トランジスタである
請求項１または請求項２記載の電気光学装置。
【請求項４】
前記充電回路は、
前記第１入力信号と同位相の第２クロック信号が供給される制御電極を有し、前記第１入力端子と前記第２ノードとの間に接続する第３トランジスタである
請求項１または請求項２記載の電気光学装置。
【請求項５】
前記充電回路は、
前記第１入力端子と前記第２ノードとの間に接続する第３トランジスタと、
前記第１入力信号の活性化に先んじて前記第３トランジスタの制御電極が接続する第５ノードを充電し、前記第１入力信号の非活性化に先んじて前記第５ノードを放電する充放電回路とを備える
請求項１または請求項２記載の電気光学装置。
【請求項６】
前記充放電回路は、
活性レベルの電源に接続した制御電極を有する第５トランジスタを介して前記第５ノードに接続している
請求項５記載の電気光学装置。
【請求項７】
前記第１入力信号は２ライン隣の走査線の駆動信号である
請求項１から請求項６のいずれか記載の電気光学装置。
【請求項８】
前記第２入力信号は、前記第１入力信号の活性期間と前記第１クロック信号の活性期間との間に活性化する第３クロック信号である
請求項１から請求項７のいずれか記載の電気光学装置。
【請求項９】
前記出力端子と走査線との間は、不良救済処理によって接続される
請求項１から請求項８のいずれか記載の電気光学装置。
【請求項１０】
前記第１入力端子とそれに前記第１入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１から請求項９のいずれか記載の電気光学装置。
【請求項１１】
前記第２入力端子とそれに前記第２入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１から請求項１０のいずれか記載の電気光学装置。
【請求項１２】
前記クロック端子とそれに前記第１クロック信号を供給する配線との間は、不良救済処理によって接続される
請求項１から請求項１１のいずれか記載の電気光学装置。
【請求項１３】
前記不良救済処理は、レーザ照射による配線加工処理である
請求項１から請求項１２のいずれか記載の電気光学装置。
【請求項１４】
複数の走査線と、
前記複数の走査線に直交する複数の信号線と、
前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
前記複数の走査線それぞれの第１端側に配設された正規単位シフトレジスタで構成される走査線駆動回路と、
前記複数の走査線それぞれの第２端側に配設された救済用単位シフトレジスタと
を備える電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
第１入力端子、第２入力端子、出力端子およびクロック端子と、
前記クロック端子に入力された第１クロック信号を出力端子に供給する第１トランジスタと、
前記前記第２入力端子と前記第１トランジスタの制御電極が接続する第１ノードとの間に接続する第２トランジスタと、
前記第１入力端子に入力された第１入力信号の活性化に応じて前記第２トランジスタの制御電極が接続する第２ノードを充電し、前記第１ノードが充電されたのに応じて前記第２ノードを放電する充放電回路とを備え、
前記出力端子とそれに対応する走査線との間は、不良救済処理によって接続される
ことを特徴とする電気光学装置。
【請求項１５】
前記充放電回路は、
活性レベルの電源に接続した制御電極を有する第３トランジスタを介して前記第２ノードに接続している
請求項１４記載の電気光学装置。
【請求項１６】
前記第１入力信号は２ライン隣の走査線の駆動信号である
請求項１４または請求項１５記載の電気光学装置。
【請求項１７】
前記第２入力端子に入力される前記第２入力信号は、前記第１入力信号の活性期間と前記第１クロック信号の活性期間との間に活性化する第２クロック信号である
請求項１４から請求項１６のいずれか記載の電気光学装置。
【請求項１８】
前記出力端子と走査線との間は、不良救済処理によって接続される
請求項１４から請求項１７のいずれか記載の電気光学装置。
【請求項１９】
前記第１入力端子とそれに前記第１入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１４から請求項１８のいずれか記載の電気光学装置。
【請求項２０】
前記第２入力端子とそれに前記第２入力信号を供給する配線との間は、不良救済処理によって接続される
請求項１４から請求項１９のいずれか記載の電気光学装置。
【請求項２１】
前記クロック端子とそれに前記第１クロック信号を供給する配線との間は、不良救済処理によって接続される
請求項１４から請求項２０のいずれか記載の電気光学装置。
【請求項２２】
前記不良救済処理は、レーザ照射による配線加工処理である
請求項１４から請求項２１のいずれか記載の電気光学装置。
【請求項２３】
複数の走査線と、
前記複数の走査線に直交する複数の信号線と、
前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
前記複数の走査線における奇数ラインの第１端側および偶数ラインの第２端側のそれぞれに配設された正規単位シフトレジスタで構成される走査線駆動回路と、
前記複数の走査線における奇数ラインの第２端側および偶数ラインの第１端側のそれぞれに配設された救済用単位シフトレジスタとを備える
ことを特徴とする電気光学装置。
【請求項２４】
請求項２３記載の電気光学装置であって、
前記正規単位シフトレジスタの各々は、２ライン隣の走査線の駆動信号を受け、その活性化から２ライン分の走査期間後に、対応する走査線の駆動信号を活性化させるものであり、
前記救済用単位シフトレジスタの各々は、隣接ラインの走査線の駆動信号を受け、その活性化から１ライン分の走査期間後に、対応する走査線の駆動信号を活性化させるものである
ことを特徴とする電気光学装置。
【請求項２５】
請求項２３記載の電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されたクロック信号を出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードと前記入力端子との間に接続する第２トランジスタと、
前記前記入力端子に入力された入力信号の活性化に先んじて前記第２トランジスタの制御電極が接続する第２ノードを充電し、前記入力信号の非活性化に先んじて前記第２ノードを放電する充放電回路とを備え、
前記出力端子と走査線との間は、不良救済処理によって接続される
ことを特徴とする電気光学装置。
【請求項２６】
請求項２５記載の電気光学装置であって、
前記救済用単位シフトレジスタの各々は、
前記出力端子を放電する第３トランジスタをさらに備え、
前記充放電回路は、
活性レベルの電源に接続した制御電極を有し、前記第３トランジスタの制御電極が接続する第３ノードと前記第２ノードとの間に接続する第４トランジスタを含む
ことを特徴とする電気光学装置。
【請求項２７】
前記入力信号は隣接ラインの走査線の駆動信号である
請求項２５または請求項２６記載の電気光学装置。
【請求項２８】
前記出力端子と走査線との間は、不良救済処理によって接続される
請求項２５から請求項２７のいずれか記載の電気光学装置。
【請求項２９】
前記入力端子とそれに前記入力信号を供給する配線との間は、不良救済処理によって接続される
請求項２５から請求項２８のいずれか記載の電気光学装置。
【請求項３０】
前記クロック端子とそれに前記クロック信号を供給する配線との間は、不良救済処理によって接続される
請求項２５から請求項２９のいずれか記載の電気光学装置。
【請求項３１】
前記不良救済処理は、レーザ照射による配線加工処理である
請求項２５から請求項３０のいずれか記載の電気光学装置。
【請求項３２】
前記正規単位シフトレジスタの各々は、２ライン隣の走査線の駆動信号を受け、その活性化から２ライン分の走査期間後に、対応する走査線の駆動信号を活性化させる
請求項２５から請求項３１のいずれか記載の電気光学装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−２１５１７８（Ｐ２０１１−２１５１７８Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−８０２４０（Ｐ２０１０−８０２４０）
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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