電源モジュール
【課題】入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電源モジュールを提供する。
【解決手段】電源モジュールとしてのＤＣＤＣコンバータは、ＩＣチップ７が内蔵された電子部品内蔵基板と、その上に載置された入力側キャパシタＣ１等とを備えるものである。電子部品内蔵基板は、入力側キャパシタＣ１とは反対側に、入力電圧が入力される入力電圧端子ＶINを有し、ＩＣチップ７は、入力電圧端子ＶINからの入力電圧が、所定の接地電位に接続される入力側キャパシタＣ１を経由して入力される入力電圧端子７１を有するものである。そして、入力電圧端子７１と入力側キャパシタＣ１とが接続される配線に、ビア導体（抵抗Ｒ３）が形成されるものである。
【解決手段】電源モジュールとしてのＤＣＤＣコンバータは、ＩＣチップ７が内蔵された電子部品内蔵基板と、その上に載置された入力側キャパシタＣ１等とを備えるものである。電子部品内蔵基板は、入力側キャパシタＣ１とは反対側に、入力電圧が入力される入力電圧端子ＶINを有し、ＩＣチップ７は、入力電圧端子ＶINからの入力電圧が、所定の接地電位に接続される入力側キャパシタＣ１を経由して入力される入力電圧端子７１を有するものである。そして、入力電圧端子７１と入力側キャパシタＣ１とが接続される配線に、ビア導体（抵抗Ｒ３）が形成されるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の内部に電子部品が埋め込まれた（内蔵された）電源モジュールに関する。
【背景技術】
【０００２】
近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、キャパシタ（コンデンサ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
【０００３】
かかる要求に応えるべく、例えば、特許文献１には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６３６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような構造の電源回路としてのマイクロコンバータでは、その電源回路の更なる高効率化（高性能化）を達成すべく、配線インピーダンスをこれまで以上に低下させることが必要不可欠となってきており、また、モジュールの更なる小型化に伴い、配線領域の縮小・低減（縮減）を図る必要も生じてきている。そこで、それらの要求に応えるべく、上記特許文献１に開示されたマイクロコンバータでは、接続元と接続先（接続すべき対象環）を接続する複数の配線のうち、同様の役割を担う配線が同一の配線で一体に形成される傾向にある。
【０００６】
例えば、電圧変換を行う電源回路では、入力側からの外部ノイズが電源回路に入射・伝達することを抑止し、かつ、電流の逆流し、さらに、入力電圧の安定化を図るべく、入力電圧が入力（印加）される入力電圧端子と、制御回路の入力電圧端子との間に、入力側キャパシタ（コンデンサ）が設けられた回路構成が採られることがある。この場合、本来、入力側の配線として、２つの異なる配線、すなわち、入力電圧が印加される入力電圧端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと制御回路の入力電圧端子とを接続する配線といった別体に形成された異なる複数の配線が別々に設けられるべきところ、それらの複数の配線は、機能的に、入力側の配線として同様の役割を有することから、それらの少なくとも一部を同一（一体）の配線で兼用することにより、配線インピーダンスの低減を図ることが試みられつつある。
【０００７】
しかしながら、これらの配線の少なくとも一部を同一の配線（同一の代用配線）とした場合には、入力電圧が印加される入力電圧端子と制御回路の入力電圧端子とが直接的に接続されてしまうため、それらの間に設けられた入力側キャパシタを経由することなく、入力電圧が印加される入力電圧端子から制御回路の入力電圧端子へ電流が流れてしまい、或いは、電流が逆流してしまうおそれが生じ得る。また、制御回路のスイッチング動作に伴って入力電圧が変動するため、このように、入力側キャパシタを経由することなく、入力電圧が印加される入力電圧端子から制御回路の入力電圧端子へ電流が流れてしまうような同一の配線を入力側の配線として設けた場合には、入力側の信号ライン全体に、電圧変動に起因する大きな影響が生じてしまう。
【０００８】
それらの結果、入力側の信号ラインに外部ノイズが含まれてしまったり、入力側信号が不安定になったりする不都合が生じる可能性も高くなる。このように、本来的に複数必要な入力側の配線を、単純に同一の配線で代用しようとすると、入力側キャパシタが本来有する複数の有用な機能、つまり、入力側から侵入し得る外部ノイズを除去する機能、入力電圧の変動の影響を制御回路に与えない電池（二次電池）としての機能、及び、電流の逆流を防止する機能が発現されず、その結果、そのような同一の代用配線は、電源回路の誤動作を引き起こす要因となってしまう可能性がある。
【０００９】
そこで、本発明は、かかる事情に鑑みてなされたものであり、入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電源モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は電源モジュールに関する発明であって、かかる電源モジュールは、電子部品が内蔵された基板と、基板上に載置され、且つ、所定の接地電位に接続される入力側キャパシタと、基板に設けられ、且つ、入力電圧が入力（印加）される第１入力端子とを備え、第１入力端子は、入力側キャパシタと電気的に接続され、電子部品は、基板に設けられた（形成された）第１ビア導体を介して入力側キャパシタと電気的に接続されている。
【００１１】
上記構成においては、第１入力端子と電子部品が、ともに入力側キャパシタに接続されており、より具体的には、第１入力端子と電子部品が、入力側キャパシタを構成する一対の電極のうち接地電位に接続されていない電極に接続され、換言すれば、第１入力端子と電子部品が、入力側キャパシタを経由して互いに電気的に接続されている。よって、入力電圧が入力される第１入力端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと電子部品とを接続する配線のそれぞれの少なくとも一部を同一の配線（同一の代用配線）として一体に形成することができるので、両配線を別体に設ける場合に比して、配線インピーダンスの低減を図り得る。
【００１２】
しかも、電子部品が、基板に設けられた第１ビア導体を介して入力側キャパシタと接続される、言い換えれば、電子部品と入力側キャパシタを接続する配線の途中に第１ビア導体が介在し、この第１ビア導体は、回路上、抵抗成分として作用するので、電圧が入力された第１入力端子から流入する電流は、その抵抗成分によって電子部品に直接流れ込むことが回避される一方、入力側キャパシタへ確実に流れ込む。その結果、入力側キャパシタが有する、入力側から侵入し得る外部ノイズを除去する機能、入力電圧の変動を制御回路に伝えない電池（二次電池）としての機能、及び、電流の逆流を防止するという本来の機能が十分に発動されるので、電源回路である電源モジュールの安定な動作が確保される。
【００１３】
なお、本明細書において、「電子部品が内蔵された基板」とは、電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む概念であり、その「電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように、動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。
【００１４】
具体的には、第１入力端子が、基板に設けられた第２ビア導体を介して入力側キャパシタと電気的に接続されている構成が挙げられる。
【００１５】
上記構成においては、第１入力端子と入力側キャパシタを接続する配線の途中に第２ビア導体が介在されるため、特に、積層基板において、第１入力端子と入力側キャパシタとが離れて配置されている場合に有効である。また、この第２ビア導体は、回路上、抵抗成分として作用するが、第１ビア導体による抵抗成分より第２ビア導体による抵抗成分が小さくなるように第２ビア導体を形成すれば、電圧が入力された第１入力端子から流入する電流は、それらの抵抗成分によって電子部品に直接流れ込むことが回避される一方、入力側キャパシタへ確実に流れ込む。
【００１６】
また、電子部品は、入力電圧に応じた電圧が入力（印加）される第２入力端子を有し、第１入力端子及び入力側キャパシタが接続される配線、並びに、第２入力端子及び入力側キャパシタが接続される配線が、第２入力端子が形成される層とは異なる層で短絡されていてもよい。
【００１７】
上記構成においては、第１入力端子及び入力側キャパシタが接続される配線と、第２入力端子及び入力側キャパシタが接続される配線とが、第２入力端子が形成される層とは異なる層で直結されるので、入力側キャパシタの入力側（接地側とは反対側）には、両配線が並列に接続されることとなる。これにより、第１入力端子、入力側キャパシタ、第２入力端子が1本の配線で接続されることが防止され得る。これにより、第１入力端子、入力側キャパシタ、第２入力端子間を流れる電流の逆流をより一層確実に防止することができる。
【００１８】
また、基板上に載置され、且つ、基板に内蔵された電子部品とは異なる電子部品を備え、電子部品は、第２入力端子（電子部品の主面側）が、異なる電子部品とは反対側を向く（いわゆるフェイスダウンとなる）ように配置されると、電子部品の第２出力端子が異なる電子部品を向くように配置された場合に比して、第２入力端子を異なる電子部品から離間させることができ、構造的に、電子部品の周辺に位置し得る信号ラインもまた異なる電子部品（例えば、インダクタ）から比較的遠方に遠ざけられる。これにより、異なる電子部品に起因するノイズ（例えば、インダクタからの漏れ磁束に起因するノイズ）が、電子部品の周辺に位置する各種信号ラインに結合することに起因するノイズを抑制且つ遮断し得る。
【発明の効果】
【００１９】
本発明の電源モジュールによれば、基板に設けられ、且つ、入力電圧が入力される第１入力端子は、入力側キャパシタと電気的に接続され、電子部品は、基板に設けられた第１ビア導体を介して入力側キャパシタと電気的に接続するようにしたので、入力電圧が入力される第１入力端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと電子部品とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。これにより、両配線を別体に設ける場合に比して、配線インピーダンスの低減を図ることができる。また、電子部品と入力側キャパシタを接続する配線の途中に、抵抗成分として作用する第１ビア導体が介在するので、電圧が入力された第１入力端子から流入する電流は、その抵抗成分によって、電子部品に直接流れ込むことを回避することができる一方、入力側キャパシタへ確実に流れ込むことができる。これにより、入力側キャパシタの本来の機能が保持されるので、電源モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
【図面の簡単な説明】
【００２０】
【図１】本発明による電源モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。
【図２】図１に示すＤＣＤＣコンバータ１の等価回路図である。
【図３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図４】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図５】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図６】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図７】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図８】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図９】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１０】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１１】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１２】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１４】本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。
【図１５】図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。
【図１６】図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。
【図１７】図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図である。
【図１８】図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。
【図１９】入力側の配線インピーダンスを示す等価回路図である。
【図２０】図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００２２】
（第１実施形態）
図１は、本発明による電源モジュールの好適な一実施形態であるＤＣＤＣコンバータ１（電源モジュール）の構造を概略的に示す断面図であり、図２は、ＤＣＤＣコンバータ１の等価回路図である。
【００２３】
ＤＣＤＣコンバータ１は、電子部品内蔵基板２（基板）と、接合部８１を介して電子部品内蔵基板２の接合領域（電極パッド）６１，６２に接続された例えばインダクタ８（本発明における「異なる電子部品」：受動部品）とから構成されるものであり、電子部品内蔵基板２には、例えばＩＣチップ７（本発明における「電子部品」：能動部品）が内蔵されている。なお、電子部品内蔵基板２上には、インダクタ８の他にキャパシタ（コンデンサ）等の受動部品が更に載置されていてもよく、図１においては、ＤＣＤＣコンバータ１を構成する受動部品のうち、インダクタ８のみを電子部品内蔵基板２上に載置している状態を示している。
【００２４】
ＩＣチップ７は、図２の等価回路図に示されるように、入力電圧ＶINに対してスイッチング制御を行い所望の出力電圧ＶOUTを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓ１，Ｓ２とから構成されている。なお、図２の等価回路図は、図１に示す電子部品内蔵基板２上に、インダクタ８（図２では、Ｌと記載）の他にキャパシタ（コンデンサ）Ｃ１，Ｃ２の受動部品が更に載置されている状態を示している。
【００２５】
ＤＣＤＣコンバータ１においては、最下層から第１絶縁層４１、第２絶縁層４２、第３絶縁層４３、第４絶縁層４４、及び第５絶縁層４５と、第１配線層３１、第２配線層３２、第３配線層３３、及び第４配線層３４とが順次積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。最下層である第１絶縁層４１には、外部素子と電気的に接続するために、少なくとも３つの各種出力端子２１〜２３（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１（第１入力端子）、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地されるグラウンド（ＧＮＤ）端子２３から構成されている。
【００２６】
なお、図１は、入力電圧端子２１、及び、グラウンド端子２３側の断面から、紙面奥行側に出力電圧端子２２が視認される状態を示す。
【００２７】
本実施形態のＩＣチップ７も、各第１配線層３１〜第４配線層３４と電気的に接続するために最下層側に各端子が設けられており（内部電極、バンプ、ランド等）、これらの出力端子は、ＤＣＤＣコンバータ１の電子部品内蔵基板２の最下層に形成された、少なくとも３つの各種出力端子２１〜２３に接続される少なくとも３つの端子、すなわち、入力電圧端子７１（第２入力端子、入力電圧用の端子）、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７２（スイッチング用の端子）、グラウンド（ＧＮＤ）端子７３（グラウンド用の端子）に加え、インダクタ８とキャパシタＣ２（図２参照：上述のとおり図１には示していない）によって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック（ＦＢ）端子７４から構成されている。
【００２８】
このように、ＩＣチップ７は、それらの端子７１〜７４が電子部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子７１とスイッチ端子７２、及びグラウンド端子７３とフィードバック端子７４が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子７１、及び、グラウンド端子７３のみを示した。
【００２９】
また、ＩＣチップ７のフィードバック端子７４に対応する電子部品内蔵基板２の出力端子は形成されていない。これは、ＩＣチップ７のフィードバック端子７４は、平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板２の出力電圧端子２２と接続させれば、その機能が果たされることによる。
【００３０】
以上のとおり、図１は、ＩＣチップ７を略中央で破断し、ＩＣチップ７の一方側から平面視した場合の断面図を示しており、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、及びグラウンド端子７３の配線導体を介して、それぞれ、電子部品内蔵基板２の片側一列の入力電圧端子２１、及びグラウンド端子２３と電気的に接続されている構成を示す。このように、電子部品内蔵基板２に形成された外部出力用の各種出力端子２１〜２３とＩＣチップ７の各種端子７１〜７４との対応関係は、以上説明したとおりである。
【００３１】
また、ＩＣチップ７の各種端子７１〜７４が電子部品内蔵基板２の内部において接続される構造は、次のとおりである。すなわち、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された入力電圧端子２１に接続される。また、ＩＣチップ７の入力電圧端子７１は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してキャパシタＣ１と接続される。
【００３２】
ＩＣチップ７のスイッチ端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６２を介してインダクタ８と接続される。
【００３３】
ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１、及び電子部品内蔵基板２に形成されたグラウンド端子２３に接続される。また、ＩＣチップ７のグラウンド端子７３は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６４，６６を介してキャパシタＣ１，Ｃ２に接続される。
【００３４】
ＩＣチップ７のフィードバック端子７４は、ビア導体９５を介して第２配線層３２に接続され、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された出力電圧端子２２に接続される。また、ＩＣチップ７のフィードバック端子７４は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してインダクタ８に接続され、ビア導体９５，９３，９４、及び接合領域である電極パッド６５を介してキャパシタＣ２に接続される。
【００３５】
図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。
【００３６】
まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。
【００３７】
次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。
【００３８】
そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した箇所に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各端子７１〜７４（図示においては、入力電圧端子７１、及びグラウンド端子７３の２つの端子のみ示す）を露出させる（図６）。
【００３９】
それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の端子７１〜７４を、それぞれ、ビア導体９３，９５により接続する（図７）。
【００４０】
次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成させる（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各第１配線層３１〜第４配線層３４及び各第２絶縁層４２〜第４絶縁層４４、並びにＩＣチップ７間の密着性を高める（図９）。
【００４１】
その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。
【００４２】
次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２、９４に接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。
【００４３】
そして、第１配線層３１及び第４配線層３４の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、電子部品内蔵基板２を得る（図１３）。それから、この電子部品内蔵基板２を反転させ上下を逆さまにした状態で、その上にインダクタ８及びキャパシタ等の受動部品を載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。
【００４４】
このように形成された電子部品内蔵基板２を配線層３１〜３４ごとに接地側（インダクタ８の反対側）から平面視したときの配線構造を、図１４から図２０を参照しながら具体的に説明する。まず、図１４は、本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。また、図１５は、図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図（Ｉ−Ｉ線断面図）である。さらに、図１９は、入力側の配線インピーダンス（抵抗成分）を含めて示す等価回路図である。
【００４５】
第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、グラウンド（接地）用の配線パターン３１Ｇ、及び、出力電圧用の配線パターン３１Ｖｏが形成される。また、第１配線層３１には、外部素子と電気的に接続するために端子が形成されており、入力電圧端子２１、出力電圧端子２２、及びグラウンド端子２３を有している。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成されている。また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、２つのグラウンド用のビア導体９２Ｇ、及び電子部品内蔵基板２に形成されたグラウンド端子２３を一体に接続する。上記各種の配線パターン３１Ｖｉ，Ｖｏ，Ｇは、各種出力端子２１〜２３と、各種出力端子２１〜２３に対応する各ビア導体９２とを接続している。
【００４６】
このように形成された配線構造において、入力電圧端子２１は、図１９に示すＶIN端子に対応し、入力電圧用のビア導体９２Ｖｉは、図１９に示すＲ１に対応する。そして、入力電圧用の配線パターン３１Ｖｉは、ＶIN端子と抵抗Ｒ１とを接続するリード線Ｌ１に対応する。
【００４７】
図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図（ＩＩ−ＩＩ線断面図）である。
【００４８】
第２配線層３２には、２つの入力電圧用の配線パターン３２Ｖｉ‐１，Ｖｉ‐２（駆動用の信号ライン）、グラウンド（接地）用の配線パターン３２Ｇ（駆動用の信号ライン）、スイッチング用の配線パターン３２Ｓ（スイッチング用の信号ライン）、出力電圧用の配線パターン３２Ｖｏ（駆動用の信号ライン）、及びフィードバック用の配線パターン３２Ｆ（フィードバック用の信号ライン）が形成される。
【００４９】
また、第２配線層３２には、上述の第１配線層３１と接続するために入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成され、第３配線層３３と接続するために２つの入力電圧用のビア導体９２Ｖｉ、２つの出力電圧用のビア導体９３Ｖｏ、２つのスイッチング用のビア導体９３Ｓ、及び２つのグラウンド用のビア導体９３Ｇが形成される。また、ＩＣチップ７の各種端子７１〜７４に接続される各種ビア導体９５Ｖｉ，９５Ｇ，９５Ｆ，９５Ｓが形成される。
【００５０】
入力電圧用の配線パターン３２Ｖｉ‐１の両端は、入力電圧用のビア導体９２Ｖｉ，９３Ｖｉ‐１に接続され、入力電圧用の配線パターン３２Ｖｉ‐２の両端は、入力電圧用のビア導体９３Ｖｉ‐２，９５Ｖｉに接続される。入力電圧用のビア導体９５Ｖｉは、ＩＣチップ７の入力電圧端子７１と接続される。
【００５１】
また、出力電圧用の配線パターン３２Ｖｏの両端は、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏに接続される。さらにまた、スイッチング用の配線パターン３２Ｓは、ＩＣチップ７のスイッチ端子７２に接続されるビア導体９５Ｓ、及びスイッチング用のビア導体９３Ｓと一体に接続される。また、グラウンド用の配線パターン３２Ｇは、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９３Ｇと一体に接続される。
【００５２】
このように形成された配線構造において、入力電圧用のビア導体９２Ｖｉ（第２ビア導体）と一体に接続されるビア導体９３Ｖｉ‐１は、図１９に示す、回路上の、抵抗Ｒ２に対応し、配線パターン３２Ｖｉ‐１は、この抵抗Ｒ２と抵抗Ｒ１とを接続するリード線Ｌ２に対応する。また、入力電圧用のビア導体９５Ｖｉと一体に接続されるビア導体９３Ｖｉ‐２（第１ビア導体）は、図１９に示す、回路上の、抵抗Ｒ３に対応し、配線パターン３２Ｖｉ‐２は、この抵抗Ｒ３とＩＣチップ７の入力電圧端子７１とを接続するリード線Ｌ３に対応する。
【００５３】
このように構成したことにより、図１９に基づいて説明すれば、リード線Ｌ４から入力側キャパシタＣ１に至る配線を、ＩＣチップ７と入力側キャパシタＣ１との接続、及び、入力電圧端子２１（ＶIN端子）と入力側キャパシタＣ１との接続において共用できる、すなわち、入力電圧端子２１と入力側キャパシタＣ１とを接続する配線、及び、入力側キャパシタＣ１とＩＣチップ７とを接続する配線の、それぞれ少なくとも一部を同一の配線として一体に形成することができる。これにより、両配線を別体に設ける場合に比して配線インピーダンスの低減を図ることができる。
【００５４】
また、入力電圧端子２１から流入する電流が、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線の途中に設けられたビア導体９３Ｖｉ‐２（抵抗Ｒ３に対応）によって、ＩＣチップ７に直接流れ込むことが回避される一方、入力側キャパシタＣ１へ確実に流れ込むことができる。そして、ビア導体９３Ｖｉ‐２を形成するだけでなく、別々の入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２を形成することによって、入力側キャパシタＣ１への配線経路を確実に確保することができる。
【００５５】
さらにまた、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線の途中に介在する少なくとも２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を形成したことにより、これらのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２に対応する回路上の抵抗Ｒ４，Ｒ５が並列に接続される等価回路となるので、配線インピーダンスを大幅に低減することが可能となる。
【００５６】
ここで、フィードバック用の配線パターン３２Ｆの一部は、入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２、及びスイッチング用の配線パターン３２Ｓが延在する方向を横断（縦断）するように形成されることが好ましい。
【００５７】
本実施形態（図１６）では、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の長辺に沿って端子７１，７３と端子７２，７４との間、及び他の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓを横断（縦断）するように形成されている。より具体的には、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の略中央を通るように形成され、各種配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓに対して略直交するように形成されている。
【００５８】
このように形成することにより、各種信号ラインとの接触が最小限に抑えられるため、各種信号ラインとの相互干渉を回避できるだけでなく、各種信号ラインとの容量結合をも防止することができ、フィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて、フィードバック用の信号をより一層安定化させることができる。
【００５９】
また、フィードバック用の配線パターン３２Ｆは、フィードバック端子７４、ビア導体９５Ｆ、及び、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏに接続され、フィードバック用の配線パターン３２Ｆの少なくとも一部が、図１６に示す如く、電子部品内蔵基板２を平面視した状態において、ＩＣチップ７の載置領域（実装領域）Ａ７の外周（外枠）よりも内側に形成される。換言すれば、フィードバック用の配線パターン３２Ｆの少なくとも一部は、ＩＣチップ７の載置下であって、電子部品内蔵基板２を平面視した状態で（電子部品内蔵基板２の面方向において）ＩＣチップ７と重なり合うように形成される。さらに、フィードバック用の配線パターン３２Ｆが、インダクタ８から発生する漏れ磁束と略直交するように形成されているので、電子部品内蔵基板２は、フィードバック用の配線パターン３２Ｆに対するインダクタ８から発生する漏れ磁束の影響を最も受け難くさせることができる。
【００６０】
また、フィードバック用の配線パターン３２Ｆの近くに、好ましくは、フィードバック用の配線パターン３２Ｆの少なくとも一部を取り囲むように、グラウンド用の配線パターン３２Ｇが形成される。グラウンド用の配線パターン３２Ｇは、電子部品内装基板２の両端部であってＩＣチップ７の側端部に形成されるグラウンド用のビア導体９３Ｇ，９３Ｇ、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９２Ｇが一体に形成されるグラウンド層（第２グラウンド層）を画成する。本実施形態（図１６）では、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆの周囲の他、スイッチング用の配線パターン３２Ｓの近くにも形成される。
【００６１】
このように、フィードバック用の配線パターン３２Ｆがインダクタ８から離間した第２配線層３２に形成されており、インダクタ８からより遠方に配置されているだけではなく、第２配線層３２において、フィードバック用の配線パターン３２ＦがＩＣチップ７の載置領域内に形成されており、且つ、ＩＣチップ７の載置下に配置されることにより、ＩＣチップ７が、インダクタ８から発生する漏れ磁束を遮断する媒体（シールド体、シールド層）として機能するので、インダクタ８の漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて安定化させることができる。
【００６２】
なお、フィードバック用の配線パターン３２Ｆは、平滑後の出力電圧を監視するためだけに形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン３２Ｆは、その一方端である出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏから他方端であるフィードバック端子７４に向かって電流が流れ、この電流は、インダクタ８が基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン３２Ｆには、インダクタ８から発生する磁界と反対向きの磁界（反磁界）が発生するので、インダクタ８から発生する漏れ磁束を少なからず軽減することができる。
【００６３】
図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図（ＩＩＩ−ＩＩＩ線断面図）である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各種端子７１〜７４及び第３配線層３３と接続するための各種ビア導体９３が形成される。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。ＩＣチップ７は、インダクタ８側からより離間した側（接地側）に各種端子７１〜７４が配置されるように第３絶縁層４３内部に載置されている。
【００６４】
図１８は、図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図（ＩＶ−ＩＶ線断面図）である。第３配線層３３には、入力電圧用の配線パターン３３Ｖｉ、グラウンド用の配線パターン３３Ｇ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成される。
【００６５】
入力電圧用の配線パターン３３Ｖｉは、第３配線層３３に設けられた４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２と一体に接続されている。４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２のうち、一方の入力電圧用のビア導体９３Ｖｉ‐１は、図１９に示す抵抗Ｒ２，他方の入力電圧用のビア導体９３Ｖｉ‐２は、図１９に示す抵抗Ｒ３に対応する。また、一方の入力電圧用のビア導体９４Ｖｉ‐１は、図１９に示す抵抗Ｒ４，他方の入力電圧用のビア導体９４Ｖｉ‐２は、図１９に示す抵抗Ｒ５に対応する。このように、回路上、等価な抵抗Ｒ２，Ｒ３のそれぞれの値は、等価であっても良いが、抵抗Ｒ４，Ｒ５のそれぞれの値より大きい値であることが好ましい。そして、入力電圧用の配線パターン３３Ｖｉは、並列に接続された抵抗Ｒ２，Ｒ３と抵抗Ｒ４，Ｒ５とをそれぞれ並列に接続する結線と、これら並列群を直列に接続する結線とに相当するリード線Ｌ４に対応する。
【００６６】
ここで、本実施形態とは異なり、例えば、配線インピーダンスの低減を図ることを目的に配線パターン３２Ｖｉ−１，３２Ｖｉ−２をまとめて１つのパターンとすると、抵抗Ｒ２、抵抗Ｒ３は並列接続となるため、新たに配線Ｎ３ができることとなる。したがって、入力側の電流が、抵抗Ｒ２から、抵抗Ｒ３，Ｒ４，Ｒ５を通らず，そのまま入力電圧端子７１へ流入してしまうことになる。このため、もし、入力電圧が低下してしまい、その結果、入力電圧が出力電圧よりも低くなった場合には、電流の逆流を回避することが極めて難しく、また、制御回路Ｃのスッチング動作に伴って変動する入力電圧の影響も大きくなる傾向にある。また例えば、抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ３をその順（又はその逆順）で直列に（言わば、「一筆書き」状に、又は、一気通貫的に）接続し、抵抗Ｒ４と抵抗Ｒ５との結線に、グラウンドに接続された入力側キャパシタＣ１を接続する回路構成の場合には、配線インピーダンスが比較的大きくなる傾向にあることから、電源としての効率を考慮すると抵抗Ｒ４と抵抗Ｒ５とを並列接続することが好ましい。
【００６７】
先にも関連して述べたとおり、本実施形態（図１９参照）の如く、回路上の２点Ｎ１，Ｎ２間が相対的に低いインピーダンスで電気的に接続される状態（短絡）となるように、第３配線層３３に、配線パターン３３Ｖｉが、ビア導体９３Ｖｉ‐１，９３Ｖｉ‐２，９４Ｖｉ‐１，９４Ｖｉ‐２と一体になるように形成されているので、入力電圧が入力される入力電圧端子２１と入力側キャパシタＣ１を接続する配線、及び入力側キャパシタＣ１とＩＣチップ７とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。よって、本実施形態によれば、上述した抵抗Ｒ２，Ｒ４，Ｒ５，Ｒ３を直列に接続し且つ抵抗Ｒ４，Ｒ５間に入力側キャパシタＣ１を接続した構成に起因して生じ得る電流の逆流等の不都合を、有効に回避することができる。
【００６８】
また、このように形成することにより、回路上では、抵抗Ｒ２，Ｒ３間の結線が分断され得る。このため、入力側の電流が一気に入力側キャパシタＣ１を通らずに入力電圧端子７１まで流れることが防止され、その結果、入力電圧の降下に伴う電流の逆流を防止することができる。また、入力電圧端子２１及び入力側キャパシタＣ１が接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣ１が接続される配線が、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３においてで短絡されているため、制御回路Ｃのスイッチング動作に伴う入力電圧の変動による影響を、無視し得る程度にまで軽減し得る。さらに、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、抵抗Ｒ４と抵抗Ｒ５とが並列に接続されるので、これによっても配線インピーダンスを低減することができる。
【００６９】
グラウンド用の配線パターン３３Ｇは、第３配線層３３下に載置されるＩＣチップ７の載置領域Ａ７よりも外側に形成されたグラウンド層（言わば、第１グラウンド層）であって、本実施形態では、入力電圧用の配線パターン３３Ｖｉ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成された領域を除く、インダクタ８の載置領域（実装領域）の略全域を覆うように形成される。このように、グラウンド用の配線パターン３３Ｇは、ＩＣチップ７の載置領域Ａ７、及びインダクタ８の載置領域を覆うように形成されるため、優れた電磁波シールドとして機能する。
【００７０】
このように、前述の如く、第２配線層３２に形成させたグラウンド層に加え、インダクタ８とＩＣチップ７との間の第３配線層３３に、ＩＣチップ７を覆うように広範囲に亘るグラウンド層を形成させることにより、インダクタ８の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。加えて、第２配線層３２に形成される様々な信号ラインの相互干渉が防止され得る。さらに、制御回路Ｃにおけるスイッチング制御の際に発生し易いノイズの発生をも防止することができる。
【００７１】
また、第３配線層３３に形成されるグラウンド層は、入力電圧用の配線パターン３３Ｖｉと出力電圧用の配線パターン３３Ｖｏとの間に形成されることが望ましい。このように形成することで、第３配線層３３に形成される入力側の信号ラインと出力側の信号ラインとがグラウンド層を介して分断されるため、両信号ラインの相互干渉を防止することができ、電子部品内蔵基板２の動作が安定する。
【００７２】
図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図（Ｖ−Ｖ線断面図）である。第４配線層３４は、入力電圧用の配線パターン３４Ｖｉ、グラウンド用の配線パターン３４Ｇ、スイッチング用の配線パターン３４Ｓ、及び出力電圧用の配線パターン３４Ｖｏから構成され、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖは、入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２、グラウンド用のビア導体９４Ｇ、スイッチ要のビア導体９４Ｓ、出力電圧用のビア導体９４Ｖｏのそれぞれに接続される。
【００７３】
そして、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏ上に、電極パッド６１〜６６が設置される。各電極パッド６１〜６６は、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏの領域内であって、インダクタ８又はキャパシタＣ１，Ｃ２が載置される領域の端部よりも外側に配置されるように形成されている。そして、電極パッド６１，６２上にインダクタ８が載置され、電極パッド６３，６４上に入力側キャパシタＣ１が載置され、電極パッド６５，６６上に出力側キャパシタＣ２が載置されることにより、インダクタ８及びキャパシタＣ１，Ｃ２が実装されたＤＣＤＣコンバータ１を得ることができる。
【００７４】
以上のとおり、本実施形態によれば、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線、及び、入力電圧端子２１と入力側キャパシタＣ１とを接続する配線の少なくとも一部を同一の配線として一体に形成したので、両配線を別体に設ける場合に比して配線インピーダンスの低減を図ることができる。
【００７５】
また、ＩＣチップ７の入力電圧端子７１が接続される配線層３２と入力側キャパシタＣ１が接続される配線層３４との間に、抵抗成分として作用するビア導体９３Ｖｉ‐２を形成したので、入力電圧端子２１から流入する電流がＩＣチップ７に直接流れ込むことが回避される一方、入力側キャパシタＣ１へ確実に流れ込むことができる。さらにまた、これにより、入力側キャパシタＣ１の本来の機能を保持することができるので、電源モジュールであるＤＣＤＣコンバータ１の回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能となる。
【００７６】
また、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３において、入力電圧端子２１及び入力側キャパシタＣ１が接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣ１が接続される配線を短絡させ、同一の配線としたので、配線インピーダンスを一層低減することができる。さらに、これにより、入力電圧の降下に伴う電流の逆流をより確実に防止することができる。さらにまた、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、配線インピーダンスの更なる低減が可能となる。
【００７７】
加えて、インダクタ８とフィードバック用の信号ラインである配線パターン３２Ｆとの間の第３配線層３３に、所定の接地電位と接続されるグラウンド用の配線パターン３３ＧをＩＣチップ７の載置領域Ａ７より外側に形成し、且つ、電子部品内蔵基板２の面方向における配線パターン３３Ｇを介して入力信号ラインと出力信号ラインと形成したので、インダクタ８からの漏れ磁束を大幅に遮断することができるとともに、両信号ラインの相互干渉が防止され、ノイズ抑止効果が高められ、その結果、モジュール動作の更なる安定化を図ることができる。
【００７８】
なお、上述したとおり、発発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。
【産業上の利用可能性】
【００７９】
以上説明したとおり、本発明の電源モジュールは、入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、インダクタ等の電子部品の近傍に配置されるＩＣチップ等の電子部品の安定な動作を確保し、且つ、誤動作を確実に防止することができるとともに、信頼性すなわち純度の高い信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【００８０】
１…ＤＣＤＣコンバータ（電源モジュール）、２…電子部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ１，Ｓ２…スイッチ回路、７…ＩＣチップ（第１電子部品）、Ａ７…ＩＣチップの載置領域（実装領域）、８，Ｌ…インダクタ（第２電子部品）、Ｃ１…入力側キャパシタ（コンデンサ），Ｃ２…出力側キャパシタ（コンデンサ）、２１…電子部品内蔵基板の入力電圧端子（第１入力端子）、２２…電子部品内蔵基板の出力電圧端子、２３…電子部品内蔵基板のグラウンド端子、３１〜３４…配線層、３２Ｆ…フィードバック用の配線パターン（フィードバック用の信号ライン）、３２Ｖｉ−１，３２Ｖｉ−２…入力電圧用の配線パターン（駆動用の信号ライン）、３２Ｖｏ…出力電圧用の配線パターン、３２Ｓ…スイッチング用の配線パターン（スイッチング用の信号ライン）、３２Ｇ…グラウンド用の配線パターン（駆動用の信号ライン，第２グラウンド層）、３３Ｇ…グラウンド用の配線パターン（第１グラウンド層）、４１〜４５…絶縁層、６１〜６６…電極パッド、７１…入力電圧用の端子（第２入力端子）、７２…スイッチ端子、７３…グラウンド端子、７４…フィードバック端子、８１…接合部、９２Ｖｉ…ビア導体（第２ビア導体）、９３Ｖｉ‐２…ビア導体（第１ビア導体），９４Ｖｉ‐１，９４Ｖｉ‐２…ビア導体、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、ＶIN…入力電圧、ＶOUT…出力電圧。
【技術分野】
【０００１】
本発明は、基板の内部に電子部品が埋め込まれた（内蔵された）電源モジュールに関する。
【背景技術】
【０００２】
近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、キャパシタ（コンデンサ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
【０００３】
かかる要求に応えるべく、例えば、特許文献１には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６３６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような構造の電源回路としてのマイクロコンバータでは、その電源回路の更なる高効率化（高性能化）を達成すべく、配線インピーダンスをこれまで以上に低下させることが必要不可欠となってきており、また、モジュールの更なる小型化に伴い、配線領域の縮小・低減（縮減）を図る必要も生じてきている。そこで、それらの要求に応えるべく、上記特許文献１に開示されたマイクロコンバータでは、接続元と接続先（接続すべき対象環）を接続する複数の配線のうち、同様の役割を担う配線が同一の配線で一体に形成される傾向にある。
【０００６】
例えば、電圧変換を行う電源回路では、入力側からの外部ノイズが電源回路に入射・伝達することを抑止し、かつ、電流の逆流し、さらに、入力電圧の安定化を図るべく、入力電圧が入力（印加）される入力電圧端子と、制御回路の入力電圧端子との間に、入力側キャパシタ（コンデンサ）が設けられた回路構成が採られることがある。この場合、本来、入力側の配線として、２つの異なる配線、すなわち、入力電圧が印加される入力電圧端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと制御回路の入力電圧端子とを接続する配線といった別体に形成された異なる複数の配線が別々に設けられるべきところ、それらの複数の配線は、機能的に、入力側の配線として同様の役割を有することから、それらの少なくとも一部を同一（一体）の配線で兼用することにより、配線インピーダンスの低減を図ることが試みられつつある。
【０００７】
しかしながら、これらの配線の少なくとも一部を同一の配線（同一の代用配線）とした場合には、入力電圧が印加される入力電圧端子と制御回路の入力電圧端子とが直接的に接続されてしまうため、それらの間に設けられた入力側キャパシタを経由することなく、入力電圧が印加される入力電圧端子から制御回路の入力電圧端子へ電流が流れてしまい、或いは、電流が逆流してしまうおそれが生じ得る。また、制御回路のスイッチング動作に伴って入力電圧が変動するため、このように、入力側キャパシタを経由することなく、入力電圧が印加される入力電圧端子から制御回路の入力電圧端子へ電流が流れてしまうような同一の配線を入力側の配線として設けた場合には、入力側の信号ライン全体に、電圧変動に起因する大きな影響が生じてしまう。
【０００８】
それらの結果、入力側の信号ラインに外部ノイズが含まれてしまったり、入力側信号が不安定になったりする不都合が生じる可能性も高くなる。このように、本来的に複数必要な入力側の配線を、単純に同一の配線で代用しようとすると、入力側キャパシタが本来有する複数の有用な機能、つまり、入力側から侵入し得る外部ノイズを除去する機能、入力電圧の変動の影響を制御回路に与えない電池（二次電池）としての機能、及び、電流の逆流を防止する機能が発現されず、その結果、そのような同一の代用配線は、電源回路の誤動作を引き起こす要因となってしまう可能性がある。
【０００９】
そこで、本発明は、かかる事情に鑑みてなされたものであり、入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電源モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は電源モジュールに関する発明であって、かかる電源モジュールは、電子部品が内蔵された基板と、基板上に載置され、且つ、所定の接地電位に接続される入力側キャパシタと、基板に設けられ、且つ、入力電圧が入力（印加）される第１入力端子とを備え、第１入力端子は、入力側キャパシタと電気的に接続され、電子部品は、基板に設けられた（形成された）第１ビア導体を介して入力側キャパシタと電気的に接続されている。
【００１１】
上記構成においては、第１入力端子と電子部品が、ともに入力側キャパシタに接続されており、より具体的には、第１入力端子と電子部品が、入力側キャパシタを構成する一対の電極のうち接地電位に接続されていない電極に接続され、換言すれば、第１入力端子と電子部品が、入力側キャパシタを経由して互いに電気的に接続されている。よって、入力電圧が入力される第１入力端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと電子部品とを接続する配線のそれぞれの少なくとも一部を同一の配線（同一の代用配線）として一体に形成することができるので、両配線を別体に設ける場合に比して、配線インピーダンスの低減を図り得る。
【００１２】
しかも、電子部品が、基板に設けられた第１ビア導体を介して入力側キャパシタと接続される、言い換えれば、電子部品と入力側キャパシタを接続する配線の途中に第１ビア導体が介在し、この第１ビア導体は、回路上、抵抗成分として作用するので、電圧が入力された第１入力端子から流入する電流は、その抵抗成分によって電子部品に直接流れ込むことが回避される一方、入力側キャパシタへ確実に流れ込む。その結果、入力側キャパシタが有する、入力側から侵入し得る外部ノイズを除去する機能、入力電圧の変動を制御回路に伝えない電池（二次電池）としての機能、及び、電流の逆流を防止するという本来の機能が十分に発動されるので、電源回路である電源モジュールの安定な動作が確保される。
【００１３】
なお、本明細書において、「電子部品が内蔵された基板」とは、電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む概念であり、その「電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように、動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。
【００１４】
具体的には、第１入力端子が、基板に設けられた第２ビア導体を介して入力側キャパシタと電気的に接続されている構成が挙げられる。
【００１５】
上記構成においては、第１入力端子と入力側キャパシタを接続する配線の途中に第２ビア導体が介在されるため、特に、積層基板において、第１入力端子と入力側キャパシタとが離れて配置されている場合に有効である。また、この第２ビア導体は、回路上、抵抗成分として作用するが、第１ビア導体による抵抗成分より第２ビア導体による抵抗成分が小さくなるように第２ビア導体を形成すれば、電圧が入力された第１入力端子から流入する電流は、それらの抵抗成分によって電子部品に直接流れ込むことが回避される一方、入力側キャパシタへ確実に流れ込む。
【００１６】
また、電子部品は、入力電圧に応じた電圧が入力（印加）される第２入力端子を有し、第１入力端子及び入力側キャパシタが接続される配線、並びに、第２入力端子及び入力側キャパシタが接続される配線が、第２入力端子が形成される層とは異なる層で短絡されていてもよい。
【００１７】
上記構成においては、第１入力端子及び入力側キャパシタが接続される配線と、第２入力端子及び入力側キャパシタが接続される配線とが、第２入力端子が形成される層とは異なる層で直結されるので、入力側キャパシタの入力側（接地側とは反対側）には、両配線が並列に接続されることとなる。これにより、第１入力端子、入力側キャパシタ、第２入力端子が1本の配線で接続されることが防止され得る。これにより、第１入力端子、入力側キャパシタ、第２入力端子間を流れる電流の逆流をより一層確実に防止することができる。
【００１８】
また、基板上に載置され、且つ、基板に内蔵された電子部品とは異なる電子部品を備え、電子部品は、第２入力端子（電子部品の主面側）が、異なる電子部品とは反対側を向く（いわゆるフェイスダウンとなる）ように配置されると、電子部品の第２出力端子が異なる電子部品を向くように配置された場合に比して、第２入力端子を異なる電子部品から離間させることができ、構造的に、電子部品の周辺に位置し得る信号ラインもまた異なる電子部品（例えば、インダクタ）から比較的遠方に遠ざけられる。これにより、異なる電子部品に起因するノイズ（例えば、インダクタからの漏れ磁束に起因するノイズ）が、電子部品の周辺に位置する各種信号ラインに結合することに起因するノイズを抑制且つ遮断し得る。
【発明の効果】
【００１９】
本発明の電源モジュールによれば、基板に設けられ、且つ、入力電圧が入力される第１入力端子は、入力側キャパシタと電気的に接続され、電子部品は、基板に設けられた第１ビア導体を介して入力側キャパシタと電気的に接続するようにしたので、入力電圧が入力される第１入力端子と入力側キャパシタとを接続する配線、及び、入力側キャパシタと電子部品とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。これにより、両配線を別体に設ける場合に比して、配線インピーダンスの低減を図ることができる。また、電子部品と入力側キャパシタを接続する配線の途中に、抵抗成分として作用する第１ビア導体が介在するので、電圧が入力された第１入力端子から流入する電流は、その抵抗成分によって、電子部品に直接流れ込むことを回避することができる一方、入力側キャパシタへ確実に流れ込むことができる。これにより、入力側キャパシタの本来の機能が保持されるので、電源モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
【図面の簡単な説明】
【００２０】
【図１】本発明による電源モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。
【図２】図１に示すＤＣＤＣコンバータ１の等価回路図である。
【図３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図４】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図５】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図６】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図７】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図８】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図９】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１０】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１１】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１２】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１４】本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。
【図１５】図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。
【図１６】図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。
【図１７】図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図である。
【図１８】図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。
【図１９】入力側の配線インピーダンスを示す等価回路図である。
【図２０】図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００２２】
（第１実施形態）
図１は、本発明による電源モジュールの好適な一実施形態であるＤＣＤＣコンバータ１（電源モジュール）の構造を概略的に示す断面図であり、図２は、ＤＣＤＣコンバータ１の等価回路図である。
【００２３】
ＤＣＤＣコンバータ１は、電子部品内蔵基板２（基板）と、接合部８１を介して電子部品内蔵基板２の接合領域（電極パッド）６１，６２に接続された例えばインダクタ８（本発明における「異なる電子部品」：受動部品）とから構成されるものであり、電子部品内蔵基板２には、例えばＩＣチップ７（本発明における「電子部品」：能動部品）が内蔵されている。なお、電子部品内蔵基板２上には、インダクタ８の他にキャパシタ（コンデンサ）等の受動部品が更に載置されていてもよく、図１においては、ＤＣＤＣコンバータ１を構成する受動部品のうち、インダクタ８のみを電子部品内蔵基板２上に載置している状態を示している。
【００２４】
ＩＣチップ７は、図２の等価回路図に示されるように、入力電圧ＶINに対してスイッチング制御を行い所望の出力電圧ＶOUTを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓ１，Ｓ２とから構成されている。なお、図２の等価回路図は、図１に示す電子部品内蔵基板２上に、インダクタ８（図２では、Ｌと記載）の他にキャパシタ（コンデンサ）Ｃ１，Ｃ２の受動部品が更に載置されている状態を示している。
【００２５】
ＤＣＤＣコンバータ１においては、最下層から第１絶縁層４１、第２絶縁層４２、第３絶縁層４３、第４絶縁層４４、及び第５絶縁層４５と、第１配線層３１、第２配線層３２、第３配線層３３、及び第４配線層３４とが順次積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。最下層である第１絶縁層４１には、外部素子と電気的に接続するために、少なくとも３つの各種出力端子２１〜２３（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１（第１入力端子）、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地されるグラウンド（ＧＮＤ）端子２３から構成されている。
【００２６】
なお、図１は、入力電圧端子２１、及び、グラウンド端子２３側の断面から、紙面奥行側に出力電圧端子２２が視認される状態を示す。
【００２７】
本実施形態のＩＣチップ７も、各第１配線層３１〜第４配線層３４と電気的に接続するために最下層側に各端子が設けられており（内部電極、バンプ、ランド等）、これらの出力端子は、ＤＣＤＣコンバータ１の電子部品内蔵基板２の最下層に形成された、少なくとも３つの各種出力端子２１〜２３に接続される少なくとも３つの端子、すなわち、入力電圧端子７１（第２入力端子、入力電圧用の端子）、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７２（スイッチング用の端子）、グラウンド（ＧＮＤ）端子７３（グラウンド用の端子）に加え、インダクタ８とキャパシタＣ２（図２参照：上述のとおり図１には示していない）によって平滑された出力電圧を監視し出力電圧が予め設定された基準電圧内となるように制御するフィードバック（ＦＢ）端子７４から構成されている。
【００２８】
このように、ＩＣチップ７は、それらの端子７１〜７４が電子部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、入力電圧端子７１とスイッチ端子７２、及びグラウンド端子７３とフィードバック端子７４が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子７１、及び、グラウンド端子７３のみを示した。
【００２９】
また、ＩＣチップ７のフィードバック端子７４に対応する電子部品内蔵基板２の出力端子は形成されていない。これは、ＩＣチップ７のフィードバック端子７４は、平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板２の出力電圧端子２２と接続させれば、その機能が果たされることによる。
【００３０】
以上のとおり、図１は、ＩＣチップ７を略中央で破断し、ＩＣチップ７の一方側から平面視した場合の断面図を示しており、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、及びグラウンド端子７３の配線導体を介して、それぞれ、電子部品内蔵基板２の片側一列の入力電圧端子２１、及びグラウンド端子２３と電気的に接続されている構成を示す。このように、電子部品内蔵基板２に形成された外部出力用の各種出力端子２１〜２３とＩＣチップ７の各種端子７１〜７４との対応関係は、以上説明したとおりである。
【００３１】
また、ＩＣチップ７の各種端子７１〜７４が電子部品内蔵基板２の内部において接続される構造は、次のとおりである。すなわち、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された入力電圧端子２１に接続される。また、ＩＣチップ７の入力電圧端子７１は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してキャパシタＣ１と接続される。
【００３２】
ＩＣチップ７のスイッチ端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６２を介してインダクタ８と接続される。
【００３３】
ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１、及び電子部品内蔵基板２に形成されたグラウンド端子２３に接続される。また、ＩＣチップ７のグラウンド端子７３は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６４，６６を介してキャパシタＣ１，Ｃ２に接続される。
【００３４】
ＩＣチップ７のフィードバック端子７４は、ビア導体９５を介して第２配線層３２に接続され、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された出力電圧端子２２に接続される。また、ＩＣチップ７のフィードバック端子７４は、ビア導体９５、第３配線層３３に接続されるビア導体９３、第４配線層３４に接続されるビア導体９４、及び接合領域である電極パッド６１を介してインダクタ８に接続され、ビア導体９５，９３，９４、及び接合領域である電極パッド６５を介してキャパシタＣ２に接続される。
【００３５】
図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。
【００３６】
まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。
【００３７】
次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。
【００３８】
そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した箇所に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各端子７１〜７４（図示においては、入力電圧端子７１、及びグラウンド端子７３の２つの端子のみ示す）を露出させる（図６）。
【００３９】
それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の端子７１〜７４を、それぞれ、ビア導体９３，９５により接続する（図７）。
【００４０】
次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成させる（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各第１配線層３１〜第４配線層３４及び各第２絶縁層４２〜第４絶縁層４４、並びにＩＣチップ７間の密着性を高める（図９）。
【００４１】
その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。
【００４２】
次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２、９４に接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。
【００４３】
そして、第１配線層３１及び第４配線層３４の配線パターン上、及び、それらの配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、電子部品内蔵基板２を得る（図１３）。それから、この電子部品内蔵基板２を反転させ上下を逆さまにした状態で、その上にインダクタ８及びキャパシタ等の受動部品を載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。
【００４４】
このように形成された電子部品内蔵基板２を配線層３１〜３４ごとに接地側（インダクタ８の反対側）から平面視したときの配線構造を、図１４から図２０を参照しながら具体的に説明する。まず、図１４は、本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。また、図１５は、図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図（Ｉ−Ｉ線断面図）である。さらに、図１９は、入力側の配線インピーダンス（抵抗成分）を含めて示す等価回路図である。
【００４５】
第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、グラウンド（接地）用の配線パターン３１Ｇ、及び、出力電圧用の配線パターン３１Ｖｏが形成される。また、第１配線層３１には、外部素子と電気的に接続するために端子が形成されており、入力電圧端子２１、出力電圧端子２２、及びグラウンド端子２３を有している。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成されている。また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、２つのグラウンド用のビア導体９２Ｇ、及び電子部品内蔵基板２に形成されたグラウンド端子２３を一体に接続する。上記各種の配線パターン３１Ｖｉ，Ｖｏ，Ｇは、各種出力端子２１〜２３と、各種出力端子２１〜２３に対応する各ビア導体９２とを接続している。
【００４６】
このように形成された配線構造において、入力電圧端子２１は、図１９に示すＶIN端子に対応し、入力電圧用のビア導体９２Ｖｉは、図１９に示すＲ１に対応する。そして、入力電圧用の配線パターン３１Ｖｉは、ＶIN端子と抵抗Ｒ１とを接続するリード線Ｌ１に対応する。
【００４７】
図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図（ＩＩ−ＩＩ線断面図）である。
【００４８】
第２配線層３２には、２つの入力電圧用の配線パターン３２Ｖｉ‐１，Ｖｉ‐２（駆動用の信号ライン）、グラウンド（接地）用の配線パターン３２Ｇ（駆動用の信号ライン）、スイッチング用の配線パターン３２Ｓ（スイッチング用の信号ライン）、出力電圧用の配線パターン３２Ｖｏ（駆動用の信号ライン）、及びフィードバック用の配線パターン３２Ｆ（フィードバック用の信号ライン）が形成される。
【００４９】
また、第２配線層３２には、上述の第１配線層３１と接続するために入力電圧用のビア導体９２Ｖｉ、出力電圧用のビア導体９２Ｖｏ、及びグラウンド用のビア導体９２Ｇが形成され、第３配線層３３と接続するために２つの入力電圧用のビア導体９２Ｖｉ、２つの出力電圧用のビア導体９３Ｖｏ、２つのスイッチング用のビア導体９３Ｓ、及び２つのグラウンド用のビア導体９３Ｇが形成される。また、ＩＣチップ７の各種端子７１〜７４に接続される各種ビア導体９５Ｖｉ，９５Ｇ，９５Ｆ，９５Ｓが形成される。
【００５０】
入力電圧用の配線パターン３２Ｖｉ‐１の両端は、入力電圧用のビア導体９２Ｖｉ，９３Ｖｉ‐１に接続され、入力電圧用の配線パターン３２Ｖｉ‐２の両端は、入力電圧用のビア導体９３Ｖｉ‐２，９５Ｖｉに接続される。入力電圧用のビア導体９５Ｖｉは、ＩＣチップ７の入力電圧端子７１と接続される。
【００５１】
また、出力電圧用の配線パターン３２Ｖｏの両端は、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏに接続される。さらにまた、スイッチング用の配線パターン３２Ｓは、ＩＣチップ７のスイッチ端子７２に接続されるビア導体９５Ｓ、及びスイッチング用のビア導体９３Ｓと一体に接続される。また、グラウンド用の配線パターン３２Ｇは、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９３Ｇと一体に接続される。
【００５２】
このように形成された配線構造において、入力電圧用のビア導体９２Ｖｉ（第２ビア導体）と一体に接続されるビア導体９３Ｖｉ‐１は、図１９に示す、回路上の、抵抗Ｒ２に対応し、配線パターン３２Ｖｉ‐１は、この抵抗Ｒ２と抵抗Ｒ１とを接続するリード線Ｌ２に対応する。また、入力電圧用のビア導体９５Ｖｉと一体に接続されるビア導体９３Ｖｉ‐２（第１ビア導体）は、図１９に示す、回路上の、抵抗Ｒ３に対応し、配線パターン３２Ｖｉ‐２は、この抵抗Ｒ３とＩＣチップ７の入力電圧端子７１とを接続するリード線Ｌ３に対応する。
【００５３】
このように構成したことにより、図１９に基づいて説明すれば、リード線Ｌ４から入力側キャパシタＣ１に至る配線を、ＩＣチップ７と入力側キャパシタＣ１との接続、及び、入力電圧端子２１（ＶIN端子）と入力側キャパシタＣ１との接続において共用できる、すなわち、入力電圧端子２１と入力側キャパシタＣ１とを接続する配線、及び、入力側キャパシタＣ１とＩＣチップ７とを接続する配線の、それぞれ少なくとも一部を同一の配線として一体に形成することができる。これにより、両配線を別体に設ける場合に比して配線インピーダンスの低減を図ることができる。
【００５４】
また、入力電圧端子２１から流入する電流が、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線の途中に設けられたビア導体９３Ｖｉ‐２（抵抗Ｒ３に対応）によって、ＩＣチップ７に直接流れ込むことが回避される一方、入力側キャパシタＣ１へ確実に流れ込むことができる。そして、ビア導体９３Ｖｉ‐２を形成するだけでなく、別々の入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２を形成することによって、入力側キャパシタＣ１への配線経路を確実に確保することができる。
【００５５】
さらにまた、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線の途中に介在する少なくとも２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を形成したことにより、これらのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２に対応する回路上の抵抗Ｒ４，Ｒ５が並列に接続される等価回路となるので、配線インピーダンスを大幅に低減することが可能となる。
【００５６】
ここで、フィードバック用の配線パターン３２Ｆの一部は、入力電圧用の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２、及びスイッチング用の配線パターン３２Ｓが延在する方向を横断（縦断）するように形成されることが好ましい。
【００５７】
本実施形態（図１６）では、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の長辺に沿って端子７１，７３と端子７２，７４との間、及び他の配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓを横断（縦断）するように形成されている。より具体的には、フィードバック用の配線パターン３２Ｆの一部が、ＩＣチップ７の略中央を通るように形成され、各種配線パターン３２Ｖｉ‐１，３２Ｖｉ‐２，３２Ｓに対して略直交するように形成されている。
【００５８】
このように形成することにより、各種信号ラインとの接触が最小限に抑えられるため、各種信号ラインとの相互干渉を回避できるだけでなく、各種信号ラインとの容量結合をも防止することができ、フィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて、フィードバック用の信号をより一層安定化させることができる。
【００５９】
また、フィードバック用の配線パターン３２Ｆは、フィードバック端子７４、ビア導体９５Ｆ、及び、出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏに接続され、フィードバック用の配線パターン３２Ｆの少なくとも一部が、図１６に示す如く、電子部品内蔵基板２を平面視した状態において、ＩＣチップ７の載置領域（実装領域）Ａ７の外周（外枠）よりも内側に形成される。換言すれば、フィードバック用の配線パターン３２Ｆの少なくとも一部は、ＩＣチップ７の載置下であって、電子部品内蔵基板２を平面視した状態で（電子部品内蔵基板２の面方向において）ＩＣチップ７と重なり合うように形成される。さらに、フィードバック用の配線パターン３２Ｆが、インダクタ８から発生する漏れ磁束と略直交するように形成されているので、電子部品内蔵基板２は、フィードバック用の配線パターン３２Ｆに対するインダクタ８から発生する漏れ磁束の影響を最も受け難くさせることができる。
【００６０】
また、フィードバック用の配線パターン３２Ｆの近くに、好ましくは、フィードバック用の配線パターン３２Ｆの少なくとも一部を取り囲むように、グラウンド用の配線パターン３２Ｇが形成される。グラウンド用の配線パターン３２Ｇは、電子部品内装基板２の両端部であってＩＣチップ７の側端部に形成されるグラウンド用のビア導体９３Ｇ，９３Ｇ、ＩＣチップ７のグラウンド端子７３に接続されるビア導体９５Ｇ、及びグラウンド用のビア導体９２Ｇ，９２Ｇが一体に形成されるグラウンド層（第２グラウンド層）を画成する。本実施形態（図１６）では、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆの周囲の他、スイッチング用の配線パターン３２Ｓの近くにも形成される。
【００６１】
このように、フィードバック用の配線パターン３２Ｆがインダクタ８から離間した第２配線層３２に形成されており、インダクタ８からより遠方に配置されているだけではなく、第２配線層３２において、フィードバック用の配線パターン３２ＦがＩＣチップ７の載置領域内に形成されており、且つ、ＩＣチップ７の載置下に配置されることにより、ＩＣチップ７が、インダクタ８から発生する漏れ磁束を遮断する媒体（シールド体、シールド層）として機能するので、インダクタ８の漏れ磁束によって影響を受けやすいフィードバック用の信号ラインである配線パターン３２Ｆへのノイズの重畳を抑止又は遮断させて安定化させることができる。
【００６２】
なお、フィードバック用の配線パターン３２Ｆは、平滑後の出力電圧を監視するためだけに形成された配線であることから、電流が僅かに流れる程度の細い配線パターンであればよい。また、このように形成されるフィードバック用の配線パターン３２Ｆは、その一方端である出力電圧用のビア導体９２Ｖｏ，９３Ｖｏ，９３Ｖｏから他方端であるフィードバック端子７４に向かって電流が流れ、この電流は、インダクタ８が基板上で流れる電流の方向と反対向きに流れている。これにより、フィードバック用の配線パターン３２Ｆには、インダクタ８から発生する磁界と反対向きの磁界（反磁界）が発生するので、インダクタ８から発生する漏れ磁束を少なからず軽減することができる。
【００６３】
図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の端子７１〜７４の端部から平面視したときの電子部品内蔵基板２の構造図（ＩＩＩ−ＩＩＩ線断面図）である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各種端子７１〜７４及び第３配線層３３と接続するための各種ビア導体９３が形成される。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。ＩＣチップ７は、インダクタ８側からより離間した側（接地側）に各種端子７１〜７４が配置されるように第３絶縁層４３内部に載置されている。
【００６４】
図１８は、図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図（ＩＶ−ＩＶ線断面図）である。第３配線層３３には、入力電圧用の配線パターン３３Ｖｉ、グラウンド用の配線パターン３３Ｇ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成される。
【００６５】
入力電圧用の配線パターン３３Ｖｉは、第３配線層３３に設けられた４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２と一体に接続されている。４つの入力電圧用のビア導体９３Ｖｉ‐１、９３Ｖｉ‐２、９４Ｖｉ‐１、９４Ｖｉ‐２のうち、一方の入力電圧用のビア導体９３Ｖｉ‐１は、図１９に示す抵抗Ｒ２，他方の入力電圧用のビア導体９３Ｖｉ‐２は、図１９に示す抵抗Ｒ３に対応する。また、一方の入力電圧用のビア導体９４Ｖｉ‐１は、図１９に示す抵抗Ｒ４，他方の入力電圧用のビア導体９４Ｖｉ‐２は、図１９に示す抵抗Ｒ５に対応する。このように、回路上、等価な抵抗Ｒ２，Ｒ３のそれぞれの値は、等価であっても良いが、抵抗Ｒ４，Ｒ５のそれぞれの値より大きい値であることが好ましい。そして、入力電圧用の配線パターン３３Ｖｉは、並列に接続された抵抗Ｒ２，Ｒ３と抵抗Ｒ４，Ｒ５とをそれぞれ並列に接続する結線と、これら並列群を直列に接続する結線とに相当するリード線Ｌ４に対応する。
【００６６】
ここで、本実施形態とは異なり、例えば、配線インピーダンスの低減を図ることを目的に配線パターン３２Ｖｉ−１，３２Ｖｉ−２をまとめて１つのパターンとすると、抵抗Ｒ２、抵抗Ｒ３は並列接続となるため、新たに配線Ｎ３ができることとなる。したがって、入力側の電流が、抵抗Ｒ２から、抵抗Ｒ３，Ｒ４，Ｒ５を通らず，そのまま入力電圧端子７１へ流入してしまうことになる。このため、もし、入力電圧が低下してしまい、その結果、入力電圧が出力電圧よりも低くなった場合には、電流の逆流を回避することが極めて難しく、また、制御回路Ｃのスッチング動作に伴って変動する入力電圧の影響も大きくなる傾向にある。また例えば、抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ３をその順（又はその逆順）で直列に（言わば、「一筆書き」状に、又は、一気通貫的に）接続し、抵抗Ｒ４と抵抗Ｒ５との結線に、グラウンドに接続された入力側キャパシタＣ１を接続する回路構成の場合には、配線インピーダンスが比較的大きくなる傾向にあることから、電源としての効率を考慮すると抵抗Ｒ４と抵抗Ｒ５とを並列接続することが好ましい。
【００６７】
先にも関連して述べたとおり、本実施形態（図１９参照）の如く、回路上の２点Ｎ１，Ｎ２間が相対的に低いインピーダンスで電気的に接続される状態（短絡）となるように、第３配線層３３に、配線パターン３３Ｖｉが、ビア導体９３Ｖｉ‐１，９３Ｖｉ‐２，９４Ｖｉ‐１，９４Ｖｉ‐２と一体になるように形成されているので、入力電圧が入力される入力電圧端子２１と入力側キャパシタＣ１を接続する配線、及び入力側キャパシタＣ１とＩＣチップ７とを接続する配線のそれぞれの少なくとも一部を同一の配線として一体に形成することができる。よって、本実施形態によれば、上述した抵抗Ｒ２，Ｒ４，Ｒ５，Ｒ３を直列に接続し且つ抵抗Ｒ４，Ｒ５間に入力側キャパシタＣ１を接続した構成に起因して生じ得る電流の逆流等の不都合を、有効に回避することができる。
【００６８】
また、このように形成することにより、回路上では、抵抗Ｒ２，Ｒ３間の結線が分断され得る。このため、入力側の電流が一気に入力側キャパシタＣ１を通らずに入力電圧端子７１まで流れることが防止され、その結果、入力電圧の降下に伴う電流の逆流を防止することができる。また、入力電圧端子２１及び入力側キャパシタＣ１が接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣ１が接続される配線が、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３においてで短絡されているため、制御回路Ｃのスイッチング動作に伴う入力電圧の変動による影響を、無視し得る程度にまで軽減し得る。さらに、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、抵抗Ｒ４と抵抗Ｒ５とが並列に接続されるので、これによっても配線インピーダンスを低減することができる。
【００６９】
グラウンド用の配線パターン３３Ｇは、第３配線層３３下に載置されるＩＣチップ７の載置領域Ａ７よりも外側に形成されたグラウンド層（言わば、第１グラウンド層）であって、本実施形態では、入力電圧用の配線パターン３３Ｖｉ、スイッチング用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏが形成された領域を除く、インダクタ８の載置領域（実装領域）の略全域を覆うように形成される。このように、グラウンド用の配線パターン３３Ｇは、ＩＣチップ７の載置領域Ａ７、及びインダクタ８の載置領域を覆うように形成されるため、優れた電磁波シールドとして機能する。
【００７０】
このように、前述の如く、第２配線層３２に形成させたグラウンド層に加え、インダクタ８とＩＣチップ７との間の第３配線層３３に、ＩＣチップ７を覆うように広範囲に亘るグラウンド層を形成させることにより、インダクタ８の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、大幅に抑制又は遮断することが可能となる。加えて、第２配線層３２に形成される様々な信号ラインの相互干渉が防止され得る。さらに、制御回路Ｃにおけるスイッチング制御の際に発生し易いノイズの発生をも防止することができる。
【００７１】
また、第３配線層３３に形成されるグラウンド層は、入力電圧用の配線パターン３３Ｖｉと出力電圧用の配線パターン３３Ｖｏとの間に形成されることが望ましい。このように形成することで、第３配線層３３に形成される入力側の信号ラインと出力側の信号ラインとがグラウンド層を介して分断されるため、両信号ラインの相互干渉を防止することができ、電子部品内蔵基板２の動作が安定する。
【００７２】
図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図（Ｖ−Ｖ線断面図）である。第４配線層３４は、入力電圧用の配線パターン３４Ｖｉ、グラウンド用の配線パターン３４Ｇ、スイッチング用の配線パターン３４Ｓ、及び出力電圧用の配線パターン３４Ｖｏから構成され、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖは、入力電圧用のビア導体９４Ｖｉ‐１，９４Ｖｉ‐２、グラウンド用のビア導体９４Ｇ、スイッチ要のビア導体９４Ｓ、出力電圧用のビア導体９４Ｖｏのそれぞれに接続される。
【００７３】
そして、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏ上に、電極パッド６１〜６６が設置される。各電極パッド６１〜６６は、それぞれの配線パターン３４Ｖｉ，３４Ｇ，３４Ｓ，３４Ｖｏの領域内であって、インダクタ８又はキャパシタＣ１，Ｃ２が載置される領域の端部よりも外側に配置されるように形成されている。そして、電極パッド６１，６２上にインダクタ８が載置され、電極パッド６３，６４上に入力側キャパシタＣ１が載置され、電極パッド６５，６６上に出力側キャパシタＣ２が載置されることにより、インダクタ８及びキャパシタＣ１，Ｃ２が実装されたＤＣＤＣコンバータ１を得ることができる。
【００７４】
以上のとおり、本実施形態によれば、ＩＣチップ７と入力側キャパシタＣ１とを接続する配線、及び、入力電圧端子２１と入力側キャパシタＣ１とを接続する配線の少なくとも一部を同一の配線として一体に形成したので、両配線を別体に設ける場合に比して配線インピーダンスの低減を図ることができる。
【００７５】
また、ＩＣチップ７の入力電圧端子７１が接続される配線層３２と入力側キャパシタＣ１が接続される配線層３４との間に、抵抗成分として作用するビア導体９３Ｖｉ‐２を形成したので、入力電圧端子２１から流入する電流がＩＣチップ７に直接流れ込むことが回避される一方、入力側キャパシタＣ１へ確実に流れ込むことができる。さらにまた、これにより、入力側キャパシタＣ１の本来の機能を保持することができるので、電源モジュールであるＤＣＤＣコンバータ１の回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能となる。
【００７６】
また、ＩＣチップ７の入力電圧端子７１が形成される層とは異なる層である配線層３３において、入力電圧端子２１及び入力側キャパシタＣ１が接続される配線、並びに、入力電圧端子７１及び入力側キャパシタＣ１が接続される配線を短絡させ、同一の配線としたので、配線インピーダンスを一層低減することができる。さらに、これにより、入力電圧の降下に伴う電流の逆流をより確実に防止することができる。さらにまた、２つのビア導体９４Ｖｉ‐１，９４Ｖｉ‐２を設け、配線パターン３３Ｖｉと一体に接続することにより、配線インピーダンスの更なる低減が可能となる。
【００７７】
加えて、インダクタ８とフィードバック用の信号ラインである配線パターン３２Ｆとの間の第３配線層３３に、所定の接地電位と接続されるグラウンド用の配線パターン３３ＧをＩＣチップ７の載置領域Ａ７より外側に形成し、且つ、電子部品内蔵基板２の面方向における配線パターン３３Ｇを介して入力信号ラインと出力信号ラインと形成したので、インダクタ８からの漏れ磁束を大幅に遮断することができるとともに、両信号ラインの相互干渉が防止され、ノイズ抑止効果が高められ、その結果、モジュール動作の更なる安定化を図ることができる。
【００７８】
なお、上述したとおり、発発明は上記の各実施形態に限定されるものではなく、その要旨を変更しない限度において、これまでに適宜述べたとおり、様々な変形が可能である。
【産業上の利用可能性】
【００７９】
以上説明したとおり、本発明の電源モジュールは、入力側キャパシタの機能を保持しつつ、配線インピーダンスを低減することができ、これにより、インダクタ等の電子部品の近傍に配置されるＩＣチップ等の電子部品の安定な動作を確保し、且つ、誤動作を確実に防止することができるとともに、信頼性すなわち純度の高い信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【００８０】
１…ＤＣＤＣコンバータ（電源モジュール）、２…電子部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ１，Ｓ２…スイッチ回路、７…ＩＣチップ（第１電子部品）、Ａ７…ＩＣチップの載置領域（実装領域）、８，Ｌ…インダクタ（第２電子部品）、Ｃ１…入力側キャパシタ（コンデンサ），Ｃ２…出力側キャパシタ（コンデンサ）、２１…電子部品内蔵基板の入力電圧端子（第１入力端子）、２２…電子部品内蔵基板の出力電圧端子、２３…電子部品内蔵基板のグラウンド端子、３１〜３４…配線層、３２Ｆ…フィードバック用の配線パターン（フィードバック用の信号ライン）、３２Ｖｉ−１，３２Ｖｉ−２…入力電圧用の配線パターン（駆動用の信号ライン）、３２Ｖｏ…出力電圧用の配線パターン、３２Ｓ…スイッチング用の配線パターン（スイッチング用の信号ライン）、３２Ｇ…グラウンド用の配線パターン（駆動用の信号ライン，第２グラウンド層）、３３Ｇ…グラウンド用の配線パターン（第１グラウンド層）、４１〜４５…絶縁層、６１〜６６…電極パッド、７１…入力電圧用の端子（第２入力端子）、７２…スイッチ端子、７３…グラウンド端子、７４…フィードバック端子、８１…接合部、９２Ｖｉ…ビア導体（第２ビア導体）、９３Ｖｉ‐２…ビア導体（第１ビア導体），９４Ｖｉ‐１，９４Ｖｉ‐２…ビア導体、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、ＶIN…入力電圧、ＶOUT…出力電圧。
【特許請求の範囲】
【請求項１】
電子部品が内蔵された基板と、
前記基板上に載置され、且つ、所定の接地電位に接続される入力側キャパシタと、
前記基板に設けられ、且つ、入力電圧が入力される第１入力端子と、
を備え、
前記第１入力端子は、前記入力側キャパシタと電気的に接続され、
前記電子部品は、前記基板に設けられた第１ビア導体を介して前記入力側キャパシタと電気的に接続されている、
電源モジュール。
【請求項２】
前記第１入力端子は、前記基板に設けられた第２ビア導体を介して前記入力側キャパシタと電気的に接続されている、
請求項１記載の電源モジュール。
【請求項３】
前記第１入力端子及び前記電子部品は、前記入力側キャパシタを構成する一対の電極のうち接地されていない方の電極に接続されている、
請求項１又は２記載の電源モジュール。
【請求項４】
前記電子部品は、前記入力電圧に応じた電圧が入力される第２入力端子を有し、
前記第１入力端子及び前記入力側キャパシタが接続される配線、並びに、前記第２入力端子及び前記入力側キャパシタが接続される配線は、前記第２入力端子が形成される層とは異なる層で短絡されている、
請求項１乃至３のいずれか１項記載の電源モジュール。
【請求項５】
前記基板上に載置され、且つ、前記基板に内蔵された電子部品とは異なる電子部品を備え、
前記電子部品は、前記第２入力端子は、前記異なる電子部品とは反対側を向くように配置される、
請求項１乃至４のいずれか１項記載の電源モジュール。
【請求項１】
電子部品が内蔵された基板と、
前記基板上に載置され、且つ、所定の接地電位に接続される入力側キャパシタと、
前記基板に設けられ、且つ、入力電圧が入力される第１入力端子と、
を備え、
前記第１入力端子は、前記入力側キャパシタと電気的に接続され、
前記電子部品は、前記基板に設けられた第１ビア導体を介して前記入力側キャパシタと電気的に接続されている、
電源モジュール。
【請求項２】
前記第１入力端子は、前記基板に設けられた第２ビア導体を介して前記入力側キャパシタと電気的に接続されている、
請求項１記載の電源モジュール。
【請求項３】
前記第１入力端子及び前記電子部品は、前記入力側キャパシタを構成する一対の電極のうち接地されていない方の電極に接続されている、
請求項１又は２記載の電源モジュール。
【請求項４】
前記電子部品は、前記入力電圧に応じた電圧が入力される第２入力端子を有し、
前記第１入力端子及び前記入力側キャパシタが接続される配線、並びに、前記第２入力端子及び前記入力側キャパシタが接続される配線は、前記第２入力端子が形成される層とは異なる層で短絡されている、
請求項１乃至３のいずれか１項記載の電源モジュール。
【請求項５】
前記基板上に載置され、且つ、前記基板に内蔵された電子部品とは異なる電子部品を備え、
前記電子部品は、前記第２入力端子は、前記異なる電子部品とは反対側を向くように配置される、
請求項１乃至４のいずれか１項記載の電源モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１３８８１２（Ｐ２０１１−１３８８１２Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２００９−２９６００７（Ｐ２００９−２９６００７）
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
[ Back to top ]