露光装置、画像形成装置、露光制御プログラム
【課題】光量むら補正値にシェーディング補正を行う計算処理の負荷を低減できる露光装置を提供する。
【解決手段】画像形成装置の主電源が投入された際に、EEPROM62に記憶されている光量むら補正値にシェーディング補正計算回路152がシェーディング補正を施し、補正後のデータは光量むら補正値用メモリ111に記憶される。画像形成の際には、点灯パルス数計算回路112は、補正値用メモリ111からシェーディング補正済みの光量むら補正値を読み出して、各ドットの点灯時間を計算する。
【解決手段】画像形成装置の主電源が投入された際に、EEPROM62に記憶されている光量むら補正値にシェーディング補正計算回路152がシェーディング補正を施し、補正後のデータは光量むら補正値用メモリ111に記憶される。画像形成の際には、点灯パルス数計算回路112は、補正値用メモリ111からシェーディング補正済みの光量むら補正値を読み出して、各ドットの点灯時間を計算する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、露光装置、画像形成装置、露光制御プログラムに関する。
【背景技術】
【0002】
特許文献1には、光量ムラ補正値を再計算して、シェーディング補正を行う技術について開示されている。その具体的手段として、CPUから補正値を読み出して、再計算後にLPHの補正値メモリ/ドライバメモリにデータを書き込む構成が開示されている。また、ドライバ内にシェーディング補正演算部があり、発光素子の点灯タイミングでリアルタイムに補正を行う構成も開示されている。
【0003】
特許文献2には、EEPROMにLPHの経時データを書き込んでおき、電源投入後に経時時間から補正データを書き出しなおして、ヘッド内のメモリへデータを書き込む点が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】2005‐246909号公報
【特許文献2】特開平05‐169724号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、光量むら補正値にシェーディング補正を行う計算処理の負荷を低減することである。
【課題を解決するための手段】
【0006】
請求項1に記載の発明は、複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、露光装置である。
【0007】
請求項2に記載の発明は、感光体と、前記感光体上に潜像を形成する露光装置と、前記潜像を現像する現像器と、を備え、前記露光装置は、複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、を備え、前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、画像形成装置である。
【0008】
請求項3に記載の発明は、複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、を備え、前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、露光装置を制御して、前記第1の記憶手段に記憶している前記光量むら補正値に前記シェーディング補正を行なって、補正後の前記光量むら補正値を前記第2の記憶手段に記憶させる、処理をコンピュータに実行させるコンピュータに読み取り可能な露光制御プログラムである。
【発明の効果】
【0009】
本発明によれば、光量むら補正値にシェーディング補正を行う計算処理の負荷を、本構成を備えない場合に比べて低減することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施の形態である画像形成装置の全体構成を示す図である。
【図2】本発明の一実施の形態である画像形成装置のLEDプリントヘッドの構成を説明する断面図である。
【図3】本発明の一実施の形態である画像形成装置の複数個のLEDチップを配置したLEDアレイ23の平面図である。
【図4】本発明の一実施の形態である画像形成装置の自己走査型LEDを適用したLEDプリントヘッドにおける発光素子アレイ駆動装置を説明する回路図である。
【図5】本発明の一実施の形態である画像形成装置の発光素子アレイ駆動装置を説明する回路図である。
【図6】本発明の一実施の形態である画像形成装置の発光素子アレイ駆動装置の各部の動作のタイミングチャートである。
【図7】本発明の一実施の形態である画像形成装置において初期状態から転送信号CK1RをLレベルにした場合のレベルシフト回路の電流の流れを説明する図である。
【図8】本発明の一実施の形態である画像形成装置において転送信号CKSをHレベル、CK1CをLレベルにした直後の電流の流れを説明する図である。
【図9】本発明の一実施の形態である画像形成装置においてサイリスタS1が完全にオンした定常状態での各部の電位を説明する図である。
【図10】本発明の一実施の形態である画像形成装置においてサイリスタS2にゲート電流が流れる状態を説明する図である。
【図11】本発明の一実施の形態である画像形成装置におけるLEDアレイの制御系のブロック図である。
【図12】本発明の一実施の形態である画像形成装置における駆動装置を中心とする回路の回路図である。
【図13】本発明の一実施の形態である画像形成装置におけるLEDアレイの説明図である。
【図14】本発明の一実施の形態である画像形成装置におけるLEDチップの拡大平面図である。
【図15】本発明の一実施の形態である画像形成装置におけるシェーディング補正計算回路の回路図である。
【図16】本発明の一実施の形態である画像形成装置における補正係数1による光量むら補正値の補正を示すグラフである。
【図17】本発明の一実施の形態である画像形成装置における駆動装置を中心とする回路の回路図である。
【図18】関連技術となる駆動装置を中心とする回路の回路図である。
【発明を実施するための形態】
【0011】
以下、本発明の一実施の形態について説明する。
【0012】
図1は、本実施の形態にかかる画像形成装置の全体構成を示す説明図である。
【0013】
この画像形成装置は、タンデム方式の電子写真方式により印刷媒体上にカラー画像を形成することができる装置であり、4個のドラム状の感光体1A,1B,1C,1Dを中間転写ベルト7の周囲に配置して構成されている。それぞれの感光体1A,1B,1C,1Dの周囲には電子写真プロセスで画像形成するための各種装置が配置されている。これらの装置の装置構成は、感光体1A,1B,1C,1Dにおいて共通であるため、ここでは、代表して感光体1Aの周囲の装置について説明する。すなわち、感光体1Aの周囲には、帯電器2A、印字ヘッド3A、現像器4A、クリーナ5A、除電器6Aが配置され、感光体1A上にはイエロー(Y)の現像剤でトナー画像が形成される(また、以下の説明で、感光体1というときは感光体1A,1B,1C,1Dを示している。帯電器2A、印字ヘッド3A、現像器4A、クリーナ5A、除電器6Aにおいても同様。)。同様に、感光体1B,1C,1D上には、それぞれマゼンタ(M)、シアン(C)、ブラック(K)のトナー画像が形成される。レジセンサ8の検出信号に基づいて位置合わせをしながら、この各トナー画像を中間転写ベルト7上に互いに重ね合わせて転写し、これを記録用紙9に一括して転写する。そして用紙搬送ベルト10で定着器11に運んで印刷媒体となる記録用紙9上に定着させ、カラー画像を形成することができる。
【0014】
かかるタンデム方式のカラー画像形成装置は、YMCK各色の画像形成装置を独立して配置するため、各装置の小型化を図る必要がある。そのために印字ヘッドとしては感光体ドラム周長周りのスペース占有率を最小限に小型化することが求められ、発光素子となる発光ダイオード(LED)を多数配列したLEDアレイを用いたLEDプリントヘッドが採用されている。
【0015】
以下では、印字ヘッド3Aで感光体1上を露光する露光装置について詳細に説明する。
【0016】
図2は、LEDプリントヘッドの構成を説明する断面図である。
【0017】
このLEDプリントヘッド20は、印字ヘッド3に設けられた感光体露光用の発光素子であり、支持体としてのハウジング21、後述する発光素子アレイ駆動装置50を搭載するプリント基板22、露光光を照射するLEDアレイ23、LEDアレイ23からの光を感光体ドラム1表面に結像させるセルフォックレンズアレイ24(「セルフォックレンズ」は日本板ガラスの登録商標である)、セルフォックレンズアレイ24を支持するとともにLEDアレイ23を外部から遮蔽するセルフォックレンズアレイホルダー25、ハウジング21をセルフォックレンズアレイ24方向に付勢する板バネ26を備えている。
【0018】
ハウジング21は、アルミニウム、SUS等のブロックまたは板金で形成され、プリント基板22及びLEDアレイ23を支持している。またセルフォックレンズアレイホルダー25は、ハウジング21およびセルフォックレンズアレイ23を支持し、LEDアレイ23の発光点とセルフォックレンズアレイ24の焦点とが一致するように構成している。さらにセルフォックレンズアレイホルダー25はLEDアレイ23を密閉するように配置されている。そのため、LEDアレイ23に外部からゴミが付着することはない。一方、板バネ26は、LEDアレイ23およびセルフォックレンズアレイ24の位置関係を保持するように、ハウジング21を介してセルフォックレンズアレイ24方向に付勢している。
【0019】
このように構成されたLEDプリントヘッド20は、調整ネジ(図示せず)によってセルフォックレンズアレイ24の光軸方向に移動可能に構成され、セルフォックレンズアレイ24の結像位置(焦点)が感光体ドラム1表面上に位置するように調整される。
【0020】
LEDアレイ23は、後述のとおり複数個のLEDチップ40がチップ用基板に感光体ドラム1の軸線方向と平行に精度よく列状に配置されている。またセルフォックレンズアレイ24も同様に、自己集束性のファイバーが感光体ドラム1の軸線方向と平行に精度よく列状に配置されている。そしてLEDアレイ23からの光が感光体ドラム1表面に結像され、静電潜像を形成する。
【0021】
図3は、複数個のLEDチップ40を配置したLEDアレイ23の平面図を示している。
【0022】
LEDアレイ23には、58個のLEDチップ40(C1〜C58)が、感光体ドラム1の軸線方向と平行になるように精度良く列状に配置されている。各LEDチップ40は、互いに千鳥状に配列されている。そして、LEDプリントヘッド20では、各LEDチップ40にそれぞれ128個のLEDが搭載されている。また、LEDアレイ23には、LEDチップ40を駆動するための駆動装置41が設けられている。さらに、LEDアレイ23には、出力電圧を安定化させるための電源回路61、LEDチップ40を構成する各LEDの光量補正値データ等を記憶するEEPROM62、および画像形成装置本体との間で信号の送受信を行うハーネス63が設けられている。
【0023】
LEDプリントヘッド20には、自己走査型LEDを適用している。自己走査型LEDは、選択的に発光点をオン・オフさせるスイッチに相当する部分として、サイリスタ構造を適用している。このサイリスタ構造の適用により、スイッチ部を発光点と同一のチップ上に配置することが可能になり、また、スイッチのオン・オフタイミングを2本の信号線によって選択的に発光させることができることから、データ線を共通化し、配線が簡素化している。
【0024】
図4は、自己走査型LEDを適用したLEDプリントヘッド20における発光素子アレイ駆動装置50を説明する回路図である。
【0025】
図4において、発光素子アレイ駆動装置50は、LEDチップ40と、LEDチップ40を駆動するための駆動装置41とを備えている。LEDチップ40は、各LEDの駆動素子となるn個のサイリスタS1,S2,…,Sn(図面中において、このサイリスタは適宜等価回路で図示する)、n個の発光ダイオード(LED)L1,L2,…,Ln、n+1個のダイオードCR0,CR1,CR2,…CRnなどにより構成される。また、駆動装置41は、抵抗RS、R1B、R2B、RID、コンデンサC1、C2、信号発生回路42などにより構成されている。なお、図1においては、LEDチップ40に設けられたサイリスタ、発光ダイオード、ダイオードの一部のみを図示している。
【0026】
以下に、LEDチップ40および駆動装置41の回路構成を説明する。まず、各サイリスタS1〜Snのアノード端子A1〜Anは電源ライン12に接続されている。この電源ライン12には電源電圧VDD(VDD=3.3V)が供給される。奇数番目のサイリスタS1,S3,…のカソード端子K1,K3,…は、抵抗R1Aを介して信号発生回路42に接続されているが、抵抗R1Aと信号発生回路42との間は、抵抗R1Bが接続された信号線とコンデンサC1が接続された信号線とを並列に分岐したレベルシフト回路43が接続されている。さらに、偶数番目のサイリスタのカソード端子K2,K4,…は、抵抗R2Aを介して信号発生回路42に接続されているが、抵抗R2Aと信号発生回路42との間には、抵抗R2Bが接続された信号線とコンデンサC2が接続された信号線とを並列に分岐したレベルシフト回路44が接続されている。
【0027】
一方、各サイリスタS1〜Snのゲート端子G1〜Gnは、各サイリスタに対応して設けられた抵抗R1〜Rnを介して電源ライン16に各々接続されている。なお、電源ライン16は接地(GND)されている。
【0028】
また、各サイリスタS1〜Snのゲート端子G1〜Gnと、各サイリスタS1〜Snに対応して設けられた発光ダイオードL1〜Lnのゲート端子とは各々接続されている。
【0029】
さらに、各サイリスタS1〜Snのゲート端子G1〜Gnには、ダイオードCR1〜CRnのアノード端子が接続されている。ダイオードCR1〜CRnのカソード端子は、次段のゲート端子に各々接続されている。すなわち、各ダイオードCR1〜CRnは直列接続されている。
【0030】
ダイオードCR1のアノード端子はダイオードCR0のカソード端子に接続され、ダイオードCR0のアノード端子は抵抗RSを介して信号発生回路42に接続されている。また、発光ダイオードL1〜Lnのカソード端子は、抵抗RIDを介して信号発生回路42に接続されている。なお、発光ダイオードL1〜Lnは、一例としてAlGaAsPまたはGaAsPで構成され、バンドギャップは約1.5Vである。
【0031】
図5は、発光素子アレイ駆動装置50を説明する回路図である。
【0032】
図5では、A3サイズの記録用紙に600dpi(dot per inch)で記録する構成を示し、7424dotのLED素子を駆動する構成である。すなわち、本実施の形態のLEDプリントヘッド20は、1チップが128dotで構成されたLEDチップ40を58チップ搭載している。
【0033】
図5において、LED点灯信号であるIDは、LEDチップ40の1チップ当たり1本有し、全部で58本が配置されている。また、転送信号CK1、CK2、CKSは、1本当たり9〜10チップを駆動し、それぞれ全部で6組配置され、それぞれの組ごとにレベルシフト回路43、44(図4参照)を配置している。このように構成することによって、転送信号CK1、CK2、CKSの1本当たりの駆動能力を低減し、すべてのLEDチップ40を安定的に低電圧駆動している。
【0034】
LEDプリントヘッド20には自己走査型LEDを適用している。自己走査型LEDは、選択的に発光点をオン・オフさせるスイッチに相当する部分として、サイリスタ構造を適用している。このサイリスタ構造の適用により、スイッチ部を発光点と同一のチップ上に配置している。また、スイッチのオン・オフタイミングを2本の信号線によって選択的に発光させるようにして、データ線を共通化し、配線が簡素化している。
【0035】
次に、図4に示す発光素子アレイ駆動装置50の動作について、図6に示すタイミングチャートを参照して説明する。図6では図4において信号線に付している符号を示すことにより、各信号が図4の回路のどの信号であるのかを明らかにしている。なお、以下では、サイリスタが4個(n=4)の場合を例に説明する。
【0036】
(1)まず、初期状態では、すべてのサイリスタS1、S2、S3、S4には電流が流れないため、オフしている(図6(1))。
【0037】
(2)初期状態から、転送信号CK1RをLレベルにすると(図6(2))、レベルシフト回路43では、図7に示したように矢印の方向へ電流が流れ、やがて転送信号CK1の電位がGNDになる。転送信号CK1Cの電位は本例では3.3Vなので、コンデンサC1の両端電位は3.3V(VDD)になる。この場合、図6(2)のタイミング点線部分のように、転送信号CKSをHレベルとしてもよい。
【0038】
(3)これと同時に、転送信号CKSをHレベル、転送信号CK1CをLレベルにすると(図2(3))、転送信号CK1の電位は、コンデンサC1に電荷が蓄積されているため、約−3.3Vになる。また、ゲートG1電位は、ΦS電位−Vf=約1.8Vとなる。ここで、ΦS電位=約3.3Vであり、VfはAlGaAsのダイオード順方向電圧を意味し、約1.5Vである。さらに、Φ1電位=G1電位−Vf=0.3Vとなる。このため、信号線Φ1と転送信号CK1との間に約3.7Vの電位差が生じる。
【0039】
そして、この状態において、図8に示すように、ゲートG1→信号線Φ1→転送信号CK1のルートでサイリスタS1のゲート電流が流れ始める。その際に信号発生回路42のトライステートバッファーB1Rをハイインピーダンス(Hi−Z)にすることで、電流の逆流防止を行う。
【0040】
その後、サイリスタS1のゲート電流により、Tr2がオンし、それによってTr1のベース電流(Tr2のコレクタ電流)が流れ、Tr1がオンするという順序でサイリスタS1がオンし始め、ゲート電流が徐々に上昇する。それとともに、レベルシフト回路43のコンデンサC1に電流が流れ込むことで、転送信号CK1の電位も徐々に上昇する。
【0041】
(4)所定時間(転送信号CK1電位がGND近傍になる時間)の経過後、信号発生回路42のトライステートバッファーB1RをLレベルにする(図6(4))。そうすると、ゲートG1電位が上昇することによって信号線Φ1電位の上昇および転送信号CK1電位の上昇が生じ、それに伴いレベルシフト回路43の抵抗R1B側に電流が流れ始める。その一方で、転送信号CK1電位が上昇するのに従い、レベルシフト回路43のコンデンサC1に流れ込む電流は徐々に減少する。
【0042】
そして、サイリスタS1が完全にオンし、定常状態になると、各信号線における電位は図9に示したようになる。すなわち、サイリスタS1のオン状態を保持するための電流がレベルシフト回路43の抵抗R1Bに流れるが、コンデンサC1には流れない。なお、転送信号CK1の電位は、CK1電位=1.8−1.8×R1B/(R1A+R1B)である。
【0043】
(5)サイリスタS1が完全にオンした状態で、点灯信号IDをLレベルにする(図6(5))。このとき、ゲートG1電位>ゲートG2電位(ゲートG1電位−ゲートG2電位=1.8V)であるため、サイリスタ構造のLED
L1のほうが早くオンし、点灯する。LED L1がオンするのに伴って、信号線Φ1電位が上昇し、信号線Φ1電位=ゲートG2電位=1.8Vとなるため、LED L2以降のLEDはオンすることはない。すなわち、L1、L2、L3、L4、…は、最もゲート電圧の高いLEDのみがオン(点灯)することになる。
【0044】
(6)次に、転送信号CK2RをLレベルにすると(図6(6))、図6(2)の場合と同様に電流が流れ、レベルシフト回路44のコンデンサC2の両端に電圧が発生する。図6(6)の終了直前の定常状態において、ゲートG2電位が1.8Vあるため、各点の電圧値は図6(2)の場合とは若干異なるが、動作上影響はない。これは、図6(6)の終了直前の定常状態では、信号線Φ2電位=ゲートG2電位−Vf=1.8V−1.5V=0.3V程度あるため、図10に示したように、点線の方向にサイリスタS2にゲート電流が流れるが、これがわずかであるためサイリスタS2はオンしないからである。なお、この場合の転送信号CK2電位は、CK2電位=0.3−0.3×R2B/(R2A+R2B)≒0.15程度である。
【0045】
(7)この状態で転送信号CK2CをLレベルにすると(図6(7))、サイリスタスイッチS2がターンオンする。
【0046】
(8)そして、転送信号CK1C、CK1Rを同時にHレベルにすると(図6(8))、サイリスタスイッチS1はターンオフし、抵抗R1を通って放電することによってゲートG1電位は除々に下降する。その際、サイリスタスイッチS2のゲートG2は3.3Vになり、完全にオンする。したがって、画像データに対応した点灯信号ID端子をLレベル/Hレベルとすることで、LED
L2を点灯/非点灯させることが可能となる。なお、この場合ゲートG1の電位はすでにゲートG2の電位より低くなっているため、LED L1がオンすることはない。
【0047】
このように、発光素子アレイ駆動装置50によれば、転送信号CK1,CK2を交互に駆動することにより、サイリスタS1,S2,…Snのサイリスタスイッチのオン状態を遷移することができるため、LED
L1,L2,…,Lnを時分割で点灯/非点灯を選択的に制御するようにしている。
【0048】
図11は、露光装置となるLEDアレイ23の制御系のブロック図である。
【0049】
この制御系は、各部を集中的に制御するCPU101に、CPU101が実行する各種制御プログラム102や固定データが記憶されたROM103、CPU101の作業エリアとなるRAM104、LEDアレイ23と通信を行う通信インターフェイス(I/F)105が接続されている。制御プログラム102は、画像形成装置の製造当初から予め格納されていてもよいが、後発的に制御プログラム102を記憶した記憶媒体から読み取り、あるいは、インターネットなどの通信手段を介してダウンロードして、記憶装置にセットアップするようにしてもよい。
【0050】
図12は、駆動装置41を中心とする回路の回路図である。
【0051】
LEDチップ40の個々のLEDは均一でなく、発光光量にむらがあるので、その光量むらを補正して光量の均一化を図る必要がある。その場合の光量むら補正データはLEDアレイ23のEEPROM62に格納されている。このEEPROM62に格納されている光量むら補正データはRAMで構成される光量むら補正値用メモリ111に全て読み出される。
【0052】
CPU102は、画像形成装置の主電源投入の際にリセット信号を駆動装置41に出力し、また、画像形成装置内部の図示しないセンサでLEDアレイ23の光量が部分的に落ちてきたことを検出したときなどに読み出しTRG信号を駆動装置41に出力する。OR回路141は、このリセット信号又はTRG信号が出力されたときにTrg信号をEEPROMアクセス制御回路142に出力し、この際にEEPROMアクセス制御回路142はEEPROM62から光量むら補正値用メモリ111に光量むら補正値を読み出すような制御を行う。
【0053】
点灯パルス数計算回路112は、光量むら補正値用メモリ111に記憶されている光量むら補正データに基づいて画像1ドット分のLEDの発光時間を計算する。本実施の形態では、この発光時間を制御することにより、各LEDの発光パワーを制御している。画像データ生成回路121で生成されたラスター画像データ(印字画像の端から順番の画像データ)は駆動装置41の画像データ並び替え返還回路113で点灯順画像データに変換し、点灯信号発生回路114に送信する。
【0054】
図13は、LEDアレイ23の説明図である。
【0055】
図13におけるLEDアレイ23は図3のようにLEDチップ40の配列を正確には表示しておらず、便宜上、左右1列に配列して図示している。ここでは、LEDアレイ23のLEDチップ40と用紙Pの用紙送り方向との関係を示している。ラスター画像データは、画像データ受信順として示す矢印の順に各ドットの画像データが配列されている。
【0056】
図14は、LEDチップ40の拡大平面図である。
【0057】
各LEDチップ40には複数のLEDが横一列に配置されていて、これを符号131で示している。この例で、左側のLEDチップ40の各LED131は左端から順に点灯する。並行してその右側のLEDチップ40の各LED131は右端から順に点灯する。この場合に各LED131で形成されるドットを符号dで示している。点灯順画像データは、このような各LEDチップ40の点灯順序に合わせた順番に画像データの各ドットを配列したデータである。
【0058】
図12に戻り、点灯信号発生回路114は、点灯順画像データに基づいて各LEDチップ40を駆動するが、この場合の各ドットの点灯時間は点灯パルス数計算回路112で計算した点灯パルス数で決定されることにより、光量むらの補正を行う。
【0059】
一方、LEDチップ40の各LEDと感光体1A,1B,1C,1D(以下、代表して感光体1Aということがある)との距離は部品の組み付け誤差により各感光体1A上の位置で様々であるため、形成画像が部分的に薄くなってしまう場合がある。また、感光体1A上は画像形成後の残存トナーをブレードで掻き取るようにしているので、表面に磨耗むらが生じ、LEDから同じ光量を受光しても感度むらが発生する。
【0060】
そこで、このような部品の組み付け誤差や感光体の感度むらによる画像むらを補正するために、本実施の形態ではシェーディング補正を行っている。
【0061】
すなわち、CPU102は、シェーディング補正のためのシェーディング補正係数をレジスタ151に記憶させ、このシェーディング補正係数に基づいてシェーディング補正計算回路152はEEPROM62に記憶されている光量むら補正値を補正し、この補正後の光量むら補正値が光量むら補正値用メモリ111に記憶される。
【0062】
図15は、シェーディング補正計算回路152の回路図である。
【0063】
この例で使用されるシェーディング補正係数は、補正K0、補正K1、補正K2、補正K3、補正K4の5つである。補正係数算出部169のセレクタ161は、係数選択信号に基づいて5つのシェーディング補正係数の1つを選択し、加算器162は、この選択されたシェーディング補正係数にDフリップフロップ164の出力値を加算する。セレクタ163はシェーディング補正後の光量むら補正値の初期値である補正intと加算器162の出力する値とのうち一方を出力する。この場合、初期値として補正intを選択し、その後は加算器162の出力する値を選択する。Dフリップフロップ164は、この選択された値を保持し、補正係数1として補正値演算回路165に出力する。
【0064】
補正係数記憶部166はLEDチップ40の1つ分の各LED(例えば256個)の補正データを記憶している。これは、製品の劣化などによりLEDチップ40の1チップの単位で光量むらが発生するのを補正するための補正データであり、補正係数2として補正値演算回路165に出力される。
【0065】
補正値演算回路165は、補正係数1、補正係数2に基づいて光量むら補正値を補正し、この補正後の光量むら補正値が光量むら補正値用メモリ111に記憶される。
【0066】
図16は、補正係数1による光量むら補正値の補正を示すグラフである。
【0067】
このグラフは横軸にLEDアレイ23の各LED、縦軸に光量むら補正値をとっている。
【0068】
この場合、各シェーディング補正係数はそれぞれ一定範囲の区間で共通なものが使用され、この例では、シェーディング補正係数の補正K0は0〜2047ドットの区間に適用され、他の補正K1、補正K2、補正K3、補正K4のもそれぞれ一定の区間に適用される。加算器162は、同一の区間においては、1つ前のドットの光量むら補正値に常に同一のシェーディング補正係数を加算するので、1つの区間においては、光量むら補正値は一定割合で単純増加又は単純減少する。この例では、補正intを初期値としてLEDアレイ23の両端部では光量むら補正値の値が大きくなるように補正し、LEDアレイ23の中央部では光量むら補正値の値が小さくなるように補正している。
【0069】
以上の回路において、シェーディング補正計算回路152は計算を行なって光量むら補正値を補正している。以下では、シェーディング補正計算回路152における計算処理の負荷を低減させた本実施の形態の回路構成について説明する。
【0070】
図17は、駆動装置41を中心とする回路の回路図である。
【0071】
LEDチップ40は複数個設けられているので、駆動装置41において、点灯信号発生回路114、点灯パルス数計算回路112も複数個設けられている。
【0072】
EEPROM62から送信される光量むら補正値は、シリアルプロトコルの場合、8ビットのデータにつき8クロック以上必要であり、通信速度も最大で5Mhz程度とすると、1つのLEDの光量むら補正値をシェーディング補正回路152に送信するのに2μs程度必要である。
【0073】
また、画像形成プロセス速度が200mm/s、副走査方向の解像度が1200dpiとすると、1ラインの露光時間中に105μsのLEDチップ40が60個、1個あたりにそれぞれ2本の点灯信号発生回路114及び点灯パルス数計算回路112があるとすると、同時のLED点灯数は120ドット、各LEDチップ40に256のLEDがあるとすると、105μsの間に120データをパラレルに処理し、かつ、128回行う必要があるため、1ドットの処理は約800ns(120個同時処理)になる。
【0074】
画像形成装置主電源を投入した際には、CPU102からリセット信号が出力され、これにより、EEPROM62からシェーディング補正計算回路152に光量むら補正値が送信される。そして、シェーディング補正計算回路152は、この受信の順番に光量むら補正値を順次補正すればよく、補正後の光量むら補正値を光量むら補正値用メモリ111に順次送信する。
【0075】
このようにして一度全ての光量むら補正値を補正し、補正後の光量むら補正値をすべて光量むら補正値用メモリ111に記憶する。そして、画像形成の際に、各点灯パルス数計算回路114は、自己が担当するドットの光量むら補正値を光量むら補正値用メモリ111から読み出して各ドットの点灯時間の計算を行う。
【0076】
図18は、本実施の形態の画像形成装置の関連技術となる駆動装置41を中心とする回路の回路図である。
【0077】
図18の回路を図17の本実施の形態の回路と比較すると、シェーディング補正計算回路152は光量むら補正値用メモリ111の前段ではなく後段に配置され、各点灯パルス数計算回路112にそれぞれ対応して複数個設けられている。
【0078】
よって、光量むら補正値用メモリ111には、シェーディング補正が考慮されていない光量むら補正値が記憶される。そして、画像形成の際に、各シェーディング補正計算回路152は光量むら補正値用メモリ111から光量むら補正値を読み出し、シェーディング補正を施した光量むら補正値を計算して、点灯パルス数計算回路112に送信する。
【0079】
このような関連技術の回路構成においては、シェーディング補正を施した光量むら補正値の計算は、画像形成の際に行う。そのため、次々に送信されてくる画像データに対応してシェーディング補正を施した光量むら補正値の計算を行なわなければならず、計算処理の負荷が大きなものとなる。しかも、各シェーディング補正計算回路152は、EEPROM62から送信される光量むら補正値を順次補正すればよいのではなく、各シェーディング補正計算回路152で必要となる光量むら補正値のみを飛び飛びに読み出さなければならず、さらに計算処理の負荷が大きなものとなる。しかも、各点灯パルス数計算回路112にそれぞれ対応してシェーディング補正計算回路152を複数個設けているので、回路規模も大きなものとなる。
【符号の説明】
【0080】
62 EEPROM
111 光量むら補正値用メモリ
112 点灯パルス数計算回路
114 点灯信号発生回路
152 シェーディング補正計算回路
【技術分野】
【0001】
本発明は、露光装置、画像形成装置、露光制御プログラムに関する。
【背景技術】
【0002】
特許文献1には、光量ムラ補正値を再計算して、シェーディング補正を行う技術について開示されている。その具体的手段として、CPUから補正値を読み出して、再計算後にLPHの補正値メモリ/ドライバメモリにデータを書き込む構成が開示されている。また、ドライバ内にシェーディング補正演算部があり、発光素子の点灯タイミングでリアルタイムに補正を行う構成も開示されている。
【0003】
特許文献2には、EEPROMにLPHの経時データを書き込んでおき、電源投入後に経時時間から補正データを書き出しなおして、ヘッド内のメモリへデータを書き込む点が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】2005‐246909号公報
【特許文献2】特開平05‐169724号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、光量むら補正値にシェーディング補正を行う計算処理の負荷を低減することである。
【課題を解決するための手段】
【0006】
請求項1に記載の発明は、複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、露光装置である。
【0007】
請求項2に記載の発明は、感光体と、前記感光体上に潜像を形成する露光装置と、前記潜像を現像する現像器と、を備え、前記露光装置は、複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、を備え、前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、画像形成装置である。
【0008】
請求項3に記載の発明は、複数の発光素子と、前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、を備え、前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、露光装置を制御して、前記第1の記憶手段に記憶している前記光量むら補正値に前記シェーディング補正を行なって、補正後の前記光量むら補正値を前記第2の記憶手段に記憶させる、処理をコンピュータに実行させるコンピュータに読み取り可能な露光制御プログラムである。
【発明の効果】
【0009】
本発明によれば、光量むら補正値にシェーディング補正を行う計算処理の負荷を、本構成を備えない場合に比べて低減することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施の形態である画像形成装置の全体構成を示す図である。
【図2】本発明の一実施の形態である画像形成装置のLEDプリントヘッドの構成を説明する断面図である。
【図3】本発明の一実施の形態である画像形成装置の複数個のLEDチップを配置したLEDアレイ23の平面図である。
【図4】本発明の一実施の形態である画像形成装置の自己走査型LEDを適用したLEDプリントヘッドにおける発光素子アレイ駆動装置を説明する回路図である。
【図5】本発明の一実施の形態である画像形成装置の発光素子アレイ駆動装置を説明する回路図である。
【図6】本発明の一実施の形態である画像形成装置の発光素子アレイ駆動装置の各部の動作のタイミングチャートである。
【図7】本発明の一実施の形態である画像形成装置において初期状態から転送信号CK1RをLレベルにした場合のレベルシフト回路の電流の流れを説明する図である。
【図8】本発明の一実施の形態である画像形成装置において転送信号CKSをHレベル、CK1CをLレベルにした直後の電流の流れを説明する図である。
【図9】本発明の一実施の形態である画像形成装置においてサイリスタS1が完全にオンした定常状態での各部の電位を説明する図である。
【図10】本発明の一実施の形態である画像形成装置においてサイリスタS2にゲート電流が流れる状態を説明する図である。
【図11】本発明の一実施の形態である画像形成装置におけるLEDアレイの制御系のブロック図である。
【図12】本発明の一実施の形態である画像形成装置における駆動装置を中心とする回路の回路図である。
【図13】本発明の一実施の形態である画像形成装置におけるLEDアレイの説明図である。
【図14】本発明の一実施の形態である画像形成装置におけるLEDチップの拡大平面図である。
【図15】本発明の一実施の形態である画像形成装置におけるシェーディング補正計算回路の回路図である。
【図16】本発明の一実施の形態である画像形成装置における補正係数1による光量むら補正値の補正を示すグラフである。
【図17】本発明の一実施の形態である画像形成装置における駆動装置を中心とする回路の回路図である。
【図18】関連技術となる駆動装置を中心とする回路の回路図である。
【発明を実施するための形態】
【0011】
以下、本発明の一実施の形態について説明する。
【0012】
図1は、本実施の形態にかかる画像形成装置の全体構成を示す説明図である。
【0013】
この画像形成装置は、タンデム方式の電子写真方式により印刷媒体上にカラー画像を形成することができる装置であり、4個のドラム状の感光体1A,1B,1C,1Dを中間転写ベルト7の周囲に配置して構成されている。それぞれの感光体1A,1B,1C,1Dの周囲には電子写真プロセスで画像形成するための各種装置が配置されている。これらの装置の装置構成は、感光体1A,1B,1C,1Dにおいて共通であるため、ここでは、代表して感光体1Aの周囲の装置について説明する。すなわち、感光体1Aの周囲には、帯電器2A、印字ヘッド3A、現像器4A、クリーナ5A、除電器6Aが配置され、感光体1A上にはイエロー(Y)の現像剤でトナー画像が形成される(また、以下の説明で、感光体1というときは感光体1A,1B,1C,1Dを示している。帯電器2A、印字ヘッド3A、現像器4A、クリーナ5A、除電器6Aにおいても同様。)。同様に、感光体1B,1C,1D上には、それぞれマゼンタ(M)、シアン(C)、ブラック(K)のトナー画像が形成される。レジセンサ8の検出信号に基づいて位置合わせをしながら、この各トナー画像を中間転写ベルト7上に互いに重ね合わせて転写し、これを記録用紙9に一括して転写する。そして用紙搬送ベルト10で定着器11に運んで印刷媒体となる記録用紙9上に定着させ、カラー画像を形成することができる。
【0014】
かかるタンデム方式のカラー画像形成装置は、YMCK各色の画像形成装置を独立して配置するため、各装置の小型化を図る必要がある。そのために印字ヘッドとしては感光体ドラム周長周りのスペース占有率を最小限に小型化することが求められ、発光素子となる発光ダイオード(LED)を多数配列したLEDアレイを用いたLEDプリントヘッドが採用されている。
【0015】
以下では、印字ヘッド3Aで感光体1上を露光する露光装置について詳細に説明する。
【0016】
図2は、LEDプリントヘッドの構成を説明する断面図である。
【0017】
このLEDプリントヘッド20は、印字ヘッド3に設けられた感光体露光用の発光素子であり、支持体としてのハウジング21、後述する発光素子アレイ駆動装置50を搭載するプリント基板22、露光光を照射するLEDアレイ23、LEDアレイ23からの光を感光体ドラム1表面に結像させるセルフォックレンズアレイ24(「セルフォックレンズ」は日本板ガラスの登録商標である)、セルフォックレンズアレイ24を支持するとともにLEDアレイ23を外部から遮蔽するセルフォックレンズアレイホルダー25、ハウジング21をセルフォックレンズアレイ24方向に付勢する板バネ26を備えている。
【0018】
ハウジング21は、アルミニウム、SUS等のブロックまたは板金で形成され、プリント基板22及びLEDアレイ23を支持している。またセルフォックレンズアレイホルダー25は、ハウジング21およびセルフォックレンズアレイ23を支持し、LEDアレイ23の発光点とセルフォックレンズアレイ24の焦点とが一致するように構成している。さらにセルフォックレンズアレイホルダー25はLEDアレイ23を密閉するように配置されている。そのため、LEDアレイ23に外部からゴミが付着することはない。一方、板バネ26は、LEDアレイ23およびセルフォックレンズアレイ24の位置関係を保持するように、ハウジング21を介してセルフォックレンズアレイ24方向に付勢している。
【0019】
このように構成されたLEDプリントヘッド20は、調整ネジ(図示せず)によってセルフォックレンズアレイ24の光軸方向に移動可能に構成され、セルフォックレンズアレイ24の結像位置(焦点)が感光体ドラム1表面上に位置するように調整される。
【0020】
LEDアレイ23は、後述のとおり複数個のLEDチップ40がチップ用基板に感光体ドラム1の軸線方向と平行に精度よく列状に配置されている。またセルフォックレンズアレイ24も同様に、自己集束性のファイバーが感光体ドラム1の軸線方向と平行に精度よく列状に配置されている。そしてLEDアレイ23からの光が感光体ドラム1表面に結像され、静電潜像を形成する。
【0021】
図3は、複数個のLEDチップ40を配置したLEDアレイ23の平面図を示している。
【0022】
LEDアレイ23には、58個のLEDチップ40(C1〜C58)が、感光体ドラム1の軸線方向と平行になるように精度良く列状に配置されている。各LEDチップ40は、互いに千鳥状に配列されている。そして、LEDプリントヘッド20では、各LEDチップ40にそれぞれ128個のLEDが搭載されている。また、LEDアレイ23には、LEDチップ40を駆動するための駆動装置41が設けられている。さらに、LEDアレイ23には、出力電圧を安定化させるための電源回路61、LEDチップ40を構成する各LEDの光量補正値データ等を記憶するEEPROM62、および画像形成装置本体との間で信号の送受信を行うハーネス63が設けられている。
【0023】
LEDプリントヘッド20には、自己走査型LEDを適用している。自己走査型LEDは、選択的に発光点をオン・オフさせるスイッチに相当する部分として、サイリスタ構造を適用している。このサイリスタ構造の適用により、スイッチ部を発光点と同一のチップ上に配置することが可能になり、また、スイッチのオン・オフタイミングを2本の信号線によって選択的に発光させることができることから、データ線を共通化し、配線が簡素化している。
【0024】
図4は、自己走査型LEDを適用したLEDプリントヘッド20における発光素子アレイ駆動装置50を説明する回路図である。
【0025】
図4において、発光素子アレイ駆動装置50は、LEDチップ40と、LEDチップ40を駆動するための駆動装置41とを備えている。LEDチップ40は、各LEDの駆動素子となるn個のサイリスタS1,S2,…,Sn(図面中において、このサイリスタは適宜等価回路で図示する)、n個の発光ダイオード(LED)L1,L2,…,Ln、n+1個のダイオードCR0,CR1,CR2,…CRnなどにより構成される。また、駆動装置41は、抵抗RS、R1B、R2B、RID、コンデンサC1、C2、信号発生回路42などにより構成されている。なお、図1においては、LEDチップ40に設けられたサイリスタ、発光ダイオード、ダイオードの一部のみを図示している。
【0026】
以下に、LEDチップ40および駆動装置41の回路構成を説明する。まず、各サイリスタS1〜Snのアノード端子A1〜Anは電源ライン12に接続されている。この電源ライン12には電源電圧VDD(VDD=3.3V)が供給される。奇数番目のサイリスタS1,S3,…のカソード端子K1,K3,…は、抵抗R1Aを介して信号発生回路42に接続されているが、抵抗R1Aと信号発生回路42との間は、抵抗R1Bが接続された信号線とコンデンサC1が接続された信号線とを並列に分岐したレベルシフト回路43が接続されている。さらに、偶数番目のサイリスタのカソード端子K2,K4,…は、抵抗R2Aを介して信号発生回路42に接続されているが、抵抗R2Aと信号発生回路42との間には、抵抗R2Bが接続された信号線とコンデンサC2が接続された信号線とを並列に分岐したレベルシフト回路44が接続されている。
【0027】
一方、各サイリスタS1〜Snのゲート端子G1〜Gnは、各サイリスタに対応して設けられた抵抗R1〜Rnを介して電源ライン16に各々接続されている。なお、電源ライン16は接地(GND)されている。
【0028】
また、各サイリスタS1〜Snのゲート端子G1〜Gnと、各サイリスタS1〜Snに対応して設けられた発光ダイオードL1〜Lnのゲート端子とは各々接続されている。
【0029】
さらに、各サイリスタS1〜Snのゲート端子G1〜Gnには、ダイオードCR1〜CRnのアノード端子が接続されている。ダイオードCR1〜CRnのカソード端子は、次段のゲート端子に各々接続されている。すなわち、各ダイオードCR1〜CRnは直列接続されている。
【0030】
ダイオードCR1のアノード端子はダイオードCR0のカソード端子に接続され、ダイオードCR0のアノード端子は抵抗RSを介して信号発生回路42に接続されている。また、発光ダイオードL1〜Lnのカソード端子は、抵抗RIDを介して信号発生回路42に接続されている。なお、発光ダイオードL1〜Lnは、一例としてAlGaAsPまたはGaAsPで構成され、バンドギャップは約1.5Vである。
【0031】
図5は、発光素子アレイ駆動装置50を説明する回路図である。
【0032】
図5では、A3サイズの記録用紙に600dpi(dot per inch)で記録する構成を示し、7424dotのLED素子を駆動する構成である。すなわち、本実施の形態のLEDプリントヘッド20は、1チップが128dotで構成されたLEDチップ40を58チップ搭載している。
【0033】
図5において、LED点灯信号であるIDは、LEDチップ40の1チップ当たり1本有し、全部で58本が配置されている。また、転送信号CK1、CK2、CKSは、1本当たり9〜10チップを駆動し、それぞれ全部で6組配置され、それぞれの組ごとにレベルシフト回路43、44(図4参照)を配置している。このように構成することによって、転送信号CK1、CK2、CKSの1本当たりの駆動能力を低減し、すべてのLEDチップ40を安定的に低電圧駆動している。
【0034】
LEDプリントヘッド20には自己走査型LEDを適用している。自己走査型LEDは、選択的に発光点をオン・オフさせるスイッチに相当する部分として、サイリスタ構造を適用している。このサイリスタ構造の適用により、スイッチ部を発光点と同一のチップ上に配置している。また、スイッチのオン・オフタイミングを2本の信号線によって選択的に発光させるようにして、データ線を共通化し、配線が簡素化している。
【0035】
次に、図4に示す発光素子アレイ駆動装置50の動作について、図6に示すタイミングチャートを参照して説明する。図6では図4において信号線に付している符号を示すことにより、各信号が図4の回路のどの信号であるのかを明らかにしている。なお、以下では、サイリスタが4個(n=4)の場合を例に説明する。
【0036】
(1)まず、初期状態では、すべてのサイリスタS1、S2、S3、S4には電流が流れないため、オフしている(図6(1))。
【0037】
(2)初期状態から、転送信号CK1RをLレベルにすると(図6(2))、レベルシフト回路43では、図7に示したように矢印の方向へ電流が流れ、やがて転送信号CK1の電位がGNDになる。転送信号CK1Cの電位は本例では3.3Vなので、コンデンサC1の両端電位は3.3V(VDD)になる。この場合、図6(2)のタイミング点線部分のように、転送信号CKSをHレベルとしてもよい。
【0038】
(3)これと同時に、転送信号CKSをHレベル、転送信号CK1CをLレベルにすると(図2(3))、転送信号CK1の電位は、コンデンサC1に電荷が蓄積されているため、約−3.3Vになる。また、ゲートG1電位は、ΦS電位−Vf=約1.8Vとなる。ここで、ΦS電位=約3.3Vであり、VfはAlGaAsのダイオード順方向電圧を意味し、約1.5Vである。さらに、Φ1電位=G1電位−Vf=0.3Vとなる。このため、信号線Φ1と転送信号CK1との間に約3.7Vの電位差が生じる。
【0039】
そして、この状態において、図8に示すように、ゲートG1→信号線Φ1→転送信号CK1のルートでサイリスタS1のゲート電流が流れ始める。その際に信号発生回路42のトライステートバッファーB1Rをハイインピーダンス(Hi−Z)にすることで、電流の逆流防止を行う。
【0040】
その後、サイリスタS1のゲート電流により、Tr2がオンし、それによってTr1のベース電流(Tr2のコレクタ電流)が流れ、Tr1がオンするという順序でサイリスタS1がオンし始め、ゲート電流が徐々に上昇する。それとともに、レベルシフト回路43のコンデンサC1に電流が流れ込むことで、転送信号CK1の電位も徐々に上昇する。
【0041】
(4)所定時間(転送信号CK1電位がGND近傍になる時間)の経過後、信号発生回路42のトライステートバッファーB1RをLレベルにする(図6(4))。そうすると、ゲートG1電位が上昇することによって信号線Φ1電位の上昇および転送信号CK1電位の上昇が生じ、それに伴いレベルシフト回路43の抵抗R1B側に電流が流れ始める。その一方で、転送信号CK1電位が上昇するのに従い、レベルシフト回路43のコンデンサC1に流れ込む電流は徐々に減少する。
【0042】
そして、サイリスタS1が完全にオンし、定常状態になると、各信号線における電位は図9に示したようになる。すなわち、サイリスタS1のオン状態を保持するための電流がレベルシフト回路43の抵抗R1Bに流れるが、コンデンサC1には流れない。なお、転送信号CK1の電位は、CK1電位=1.8−1.8×R1B/(R1A+R1B)である。
【0043】
(5)サイリスタS1が完全にオンした状態で、点灯信号IDをLレベルにする(図6(5))。このとき、ゲートG1電位>ゲートG2電位(ゲートG1電位−ゲートG2電位=1.8V)であるため、サイリスタ構造のLED
L1のほうが早くオンし、点灯する。LED L1がオンするのに伴って、信号線Φ1電位が上昇し、信号線Φ1電位=ゲートG2電位=1.8Vとなるため、LED L2以降のLEDはオンすることはない。すなわち、L1、L2、L3、L4、…は、最もゲート電圧の高いLEDのみがオン(点灯)することになる。
【0044】
(6)次に、転送信号CK2RをLレベルにすると(図6(6))、図6(2)の場合と同様に電流が流れ、レベルシフト回路44のコンデンサC2の両端に電圧が発生する。図6(6)の終了直前の定常状態において、ゲートG2電位が1.8Vあるため、各点の電圧値は図6(2)の場合とは若干異なるが、動作上影響はない。これは、図6(6)の終了直前の定常状態では、信号線Φ2電位=ゲートG2電位−Vf=1.8V−1.5V=0.3V程度あるため、図10に示したように、点線の方向にサイリスタS2にゲート電流が流れるが、これがわずかであるためサイリスタS2はオンしないからである。なお、この場合の転送信号CK2電位は、CK2電位=0.3−0.3×R2B/(R2A+R2B)≒0.15程度である。
【0045】
(7)この状態で転送信号CK2CをLレベルにすると(図6(7))、サイリスタスイッチS2がターンオンする。
【0046】
(8)そして、転送信号CK1C、CK1Rを同時にHレベルにすると(図6(8))、サイリスタスイッチS1はターンオフし、抵抗R1を通って放電することによってゲートG1電位は除々に下降する。その際、サイリスタスイッチS2のゲートG2は3.3Vになり、完全にオンする。したがって、画像データに対応した点灯信号ID端子をLレベル/Hレベルとすることで、LED
L2を点灯/非点灯させることが可能となる。なお、この場合ゲートG1の電位はすでにゲートG2の電位より低くなっているため、LED L1がオンすることはない。
【0047】
このように、発光素子アレイ駆動装置50によれば、転送信号CK1,CK2を交互に駆動することにより、サイリスタS1,S2,…Snのサイリスタスイッチのオン状態を遷移することができるため、LED
L1,L2,…,Lnを時分割で点灯/非点灯を選択的に制御するようにしている。
【0048】
図11は、露光装置となるLEDアレイ23の制御系のブロック図である。
【0049】
この制御系は、各部を集中的に制御するCPU101に、CPU101が実行する各種制御プログラム102や固定データが記憶されたROM103、CPU101の作業エリアとなるRAM104、LEDアレイ23と通信を行う通信インターフェイス(I/F)105が接続されている。制御プログラム102は、画像形成装置の製造当初から予め格納されていてもよいが、後発的に制御プログラム102を記憶した記憶媒体から読み取り、あるいは、インターネットなどの通信手段を介してダウンロードして、記憶装置にセットアップするようにしてもよい。
【0050】
図12は、駆動装置41を中心とする回路の回路図である。
【0051】
LEDチップ40の個々のLEDは均一でなく、発光光量にむらがあるので、その光量むらを補正して光量の均一化を図る必要がある。その場合の光量むら補正データはLEDアレイ23のEEPROM62に格納されている。このEEPROM62に格納されている光量むら補正データはRAMで構成される光量むら補正値用メモリ111に全て読み出される。
【0052】
CPU102は、画像形成装置の主電源投入の際にリセット信号を駆動装置41に出力し、また、画像形成装置内部の図示しないセンサでLEDアレイ23の光量が部分的に落ちてきたことを検出したときなどに読み出しTRG信号を駆動装置41に出力する。OR回路141は、このリセット信号又はTRG信号が出力されたときにTrg信号をEEPROMアクセス制御回路142に出力し、この際にEEPROMアクセス制御回路142はEEPROM62から光量むら補正値用メモリ111に光量むら補正値を読み出すような制御を行う。
【0053】
点灯パルス数計算回路112は、光量むら補正値用メモリ111に記憶されている光量むら補正データに基づいて画像1ドット分のLEDの発光時間を計算する。本実施の形態では、この発光時間を制御することにより、各LEDの発光パワーを制御している。画像データ生成回路121で生成されたラスター画像データ(印字画像の端から順番の画像データ)は駆動装置41の画像データ並び替え返還回路113で点灯順画像データに変換し、点灯信号発生回路114に送信する。
【0054】
図13は、LEDアレイ23の説明図である。
【0055】
図13におけるLEDアレイ23は図3のようにLEDチップ40の配列を正確には表示しておらず、便宜上、左右1列に配列して図示している。ここでは、LEDアレイ23のLEDチップ40と用紙Pの用紙送り方向との関係を示している。ラスター画像データは、画像データ受信順として示す矢印の順に各ドットの画像データが配列されている。
【0056】
図14は、LEDチップ40の拡大平面図である。
【0057】
各LEDチップ40には複数のLEDが横一列に配置されていて、これを符号131で示している。この例で、左側のLEDチップ40の各LED131は左端から順に点灯する。並行してその右側のLEDチップ40の各LED131は右端から順に点灯する。この場合に各LED131で形成されるドットを符号dで示している。点灯順画像データは、このような各LEDチップ40の点灯順序に合わせた順番に画像データの各ドットを配列したデータである。
【0058】
図12に戻り、点灯信号発生回路114は、点灯順画像データに基づいて各LEDチップ40を駆動するが、この場合の各ドットの点灯時間は点灯パルス数計算回路112で計算した点灯パルス数で決定されることにより、光量むらの補正を行う。
【0059】
一方、LEDチップ40の各LEDと感光体1A,1B,1C,1D(以下、代表して感光体1Aということがある)との距離は部品の組み付け誤差により各感光体1A上の位置で様々であるため、形成画像が部分的に薄くなってしまう場合がある。また、感光体1A上は画像形成後の残存トナーをブレードで掻き取るようにしているので、表面に磨耗むらが生じ、LEDから同じ光量を受光しても感度むらが発生する。
【0060】
そこで、このような部品の組み付け誤差や感光体の感度むらによる画像むらを補正するために、本実施の形態ではシェーディング補正を行っている。
【0061】
すなわち、CPU102は、シェーディング補正のためのシェーディング補正係数をレジスタ151に記憶させ、このシェーディング補正係数に基づいてシェーディング補正計算回路152はEEPROM62に記憶されている光量むら補正値を補正し、この補正後の光量むら補正値が光量むら補正値用メモリ111に記憶される。
【0062】
図15は、シェーディング補正計算回路152の回路図である。
【0063】
この例で使用されるシェーディング補正係数は、補正K0、補正K1、補正K2、補正K3、補正K4の5つである。補正係数算出部169のセレクタ161は、係数選択信号に基づいて5つのシェーディング補正係数の1つを選択し、加算器162は、この選択されたシェーディング補正係数にDフリップフロップ164の出力値を加算する。セレクタ163はシェーディング補正後の光量むら補正値の初期値である補正intと加算器162の出力する値とのうち一方を出力する。この場合、初期値として補正intを選択し、その後は加算器162の出力する値を選択する。Dフリップフロップ164は、この選択された値を保持し、補正係数1として補正値演算回路165に出力する。
【0064】
補正係数記憶部166はLEDチップ40の1つ分の各LED(例えば256個)の補正データを記憶している。これは、製品の劣化などによりLEDチップ40の1チップの単位で光量むらが発生するのを補正するための補正データであり、補正係数2として補正値演算回路165に出力される。
【0065】
補正値演算回路165は、補正係数1、補正係数2に基づいて光量むら補正値を補正し、この補正後の光量むら補正値が光量むら補正値用メモリ111に記憶される。
【0066】
図16は、補正係数1による光量むら補正値の補正を示すグラフである。
【0067】
このグラフは横軸にLEDアレイ23の各LED、縦軸に光量むら補正値をとっている。
【0068】
この場合、各シェーディング補正係数はそれぞれ一定範囲の区間で共通なものが使用され、この例では、シェーディング補正係数の補正K0は0〜2047ドットの区間に適用され、他の補正K1、補正K2、補正K3、補正K4のもそれぞれ一定の区間に適用される。加算器162は、同一の区間においては、1つ前のドットの光量むら補正値に常に同一のシェーディング補正係数を加算するので、1つの区間においては、光量むら補正値は一定割合で単純増加又は単純減少する。この例では、補正intを初期値としてLEDアレイ23の両端部では光量むら補正値の値が大きくなるように補正し、LEDアレイ23の中央部では光量むら補正値の値が小さくなるように補正している。
【0069】
以上の回路において、シェーディング補正計算回路152は計算を行なって光量むら補正値を補正している。以下では、シェーディング補正計算回路152における計算処理の負荷を低減させた本実施の形態の回路構成について説明する。
【0070】
図17は、駆動装置41を中心とする回路の回路図である。
【0071】
LEDチップ40は複数個設けられているので、駆動装置41において、点灯信号発生回路114、点灯パルス数計算回路112も複数個設けられている。
【0072】
EEPROM62から送信される光量むら補正値は、シリアルプロトコルの場合、8ビットのデータにつき8クロック以上必要であり、通信速度も最大で5Mhz程度とすると、1つのLEDの光量むら補正値をシェーディング補正回路152に送信するのに2μs程度必要である。
【0073】
また、画像形成プロセス速度が200mm/s、副走査方向の解像度が1200dpiとすると、1ラインの露光時間中に105μsのLEDチップ40が60個、1個あたりにそれぞれ2本の点灯信号発生回路114及び点灯パルス数計算回路112があるとすると、同時のLED点灯数は120ドット、各LEDチップ40に256のLEDがあるとすると、105μsの間に120データをパラレルに処理し、かつ、128回行う必要があるため、1ドットの処理は約800ns(120個同時処理)になる。
【0074】
画像形成装置主電源を投入した際には、CPU102からリセット信号が出力され、これにより、EEPROM62からシェーディング補正計算回路152に光量むら補正値が送信される。そして、シェーディング補正計算回路152は、この受信の順番に光量むら補正値を順次補正すればよく、補正後の光量むら補正値を光量むら補正値用メモリ111に順次送信する。
【0075】
このようにして一度全ての光量むら補正値を補正し、補正後の光量むら補正値をすべて光量むら補正値用メモリ111に記憶する。そして、画像形成の際に、各点灯パルス数計算回路114は、自己が担当するドットの光量むら補正値を光量むら補正値用メモリ111から読み出して各ドットの点灯時間の計算を行う。
【0076】
図18は、本実施の形態の画像形成装置の関連技術となる駆動装置41を中心とする回路の回路図である。
【0077】
図18の回路を図17の本実施の形態の回路と比較すると、シェーディング補正計算回路152は光量むら補正値用メモリ111の前段ではなく後段に配置され、各点灯パルス数計算回路112にそれぞれ対応して複数個設けられている。
【0078】
よって、光量むら補正値用メモリ111には、シェーディング補正が考慮されていない光量むら補正値が記憶される。そして、画像形成の際に、各シェーディング補正計算回路152は光量むら補正値用メモリ111から光量むら補正値を読み出し、シェーディング補正を施した光量むら補正値を計算して、点灯パルス数計算回路112に送信する。
【0079】
このような関連技術の回路構成においては、シェーディング補正を施した光量むら補正値の計算は、画像形成の際に行う。そのため、次々に送信されてくる画像データに対応してシェーディング補正を施した光量むら補正値の計算を行なわなければならず、計算処理の負荷が大きなものとなる。しかも、各シェーディング補正計算回路152は、EEPROM62から送信される光量むら補正値を順次補正すればよいのではなく、各シェーディング補正計算回路152で必要となる光量むら補正値のみを飛び飛びに読み出さなければならず、さらに計算処理の負荷が大きなものとなる。しかも、各点灯パルス数計算回路112にそれぞれ対応してシェーディング補正計算回路152を複数個設けているので、回路規模も大きなものとなる。
【符号の説明】
【0080】
62 EEPROM
111 光量むら補正値用メモリ
112 点灯パルス数計算回路
114 点灯信号発生回路
152 シェーディング補正計算回路
【特許請求の範囲】
【請求項1】
複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、
前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、
前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
露光装置。
【請求項2】
感光体と、
前記感光体上に潜像を形成する露光装置と、
前記潜像を現像する現像器と、
を備え、
前記露光装置は、
複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、
前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、
前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
画像形成装置。
【請求項3】
複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、
前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、
前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
露光装置を制御して、
前記第1の記憶手段に記憶している前記光量むら補正値に前記シェーディング補正を行なって、補正後の前記光量むら補正値を前記第2の記憶手段に記憶させる、
処理をコンピュータに実行させるコンピュータに読み取り可能な露光制御プログラム。
【請求項1】
複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、
前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、
前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
露光装置。
【請求項2】
感光体と、
前記感光体上に潜像を形成する露光装置と、
前記潜像を現像する現像器と、
を備え、
前記露光装置は、
複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、
前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、
前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
画像形成装置。
【請求項3】
複数の発光素子と、
前記発光素子を画像データに基づいて点灯駆動する点灯駆動手段と、
前記各発光素子の光量むら補正値を記憶している第1の記憶手段と、
前記第1の記憶手段に記憶されている光量むら補正値を読み出す読出手段と、
前記読出手段で読み出した光量むら補正値にシェーディング補正を行うシェーディング補正手段と、
前記シェーディング補正手段でシェーディング補正を行った前記補正値を記憶する第2の記憶手段と、
を備え、
前記点灯駆動手段は、前記第2の記憶手段に記憶されている光量むら補正値に基づいて前記各発光素子の発光パワーを制御する、
露光装置を制御して、
前記第1の記憶手段に記憶している前記光量むら補正値に前記シェーディング補正を行なって、補正後の前記光量むら補正値を前記第2の記憶手段に記憶させる、
処理をコンピュータに実行させるコンピュータに読み取り可能な露光制御プログラム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2010−194840(P2010−194840A)
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願番号】特願2009−41807(P2009−41807)
【出願日】平成21年2月25日(2009.2.25)
【出願人】(000005496)富士ゼロックス株式会社 (21,908)
【Fターム(参考)】
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願日】平成21年2月25日(2009.2.25)
【出願人】(000005496)富士ゼロックス株式会社 (21,908)
【Fターム(参考)】
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