駆動装置および液晶表示装置
【課題】画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現する。
【解決手段】データ線１３１は、２つの水平方向に隣接する画素セル５４および１４１からなる画素セル群１３３の全ての画素セル５４および１４１に共通して接続される。保持容量線１３４は、データ線１３１と平行に配置され、画素セル群１３３の画素セル５４および１４１に接続される。ゲート線１３２は、データ線１３１と電気的に絶縁され、データ線１３１に直交して平行に配置される。画素セル群１３３は、マトリクス状に配置され、画素セル群１３３の画素セル５４および１４１は、異なるゲート線１３２に接続される。本発明は、例えば、液晶表示装置に適用することができる。
【解決手段】データ線１３１は、２つの水平方向に隣接する画素セル５４および１４１からなる画素セル群１３３の全ての画素セル５４および１４１に共通して接続される。保持容量線１３４は、データ線１３１と平行に配置され、画素セル群１３３の画素セル５４および１４１に接続される。ゲート線１３２は、データ線１３１と電気的に絶縁され、データ線１３１に直交して平行に配置される。画素セル群１３３は、マトリクス状に配置され、画素セル群１３３の画素セル５４および１４１は、異なるゲート線１３２に接続される。本発明は、例えば、液晶表示装置に適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置および液晶表示装置に関し、特に、画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現することができるようにした駆動装置および液晶表示装置に関する。
【背景技術】
【０００２】
近年、液晶プロジェクタ装置や液晶ディスプレイ装置などの液晶表示装置において、アクティブマトリクス方式が広く採用されている（例えば、特許文献１参照）。
【０００３】
図１は、アクティブマトリクス方式を採用した液晶表示装置１０の構成の一例を示している。
【０００４】
なお、以下の説明における方向は、特に断りのない限り、画像の走査線の方向を水平方向といい、走査線に対して垂直の方向を垂直方向という。
【０００５】
図１の液晶表示装置１０は、フレキシブルプリント基板１１が、シリコン基板などの半導体基板１２の垂直方向の端部に圧着されることにより構成され、水平方向（図１中横方向）に6倍のMH個（6MH個）の画素が並び、垂直方向（図１中縦方向）にMV個の画素が並んだ画像を表示する。
【０００６】
フレキシブルプリント基板１１には、制御回路２１とMH本のデータ線２２が配置される。制御回路２１は、例えば、DAC（Digital to Analog Converter）などにより構成される。制御回路２１は、外部から入力される6MH×MV個の各画素のデジタルデータである画像データを、アナログ信号であるデータ信号に変換する。制御回路２１は、その結果得られるデータ信号を、水平方向のライン(以下、水平ラインという)ごとに6回に分けて、MH個の各画素のデータ信号のそれぞれを、MH本の各データ線２２を介して、半導体基板１２に入力する。
【０００７】
半導体基板１２には、垂直方向の一端にＨドライバ３１が、他端にＰドライバ３２が設けられ、水平方向の一端にＶドライバ３３が、他端にＶドライバ３４が設けられ、中央に液晶パネル３５が設けられる。
【０００８】
Ｈドライバ３１には、図１や図２に示すように、MH本のデータ線２２が接続されるとともに、図２に示すように、6本の制御線５１が接続される。また、Ｈドライバ３１には、半導体基板１２上に垂直方向に平行に配置され、互いに絶縁される6倍のMH本のデータ線５２が接続される。
【０００９】
Ｈドライバ３１は、例えば、6本のデータ線５２ごとに、1本のデータ線２２が接続されたMH個のスイッチ（図示せず）により構成される。Ｈドライバ３１の各スイッチは、6本の制御線５１を介して外部から入力される選択信号のいずれかに応じて、MH本の各データ線２２を介して制御回路２１から入力される各データ信号VSIG1乃至VSIGMHを、6本のデータ線５２のうちのいずれかに出力することにより、水平ラインごとのデータ信号を6回に分けてデータ線５２に入力する。以上のようにして、Ｈドライバ３１は、水平ラインを走査するように、液晶パネル３５を駆動する。
【００１０】
Ｐドライバ３２は、Ｈドライバ３１から液晶パネル３５にデータ信号VSIG1乃至VSIGMHが入力される前に、所定の電位の信号（以下、プリチャージ信号という）をデータ線５２に出力して、液晶パネル３５をプリチャージする。
【００１１】
Ｖドライバ３３は、例えばシフトレジスタなどを備えており、Ｖドライバ３３には、図２に示すように、データ線５２と電気的に絶縁され、データ線５２に直交して、水平方向に平行に配置されるMV本のゲート線５３が接続されている。Ｖドライバ３３は、水平走査期間ごとに、走査を指令するための所定の電位の信号を順次シフトし、ゲート信号GATE1乃至GATEMVとして、ゲート線５３に順次出力することにより、走査対象とする水平ラインが垂直方向に順次移動するように、液晶パネル３５を駆動する。なお、Ｖドライバ３４の構成は、Ｖドライバ３３の構成と同一であるので、説明は省略する。
【００１２】
また、以下では、データ信号VSIG1乃至VSIGMHを特に区別する必要がない場合、それらをまとめてデータ信号VSIGといい、ゲート信号GATE1乃至GATEMVを特に区別する必要がない場合、それらをまとめてゲート信号GATEという。
【００１３】
液晶パネル３５は、例えばTFT（Thin Film Transistor）方式の液晶パネルである。液晶パネル３５は、半導体基板１２上に設けられた6MH×MV個の画素セル５４、その半導体基板１２に対向して配置される半導体基板である対向基板５５、および半導体基板１２と対向基板５５との間に狭装される液晶層５６により構成される。
【００１４】
6MH×MV個の画素セル５４は、水平方向に6MH個並び、垂直方向にMV個並ぶように、マトリクス状に配置されることにより形成される。画素セル５４は、データ線５２のいずれかを介して、Ｈドライバ３１およびＰドライバ３２と接続される。また、画素セル５４は、ゲート線５３のいずれかを介して、Ｖドライバ３３およびＶドライバ３４と接続される。
【００１５】
画素セル５４は、FET６１、電極６２、およびコンデンサ６３により構成される。FET６１のゲートは、1本のゲート線５３に接続され、ドレインは、データ線５２と接続される。また、FET６１のソースは、電極６２およびコンデンサ６３の一端と接続され、コンデンサ６３の他端は、半導体基板１２上に配置された保持容量線５７に接続される。
【００１６】
この保持容量線５７は、全ての画素セル５４を囲むように配置された線５７Ａ、ゲート線５３に平行に配置されたMV本の線５７Ｂ、および、データ線５２に平行に配置された6MH本の線５７Ｃにより構成される。保持容量線５７には、外部の端子から所定の電位の共通信号VCsが入力され、その共通信号VCsは、保持容量線５７により、全ての画素セル５４のコンデンサ６３の他端に入力される。これにより、全ての画素セル５４のコンデンサ６３の他端の電位は共通の電位となる。
【００１７】
画素セル５４では、ゲート線５３からゲート信号GATEが入力され、FET６１がオンにされる場合、データ線５２によりFET６１に入力されたデータ信号VSIGの電位と、保持容量線５７により入力された共通信号VCsの電位の差により、コンデンサ６３に電荷が蓄積される。即ち、コンデンサ６３へのデータの書き込みが行われる。そして、ゲート線５３からゲート信号GATEが入力されず、FET６１がオフにされる場合、コンデンサ６３は、書き込まれたデータを保持する。
【００１８】
このとき、電極６２の電位は、その電極６２と接続されるコンデンサ６３の一端に発生した電位であり、その電位と対向基板５５が有する共通電極６４の電位との差に応じて、画素セル５４に対応する液晶層５６が反応し、励起する。その結果、画素セル５４に対応する画素が表示される。
【００１９】
なお、上述したように、Ｖドライバ３３は、水平走査期間ごとに、走査対象とする水平ラインが垂直方向に順次移動するように、液晶パネル３５を駆動するので、画素は水平ラインごとに表示される。
【００２０】
以上のように、液晶表示装置１０では、水平ラインごとのデータ信号が６回に分けてデータ線５２に入力されるので、制御回路２１とＨドライバ３１を接続するデータ線２２の本数は、液晶パネル３５の水平方向の画素数の1/6倍であるMH本となる。例えば、液晶パネル３５が、1920×1080画素のフルHD（High Definition）の画像に対応している場合、データ線２２の本数は、水平方向の画素数である1920個の1/6倍である320本となる。
【００２１】
従って、この場合、データ線２２以外の線（図示せず）も含めると、フレキシブルプリント基板１１上に設けられた約400本の線に接続する端子を、半導体基板１２に圧着する必要があり、この圧着を実現するためには、数十マイクロメートルピッチの実装技術が必要となる。その結果、さらに短いピッチの実装技術が必要となる、液晶表示装置１０の小型化や超高精細化の実現は困難であった。
【００２２】
そこで、水平ラインごとのデータ信号の分割数を6回より多くすることにより、データ線２２の本数を少なくすることが考えられる。例えば、液晶表示装置１０が、水平ラインごとのデータ信号を12回に分けてデータ線５２に入力する場合、6回に分けて入力する場合に比べて、データ線２２の本数を半数にすることができる。
【００２３】
【特許文献１】特開平８−２４８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、水平ラインごとのデータ信号の分割数が増加すると、コンデンサ６３へのデータの書き込み時間が短くなるため、縦スジや横クロストークなどの画質の劣化が生じてしまう。
【００２５】
また、液晶表示装置１０において、データ線５２の低抵抗化を優先させる場合、水平方向に隣接する画素セル５４間に、低抵抗の線５７Ｃを配置させる場所を確保することが困難となり、線５７Ｃは高抵抗の配線となってしまう。
【００２６】
その結果、データ線５２と保持容量線５７の間の寄生容量により発生する、保持容量線５７の電位の揺れが収束するまでに、比較的長い時間を要し、これにより、縦スジや横クロストークなどの画質の劣化が生じる。特に、水平ラインごとのデータ信号の分割数が多い場合、データの書き込み時間が短くなるため、保持容量線５７の電位の揺れが収束しないうちに、次の書き込みが行われることになり、著しい画質の劣化が生じる。
【００２７】
本発明は、このような状況に鑑みてなされたものであり、画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現することができるようにするものである。
【課題を解決するための手段】
【００２８】
本発明の第１の側面の駆動装置は、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、前記ゲート線を独立に駆動するゲート線駆動手段と、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段とを備え、前記画素セル群は、マトリクス状に配置され、前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、前記画素セルは、接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段とを備える。
【００２９】
本発明の第１の側面の駆動装置は、前記第２のデータ線を介して、前記データ信号を前記データ線駆動手段に入力する入力手段をさらに設け、前記第１のデータ線、前記電位線、前記ゲート線、前記ゲート線駆動手段、および前記データ線駆動手段は、第１の基板に配置され、前記第２のデータ線と前記入力手段は、第２の基板に配置されることができる。
【００３０】
本発明の第１の側面の駆動装置においては、前記画素セル群は、走査方向に隣接する前記画素セルから構成され、前記第１の基板は、半導体基板または絶縁基板であり、前記第２の基板は、フレキシブルプリント基板であり、前記第２の基板は、前記第１の基板の走査方向に対して垂直の方向の端部に圧着されることができる。
【００３１】
本発明の第２の側面の液晶表示装置は、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とを備え、前記第１の基板は、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、前記ゲート線を独立に駆動するゲート線駆動手段と、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段とを備え、前記画素セル群は、マトリクス状に配置され、前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、前記画素セルは、接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段とを備える。
【００３２】
本発明の第１の側面においては、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線が備えられ、前記ゲート線が独立に駆動され、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号が、前記第１のデータ線に順次入力され、前記画素セル群が、マトリクス状に配置され、前記画素セル群の各画素セルどうしが、異なるゲート線に接続される。
【００３３】
本発明の第２の側面においては、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とが備えられる。また、前記第１の基板には、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線とが備えられ、前記ゲート線が独立に駆動され、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号が、前記第１のデータ線に順次入力され、前記画素セル群が、マトリクス状に配置され、前記画素セル群の各画素セルどうしが、異なるゲート線に接続される。
【発明の効果】
【００３４】
以上のように、本発明の第１と第２の側面によれば、画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００３６】
本発明の第１の側面の駆動装置（例えば、図３の液晶表示装置１００）は、
少なくとも２つの所定の方向に隣接する画素セル(例えば、図４の画素セル５４および１４１)からなる画素セル群（例えば、図４の画素セル群１３３）の全ての前記画素セルに共通して接続する第１のデータ線（例えば、図４のデータ線１３１）と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線(例えば、図４の線１３４Ｃ)と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線(例えば、図４のゲート線１３２)と、
前記ゲート線を独立に駆動するゲート線駆動手段(例えば、図４のＶドライバ１２３)と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段(例えば、図４のＨドライバ１２１)と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段(例えば、図４のコンデンサ６３)と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段(例えば、図４のFET６１)と
を備える。
【００３７】
本発明の第１の側面の駆動装置は、
前記第２のデータ線（例えば、図３のデータ線１１２）を介して、前記データ信号を前記データ線駆動手段に入力する入力手段（例えば、図３の制御回路１１１）
をさらに備え、
前記第１のデータ線、前記電位線、前記ゲート線、前記ゲート線駆動手段、および前記データ線駆動手段は、第１の基板(例えば、半導体基板１０２)に配置され、
前記第２のデータ線と前記入力手段は、第２の基板（例えば、半導体基板１０２）に配置される。
【００３８】
本発明の第２の側面の液晶表示装置（例えば、図３の液晶表示装置１００）は、
半導体基板または絶縁基板である第１の基板(例えば、図３の半導体基板１０２)と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板(例えば、図４の対向基板５５)と、
前記第１の基板と前記第２の基板との間に狭装される液晶層(例えば、図４の液晶層５６)と
を備え、
前記第１の基板は、
少なくとも２つの所定の方向に隣接する画素セル（例えば、画素セル５４および１４１）からなる画素セル群（例えば、画素セル群１３３）の全ての前記画素セルに共通して接続する第１のデータ線（例えば、図４のデータ線１３１）と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線（例えば、図４の線１３４Ｃ）と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線（例えば、図４のゲート線１３２）と、
前記ゲート線を独立に駆動するゲート線駆動手段（例えば、図４のＶドライバ１２３）と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段（例えば、図４のＨドライバ１２１）と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段（例えば、図４のコンデンサ６３）と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段（例えば、図４のFET６１）と
を備える。
【００３９】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００４０】
図３は、本発明を適用した液晶表示装置の第１の実施の形態の構成例を示している。
【００４１】
図３の液晶表示装置１００は、フレキシブルプリント基板１０１が、シリコン基板などの半導体基板１０２の垂直方向（図３中縦方向）の端部に圧着されることにより構成され、水平方向（図３中横方向）に6MH個の画素が並び、垂直方向にMV個の画素が並んだ画像を、水平方向の走査により表示する。
【００４２】
フレキシブルプリント基板１０１には、制御回路１１１と、MH/2本のデータ線１１２が配置される。制御回路１１１には、外部から6MH×MV個の画素の画像データが入力され、制御回路１１１は、その画像データをアナログ信号であるデータ信号に変換する。制御回路１１１は、その結果得られるデータ信号を、1/2水平ラインごとに6回に分けて、MH/2個の各画素のデータ信号のそれぞれを、MH/2本の各データ線１１２を介して、半導体基板１０２に入力する。
【００４３】
ここで、1/2水平ラインとは、各水平ラインの先頭（例えば左端）から奇数番目の画素からなる奇数水平ライン、または、偶数番目の画素からなる偶数水平ラインをいう。制御回路１１１の詳細は、後述する図５を参照して説明する。
【００４４】
半導体基板１２には、垂直方向の一端にＨドライバ１２１が、他端にＰドライバ１２２が設けられ、水平方向の一端にＶドライバ１２３が、他端にＶドライバ１２４が設けられ、中央に液晶パネル１２５が設けられる。
【００４５】
Ｈドライバ１２１には、図３や図４に示すように、MH/2本のデータ線１１２が接続されるとともに、図４に示すように、図２と同様の6本の制御線５１が接続される。また、Ｈドライバ１２１には、半導体基板１０２上に垂直方向に平行に配置され、互いに絶縁される6MH/2(=3MH)本のデータ線１３１が接続される。
【００４６】
Ｈドライバ１２１は、例えば、6本のデータ線１３１ごとに、1本のデータ線１１２が接続されたMH/2個のスイッチ（図示せず）により構成される。Ｈドライバ１２１の各スイッチは、6本の制御線５１を介して外部から入力される選択信号のいずれかに応じて、MH/2本の各データ線１１２を介して制御回路１１１から入力される各データ信号VSIG´1乃至VSIG´MH/2を、6本のデータ線１３１のうちのいずれかに出力することにより、1/2水平ラインごとのデータ信号を6回に分けてデータ線１３１に入力する。以上のようにして、Ｈドライバ１２１は、1/2水平ラインを走査するように、液晶パネル１２５を駆動する。
【００４７】
Ｐドライバ１２２は、Ｈドライバ１２１から液晶パネル１２５にデータ信号VSIG´1乃至VSIG´MH/2が入力される前に、プリチャージ信号をデータ線１３１に出力して、液晶パネル１２５をプリチャージする。
【００４８】
Ｖドライバ１２３は、例えばシフトレジスタなどを備えており、Ｖドライバ１２３には、図４に示すように、データ線１３１と電気的に絶縁され、データ線１３１に直交して、水平方向に平行に配置される2倍のMV本（2MV本）のゲート線１３２が接続されている。Ｖドライバ１２３は、ゲート線１３２を独立に駆動する。具体的には、Ｖドライバ１２３は、走査を指令するための所定の電位の信号を順次シフトし、ゲート信号GATE´1乃至GATE´2MVとして、先頭のゲート線１３２(図４の例では、最もＨドライバ１２１側のゲート線)から順次出力することにより、水平走査期間ごとに、走査対象とする1/2水平ラインが垂直方向に順次移動するように、液晶パネル１２５を駆動する。その結果、水平走査期間ごとに、奇数水平ラインと偶数水平ラインが交互に表示される。即ち、2倍の水平走査期間内に、1つの水平ラインが表示される。
【００４９】
Ｖドライバ１２４の構成は、Ｖドライバ１２３の構成と同一である。液晶表示装置１００では、同一の構成の2つのＶドライバ１２３と１２４が設けられるので、応答速度を速めたり、Ｖドライバの欠陥による誤動作を抑制することができる。なお、液晶表示装置１００には、Ｖドライバ１２３および１２４のうちのいずれか一方だけが設けられるようにしてもよい。
【００５０】
また、以下では、データ信号VSIG´1乃至VSIG´MH/2を特に区別する必要がない場合、それらをまとめてデータ信号VSIG´といい、ゲート信号GATE´1乃至GATE´2MVを特に区別する必要がない場合、それらをまとめてゲート信号GATE´という。
【００５１】
液晶パネル１２５は、例えばTFT方式の液晶パネルである。液晶パネル１２５は、半導体基板１０２上に設けられた6MH/2×MV個（3MH×MV個）の隣接画素セル群１３３、その半導体基板１０２に対向して配置される半導体基板である対向基板５５、および半導体基板１０２と対向基板５５との間に狭装される液晶層５６により構成される。なお、図４において、図２と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
【００５２】
画素セル群１３３は、画素セル５４と画素セル１４１により構成される。3MH×MV個の画素セル群１３３は、各画素セル群１３３を構成する画素セル５４と画素セル１４１が水平方向に隣接する向きで、水平方向に3MH個並び、垂直方向にMV個並ぶように、マトリクス状に配置されることにより形成される。
【００５３】
画素セル１４１は、基本的に画素セル５４と同様に構成されるが、画素セル１４１に接続されるデータ線１３１は、画素セル５４と同一のデータ線である。即ち、データ線１３１は、画素セル群１３３を構成する画素セル５４と画素セル１４１の全てに共通して接続される。
【００５４】
具体的には、画素セル１４１は、FET１５１、電極１５２、およびコンデンサ１５３により構成され、FET１５１のドレインは、画素セル５４のFET６１のドレインと接続されるデータ線１３１と接続される。また、FET１５１のゲートは、画素セル５４のFET６１のゲートに接続されるゲート線１３２と隣接するゲート線１３２に接続され、FET１５１のソースは、電極１５２およびコンデンサ１５３の一端と接続される。さらに、コンデンサ１５３の他端は、半導体基板１０２上に配置された保持容量線１３４に接続される。
【００５５】
この保持容量線１３４は、全ての画素セル群１３３を囲むように配置された線１３４Ａ、ゲート線１３２に平行に配置されたMV本の線１３４Ｂ、および、データ線１３１に平行に配置された3MH本の線１３４Ｃにより構成される。
【００５６】
なお、図４に示すように、線１３４Ｃは、水平方向に隣接する画素セル群１３３どうしの間に配置される。即ち、液晶パネル１２５では、画素セル５４と画素セル１４１に接続されるデータ線が共通化されているため、図２の液晶パネル３５に比べて、データ線の本数が半数になっている。これにより、液晶パネル３５においてデータ線５２が配置されていた場所に、線１３４Ｃを配置させることが可能になり、データ線１３１の低抵抗化を優先させる場合であっても、データ線１３１と同等の低抵抗の線１３４Ｃを配置させることができる。
【００５７】
その結果、データ線１３１と保持容量線１３４の間の寄生容量により発生する、保持容量線１３４の電位の揺れは、比較的短い時間で収束し、これにより、縦スジや横クロストークのなどの画質の劣化を抑制することができる。
【００５８】
保持容量線１３４には、外部の端子から所定の電位の共通信号VCsが入力され、その共通信号VCsは、保持容量線１３４により、全ての画素セル群１３３のコンデンサ６３および１５３の他端に入力される。これにより、全ての画素セル群１３３のコンデンサ６３および１５３の他端の電位は共通の電位となる。
【００５９】
画素セル１４１では、画素セル５４と同様に、ゲート線１３２からゲート信号GATE´が入力され、FET１５１がオンにされる場合、データ線１３１によりFET１５１に入力されたデータ信号VSIG´の電位と、保持容量線１３４により入力された共通信号VCsの電位の差により、コンデンサ１５３に電荷が蓄積される。そして、ゲート線１３２からゲート信号GATE´が入力されず、FET１５１がオフにされる場合、コンデンサ１５３は、書き込まれたデータを保持する。このときの電極１５２の電位と対向基板５５が有する共通電極６４の電位との差に応じて、画素セル５４の場合と同様に、画素セル１４１に対応する液晶層５６が反応して励起する。その結果、画素セル１４１に対応する画素が表示される。
【００６０】
以上のように、液晶表示装置１００は、水平方向に隣接する画素セル５４と画素セル１４１に接続されるデータ線１３１を共通化し、ゲート線１３２を別々に設けることにより、水平走査期間内に1/2水平ラインが表示されるようにしたので、データ線１１２の本数を、図１のデータ線２２の本数の半数であるMH/2本にした場合であっても、コンデンサ６３（１５３）へのデータの書き込み時間が、図１の場合と同一となる。
【００６１】
従って、書き込み時間が短いことによる縦スジや横クロストークなどの画質の劣化を抑制しつつ、データ線１１２の本数を、図１のデータ線２２の本数の半数にすることが可能となる。その結果、フレキシブルプリント基板１０１上に設けられたデータ線１１２に接続する端子（図示せず）の、半導体基板１０２の垂直方向の端部への圧着が容易となり、液晶表示装置１００の小型化や超高精細化の実現が可能となる。
【００６２】
図５は、図３の制御回路１１１の詳細構成例を示している。
【００６３】
図５の制御回路１１１は、MH/2個のDAC（Digital to Analog Converter）１６１−１乃至１６１−MH/2、MH/2個のアンプ１６２−１乃至１６２−MH/2、およびバッファ１６３−１乃至１６３−MH/2を内蔵したIC（Integrated Circuit）により構成される。
【００６４】
なお、以下では、DAC１６１−１乃至１６１−MH/2を特に区別する必要がない場合、それらをまとめてDAC１６１という。同様に、アンプ１６２−１乃至１６２−MH/2をまとめてアンプ１６２といい、バッファ１６３−１乃至１６３−MH/2をまとめてバッファ１６３という。
【００６５】
各DAC１６１には、外部から水平ラインごとに入力される6MH×MV個の画素の画像データが、例えば、水平ラインごとに12画素分ずつ入力される。DAC１６１は、入力された各画素の画像データを、アナログ信号であるデータ信号に変換し、そのデータ信号をアンプ１６２に入力する。アンプ１６２は、DAC１６１から入力されたデータ信号を増幅し、バッファ１６３に入力する。バッファ１６３は、アンプ１６２から入力されたデータ信号を一時的に記憶する。
【００６６】
バッファ１６３は、記憶しているデータ信号を、1/2水平ラインごとに画素単位で順次読み出す。全てのバッファ１６３が、この読み出しを同時に行うことにより、6MH×MV個の画素のデータ信号が、1/2水平ラインごとに6回に分けて読み出される。各バッファ１６３は、読み出したデータ信号を、MH/2本の各データ線１１２を介して、半導体基板１０２に入力する。
【００６７】
以上のように、制御回路１１１は、データ線１１２の本数であるMH/2個のDAC１６１、アンプ１６２、およびバッファ１６３を備えている。液晶表示装置１００では、データ線１１２の本数がMH/2本で済むため、図１に示したようにデータ線の本数がMH本である場合に比べて、DAC１６１、アンプ１６２、およびバッファ１６３の数が削減される。従って、液晶表示装置１００では、制御回路１１１を小型化し、制御回路１１１の消費電力を低減することができる。
【００６８】
図６は、本発明を適用した液晶表示装置の第２の実施の形態の構成例を示している。
【００６９】
図６の液晶表示装置２００は、フレキシブルプリント基板２０１が、シリコン基板などの半導体基板２０２の水平方向（図６中横方向）の端部に圧着されることにより構成され、水平方向に6MH個の画素が並び、垂直方向（図６中縦方向）にMV個の画素が並んだ画像を、垂直方向の走査により表示する。
【００７０】
フレキシブルプリント基板２０１には、制御回路２１１と、MV/12本のデータ線２１２が配置される。制御回路２１１には、外部から6MH×MV個の画素の画像データが入力され、制御回路２１１は、その画像データをアナログ信号であるデータ信号に変換する。制御回路２１１は、その結果得られるデータ信号を、1/2垂直ラインごとに6回に分けて、MV/12個の各画素のデータ信号のそれぞれを、MV/12本の各データ線２１２を介して、半導体基板２０２に入力する。
【００７１】
ここで、1/2垂直ラインとは、垂直方向のラインのうちの先頭（例えば上端）から奇数番目の画素からなる奇数水平ライン、または、偶数番目の画素からなる偶数水平ラインをいう。この制御回路２１１の詳細は、後述する図８を参照して説明する。
【００７２】
半導体基板２０２には、水平方向の一端にＤドライバ２２１が、他端にＰドライバ２２２が設けられ、垂直方向の一端にシフトレジスタ２２３が、他端にシフトレジスタ２２４が設けられ、中央に液晶パネル２２５が設けられる。Ｄドライバ２２１は、図４のＨドライバ１２１に対応し、Ｐドライバ２２２は、図４のＰドライバ１２２に対応している。また、シフトレジスタ２２３および２２４は、図４のＶドライバ１２３および１２４に対応している。
【００７３】
詳細には、図６や図７に示すように、Ｄドライバ２２１には、MV/12本のデータ線２１２が接続されるとともに、図７に示すように、図２や図４と同様の6本の制御線５１が接続される。また、Ｄドライバ２２１には、半導体基板２０２上に水平方向に平行に配置され、互いに絶縁されるMV/2本のデータ線２３１が接続される。
【００７４】
Ｄドライバ２２１は、例えば、6本のデータ線２３１ごとに、1本のデータ線２１２が接続されたMV/12個のスイッチ（図示せず）により構成される。Ｄドライバ２２１の各スイッチは、6本の制御線５１を介して外部から入力される選択信号のいずれかに応じて、MV/12本の各データ線２１２を介して制御回路２１１から入力される各データ信号VSIG´´1乃至VSIG´´MV/12を、6本のデータ線２３１のうちのいずれかに出力することにより、1/2水平ラインごとのデータ信号を6回に分けてデータ線２３１に入力する。以上のようにして、Ｄドライバ２２１は、1/2垂直ラインを走査するように、液晶パネル２２５を駆動する。
【００７５】
Ｐドライバ２２２は、Ｄドライバ２２１から液晶パネル２２５にデータ信号VSIG´´1乃至VSIG´´MV/12が入力される前に、プリチャージ信号をデータ線２３１に出力して、液晶パネル２２５をプリチャージする。
【００７６】
シフトレジスタ２２３には、図７に示すように、データ線２３１と電気的に絶縁され、データ線２３１に直交して垂直方向に平行に配置される、水平方向に並ぶ画素の数である6MH個の2倍の数である12MH本のゲート線２３２が接続されている。シフトレジスタ２２３は、走査を指令するための信号を順次シフトし、ゲート信号GATE´´1乃至GATE´´12MHとして、先頭のゲート線２３２（図７の例では、最もＤドライバ２２１側のゲート線）から順次出力することにより、所定の期間ごとに、走査対象とする1/2垂直ラインが水平方向に順次移動するように、液晶パネル２２５を駆動する。その結果、所定の期間ごとに、奇数垂直ラインと偶数垂直ラインが交互に表示される。なお、シフトレジスタ２２４の構成は、シフトレジスタ２２３の構成と同一である。
【００７７】
また、以下では、データ信号VSIG´´1乃至VSIG´´MV/12を特に区別する必要がない場合、それらをまとめてデータ信号VSIG´´といい、ゲート信号GATE´´1乃至GATE´12MHを特に区別する必要がない場合、それらをまとめてゲート信号GATE´´という。
【００７８】
液晶パネル２２５は、例えばTFT方式の液晶パネルである。液晶パネル２２５は、半導体基板２０２上に設けられた6MH×MV/2個の隣接画素セル群１３３、その半導体基板２０２に対向して配置される半導体基板である対向基板５５、および半導体基板２０２と対向基板５５との間に狭装される液晶層５６により構成される。なお、図７において、図２や図４と同一のものには、同一の符号を付してあり、説明は繰り返しになるので、適宜省略する。
【００７９】
6MH×MV/2個の画素セル群１３３は、各画素セル群１３３を構成する画素セル５４と画素セル１４１が垂直方向に隣接する向きで、水平方向に6MH個並び、垂直方向にMV/2個並ぶように、マトリクス状に配置されることにより形成される。また、各画素セル群１３３の画素セル５４と画素セル１４１は、共通の１本のデータ線２３１に接続されるとともに、異なる１本のゲート線２３２に接続される。
【００８０】
さらに、画素セル５４と画素セル１４１に接続される保持容量線２３３は、全ての画素セル群１３３を囲むように配置された線１３４Ａ、ゲート線２３２に平行に配置された6MH本の線２３３Ａ、および、データ線２３１に平行に配置されたMV/2本の線２３３Ｂにより構成される。
【００８１】
なお、図７に示すように、線２３３Ｂは、垂直方向に隣接する画素セル群１３３どうしの間に配置される。即ち、液晶パネル２２５では、液晶パネル１２５と同様に、画素セル５４と画素セル１４１に接続されるデータ線が共通化されているため、共通化されていない場合にデータ線が配置されていた場所に、線２３３Ｂを配置させることが可能になる。これにより、データ線２３１の低抵抗化を優先させる場合であっても、データ線２３１と同等の低抵抗の線２３３Ｂを配置させることができる。その結果、縦スジや横クロストークのなどの画質の劣化を抑制することができる。
【００８２】
保持容量線２３３には、保持容量線１３４と同様に、外部の端子から所定の電位の共通信号VCsが入力され、その共通信号VCsは、保持容量線２３３により、全ての画素セル群１３３のコンデンサ６３および１５３の他端に入力される。これにより、全ての画素セル群１３３のコンデンサ６３および１５３の他端の電位は共通の電位となる。
【００８３】
以上のように、液晶表示装置２００は、垂直方向に隣接する画素セル５４と画素セル１４１に接続されるデータ線２３１を共通化し、ゲート線２３２を別々に設けることにより、所定の期間内に1/2垂直ラインが表示されるようにしたので、データ線２１２の本数を、所定の期間内に1つの垂直ラインを6回に分けて表示させる場合（以下、6分割表示の場合という）の本数であるMV/6本の半数のMV/12本にした場合であっても、コンデンサ６３（１５３）へのデータの書き込み時間が、6分割表示の場合と同一となる。
【００８４】
従って、画質の劣化を抑制しつつ、データ線２１２の本数を、6分割表示の場合の本数の半数にすることが可能となる。その結果、液晶パネル２２５が、1920×1080画素のフルHDの画像のように、垂直方向の画素数が水平方向の画素数に比べて少ない画像に対応する場合であっても、フレキシブルプリント基板２０１上に設けられたデータ線２１２に接続する端子（図示せず）の、半導体基板２０２の水平方向の端部への圧着が容易となる。
【００８５】
図８は、図６の制御回路２１１の詳細構成例を示している。
【００８６】
図６の制御回路２１１は、周波数変換回路２５１、MV/12個のDAC２５２−１乃至２５２−MV/12、MV/12個のアンプ２５３−１乃至２５３−MV/12、およびMV/12個のバッファ２５４−１乃至２５４−MV/12を内蔵したICにより構成される。
【００８７】
なお、以下では、DAC２５２−１乃至２５２−MV/12を特に区別する必要がない場合、それらをまとめてDAC２５２という。同様に、アンプ２５３−１乃至２５３−MV/12をまとめてアンプ２５３といい、バッファ２５４−１乃至２５４−MV/12をまとめてバッファ２５４という。
【００８８】
周波数変換回路２５１は、外部から水平ラインごとに入力される6MH×MV個の画素の画像データに対して周波数変換を行い、垂直ラインごとの6MH×MV個の画素の画像データを生成する。周波数変換回路２５１は、その6MH×MV個の画素の画像データを、垂直ラインごとに12画素分ずつDAC２５２に入力する。
【００８９】
DAC２５２は、図５のDAC１６１と同様に、入力された各画素の画像データを、アナログ信号であるデータ信号に変換し、そのデータ信号をアンプ２５３に入力する。アンプ２５３は、図５のアンプ１６２と同様に、DAC２５２から入力されたデータ信号を増幅し、バッファ２５４に入力する。バッファ２５４は、図５のバッファ１６３と同様に、アンプ２５３から入力されたデータ信号を一時的に記憶する。
【００９０】
バッファ２５４は、記憶しているデータ信号を、1/2垂直ラインごとに画素単位で順次読み出す。全てのバッファ２５４が、この読み出しを同時に行うことにより、6MH×MV個の画素のデータ信号が、1/2垂直ラインごとに6回に分けて読み出される。各バッファ２５４は、読み出したデータ信号を、MV/12本の各データ線２１２を介して、半導体基板２０２に入力する。
【００９１】
以上のように、制御回路２１１は、データ線２１２の本数であるMV/12個のDAC２５２、アンプ２５３、およびバッファ２５４を備えている。液晶表示装置２００では、データ線２１２の本数はMV/12本で済むため、6分割表示の場合、即ちデータ線の本数がMV/6本である場合に比べて、DAC２５２、アンプ２５３、およびバッファ２５４の数が削減される。従って、液晶表示装置２００では、制御回路２１１を小型化し、制御回路２１１の消費電力を削減することができる。
【００９２】
なお、上述した説明では、画素セル群１３３は、２個の画素セル５４と１４１から構成されたが、２個より多くの画素セルから構成されるようにしてもよい。また、上述した説明では、1/2水平ラインまたは1/2垂直ラインが、6回に分けて表示されたが、分割する回数は、6回に限定されない。
【００９３】
さらに、液晶表示装置１００（２００）において、半導体基板１０２（２０２）の代わりに、絶縁基板が用いられるようにしてもよい。
【００９４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９５】
【図１】従来の液晶表示装置の構成の一例を示す図である。
【図２】図１の半導体基板上の構成の詳細を示す図である。
【図３】本発明を適用した液晶表示装置の第１の実施の形態の構成例を示す図である。
【図４】図３の半導体基板上の構成の詳細を示す図である。
【図５】図３の制御回路の詳細構成例を示す図である。
【図６】本発明を適用した液晶表示装置の第２の実施の形態の構成例を示す図である。
【図７】図６の半導体基板上の構成の詳細を示す図である。
【図８】図６の制御回路の詳細構成例を示す図である。
【符号の説明】
【００９６】
５４ 画素セル， ５５ 対向基板， ５６ 液晶層， ６４ 共通電極， １００ 液晶表示装置， １０１ フレキシブルプリント基板， １０２ 半導体基板， １１１ 制御回路， １２１ Ｈドライバ， １２３ Ｖドライバ， １３１ データ線， １３２ ゲート線， １３３ 画素セル群， １３４ 保持容量線， １４１ 画素セル， １５１ FET， １５３ コンデンサ， ２００ 液晶表示装置
【技術分野】
【０００１】
本発明は、駆動装置および液晶表示装置に関し、特に、画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現することができるようにした駆動装置および液晶表示装置に関する。
【背景技術】
【０００２】
近年、液晶プロジェクタ装置や液晶ディスプレイ装置などの液晶表示装置において、アクティブマトリクス方式が広く採用されている（例えば、特許文献１参照）。
【０００３】
図１は、アクティブマトリクス方式を採用した液晶表示装置１０の構成の一例を示している。
【０００４】
なお、以下の説明における方向は、特に断りのない限り、画像の走査線の方向を水平方向といい、走査線に対して垂直の方向を垂直方向という。
【０００５】
図１の液晶表示装置１０は、フレキシブルプリント基板１１が、シリコン基板などの半導体基板１２の垂直方向の端部に圧着されることにより構成され、水平方向（図１中横方向）に6倍のMH個（6MH個）の画素が並び、垂直方向（図１中縦方向）にMV個の画素が並んだ画像を表示する。
【０００６】
フレキシブルプリント基板１１には、制御回路２１とMH本のデータ線２２が配置される。制御回路２１は、例えば、DAC（Digital to Analog Converter）などにより構成される。制御回路２１は、外部から入力される6MH×MV個の各画素のデジタルデータである画像データを、アナログ信号であるデータ信号に変換する。制御回路２１は、その結果得られるデータ信号を、水平方向のライン(以下、水平ラインという)ごとに6回に分けて、MH個の各画素のデータ信号のそれぞれを、MH本の各データ線２２を介して、半導体基板１２に入力する。
【０００７】
半導体基板１２には、垂直方向の一端にＨドライバ３１が、他端にＰドライバ３２が設けられ、水平方向の一端にＶドライバ３３が、他端にＶドライバ３４が設けられ、中央に液晶パネル３５が設けられる。
【０００８】
Ｈドライバ３１には、図１や図２に示すように、MH本のデータ線２２が接続されるとともに、図２に示すように、6本の制御線５１が接続される。また、Ｈドライバ３１には、半導体基板１２上に垂直方向に平行に配置され、互いに絶縁される6倍のMH本のデータ線５２が接続される。
【０００９】
Ｈドライバ３１は、例えば、6本のデータ線５２ごとに、1本のデータ線２２が接続されたMH個のスイッチ（図示せず）により構成される。Ｈドライバ３１の各スイッチは、6本の制御線５１を介して外部から入力される選択信号のいずれかに応じて、MH本の各データ線２２を介して制御回路２１から入力される各データ信号VSIG1乃至VSIGMHを、6本のデータ線５２のうちのいずれかに出力することにより、水平ラインごとのデータ信号を6回に分けてデータ線５２に入力する。以上のようにして、Ｈドライバ３１は、水平ラインを走査するように、液晶パネル３５を駆動する。
【００１０】
Ｐドライバ３２は、Ｈドライバ３１から液晶パネル３５にデータ信号VSIG1乃至VSIGMHが入力される前に、所定の電位の信号（以下、プリチャージ信号という）をデータ線５２に出力して、液晶パネル３５をプリチャージする。
【００１１】
Ｖドライバ３３は、例えばシフトレジスタなどを備えており、Ｖドライバ３３には、図２に示すように、データ線５２と電気的に絶縁され、データ線５２に直交して、水平方向に平行に配置されるMV本のゲート線５３が接続されている。Ｖドライバ３３は、水平走査期間ごとに、走査を指令するための所定の電位の信号を順次シフトし、ゲート信号GATE1乃至GATEMVとして、ゲート線５３に順次出力することにより、走査対象とする水平ラインが垂直方向に順次移動するように、液晶パネル３５を駆動する。なお、Ｖドライバ３４の構成は、Ｖドライバ３３の構成と同一であるので、説明は省略する。
【００１２】
また、以下では、データ信号VSIG1乃至VSIGMHを特に区別する必要がない場合、それらをまとめてデータ信号VSIGといい、ゲート信号GATE1乃至GATEMVを特に区別する必要がない場合、それらをまとめてゲート信号GATEという。
【００１３】
液晶パネル３５は、例えばTFT（Thin Film Transistor）方式の液晶パネルである。液晶パネル３５は、半導体基板１２上に設けられた6MH×MV個の画素セル５４、その半導体基板１２に対向して配置される半導体基板である対向基板５５、および半導体基板１２と対向基板５５との間に狭装される液晶層５６により構成される。
【００１４】
6MH×MV個の画素セル５４は、水平方向に6MH個並び、垂直方向にMV個並ぶように、マトリクス状に配置されることにより形成される。画素セル５４は、データ線５２のいずれかを介して、Ｈドライバ３１およびＰドライバ３２と接続される。また、画素セル５４は、ゲート線５３のいずれかを介して、Ｖドライバ３３およびＶドライバ３４と接続される。
【００１５】
画素セル５４は、FET６１、電極６２、およびコンデンサ６３により構成される。FET６１のゲートは、1本のゲート線５３に接続され、ドレインは、データ線５２と接続される。また、FET６１のソースは、電極６２およびコンデンサ６３の一端と接続され、コンデンサ６３の他端は、半導体基板１２上に配置された保持容量線５７に接続される。
【００１６】
この保持容量線５７は、全ての画素セル５４を囲むように配置された線５７Ａ、ゲート線５３に平行に配置されたMV本の線５７Ｂ、および、データ線５２に平行に配置された6MH本の線５７Ｃにより構成される。保持容量線５７には、外部の端子から所定の電位の共通信号VCsが入力され、その共通信号VCsは、保持容量線５７により、全ての画素セル５４のコンデンサ６３の他端に入力される。これにより、全ての画素セル５４のコンデンサ６３の他端の電位は共通の電位となる。
【００１７】
画素セル５４では、ゲート線５３からゲート信号GATEが入力され、FET６１がオンにされる場合、データ線５２によりFET６１に入力されたデータ信号VSIGの電位と、保持容量線５７により入力された共通信号VCsの電位の差により、コンデンサ６３に電荷が蓄積される。即ち、コンデンサ６３へのデータの書き込みが行われる。そして、ゲート線５３からゲート信号GATEが入力されず、FET６１がオフにされる場合、コンデンサ６３は、書き込まれたデータを保持する。
【００１８】
このとき、電極６２の電位は、その電極６２と接続されるコンデンサ６３の一端に発生した電位であり、その電位と対向基板５５が有する共通電極６４の電位との差に応じて、画素セル５４に対応する液晶層５６が反応し、励起する。その結果、画素セル５４に対応する画素が表示される。
【００１９】
なお、上述したように、Ｖドライバ３３は、水平走査期間ごとに、走査対象とする水平ラインが垂直方向に順次移動するように、液晶パネル３５を駆動するので、画素は水平ラインごとに表示される。
【００２０】
以上のように、液晶表示装置１０では、水平ラインごとのデータ信号が６回に分けてデータ線５２に入力されるので、制御回路２１とＨドライバ３１を接続するデータ線２２の本数は、液晶パネル３５の水平方向の画素数の1/6倍であるMH本となる。例えば、液晶パネル３５が、1920×1080画素のフルHD（High Definition）の画像に対応している場合、データ線２２の本数は、水平方向の画素数である1920個の1/6倍である320本となる。
【００２１】
従って、この場合、データ線２２以外の線（図示せず）も含めると、フレキシブルプリント基板１１上に設けられた約400本の線に接続する端子を、半導体基板１２に圧着する必要があり、この圧着を実現するためには、数十マイクロメートルピッチの実装技術が必要となる。その結果、さらに短いピッチの実装技術が必要となる、液晶表示装置１０の小型化や超高精細化の実現は困難であった。
【００２２】
そこで、水平ラインごとのデータ信号の分割数を6回より多くすることにより、データ線２２の本数を少なくすることが考えられる。例えば、液晶表示装置１０が、水平ラインごとのデータ信号を12回に分けてデータ線５２に入力する場合、6回に分けて入力する場合に比べて、データ線２２の本数を半数にすることができる。
【００２３】
【特許文献１】特開平８−２４８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、水平ラインごとのデータ信号の分割数が増加すると、コンデンサ６３へのデータの書き込み時間が短くなるため、縦スジや横クロストークなどの画質の劣化が生じてしまう。
【００２５】
また、液晶表示装置１０において、データ線５２の低抵抗化を優先させる場合、水平方向に隣接する画素セル５４間に、低抵抗の線５７Ｃを配置させる場所を確保することが困難となり、線５７Ｃは高抵抗の配線となってしまう。
【００２６】
その結果、データ線５２と保持容量線５７の間の寄生容量により発生する、保持容量線５７の電位の揺れが収束するまでに、比較的長い時間を要し、これにより、縦スジや横クロストークなどの画質の劣化が生じる。特に、水平ラインごとのデータ信号の分割数が多い場合、データの書き込み時間が短くなるため、保持容量線５７の電位の揺れが収束しないうちに、次の書き込みが行われることになり、著しい画質の劣化が生じる。
【００２７】
本発明は、このような状況に鑑みてなされたものであり、画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現することができるようにするものである。
【課題を解決するための手段】
【００２８】
本発明の第１の側面の駆動装置は、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、前記ゲート線を独立に駆動するゲート線駆動手段と、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段とを備え、前記画素セル群は、マトリクス状に配置され、前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、前記画素セルは、接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段とを備える。
【００２９】
本発明の第１の側面の駆動装置は、前記第２のデータ線を介して、前記データ信号を前記データ線駆動手段に入力する入力手段をさらに設け、前記第１のデータ線、前記電位線、前記ゲート線、前記ゲート線駆動手段、および前記データ線駆動手段は、第１の基板に配置され、前記第２のデータ線と前記入力手段は、第２の基板に配置されることができる。
【００３０】
本発明の第１の側面の駆動装置においては、前記画素セル群は、走査方向に隣接する前記画素セルから構成され、前記第１の基板は、半導体基板または絶縁基板であり、前記第２の基板は、フレキシブルプリント基板であり、前記第２の基板は、前記第１の基板の走査方向に対して垂直の方向の端部に圧着されることができる。
【００３１】
本発明の第２の側面の液晶表示装置は、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とを備え、前記第１の基板は、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、前記ゲート線を独立に駆動するゲート線駆動手段と、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段とを備え、前記画素セル群は、マトリクス状に配置され、前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、前記画素セルは、接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段とを備える。
【００３２】
本発明の第１の側面においては、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線が備えられ、前記ゲート線が独立に駆動され、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号が、前記第１のデータ線に順次入力され、前記画素セル群が、マトリクス状に配置され、前記画素セル群の各画素セルどうしが、異なるゲート線に接続される。
【００３３】
本発明の第２の側面においては、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とが備えられる。また、前記第１の基板には、少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線とが備えられ、前記ゲート線が独立に駆動され、前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号が、前記第１のデータ線に順次入力され、前記画素セル群が、マトリクス状に配置され、前記画素セル群の各画素セルどうしが、異なるゲート線に接続される。
【発明の効果】
【００３４】
以上のように、本発明の第１と第２の側面によれば、画質の劣化を抑制しつつ、装置の小型化と消費電力の低減を実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００３６】
本発明の第１の側面の駆動装置（例えば、図３の液晶表示装置１００）は、
少なくとも２つの所定の方向に隣接する画素セル(例えば、図４の画素セル５４および１４１)からなる画素セル群（例えば、図４の画素セル群１３３）の全ての前記画素セルに共通して接続する第１のデータ線（例えば、図４のデータ線１３１）と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線(例えば、図４の線１３４Ｃ)と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線(例えば、図４のゲート線１３２)と、
前記ゲート線を独立に駆動するゲート線駆動手段(例えば、図４のＶドライバ１２３)と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段(例えば、図４のＨドライバ１２１)と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段(例えば、図４のコンデンサ６３)と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段(例えば、図４のFET６１)と
を備える。
【００３７】
本発明の第１の側面の駆動装置は、
前記第２のデータ線（例えば、図３のデータ線１１２）を介して、前記データ信号を前記データ線駆動手段に入力する入力手段（例えば、図３の制御回路１１１）
をさらに備え、
前記第１のデータ線、前記電位線、前記ゲート線、前記ゲート線駆動手段、および前記データ線駆動手段は、第１の基板(例えば、半導体基板１０２)に配置され、
前記第２のデータ線と前記入力手段は、第２の基板（例えば、半導体基板１０２）に配置される。
【００３８】
本発明の第２の側面の液晶表示装置（例えば、図３の液晶表示装置１００）は、
半導体基板または絶縁基板である第１の基板(例えば、図３の半導体基板１０２)と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板(例えば、図４の対向基板５５)と、
前記第１の基板と前記第２の基板との間に狭装される液晶層(例えば、図４の液晶層５６)と
を備え、
前記第１の基板は、
少なくとも２つの所定の方向に隣接する画素セル（例えば、画素セル５４および１４１）からなる画素セル群（例えば、画素セル群１３３）の全ての前記画素セルに共通して接続する第１のデータ線（例えば、図４のデータ線１３１）と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線（例えば、図４の線１３４Ｃ）と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線（例えば、図４のゲート線１３２）と、
前記ゲート線を独立に駆動するゲート線駆動手段（例えば、図４のＶドライバ１２３）と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段（例えば、図４のＨドライバ１２１）と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段（例えば、図４のコンデンサ６３）と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段（例えば、図４のFET６１）と
を備える。
【００３９】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００４０】
図３は、本発明を適用した液晶表示装置の第１の実施の形態の構成例を示している。
【００４１】
図３の液晶表示装置１００は、フレキシブルプリント基板１０１が、シリコン基板などの半導体基板１０２の垂直方向（図３中縦方向）の端部に圧着されることにより構成され、水平方向（図３中横方向）に6MH個の画素が並び、垂直方向にMV個の画素が並んだ画像を、水平方向の走査により表示する。
【００４２】
フレキシブルプリント基板１０１には、制御回路１１１と、MH/2本のデータ線１１２が配置される。制御回路１１１には、外部から6MH×MV個の画素の画像データが入力され、制御回路１１１は、その画像データをアナログ信号であるデータ信号に変換する。制御回路１１１は、その結果得られるデータ信号を、1/2水平ラインごとに6回に分けて、MH/2個の各画素のデータ信号のそれぞれを、MH/2本の各データ線１１２を介して、半導体基板１０２に入力する。
【００４３】
ここで、1/2水平ラインとは、各水平ラインの先頭（例えば左端）から奇数番目の画素からなる奇数水平ライン、または、偶数番目の画素からなる偶数水平ラインをいう。制御回路１１１の詳細は、後述する図５を参照して説明する。
【００４４】
半導体基板１２には、垂直方向の一端にＨドライバ１２１が、他端にＰドライバ１２２が設けられ、水平方向の一端にＶドライバ１２３が、他端にＶドライバ１２４が設けられ、中央に液晶パネル１２５が設けられる。
【００４５】
Ｈドライバ１２１には、図３や図４に示すように、MH/2本のデータ線１１２が接続されるとともに、図４に示すように、図２と同様の6本の制御線５１が接続される。また、Ｈドライバ１２１には、半導体基板１０２上に垂直方向に平行に配置され、互いに絶縁される6MH/2(=3MH)本のデータ線１３１が接続される。
【００４６】
Ｈドライバ１２１は、例えば、6本のデータ線１３１ごとに、1本のデータ線１１２が接続されたMH/2個のスイッチ（図示せず）により構成される。Ｈドライバ１２１の各スイッチは、6本の制御線５１を介して外部から入力される選択信号のいずれかに応じて、MH/2本の各データ線１１２を介して制御回路１１１から入力される各データ信号VSIG´1乃至VSIG´MH/2を、6本のデータ線１３１のうちのいずれかに出力することにより、1/2水平ラインごとのデータ信号を6回に分けてデータ線１３１に入力する。以上のようにして、Ｈドライバ１２１は、1/2水平ラインを走査するように、液晶パネル１２５を駆動する。
【００４７】
Ｐドライバ１２２は、Ｈドライバ１２１から液晶パネル１２５にデータ信号VSIG´1乃至VSIG´MH/2が入力される前に、プリチャージ信号をデータ線１３１に出力して、液晶パネル１２５をプリチャージする。
【００４８】
Ｖドライバ１２３は、例えばシフトレジスタなどを備えており、Ｖドライバ１２３には、図４に示すように、データ線１３１と電気的に絶縁され、データ線１３１に直交して、水平方向に平行に配置される2倍のMV本（2MV本）のゲート線１３２が接続されている。Ｖドライバ１２３は、ゲート線１３２を独立に駆動する。具体的には、Ｖドライバ１２３は、走査を指令するための所定の電位の信号を順次シフトし、ゲート信号GATE´1乃至GATE´2MVとして、先頭のゲート線１３２(図４の例では、最もＨドライバ１２１側のゲート線)から順次出力することにより、水平走査期間ごとに、走査対象とする1/2水平ラインが垂直方向に順次移動するように、液晶パネル１２５を駆動する。その結果、水平走査期間ごとに、奇数水平ラインと偶数水平ラインが交互に表示される。即ち、2倍の水平走査期間内に、1つの水平ラインが表示される。
【００４９】
Ｖドライバ１２４の構成は、Ｖドライバ１２３の構成と同一である。液晶表示装置１００では、同一の構成の2つのＶドライバ１２３と１２４が設けられるので、応答速度を速めたり、Ｖドライバの欠陥による誤動作を抑制することができる。なお、液晶表示装置１００には、Ｖドライバ１２３および１２４のうちのいずれか一方だけが設けられるようにしてもよい。
【００５０】
また、以下では、データ信号VSIG´1乃至VSIG´MH/2を特に区別する必要がない場合、それらをまとめてデータ信号VSIG´といい、ゲート信号GATE´1乃至GATE´2MVを特に区別する必要がない場合、それらをまとめてゲート信号GATE´という。
【００５１】
液晶パネル１２５は、例えばTFT方式の液晶パネルである。液晶パネル１２５は、半導体基板１０２上に設けられた6MH/2×MV個（3MH×MV個）の隣接画素セル群１３３、その半導体基板１０２に対向して配置される半導体基板である対向基板５５、および半導体基板１０２と対向基板５５との間に狭装される液晶層５６により構成される。なお、図４において、図２と同一のものには、同一の符号を付してあり、説明は繰り返しになるので省略する。
【００５２】
画素セル群１３３は、画素セル５４と画素セル１４１により構成される。3MH×MV個の画素セル群１３３は、各画素セル群１３３を構成する画素セル５４と画素セル１４１が水平方向に隣接する向きで、水平方向に3MH個並び、垂直方向にMV個並ぶように、マトリクス状に配置されることにより形成される。
【００５３】
画素セル１４１は、基本的に画素セル５４と同様に構成されるが、画素セル１４１に接続されるデータ線１３１は、画素セル５４と同一のデータ線である。即ち、データ線１３１は、画素セル群１３３を構成する画素セル５４と画素セル１４１の全てに共通して接続される。
【００５４】
具体的には、画素セル１４１は、FET１５１、電極１５２、およびコンデンサ１５３により構成され、FET１５１のドレインは、画素セル５４のFET６１のドレインと接続されるデータ線１３１と接続される。また、FET１５１のゲートは、画素セル５４のFET６１のゲートに接続されるゲート線１３２と隣接するゲート線１３２に接続され、FET１５１のソースは、電極１５２およびコンデンサ１５３の一端と接続される。さらに、コンデンサ１５３の他端は、半導体基板１０２上に配置された保持容量線１３４に接続される。
【００５５】
この保持容量線１３４は、全ての画素セル群１３３を囲むように配置された線１３４Ａ、ゲート線１３２に平行に配置されたMV本の線１３４Ｂ、および、データ線１３１に平行に配置された3MH本の線１３４Ｃにより構成される。
【００５６】
なお、図４に示すように、線１３４Ｃは、水平方向に隣接する画素セル群１３３どうしの間に配置される。即ち、液晶パネル１２５では、画素セル５４と画素セル１４１に接続されるデータ線が共通化されているため、図２の液晶パネル３５に比べて、データ線の本数が半数になっている。これにより、液晶パネル３５においてデータ線５２が配置されていた場所に、線１３４Ｃを配置させることが可能になり、データ線１３１の低抵抗化を優先させる場合であっても、データ線１３１と同等の低抵抗の線１３４Ｃを配置させることができる。
【００５７】
その結果、データ線１３１と保持容量線１３４の間の寄生容量により発生する、保持容量線１３４の電位の揺れは、比較的短い時間で収束し、これにより、縦スジや横クロストークのなどの画質の劣化を抑制することができる。
【００５８】
保持容量線１３４には、外部の端子から所定の電位の共通信号VCsが入力され、その共通信号VCsは、保持容量線１３４により、全ての画素セル群１３３のコンデンサ６３および１５３の他端に入力される。これにより、全ての画素セル群１３３のコンデンサ６３および１５３の他端の電位は共通の電位となる。
【００５９】
画素セル１４１では、画素セル５４と同様に、ゲート線１３２からゲート信号GATE´が入力され、FET１５１がオンにされる場合、データ線１３１によりFET１５１に入力されたデータ信号VSIG´の電位と、保持容量線１３４により入力された共通信号VCsの電位の差により、コンデンサ１５３に電荷が蓄積される。そして、ゲート線１３２からゲート信号GATE´が入力されず、FET１５１がオフにされる場合、コンデンサ１５３は、書き込まれたデータを保持する。このときの電極１５２の電位と対向基板５５が有する共通電極６４の電位との差に応じて、画素セル５４の場合と同様に、画素セル１４１に対応する液晶層５６が反応して励起する。その結果、画素セル１４１に対応する画素が表示される。
【００６０】
以上のように、液晶表示装置１００は、水平方向に隣接する画素セル５４と画素セル１４１に接続されるデータ線１３１を共通化し、ゲート線１３２を別々に設けることにより、水平走査期間内に1/2水平ラインが表示されるようにしたので、データ線１１２の本数を、図１のデータ線２２の本数の半数であるMH/2本にした場合であっても、コンデンサ６３（１５３）へのデータの書き込み時間が、図１の場合と同一となる。
【００６１】
従って、書き込み時間が短いことによる縦スジや横クロストークなどの画質の劣化を抑制しつつ、データ線１１２の本数を、図１のデータ線２２の本数の半数にすることが可能となる。その結果、フレキシブルプリント基板１０１上に設けられたデータ線１１２に接続する端子（図示せず）の、半導体基板１０２の垂直方向の端部への圧着が容易となり、液晶表示装置１００の小型化や超高精細化の実現が可能となる。
【００６２】
図５は、図３の制御回路１１１の詳細構成例を示している。
【００６３】
図５の制御回路１１１は、MH/2個のDAC（Digital to Analog Converter）１６１−１乃至１６１−MH/2、MH/2個のアンプ１６２−１乃至１６２−MH/2、およびバッファ１６３−１乃至１６３−MH/2を内蔵したIC（Integrated Circuit）により構成される。
【００６４】
なお、以下では、DAC１６１−１乃至１６１−MH/2を特に区別する必要がない場合、それらをまとめてDAC１６１という。同様に、アンプ１６２−１乃至１６２−MH/2をまとめてアンプ１６２といい、バッファ１６３−１乃至１６３−MH/2をまとめてバッファ１６３という。
【００６５】
各DAC１６１には、外部から水平ラインごとに入力される6MH×MV個の画素の画像データが、例えば、水平ラインごとに12画素分ずつ入力される。DAC１６１は、入力された各画素の画像データを、アナログ信号であるデータ信号に変換し、そのデータ信号をアンプ１６２に入力する。アンプ１６２は、DAC１６１から入力されたデータ信号を増幅し、バッファ１６３に入力する。バッファ１６３は、アンプ１６２から入力されたデータ信号を一時的に記憶する。
【００６６】
バッファ１６３は、記憶しているデータ信号を、1/2水平ラインごとに画素単位で順次読み出す。全てのバッファ１６３が、この読み出しを同時に行うことにより、6MH×MV個の画素のデータ信号が、1/2水平ラインごとに6回に分けて読み出される。各バッファ１６３は、読み出したデータ信号を、MH/2本の各データ線１１２を介して、半導体基板１０２に入力する。
【００６７】
以上のように、制御回路１１１は、データ線１１２の本数であるMH/2個のDAC１６１、アンプ１６２、およびバッファ１６３を備えている。液晶表示装置１００では、データ線１１２の本数がMH/2本で済むため、図１に示したようにデータ線の本数がMH本である場合に比べて、DAC１６１、アンプ１６２、およびバッファ１６３の数が削減される。従って、液晶表示装置１００では、制御回路１１１を小型化し、制御回路１１１の消費電力を低減することができる。
【００６８】
図６は、本発明を適用した液晶表示装置の第２の実施の形態の構成例を示している。
【００６９】
図６の液晶表示装置２００は、フレキシブルプリント基板２０１が、シリコン基板などの半導体基板２０２の水平方向（図６中横方向）の端部に圧着されることにより構成され、水平方向に6MH個の画素が並び、垂直方向（図６中縦方向）にMV個の画素が並んだ画像を、垂直方向の走査により表示する。
【００７０】
フレキシブルプリント基板２０１には、制御回路２１１と、MV/12本のデータ線２１２が配置される。制御回路２１１には、外部から6MH×MV個の画素の画像データが入力され、制御回路２１１は、その画像データをアナログ信号であるデータ信号に変換する。制御回路２１１は、その結果得られるデータ信号を、1/2垂直ラインごとに6回に分けて、MV/12個の各画素のデータ信号のそれぞれを、MV/12本の各データ線２１２を介して、半導体基板２０２に入力する。
【００７１】
ここで、1/2垂直ラインとは、垂直方向のラインのうちの先頭（例えば上端）から奇数番目の画素からなる奇数水平ライン、または、偶数番目の画素からなる偶数水平ラインをいう。この制御回路２１１の詳細は、後述する図８を参照して説明する。
【００７２】
半導体基板２０２には、水平方向の一端にＤドライバ２２１が、他端にＰドライバ２２２が設けられ、垂直方向の一端にシフトレジスタ２２３が、他端にシフトレジスタ２２４が設けられ、中央に液晶パネル２２５が設けられる。Ｄドライバ２２１は、図４のＨドライバ１２１に対応し、Ｐドライバ２２２は、図４のＰドライバ１２２に対応している。また、シフトレジスタ２２３および２２４は、図４のＶドライバ１２３および１２４に対応している。
【００７３】
詳細には、図６や図７に示すように、Ｄドライバ２２１には、MV/12本のデータ線２１２が接続されるとともに、図７に示すように、図２や図４と同様の6本の制御線５１が接続される。また、Ｄドライバ２２１には、半導体基板２０２上に水平方向に平行に配置され、互いに絶縁されるMV/2本のデータ線２３１が接続される。
【００７４】
Ｄドライバ２２１は、例えば、6本のデータ線２３１ごとに、1本のデータ線２１２が接続されたMV/12個のスイッチ（図示せず）により構成される。Ｄドライバ２２１の各スイッチは、6本の制御線５１を介して外部から入力される選択信号のいずれかに応じて、MV/12本の各データ線２１２を介して制御回路２１１から入力される各データ信号VSIG´´1乃至VSIG´´MV/12を、6本のデータ線２３１のうちのいずれかに出力することにより、1/2水平ラインごとのデータ信号を6回に分けてデータ線２３１に入力する。以上のようにして、Ｄドライバ２２１は、1/2垂直ラインを走査するように、液晶パネル２２５を駆動する。
【００７５】
Ｐドライバ２２２は、Ｄドライバ２２１から液晶パネル２２５にデータ信号VSIG´´1乃至VSIG´´MV/12が入力される前に、プリチャージ信号をデータ線２３１に出力して、液晶パネル２２５をプリチャージする。
【００７６】
シフトレジスタ２２３には、図７に示すように、データ線２３１と電気的に絶縁され、データ線２３１に直交して垂直方向に平行に配置される、水平方向に並ぶ画素の数である6MH個の2倍の数である12MH本のゲート線２３２が接続されている。シフトレジスタ２２３は、走査を指令するための信号を順次シフトし、ゲート信号GATE´´1乃至GATE´´12MHとして、先頭のゲート線２３２（図７の例では、最もＤドライバ２２１側のゲート線）から順次出力することにより、所定の期間ごとに、走査対象とする1/2垂直ラインが水平方向に順次移動するように、液晶パネル２２５を駆動する。その結果、所定の期間ごとに、奇数垂直ラインと偶数垂直ラインが交互に表示される。なお、シフトレジスタ２２４の構成は、シフトレジスタ２２３の構成と同一である。
【００７７】
また、以下では、データ信号VSIG´´1乃至VSIG´´MV/12を特に区別する必要がない場合、それらをまとめてデータ信号VSIG´´といい、ゲート信号GATE´´1乃至GATE´12MHを特に区別する必要がない場合、それらをまとめてゲート信号GATE´´という。
【００７８】
液晶パネル２２５は、例えばTFT方式の液晶パネルである。液晶パネル２２５は、半導体基板２０２上に設けられた6MH×MV/2個の隣接画素セル群１３３、その半導体基板２０２に対向して配置される半導体基板である対向基板５５、および半導体基板２０２と対向基板５５との間に狭装される液晶層５６により構成される。なお、図７において、図２や図４と同一のものには、同一の符号を付してあり、説明は繰り返しになるので、適宜省略する。
【００７９】
6MH×MV/2個の画素セル群１３３は、各画素セル群１３３を構成する画素セル５４と画素セル１４１が垂直方向に隣接する向きで、水平方向に6MH個並び、垂直方向にMV/2個並ぶように、マトリクス状に配置されることにより形成される。また、各画素セル群１３３の画素セル５４と画素セル１４１は、共通の１本のデータ線２３１に接続されるとともに、異なる１本のゲート線２３２に接続される。
【００８０】
さらに、画素セル５４と画素セル１４１に接続される保持容量線２３３は、全ての画素セル群１３３を囲むように配置された線１３４Ａ、ゲート線２３２に平行に配置された6MH本の線２３３Ａ、および、データ線２３１に平行に配置されたMV/2本の線２３３Ｂにより構成される。
【００８１】
なお、図７に示すように、線２３３Ｂは、垂直方向に隣接する画素セル群１３３どうしの間に配置される。即ち、液晶パネル２２５では、液晶パネル１２５と同様に、画素セル５４と画素セル１４１に接続されるデータ線が共通化されているため、共通化されていない場合にデータ線が配置されていた場所に、線２３３Ｂを配置させることが可能になる。これにより、データ線２３１の低抵抗化を優先させる場合であっても、データ線２３１と同等の低抵抗の線２３３Ｂを配置させることができる。その結果、縦スジや横クロストークのなどの画質の劣化を抑制することができる。
【００８２】
保持容量線２３３には、保持容量線１３４と同様に、外部の端子から所定の電位の共通信号VCsが入力され、その共通信号VCsは、保持容量線２３３により、全ての画素セル群１３３のコンデンサ６３および１５３の他端に入力される。これにより、全ての画素セル群１３３のコンデンサ６３および１５３の他端の電位は共通の電位となる。
【００８３】
以上のように、液晶表示装置２００は、垂直方向に隣接する画素セル５４と画素セル１４１に接続されるデータ線２３１を共通化し、ゲート線２３２を別々に設けることにより、所定の期間内に1/2垂直ラインが表示されるようにしたので、データ線２１２の本数を、所定の期間内に1つの垂直ラインを6回に分けて表示させる場合（以下、6分割表示の場合という）の本数であるMV/6本の半数のMV/12本にした場合であっても、コンデンサ６３（１５３）へのデータの書き込み時間が、6分割表示の場合と同一となる。
【００８４】
従って、画質の劣化を抑制しつつ、データ線２１２の本数を、6分割表示の場合の本数の半数にすることが可能となる。その結果、液晶パネル２２５が、1920×1080画素のフルHDの画像のように、垂直方向の画素数が水平方向の画素数に比べて少ない画像に対応する場合であっても、フレキシブルプリント基板２０１上に設けられたデータ線２１２に接続する端子（図示せず）の、半導体基板２０２の水平方向の端部への圧着が容易となる。
【００８５】
図８は、図６の制御回路２１１の詳細構成例を示している。
【００８６】
図６の制御回路２１１は、周波数変換回路２５１、MV/12個のDAC２５２−１乃至２５２−MV/12、MV/12個のアンプ２５３−１乃至２５３−MV/12、およびMV/12個のバッファ２５４−１乃至２５４−MV/12を内蔵したICにより構成される。
【００８７】
なお、以下では、DAC２５２−１乃至２５２−MV/12を特に区別する必要がない場合、それらをまとめてDAC２５２という。同様に、アンプ２５３−１乃至２５３−MV/12をまとめてアンプ２５３といい、バッファ２５４−１乃至２５４−MV/12をまとめてバッファ２５４という。
【００８８】
周波数変換回路２５１は、外部から水平ラインごとに入力される6MH×MV個の画素の画像データに対して周波数変換を行い、垂直ラインごとの6MH×MV個の画素の画像データを生成する。周波数変換回路２５１は、その6MH×MV個の画素の画像データを、垂直ラインごとに12画素分ずつDAC２５２に入力する。
【００８９】
DAC２５２は、図５のDAC１６１と同様に、入力された各画素の画像データを、アナログ信号であるデータ信号に変換し、そのデータ信号をアンプ２５３に入力する。アンプ２５３は、図５のアンプ１６２と同様に、DAC２５２から入力されたデータ信号を増幅し、バッファ２５４に入力する。バッファ２５４は、図５のバッファ１６３と同様に、アンプ２５３から入力されたデータ信号を一時的に記憶する。
【００９０】
バッファ２５４は、記憶しているデータ信号を、1/2垂直ラインごとに画素単位で順次読み出す。全てのバッファ２５４が、この読み出しを同時に行うことにより、6MH×MV個の画素のデータ信号が、1/2垂直ラインごとに6回に分けて読み出される。各バッファ２５４は、読み出したデータ信号を、MV/12本の各データ線２１２を介して、半導体基板２０２に入力する。
【００９１】
以上のように、制御回路２１１は、データ線２１２の本数であるMV/12個のDAC２５２、アンプ２５３、およびバッファ２５４を備えている。液晶表示装置２００では、データ線２１２の本数はMV/12本で済むため、6分割表示の場合、即ちデータ線の本数がMV/6本である場合に比べて、DAC２５２、アンプ２５３、およびバッファ２５４の数が削減される。従って、液晶表示装置２００では、制御回路２１１を小型化し、制御回路２１１の消費電力を削減することができる。
【００９２】
なお、上述した説明では、画素セル群１３３は、２個の画素セル５４と１４１から構成されたが、２個より多くの画素セルから構成されるようにしてもよい。また、上述した説明では、1/2水平ラインまたは1/2垂直ラインが、6回に分けて表示されたが、分割する回数は、6回に限定されない。
【００９３】
さらに、液晶表示装置１００（２００）において、半導体基板１０２（２０２）の代わりに、絶縁基板が用いられるようにしてもよい。
【００９４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００９５】
【図１】従来の液晶表示装置の構成の一例を示す図である。
【図２】図１の半導体基板上の構成の詳細を示す図である。
【図３】本発明を適用した液晶表示装置の第１の実施の形態の構成例を示す図である。
【図４】図３の半導体基板上の構成の詳細を示す図である。
【図５】図３の制御回路の詳細構成例を示す図である。
【図６】本発明を適用した液晶表示装置の第２の実施の形態の構成例を示す図である。
【図７】図６の半導体基板上の構成の詳細を示す図である。
【図８】図６の制御回路の詳細構成例を示す図である。
【符号の説明】
【００９６】
５４ 画素セル， ５５ 対向基板， ５６ 液晶層， ６４ 共通電極， １００ 液晶表示装置， １０１ フレキシブルプリント基板， １０２ 半導体基板， １１１ 制御回路， １２１ Ｈドライバ， １２３ Ｖドライバ， １３１ データ線， １３２ ゲート線， １３３ 画素セル群， １３４ 保持容量線， １４１ 画素セル， １５１ FET， １５３ コンデンサ， ２００ 液晶表示装置
【特許請求の範囲】
【請求項１】
少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、
前記ゲート線を独立に駆動するゲート線駆動手段と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段と
を備える駆動装置。
【請求項２】
前記第２のデータ線を介して、前記データ信号を前記データ線駆動手段に入力する入力手段
をさらに備え、
前記第１のデータ線、前記電位線、前記ゲート線、前記ゲート線駆動手段、および前記データ線駆動手段は、第１の基板に配置され、
前記第２のデータ線と前記入力手段は、第２の基板に配置される
請求項１に記載の駆動装置。
【請求項３】
前記画素セル群は、走査方向に隣接する前記画素セルから構成され、
前記第１の基板は、半導体基板または絶縁基板であり、
前記第２の基板は、フレキシブルプリント基板であり、
前記第２の基板は、前記第１の基板の走査方向に対して垂直の方向の端部に圧着される
請求項２に記載の駆動装置。
【請求項４】
半導体基板または絶縁基板である第１の基板と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、
前記第１の基板と前記第２の基板との間に狭装される液晶層と
を備え、
前記第１の基板は、
少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、
前記ゲート線を独立に駆動するゲート線駆動手段と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段と
を備える
液晶表示装置。
【請求項１】
少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、
前記ゲート線を独立に駆動するゲート線駆動手段と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段と
を備える駆動装置。
【請求項２】
前記第２のデータ線を介して、前記データ信号を前記データ線駆動手段に入力する入力手段
をさらに備え、
前記第１のデータ線、前記電位線、前記ゲート線、前記ゲート線駆動手段、および前記データ線駆動手段は、第１の基板に配置され、
前記第２のデータ線と前記入力手段は、第２の基板に配置される
請求項１に記載の駆動装置。
【請求項３】
前記画素セル群は、走査方向に隣接する前記画素セルから構成され、
前記第１の基板は、半導体基板または絶縁基板であり、
前記第２の基板は、フレキシブルプリント基板であり、
前記第２の基板は、前記第１の基板の走査方向に対して垂直の方向の端部に圧着される
請求項２に記載の駆動装置。
【請求項４】
半導体基板または絶縁基板である第１の基板と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、
前記第１の基板と前記第２の基板との間に狭装される液晶層と
を備え、
前記第１の基板は、
少なくとも２つの所定の方向に隣接する画素セルからなる画素セル群の全ての前記画素セルに共通して接続する第１のデータ線と、
前記第１のデータ線と平行に配置され、前記画素セル群の各画素セルに接続する所定の電位の電位線と、
前記第１のデータ線と電気的に絶縁され、前記第１のデータ線に直交して平行に配置される少なくとも２本のゲート線と、
前記ゲート線を独立に駆動するゲート線駆動手段と、
前記画素セル群の各画素セルにより表示させる各画素のデータに対応するデータ信号を、前記第１のデータ線に順次入力するデータ線駆動手段と
を備え、
前記画素セル群は、マトリクス状に配置され、
前記画素セル群の各画素セルどうしは、異なるゲート線に接続され、
前記画素セルは、
接続される前記第１のデータ線を介して入力される前記データ信号の電位と、接続される前記電位線の電位の差によって、電荷を蓄積する蓄積手段と、
接続される前記ゲート線の電位に応じて、接続される前記第１のデータ線と、前記蓄積手段とを接続する接続手段と
を備える
液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−２５０１７６（Ｐ２００８−２５０１７６Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９４０１４（Ｐ２００７−９４０１４）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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