ＤＬＬ回路およびその制御方法
【課題】より迅速な固定完了時間を有し、半導体集積回路の高速化実現をより効率的に支援するＤＬＬ回路およびその制御方法を提供する。
【解決手段】本発明のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段とを含むことを特徴とする。
【解決手段】本発明のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路およびその制御方法に関し、より詳しくは、外部クロックに対して位相が先行する内部クロックを生成するＤＬＬ回路およびその制御方法に関する。
【背景技術】
【０００２】
一般的に、ＤＬＬ回路は、外部クロックを変換して得た基準クロックに対して一定の時間位相が先行する内部クロックを提供するのに用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファおよび伝送ラインを介して遅延することによって外部クロックとの位相差が発生するようになり、これによって出力データアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路は、このように有効データ出力区間を増加させるために、内部クロックの位相を外部クロックに対して所定の時間先行するように制御する機能を実行する（例えば特許文献１）。
【０００３】
図１を参照すれば、従来のＤＬＬ回路は、クロック入力バッファ１０、遅延ライン２０、ファイン遅延手段３０、クロックドライバ４０、遅延補償手段５０、位相比較手段６０、およびシフトレジスタ７０を含む。
【０００４】
前記クロック入力バッファ１０は、外部クロックｃｌｋ＿ｅｘｔをバッファリングして基準クロックｃｌｋ＿ｒｅｆを生成する。前記遅延ライン２０は、遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆを遅延させ、単位遅延クロックｃｌｋ＿ｕｄを生成する。前記ファイン遅延手段３０は、前記単位遅延クロックｃｌｋ＿ｕｄをファイン遅延させて遅延クロックｃｌｋ＿ｄｌｙを生成する。前記クロックドライバ４０は、前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【０００５】
前記遅延補償手段５０は、前記遅延クロックｃｌｋ＿ｄｌｙを所定の時間遅延させてフィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較手段６０は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較して位相比較信号ｐｈｃｍｐを生成する。前記シフトレジスタ７０は、前記位相比較信号ｐｈｃｍｐに応答して複数ビットのデジタルコード信号を生成し、これを前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。
【０００６】
前記遅延ライン２０が前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延時間は、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値によって変化する。すなわち、前記基準クロックｃｌｋ＿ｒｅｆは、前記遅延ライン２０によって所定の時間遅延し、前記基準クロックｃｌｋ＿ｒｅｆが遅延する時間は、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値によって可変される。前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は、前記ＤＬＬ回路のループの周期ごとに１ビットずつ論理値が変化する。したがって、前記ＤＬＬ回路の動作初期に前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差が大きい場合には、前記遅延ライン２０が固定的な遅延値を有するまでの時間、すなわち固定完了時間（Ｌｏｃｋｉｎｇ Ｔｉｍｅ）が長くなる。
【０００７】
半導体集積回路は、次第により高速化しながら実現されていく傾向にあるが、これに伴ってＤＬＬ回路もより迅速な固定完了時間を有することが求められている。しかしながら、従来のシフトレジスタと遅延ラインを用いて遅延固定動作を実行するＤＬＬ回路では、固定完了時間を短縮させるのに技術的に限界が存在する。半導体集積回路の高速化実現を支援するために、より画期的に固定完了時間を減少させることができるＤＬＬ回路が求められている状況である。
【特許文献１】特開平５−３４４０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した問題点を解決するために案出されたものであって、より迅速な固定完了時間を有するＤＬＬ回路およびその制御方法を提供することにその技術的課題がある。
【０００９】
また、本発明は、半導体集積回路の高速化実現をより効率的に支援するＤＬＬ回路およびその制御方法を提供することに他の技術的課題がある。
【課題を解決するための手段】
【００１０】
上述した技術的課題を達成するための本発明の一実施形態に係るＤＬＬ回路は、動作開始時点における基準クロックとフィードバッククロックの位相差によって初期設定コードを生成する初期遅延モニタリング手段と、前記初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記遅延制御コードに応答して前記基準クロックを遅延させる遅延ラインと、を含むことを特徴とする。
【００１１】
また、本発明の他の実施形態に係るＤＬＬ回路は、基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段と、を含むことを特徴とする。
【００１２】
また、本発明の他の実施形態に係るＤＬＬ回路は、初期動作時にフィードバッククロックを遅延させて複数の単位遅延クロックを生成する遅延ラインと、前記複数の単位遅延クロックと基準クロックの位相をそれぞれ比較することによって、前記フィードバッククロックの初期位相をモニタリングして初期設定コードを生成する初期遅延モニタリング手段と、前記初期動作時に前記初期設定コードを遅延制御コードとして前記遅延ラインに伝達し、前記遅延ラインが前記基準クロックに付与する最初遅延値を設定するシフトレジスタとを含むことを特徴とする。
【００１３】
さらに、本発明のまた他の実施形態に係るＤＬＬ回路の制御方法は、フィードバッククロックを遅延させて複数の単位遅延クロックを生成するステップと、前記複数の単位遅延クロックと基準クロックの位相を比較して初期設定コードを生成するステップと、前記初期設定コードを遅延制御コードとして活用し、遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、位相比較信号に応答して前記遅延制御コードを生成し、前記遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明のＤＬＬ回路およびその制御方法は、初期動作時にフィードバッククロックの位相をモニタリングし、これによって遅延制御コードを設定することでより迅速な固定完了時間を有する効果がある。
【００１５】
また、本発明のＤＬＬ回路およびその制御方法は、遅延固定動作を迅速な時間内に完了することで、半導体集積回路の高速化実現をより効率的に支援する効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳細に説明する。
【００１７】
図２を参照すれば、本発明の一実施形態に係るＤＬＬ回路は、クロック入力バッファ１００、初期動作設定手段２００、遅延ライン３００、ファイン遅延手段４００、クロックドライバ５００、遅延補償手段６００、位相比較手段７００、初期遅延モニタリング手段８００、およびシフトレジスタ９００を含む。
【００１８】
前記クロック入力バッファ１００は、外部クロックｃｌｋ＿ｅｘｔの振幅を変換するバッファリング動作を実行して基準クロックｃｌｋ＿ｒｅｆを生成する。前記初期動作設定手段２００は、前記基準クロックｃｌｋ＿ｒｅｆとパワーアップ信号ｐｗｒｕｐに応答して初期動作信号ｉｎｉｔを生成する。前記遅延ライン３００は、前記初期動作信号ｉｎｉｔおよび遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆまたはフィードバッククロックｃｌｋ＿ｆｂを遅延させ、ｎ個の単位遅延クロックｕｄｌｙ＜１：ｎ＞を生成する。前記ファイン遅延手段４００は、前記ｎ個の単位遅延クロックｕｄｌｙ＜１：ｎ＞のうちのｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞をファイン遅延させて遅延クロックｃｌｋ＿ｄｌｙを生成する。前記クロックドライバ５００は、前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【００１９】
前記遅延補償手段６００は、前記遅延クロックｃｌｋ＿ｄｌｙを所定の時間遅延させて前記フィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較手段７００は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較して位相比較信号ｐｈｃｍｐを生成する。前記初期遅延モニタリング手段８００は、前記基準クロックｃｌｋ＿ｒｅｆと前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞に応答して初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する。前記シフトレジスタ９００は、前記初期動作信号ｉｎｉｔ、前記位相比較信号ｐｈｃｍｐ、および前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞に応答して前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞を生成する。
【００２０】
前記初期動作設定手段２００は、前記パワーアップ信号ｐｗｒｕｐがイネーブルされれば、前記基準クロックｃｌｋ＿ｒｅｆの所定の周期内に前記初期動作信号ｉｎｉｔをイネーブルさせる。前記初期動作信号ｉｎｉｔがイネーブルされる区間は、前記遅延補償手段６００が初期動作時に前記フィードバッククロックｃｌｋ＿ｆｂを生成する時間と、前記初期遅延モニタリング手段８００が前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する時間とを含むように定義されなければならない。一方、一般的に半導体集積回路は、前記パワーアップ信号ｐｗｒｕｐがイネーブルされれば動作を開始するため、前記パワーアップ信号ｐｗｒｕｐは、前記ＤＬＬ回路の動作の開始を指示する動作開始信号であると理解されることができる。
【００２１】
前記遅延ライン３００は、前記初期動作信号ｉｎｉｔがイネーブルされれば、前記フィードバッククロックｃｌｋ＿ｆｂの入力を受けて遅延させ、前記基準クロックｃｌｋ＿ｒｅｆに対する遅延動作は実行しない。前記シフトレジスタ９００から出力される前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は、初期に前記遅延ライン３００が前記フィードバッククロックｃｌｋ＿ｆｂからｎ−１ビットの単位遅延クロックｕｄｌｙ＜１：ｎ−１＞を生成し、前記基準クロックｃｌｋ＿ｒｅｆからｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞を生成するようにする論理値で設定される。また、前記ｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞は、上述したように、前記ファイン遅延手段４００に伝達され、前記ファイン遅延手段４００は、これをファイン遅延させて前記遅延クロックｃｌｋ＿ｄｌｙとして出力する。反面、残りの単位遅延クロックｕｄｌｙ＜１：ｎ−１＞は、前記初期遅延モニタリング手段８００に伝達され、前記初期遅延モニタリング手段８００は、前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞と前記基準クロックｃｌｋ＿ｒｅｆの位相をそれぞれ比較し、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相情報によって前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する。
【００２２】
前記シフトレジスタ９００は、前記初期動作信号ｉｎｉｔがイネーブルされている状態で、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞が入力されれば、これを前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の初期値は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの初期位相情報によって前記クロックの位相差を最小化させるための論理値で設定される。したがって、初期に前記クロックの位相差が最小化された状態でＤＬＬ回路の動作を開始することができ、ＤＬＬ回路の固定完了までの時間を短縮することができる。
【００２３】
この後、前記初期動作信号ｉｎｉｔがディセーブルされれば、前記シフトレジスタ９００はこれ以上前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞に応答せすに前記位相比較信号ｐｈｃｍｐに応答し、予め設定された遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値を変更させながら前記遅延ライン３００の動作を制御する。また、前記遅延ライン３００は、これ以上前記フィードバッククロックｃｌｋ＿ｆｂを遅延させずに、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の制御によって前記基準クロックｃｌｋ＿ｒｅｆを遅延させる動作を実行する。
【００２４】
一方、前記遅延補償手段６００は、前記遅延クロックｃｌｋ＿ｄｌｙがデータ出力バッファまで進行する経路に存在する遅延素子の遅延量をモデリングした遅延値を前記遅延クロックｃｌｋ＿ｄｌｙに付与して前記フィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較手段７００は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較して前記位相比較信号ｐｈｃｍｐを生成する。前記位相比較手段７００は、エッジトリガタイプ（Ｅｄｇｅ Ｔｒｉｇｇｅｒ Ｔｙｐｅ）のフリップフロップ回路を介して容易に実現されることができる。
【００２５】
このように、本発明の一実施形態に係るＤＬＬ回路は、初期動作区間内に前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相情報を抽出し、これによって前記遅延ライン３００が両クロックの位相差を最小化させるための遅延値を付与するようにすることで、遅延固定動作にかかる時間を減少させることができる。
【００２６】
図３ａを参照すれば、前記初期動作設定手段２００は、第１〜第５フリップフロップＦＦ１〜ＦＦ５、第１ナンドゲートＮＤ１、およびインバータＩＶを含む。
【００２７】
前記第１〜第５フリップフロップＦＦ１〜ＦＦ５は直列連結され、それぞれ前記パワーアップ信号ｐｗｒｕｐによって初期化されてハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の信号を出力し、前記基準クロックｃｌｋ＿ｒｅｆに応答して前端のフリップフロップの出力信号の入力を受けてラッチする。最前端に備えられる前記第１フリップフロップＦＦ１は、グランド電源ＶＳＳの入力を受ける。前記第１ナンドゲートＮＤ１は、前記第５フリップフロップＦＦ５の出力信号と前記パワーアップ信号ｐｗｒｕｐの入力を受ける。前記インバータＩＶは、前記第１ナンドゲートＮＤ１の出力信号の入力を受けて前記初期動作信号ｉｎｉｔを出力する。前記初期動作信号ｉｎｉｔは信号対で実現されることができ、点線で示したように前記第１ナンドゲートＮＤ１の出力信号を副初期動作信号／ｉｎｉｔとして活用することができる。
【００２８】
前記パワーアップ信号ｐｗｒｕｐがイネーブルされた後に前記基準クロックｃｌｋ＿ｒｅｆがトグル（Ｔｏｇｇｌｅ）すれば、前記第５フリップフロップＦＦ５はハイレベルの信号を出力するため、前記初期動作信号ｉｎｉｔはハイレベルでイネーブルされる。前記グランド電源ＶＳＳが前記基準クロックｃｌｋ＿ｒｅｆの５回のライジングエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）の後に前記第１ナンドゲートＮＤ１に伝達されるため、前記初期動作信号ｉｎｉｔは、前記基準クロックｃｌｋ＿ｒｅｆの５周期内でイネーブル区間を維持するようになる。
【００２９】
このような前記パワーアップ信号ｐｗｒｕｐ、前記基準クロックｃｌｋ＿ｒｅｆ、および前記初期動作信号ｉｎｉｔの波形は、図３ｂを参照しながら確認することができる。
【００３０】
ここでは、前記初期動作信号ｉｎｉｔが前記基準クロックｃｌｋ＿ｒｅｆの５周期内でイネーブルされることを例示したが、具備環境および条件に応じてフリップフロップの数を加減することによって、前記初期動作信号ｉｎｉｔのイネーブル区間は容易に変更が可能である。
【００３１】
図４を参照すれば、前記遅延ライン３００は、直列連結したｎ個の単位遅延部３１０＜１：ｎ＞を含む。それぞれの単位遅延部３１０＜１：ｎ＞は、前記ｎ個の単位遅延クロックｕｄｌｙ＜１：ｎ＞をそれぞれ１つずつ出力するように構成される。
【００３２】
それぞれの単位遅延部３１０＜１：ｎ＞は、それぞれ第２〜第４ナンドゲートＮＤ２＜１：ｎ＞〜ＮＤ４＜１：ｎ＞を含む。最前端に備えられる単位遅延部３１０＜１＞の第２ナンドゲートＮＤ２＜１＞は、前記初期動作信号ｉｎｉｔと前記フィードバッククロックｃｌｋ＿ｆｂの入力を受ける。また、２番目からｎ−１番目までの単位遅延部３１０＜２：ｎ−１＞それぞれの第２ナンドゲートＮＤ２＜２：ｎ−１＞は、それぞれ前端の単位遅延部３１０＜１：ｎ−２＞の出力信号と外部供給電源ＶＤＤの入力を受ける。最後端の単位遅延部３１０＜ｎ＞の第２ナンドゲートＮＤ２＜ｎ＞は、前記副初期動作信号／ｉｎｉｔと前単位単位遅延部３１０＜ｎ−１＞の出力信号の入力を受ける。
【００３３】
それぞれの単位遅延部３１０＜１：ｎ＞に備えられるｎ個の第３ナンドゲートＮＤ３＜１：ｎ＞は、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞１ビットずつと前記基準クロックｃｌｋ＿ｒｅｆの入力をそれぞれ受ける。また、ｎ個の第４ナンドゲートＮＤ４＜１：ｎ＞は、それぞれ第２ナンドゲートＮＤ２＜１：ｎ＞の出力信号と第３ナンドゲートＮＤ３＜１：ｎ＞の出力信号の入力を受け、前記単位遅延クロックｕｄｌｙ＜１：ｎ＞をそれぞれ１つずつ出力する。
【００３４】
このように構成された前記遅延ライン３００において、前記初期動作信号ｉｎｉｔのイネーブル時点における前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は、すでに（０，０，・・・，１）で設定されている。前記フィードバッククロックｃｌｋ＿ｆｂは、最初の単位遅延部３１０＜１＞の第２ナンドゲートＮＤ２＜１＞に入力され、この後に前記ｎ−１個の単位遅延部３１０＜１：ｎ−１＞を経ながら遅延し、ｎ−１個の前記単位遅延クロックｕｄｌｙ＜１：ｎ−１＞として出力される。このとき、前記ｎ番目の単位遅延部３１０＜ｎ＞の第３ナンドゲートＮＤ３＜ｎ＞は、前記基準クロックｃｌｋ＿ｒｅｆの入力を受ける。このとき、前記ｎ番目の単位遅延部３１０＜ｎ＞の第２ナンドゲートＮＤ２＜ｎ＞の出力信号はハイレベルであるため、前記ｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞は前記基準クロックｃｌｋ＿ｒｅｆが遅延した形態で生成される。
【００３５】
このように、初期動作時に前記遅延ライン３００が前記基準クロックｃｌｋ＿ｒｅｆに最小の遅延時間を付与してｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞を生成し、このような特性のｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞を用いて前記遅延クロックｃｌｋ＿ｄｌｙおよび前記フィードバッククロックｃｌｋ＿ｆｂを生成するため、前記フィードバッククロックｃｌｋ＿ｆｂは前記遅延補償手段６００の固有遅延量情報をその位相に含むようになる。このときの前記フィードバッククロックｃｌｋ＿ｆｂを用いて前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞を生成すれば、前記初期遅延モニタリング手段８００は、初期動作時に前記遅延補償手段６００による前記フィードバッククロックｃｌｋ＿ｆｂの位相情報を抽出して前記基準クロックｃｌｋ＿ｒｅｆと比較することができる。前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相が近接するためには、前記遅延ライン３００が前記基準クロックｃｌｋ＿ｒｅｆをどれくらい遅延させなければならないかを把握できるようになる。結果的に、前記遅延ライン３００が出力する前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞によって、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差を最小化させる前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞の論理値が抽出可能になる。
【００３６】
この後、前記初期動作信号ｉｎｉｔがディセーブルされれば、前記遅延ライン３００は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞のような論理値を有する前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の制御によって前記基準クロックｃｌｋ＿ｒｅｆを遅延させる動作を実行する。前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相によって前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は変更されるが、結果的に、前記遅延ライン３００は、従来の技術に比べて著しく減少した時間内に遅延固定動作を完了することができる。
【００３７】
図５を参照すれば、前記初期遅延モニタリング手段８００は、前記基準クロックｃｌｋ＿ｒｅｆと前記ｎ−１ビットの単位遅延クロックｕｄｌｙ＜１：ｎ−１＞の位相をそれぞれ比較して初期位相コードｉｎｉｐｈ＜１：ｎ−１＞を生成する初期位相情報抽出部８１０、および前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞をデコーディングして前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を出力する第１デコーディング部８２０を含むことができる。
【００３８】
前記初期位相情報抽出部８１０は、直列連結したｎ−１個の第６フリップフロップＦＦ６＜１：ｎ−１＞を含み、それぞれの第６フリップフロップＦＦ６＜１：ｎ−１＞は、前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞の各ビットに応答して前記基準クロックｃｌｋ＿ｒｅｆをラッチし、前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞の各ビットを出力する機能を実行する。
【００３９】
このような構成によって、前記フィードバッククロックｃｌｋ＿ｆｂと前記基準クロックｃｌｋ＿ｒｅｆの初期位相情報が前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞の論理値に反映される。この後、前記第１デコーディング部８２０は、前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞の入力を受け、前記フィードバッククロックｃｌｋ＿ｆｂと前記基準クロックｃｌｋ＿ｒｅｆの位相差を最小化させるための論理値を有する前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する。前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞は、論理値が「１」である信号を１つだけ含む形態で実現されるはずである。
【００４０】
図６を参照すれば、前記シフトレジスタ９００は、カウンティング部９１０、第２デコーディング部９２０、マックス部９３０、およびラッチ部９４０を含む。
【００４１】
前記カウンティング部９１０は、前記位相比較信号ｐｈｃｍｐに応答してカウンティング動作を実行し、ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞を出力する。前記第２デコーディング部９２０は、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞を出コーディングして位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を出力する。前記マックス部９３０は、前記初期動作信号ｉｎｉｔに応答して前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞または前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を選択的に出力する。前記ラッチ部９４０は、前記マックス部９３０の出力信号をラッチして前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。
【００４２】
前記カウンティング部９１０は、前記位相比較信号ｐｈｃｍｐによって伝達される前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相情報によって、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞の論理値を増加または減少させる。この後、前記第２デコーディング部９２０は、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞をデコーディングして前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を出力する。このとき、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞は、論理値が「１」である信号を１つだけ含む形態で実現され、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞の論理値変化によって論理値「１」が１桁ずつ移動する形態で実現される。
【００４３】
前記初期動作信号ｉｎｉｔがイネーブルされれば、前記マックス部９３０は前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を遮断し、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を通過させる。このとき、前記ラッチ部９４０には、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値が（０，０，・・・，１）で設定されている。このように、前記パワーアップ信号ｐｗｒｕｐがイネーブルされれば、特定のコードを出力する前記ラッチ部９４０の構成は、当業者であれば容易に実施することができる技術に該当する。前記ラッチ部９４０は、この後に前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞が入力されれば、これをラッチして前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。すなわち、前記初期動作信号ｉｎｉｔが定義する初期動作区間内には、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞が前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力されるのである。前記遅延ライン３００は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞に応答し、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差を最小化させるための遅延時間を前記基準クロックｃｌｋ＿ｒｅｆに付与する。
【００４４】
この後、前記初期動作信号ｉｎｉｔがディセーブルされれば、前記マックス部９３０は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を遮断し、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を通過させる。この後、前記ラッチ部９４０は、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞をラッチして前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。このときの前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差は、すでにそれ程大きくない状態であるため、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞の論理値は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞の論理値に近似した状態であるはずである。したがって、前記位相比較信号ｐｈｃｍｐに応答して前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞および前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値が変化しても、この後に前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値が固定されるまでは、従来に比べて著しく短い時間を所要するようになる。
【００４５】
すなわち、本発明に係るＤＬＬ回路は、初期動作時にフィードバッククロックの位相によって遅延補償手段の固有遅延値を判別し、フィードバッククロックと基準クロックの位相情報によって初期設定コードを生成する。この後、初期設定コードを遅延制御コードとして活用し、遅延ラインが基準クロックに付与する最初の遅延時間を設定する。したがって、初期動作時から、遅延ラインは、フィードバッククロックの位相が基準クロックの位相に近接するようにする遅延時間を基準クロックに付与することができ、これによってＤＬＬ回路が遅延固定動作を完了するまでの時間は著しく減少する。このように迅速な遅延固定動作を実行するＤＬＬ回路は、高速化実現を追求する半導体集積回路の動作をより効率的に支援することができる。
【００４６】
上述したように、本発明の好ましい実施形態を参照して説明したが、該当の技術分野において熟練した当業者にとっては、特許請求の範囲に記載された本発明の思想および領域から逸脱しない範囲内で、本発明を多様に修正および変更させることができることを理解することができるであろう。すなわち、本発明の技術的範囲は、特許請求の範囲に基づいて定められ、発明を実施するための最良の形態により制限されるものではない。
【図面の簡単な説明】
【００４７】
【図１】従来のＤＬＬ回路の構成を示したブロック図である。
【図２】本発明の一実施形態に係るＤＬＬ回路の構成を示したブロック図である。
【図３ａ】図２に示した初期動作設定手段の詳細構成図である。
【図３ｂ】図３ａに示した初期動作設定手段の動作を説明するためのタイミング図である。
【図４】図２に示した遅延ラインの詳細構成図である。
【図５】図２に示した初期遅延モニタリング手段の詳細構成図である。
【図６】図２に示したシフトレジスタの詳細構成図である。
【符号の説明】
【００４８】
２００…初期動作設定手段
３００…遅延ライン
６００…遅延補償手段
７００…位相比較手段
８００…初期遅延モニタリング手段
９００…シフトレジスタ
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路およびその制御方法に関し、より詳しくは、外部クロックに対して位相が先行する内部クロックを生成するＤＬＬ回路およびその制御方法に関する。
【背景技術】
【０００２】
一般的に、ＤＬＬ回路は、外部クロックを変換して得た基準クロックに対して一定の時間位相が先行する内部クロックを提供するのに用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファおよび伝送ラインを介して遅延することによって外部クロックとの位相差が発生するようになり、これによって出力データアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路は、このように有効データ出力区間を増加させるために、内部クロックの位相を外部クロックに対して所定の時間先行するように制御する機能を実行する（例えば特許文献１）。
【０００３】
図１を参照すれば、従来のＤＬＬ回路は、クロック入力バッファ１０、遅延ライン２０、ファイン遅延手段３０、クロックドライバ４０、遅延補償手段５０、位相比較手段６０、およびシフトレジスタ７０を含む。
【０００４】
前記クロック入力バッファ１０は、外部クロックｃｌｋ＿ｅｘｔをバッファリングして基準クロックｃｌｋ＿ｒｅｆを生成する。前記遅延ライン２０は、遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆを遅延させ、単位遅延クロックｃｌｋ＿ｕｄを生成する。前記ファイン遅延手段３０は、前記単位遅延クロックｃｌｋ＿ｕｄをファイン遅延させて遅延クロックｃｌｋ＿ｄｌｙを生成する。前記クロックドライバ４０は、前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【０００５】
前記遅延補償手段５０は、前記遅延クロックｃｌｋ＿ｄｌｙを所定の時間遅延させてフィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較手段６０は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較して位相比較信号ｐｈｃｍｐを生成する。前記シフトレジスタ７０は、前記位相比較信号ｐｈｃｍｐに応答して複数ビットのデジタルコード信号を生成し、これを前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。
【０００６】
前記遅延ライン２０が前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延時間は、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値によって変化する。すなわち、前記基準クロックｃｌｋ＿ｒｅｆは、前記遅延ライン２０によって所定の時間遅延し、前記基準クロックｃｌｋ＿ｒｅｆが遅延する時間は、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値によって可変される。前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は、前記ＤＬＬ回路のループの周期ごとに１ビットずつ論理値が変化する。したがって、前記ＤＬＬ回路の動作初期に前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差が大きい場合には、前記遅延ライン２０が固定的な遅延値を有するまでの時間、すなわち固定完了時間（Ｌｏｃｋｉｎｇ Ｔｉｍｅ）が長くなる。
【０００７】
半導体集積回路は、次第により高速化しながら実現されていく傾向にあるが、これに伴ってＤＬＬ回路もより迅速な固定完了時間を有することが求められている。しかしながら、従来のシフトレジスタと遅延ラインを用いて遅延固定動作を実行するＤＬＬ回路では、固定完了時間を短縮させるのに技術的に限界が存在する。半導体集積回路の高速化実現を支援するために、より画期的に固定完了時間を減少させることができるＤＬＬ回路が求められている状況である。
【特許文献１】特開平５−３４４０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した問題点を解決するために案出されたものであって、より迅速な固定完了時間を有するＤＬＬ回路およびその制御方法を提供することにその技術的課題がある。
【０００９】
また、本発明は、半導体集積回路の高速化実現をより効率的に支援するＤＬＬ回路およびその制御方法を提供することに他の技術的課題がある。
【課題を解決するための手段】
【００１０】
上述した技術的課題を達成するための本発明の一実施形態に係るＤＬＬ回路は、動作開始時点における基準クロックとフィードバッククロックの位相差によって初期設定コードを生成する初期遅延モニタリング手段と、前記初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記遅延制御コードに応答して前記基準クロックを遅延させる遅延ラインと、を含むことを特徴とする。
【００１１】
また、本発明の他の実施形態に係るＤＬＬ回路は、基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段と、を含むことを特徴とする。
【００１２】
また、本発明の他の実施形態に係るＤＬＬ回路は、初期動作時にフィードバッククロックを遅延させて複数の単位遅延クロックを生成する遅延ラインと、前記複数の単位遅延クロックと基準クロックの位相をそれぞれ比較することによって、前記フィードバッククロックの初期位相をモニタリングして初期設定コードを生成する初期遅延モニタリング手段と、前記初期動作時に前記初期設定コードを遅延制御コードとして前記遅延ラインに伝達し、前記遅延ラインが前記基準クロックに付与する最初遅延値を設定するシフトレジスタとを含むことを特徴とする。
【００１３】
さらに、本発明のまた他の実施形態に係るＤＬＬ回路の制御方法は、フィードバッククロックを遅延させて複数の単位遅延クロックを生成するステップと、前記複数の単位遅延クロックと基準クロックの位相を比較して初期設定コードを生成するステップと、前記初期設定コードを遅延制御コードとして活用し、遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、位相比較信号に応答して前記遅延制御コードを生成し、前記遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明のＤＬＬ回路およびその制御方法は、初期動作時にフィードバッククロックの位相をモニタリングし、これによって遅延制御コードを設定することでより迅速な固定完了時間を有する効果がある。
【００１５】
また、本発明のＤＬＬ回路およびその制御方法は、遅延固定動作を迅速な時間内に完了することで、半導体集積回路の高速化実現をより効率的に支援する効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、添付の図面を参照しながら、本発明の好ましい実施形態についてより詳細に説明する。
【００１７】
図２を参照すれば、本発明の一実施形態に係るＤＬＬ回路は、クロック入力バッファ１００、初期動作設定手段２００、遅延ライン３００、ファイン遅延手段４００、クロックドライバ５００、遅延補償手段６００、位相比較手段７００、初期遅延モニタリング手段８００、およびシフトレジスタ９００を含む。
【００１８】
前記クロック入力バッファ１００は、外部クロックｃｌｋ＿ｅｘｔの振幅を変換するバッファリング動作を実行して基準クロックｃｌｋ＿ｒｅｆを生成する。前記初期動作設定手段２００は、前記基準クロックｃｌｋ＿ｒｅｆとパワーアップ信号ｐｗｒｕｐに応答して初期動作信号ｉｎｉｔを生成する。前記遅延ライン３００は、前記初期動作信号ｉｎｉｔおよび遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆまたはフィードバッククロックｃｌｋ＿ｆｂを遅延させ、ｎ個の単位遅延クロックｕｄｌｙ＜１：ｎ＞を生成する。前記ファイン遅延手段４００は、前記ｎ個の単位遅延クロックｕｄｌｙ＜１：ｎ＞のうちのｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞をファイン遅延させて遅延クロックｃｌｋ＿ｄｌｙを生成する。前記クロックドライバ５００は、前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【００１９】
前記遅延補償手段６００は、前記遅延クロックｃｌｋ＿ｄｌｙを所定の時間遅延させて前記フィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較手段７００は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較して位相比較信号ｐｈｃｍｐを生成する。前記初期遅延モニタリング手段８００は、前記基準クロックｃｌｋ＿ｒｅｆと前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞に応答して初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する。前記シフトレジスタ９００は、前記初期動作信号ｉｎｉｔ、前記位相比較信号ｐｈｃｍｐ、および前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞に応答して前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞を生成する。
【００２０】
前記初期動作設定手段２００は、前記パワーアップ信号ｐｗｒｕｐがイネーブルされれば、前記基準クロックｃｌｋ＿ｒｅｆの所定の周期内に前記初期動作信号ｉｎｉｔをイネーブルさせる。前記初期動作信号ｉｎｉｔがイネーブルされる区間は、前記遅延補償手段６００が初期動作時に前記フィードバッククロックｃｌｋ＿ｆｂを生成する時間と、前記初期遅延モニタリング手段８００が前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する時間とを含むように定義されなければならない。一方、一般的に半導体集積回路は、前記パワーアップ信号ｐｗｒｕｐがイネーブルされれば動作を開始するため、前記パワーアップ信号ｐｗｒｕｐは、前記ＤＬＬ回路の動作の開始を指示する動作開始信号であると理解されることができる。
【００２１】
前記遅延ライン３００は、前記初期動作信号ｉｎｉｔがイネーブルされれば、前記フィードバッククロックｃｌｋ＿ｆｂの入力を受けて遅延させ、前記基準クロックｃｌｋ＿ｒｅｆに対する遅延動作は実行しない。前記シフトレジスタ９００から出力される前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は、初期に前記遅延ライン３００が前記フィードバッククロックｃｌｋ＿ｆｂからｎ−１ビットの単位遅延クロックｕｄｌｙ＜１：ｎ−１＞を生成し、前記基準クロックｃｌｋ＿ｒｅｆからｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞を生成するようにする論理値で設定される。また、前記ｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞は、上述したように、前記ファイン遅延手段４００に伝達され、前記ファイン遅延手段４００は、これをファイン遅延させて前記遅延クロックｃｌｋ＿ｄｌｙとして出力する。反面、残りの単位遅延クロックｕｄｌｙ＜１：ｎ−１＞は、前記初期遅延モニタリング手段８００に伝達され、前記初期遅延モニタリング手段８００は、前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞と前記基準クロックｃｌｋ＿ｒｅｆの位相をそれぞれ比較し、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相情報によって前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する。
【００２２】
前記シフトレジスタ９００は、前記初期動作信号ｉｎｉｔがイネーブルされている状態で、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞が入力されれば、これを前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の初期値は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの初期位相情報によって前記クロックの位相差を最小化させるための論理値で設定される。したがって、初期に前記クロックの位相差が最小化された状態でＤＬＬ回路の動作を開始することができ、ＤＬＬ回路の固定完了までの時間を短縮することができる。
【００２３】
この後、前記初期動作信号ｉｎｉｔがディセーブルされれば、前記シフトレジスタ９００はこれ以上前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞に応答せすに前記位相比較信号ｐｈｃｍｐに応答し、予め設定された遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値を変更させながら前記遅延ライン３００の動作を制御する。また、前記遅延ライン３００は、これ以上前記フィードバッククロックｃｌｋ＿ｆｂを遅延させずに、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の制御によって前記基準クロックｃｌｋ＿ｒｅｆを遅延させる動作を実行する。
【００２４】
一方、前記遅延補償手段６００は、前記遅延クロックｃｌｋ＿ｄｌｙがデータ出力バッファまで進行する経路に存在する遅延素子の遅延量をモデリングした遅延値を前記遅延クロックｃｌｋ＿ｄｌｙに付与して前記フィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較手段７００は、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相を比較して前記位相比較信号ｐｈｃｍｐを生成する。前記位相比較手段７００は、エッジトリガタイプ（Ｅｄｇｅ Ｔｒｉｇｇｅｒ Ｔｙｐｅ）のフリップフロップ回路を介して容易に実現されることができる。
【００２５】
このように、本発明の一実施形態に係るＤＬＬ回路は、初期動作区間内に前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相情報を抽出し、これによって前記遅延ライン３００が両クロックの位相差を最小化させるための遅延値を付与するようにすることで、遅延固定動作にかかる時間を減少させることができる。
【００２６】
図３ａを参照すれば、前記初期動作設定手段２００は、第１〜第５フリップフロップＦＦ１〜ＦＦ５、第１ナンドゲートＮＤ１、およびインバータＩＶを含む。
【００２７】
前記第１〜第５フリップフロップＦＦ１〜ＦＦ５は直列連結され、それぞれ前記パワーアップ信号ｐｗｒｕｐによって初期化されてハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の信号を出力し、前記基準クロックｃｌｋ＿ｒｅｆに応答して前端のフリップフロップの出力信号の入力を受けてラッチする。最前端に備えられる前記第１フリップフロップＦＦ１は、グランド電源ＶＳＳの入力を受ける。前記第１ナンドゲートＮＤ１は、前記第５フリップフロップＦＦ５の出力信号と前記パワーアップ信号ｐｗｒｕｐの入力を受ける。前記インバータＩＶは、前記第１ナンドゲートＮＤ１の出力信号の入力を受けて前記初期動作信号ｉｎｉｔを出力する。前記初期動作信号ｉｎｉｔは信号対で実現されることができ、点線で示したように前記第１ナンドゲートＮＤ１の出力信号を副初期動作信号／ｉｎｉｔとして活用することができる。
【００２８】
前記パワーアップ信号ｐｗｒｕｐがイネーブルされた後に前記基準クロックｃｌｋ＿ｒｅｆがトグル（Ｔｏｇｇｌｅ）すれば、前記第５フリップフロップＦＦ５はハイレベルの信号を出力するため、前記初期動作信号ｉｎｉｔはハイレベルでイネーブルされる。前記グランド電源ＶＳＳが前記基準クロックｃｌｋ＿ｒｅｆの５回のライジングエッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）の後に前記第１ナンドゲートＮＤ１に伝達されるため、前記初期動作信号ｉｎｉｔは、前記基準クロックｃｌｋ＿ｒｅｆの５周期内でイネーブル区間を維持するようになる。
【００２９】
このような前記パワーアップ信号ｐｗｒｕｐ、前記基準クロックｃｌｋ＿ｒｅｆ、および前記初期動作信号ｉｎｉｔの波形は、図３ｂを参照しながら確認することができる。
【００３０】
ここでは、前記初期動作信号ｉｎｉｔが前記基準クロックｃｌｋ＿ｒｅｆの５周期内でイネーブルされることを例示したが、具備環境および条件に応じてフリップフロップの数を加減することによって、前記初期動作信号ｉｎｉｔのイネーブル区間は容易に変更が可能である。
【００３１】
図４を参照すれば、前記遅延ライン３００は、直列連結したｎ個の単位遅延部３１０＜１：ｎ＞を含む。それぞれの単位遅延部３１０＜１：ｎ＞は、前記ｎ個の単位遅延クロックｕｄｌｙ＜１：ｎ＞をそれぞれ１つずつ出力するように構成される。
【００３２】
それぞれの単位遅延部３１０＜１：ｎ＞は、それぞれ第２〜第４ナンドゲートＮＤ２＜１：ｎ＞〜ＮＤ４＜１：ｎ＞を含む。最前端に備えられる単位遅延部３１０＜１＞の第２ナンドゲートＮＤ２＜１＞は、前記初期動作信号ｉｎｉｔと前記フィードバッククロックｃｌｋ＿ｆｂの入力を受ける。また、２番目からｎ−１番目までの単位遅延部３１０＜２：ｎ−１＞それぞれの第２ナンドゲートＮＤ２＜２：ｎ−１＞は、それぞれ前端の単位遅延部３１０＜１：ｎ−２＞の出力信号と外部供給電源ＶＤＤの入力を受ける。最後端の単位遅延部３１０＜ｎ＞の第２ナンドゲートＮＤ２＜ｎ＞は、前記副初期動作信号／ｉｎｉｔと前単位単位遅延部３１０＜ｎ−１＞の出力信号の入力を受ける。
【００３３】
それぞれの単位遅延部３１０＜１：ｎ＞に備えられるｎ個の第３ナンドゲートＮＤ３＜１：ｎ＞は、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞１ビットずつと前記基準クロックｃｌｋ＿ｒｅｆの入力をそれぞれ受ける。また、ｎ個の第４ナンドゲートＮＤ４＜１：ｎ＞は、それぞれ第２ナンドゲートＮＤ２＜１：ｎ＞の出力信号と第３ナンドゲートＮＤ３＜１：ｎ＞の出力信号の入力を受け、前記単位遅延クロックｕｄｌｙ＜１：ｎ＞をそれぞれ１つずつ出力する。
【００３４】
このように構成された前記遅延ライン３００において、前記初期動作信号ｉｎｉｔのイネーブル時点における前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は、すでに（０，０，・・・，１）で設定されている。前記フィードバッククロックｃｌｋ＿ｆｂは、最初の単位遅延部３１０＜１＞の第２ナンドゲートＮＤ２＜１＞に入力され、この後に前記ｎ−１個の単位遅延部３１０＜１：ｎ−１＞を経ながら遅延し、ｎ−１個の前記単位遅延クロックｕｄｌｙ＜１：ｎ−１＞として出力される。このとき、前記ｎ番目の単位遅延部３１０＜ｎ＞の第３ナンドゲートＮＤ３＜ｎ＞は、前記基準クロックｃｌｋ＿ｒｅｆの入力を受ける。このとき、前記ｎ番目の単位遅延部３１０＜ｎ＞の第２ナンドゲートＮＤ２＜ｎ＞の出力信号はハイレベルであるため、前記ｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞は前記基準クロックｃｌｋ＿ｒｅｆが遅延した形態で生成される。
【００３５】
このように、初期動作時に前記遅延ライン３００が前記基準クロックｃｌｋ＿ｒｅｆに最小の遅延時間を付与してｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞を生成し、このような特性のｎ番目の単位遅延クロックｕｄｌｙ＜ｎ＞を用いて前記遅延クロックｃｌｋ＿ｄｌｙおよび前記フィードバッククロックｃｌｋ＿ｆｂを生成するため、前記フィードバッククロックｃｌｋ＿ｆｂは前記遅延補償手段６００の固有遅延量情報をその位相に含むようになる。このときの前記フィードバッククロックｃｌｋ＿ｆｂを用いて前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞を生成すれば、前記初期遅延モニタリング手段８００は、初期動作時に前記遅延補償手段６００による前記フィードバッククロックｃｌｋ＿ｆｂの位相情報を抽出して前記基準クロックｃｌｋ＿ｒｅｆと比較することができる。前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相が近接するためには、前記遅延ライン３００が前記基準クロックｃｌｋ＿ｒｅｆをどれくらい遅延させなければならないかを把握できるようになる。結果的に、前記遅延ライン３００が出力する前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞によって、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差を最小化させる前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞の論理値が抽出可能になる。
【００３６】
この後、前記初期動作信号ｉｎｉｔがディセーブルされれば、前記遅延ライン３００は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞のような論理値を有する前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の制御によって前記基準クロックｃｌｋ＿ｒｅｆを遅延させる動作を実行する。前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相によって前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞は変更されるが、結果的に、前記遅延ライン３００は、従来の技術に比べて著しく減少した時間内に遅延固定動作を完了することができる。
【００３７】
図５を参照すれば、前記初期遅延モニタリング手段８００は、前記基準クロックｃｌｋ＿ｒｅｆと前記ｎ−１ビットの単位遅延クロックｕｄｌｙ＜１：ｎ−１＞の位相をそれぞれ比較して初期位相コードｉｎｉｐｈ＜１：ｎ−１＞を生成する初期位相情報抽出部８１０、および前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞をデコーディングして前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を出力する第１デコーディング部８２０を含むことができる。
【００３８】
前記初期位相情報抽出部８１０は、直列連結したｎ−１個の第６フリップフロップＦＦ６＜１：ｎ−１＞を含み、それぞれの第６フリップフロップＦＦ６＜１：ｎ−１＞は、前記ｎ−１個の単位遅延クロックｕｄｌｙ＜１：ｎ−１＞の各ビットに応答して前記基準クロックｃｌｋ＿ｒｅｆをラッチし、前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞の各ビットを出力する機能を実行する。
【００３９】
このような構成によって、前記フィードバッククロックｃｌｋ＿ｆｂと前記基準クロックｃｌｋ＿ｒｅｆの初期位相情報が前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞の論理値に反映される。この後、前記第１デコーディング部８２０は、前記初期位相コードｉｎｉｐｈ＜１：ｎ−１＞の入力を受け、前記フィードバッククロックｃｌｋ＿ｆｂと前記基準クロックｃｌｋ＿ｒｅｆの位相差を最小化させるための論理値を有する前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を生成する。前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞は、論理値が「１」である信号を１つだけ含む形態で実現されるはずである。
【００４０】
図６を参照すれば、前記シフトレジスタ９００は、カウンティング部９１０、第２デコーディング部９２０、マックス部９３０、およびラッチ部９４０を含む。
【００４１】
前記カウンティング部９１０は、前記位相比較信号ｐｈｃｍｐに応答してカウンティング動作を実行し、ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞を出力する。前記第２デコーディング部９２０は、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞を出コーディングして位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を出力する。前記マックス部９３０は、前記初期動作信号ｉｎｉｔに応答して前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞または前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を選択的に出力する。前記ラッチ部９４０は、前記マックス部９３０の出力信号をラッチして前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。
【００４２】
前記カウンティング部９１０は、前記位相比較信号ｐｈｃｍｐによって伝達される前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相情報によって、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞の論理値を増加または減少させる。この後、前記第２デコーディング部９２０は、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞をデコーディングして前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を出力する。このとき、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞は、論理値が「１」である信号を１つだけ含む形態で実現され、前記ｍビットのカウント信号ｃｏｕｎｔ＜１：ｍ＞の論理値変化によって論理値「１」が１桁ずつ移動する形態で実現される。
【００４３】
前記初期動作信号ｉｎｉｔがイネーブルされれば、前記マックス部９３０は前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を遮断し、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を通過させる。このとき、前記ラッチ部９４０には、前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値が（０，０，・・・，１）で設定されている。このように、前記パワーアップ信号ｐｗｒｕｐがイネーブルされれば、特定のコードを出力する前記ラッチ部９４０の構成は、当業者であれば容易に実施することができる技術に該当する。前記ラッチ部９４０は、この後に前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞が入力されれば、これをラッチして前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。すなわち、前記初期動作信号ｉｎｉｔが定義する初期動作区間内には、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞が前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力されるのである。前記遅延ライン３００は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞に応答し、前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差を最小化させるための遅延時間を前記基準クロックｃｌｋ＿ｒｅｆに付与する。
【００４４】
この後、前記初期動作信号ｉｎｉｔがディセーブルされれば、前記マックス部９３０は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞を遮断し、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞を通過させる。この後、前記ラッチ部９４０は、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞をラッチして前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞として出力する。このときの前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂの位相差は、すでにそれ程大きくない状態であるため、前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞の論理値は、前記初期設定コードｉｎｉｓｅｔ＜１：ｎ＞の論理値に近似した状態であるはずである。したがって、前記位相比較信号ｐｈｃｍｐに応答して前記位相デコーディングコードｐｈｄｅｃ＜１：ｎ＞および前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値が変化しても、この後に前記遅延制御コードｄｌｙｃｎｔ＜１：ｎ＞の論理値が固定されるまでは、従来に比べて著しく短い時間を所要するようになる。
【００４５】
すなわち、本発明に係るＤＬＬ回路は、初期動作時にフィードバッククロックの位相によって遅延補償手段の固有遅延値を判別し、フィードバッククロックと基準クロックの位相情報によって初期設定コードを生成する。この後、初期設定コードを遅延制御コードとして活用し、遅延ラインが基準クロックに付与する最初の遅延時間を設定する。したがって、初期動作時から、遅延ラインは、フィードバッククロックの位相が基準クロックの位相に近接するようにする遅延時間を基準クロックに付与することができ、これによってＤＬＬ回路が遅延固定動作を完了するまでの時間は著しく減少する。このように迅速な遅延固定動作を実行するＤＬＬ回路は、高速化実現を追求する半導体集積回路の動作をより効率的に支援することができる。
【００４６】
上述したように、本発明の好ましい実施形態を参照して説明したが、該当の技術分野において熟練した当業者にとっては、特許請求の範囲に記載された本発明の思想および領域から逸脱しない範囲内で、本発明を多様に修正および変更させることができることを理解することができるであろう。すなわち、本発明の技術的範囲は、特許請求の範囲に基づいて定められ、発明を実施するための最良の形態により制限されるものではない。
【図面の簡単な説明】
【００４７】
【図１】従来のＤＬＬ回路の構成を示したブロック図である。
【図２】本発明の一実施形態に係るＤＬＬ回路の構成を示したブロック図である。
【図３ａ】図２に示した初期動作設定手段の詳細構成図である。
【図３ｂ】図３ａに示した初期動作設定手段の動作を説明するためのタイミング図である。
【図４】図２に示した遅延ラインの詳細構成図である。
【図５】図２に示した初期遅延モニタリング手段の詳細構成図である。
【図６】図２に示したシフトレジスタの詳細構成図である。
【符号の説明】
【００４８】
２００…初期動作設定手段
３００…遅延ライン
６００…遅延補償手段
７００…位相比較手段
８００…初期遅延モニタリング手段
９００…シフトレジスタ
【特許請求の範囲】
【請求項１】
動作開始時点における基準クロックとフィードバッククロックの位相差によって初期設定コードを生成する初期遅延モニタリング手段と、
前記初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、
前記遅延制御コードに応答して前記基準クロックを遅延させる遅延ラインと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項２】
前記遅延ラインは、前記動作開始時点に、前記フィードバッククロックを遅延させて前記初期遅延モニタリング手段に伝達することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記初期遅延モニタリング手段は、前記動作開始時点に、前記遅延ラインから伝達されるクロックと前記基準クロックの位相を比較して前記フィードバッククロックの初期位相をモニタリングし、前記基準クロックと前記フィードバッククロックの位相差が最小化されるようにする前記遅延ラインの最初の遅延値を設定するための前記初期設定コードを生成することを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、
前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、
前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、
前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段と、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項５】
前記初期動作設定手段は、前記動作開始信号がイネーブルされれば前記基準クロックの所定の周期内に前記初期動作信号をイネーブルさせることを特徴とする請求項４に記載のＤＬＬ回路。
【請求項６】
前記シフトレジスタは、前記初期動作信号がイネーブルされれば前記初期設定コードを前記遅延制御コードとして出力し、前記初期動作信号がディセーブルされれば前記位相比較信号に応答して前記遅延制御コードの論理値を調整することを特徴とする請求項４または５に記載のＤＬＬ回路。
【請求項７】
前記シフトレジスタは、
前記位相比較信号に応答してカウンティング動作を実効して複数ビットのカウント信号を出力するカウンティング部と、
前記複数ビットのカウント信号をデコーディングして位相デコーディングコードを出力するデコーディング部と、
前記初期動作信号に応答して前記位相デコーディングコードまたは前記初期設定コードを選択的に出力するマックス部と、
前記マックス部の出力信号をラッチして前記遅延制御コードとして出力するラッチ部と、
を含むことを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
前記遅延ラインは、前記初期動作信号がイネーブルされれば前記フィードバッククロックを遅延させて複数の単位遅延クロックを生成し、前記初期遅延モニタリング手段に伝達することを特徴とする請求項４または５に記載のＤＬＬ回路。
【請求項９】
前記遅延ラインは、直列連結した複数の単位遅延部を含み、
前記複数の単位遅延部のうち最前端の単位遅延部は、前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前記フィードバッククロックを遅延させ、最後端の単位遅延部は、反転した前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させ、残りの単位遅延部は、それぞれ外部供給電源および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させるように構成され、
それぞれの単位遅延部は、それぞれ前記単位遅延クロックを１つずつ出力することを特徴とする請求項８に記載のＤＬＬ回路。
【請求項１０】
前記初期遅延モニタリング手段は、前記複数の単位遅延クロックと前記基準クロックの位相をそれぞれ比較して前記フィードバッククロックの初期位相をモニタリングし、前記基準クロックと前記フィードバッククロックの位相差が最小化されるようにする前記遅延ラインの最初遅延値を設定するための前記初期設定コードを生成することを特徴とする請求項８に記載のＤＬＬ回路。
【請求項１１】
前記初期遅延モニタリング手段は、
前記基準クロックと前記複数の単位遅延クロックの位相をそれぞれ比較して初期位相コードを生成する初期位相情報抽出部と、
前記初期位相コードをデコーディングして前記初期設定コードを出力するデコーディング部と、
を含むことを特徴とする請求項１０に記載のＤＬＬ回路。
【請求項１２】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファと、
前記遅延ラインから出力される最後の前記単位遅延クロックをファイン遅延させて遅延クロックを生成するファイン遅延手段と、
前記遅延クロックを所定の時間遅延させて前記フィードバッククロックを生成する遅延補償手段と、
前記基準クロックと前記フィードバッククロックの位相を比較して前記位相比較信号を生成する位相比較手段と、
をさらに含むことを特徴とする請求項４に記載のＤＬＬ回路。
【請求項１３】
初期動作時にフィードバッククロックを遅延させて複数の単位遅延クロックを生成する遅延ラインと、
前記複数の単位遅延クロックと基準クロックの位相をそれぞれ比較することで、前記フィードバッククロックの初期位相をモニタリングして初期設定コードを生成する初期遅延モニタリング手段と、
前記初期動作時に前記初期設定コードを遅延制御コードとして前記遅延ラインに伝達し、前記遅延ラインが前記基準クロックに付与する最初遅延値を設定するシフトレジスタと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項１４】
前記遅延ラインから出力される最後の前記単位遅延クロックをファイン遅延させて遅延クロックを生成するファイン遅延手段と、
をさらに含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１５】
前記遅延ラインは、前記初期動作時に前記基準クロックを遅延させて前記複数の単位遅延クロックのうち最後の単位遅延クロックを生成し、
前記フィードバッククロックは、前記最後の単位遅延クロックに対する遅延動作によって生成されたクロックであることを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１６】
前記初期動作は、初期動作信号のイネーブルの可否によって定義され、
前記遅延ラインは、直列連結した複数の単位遅延部を含み、
前記複数の単位遅延部のうち最前端の単位遅延部は、前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前記フィードバッククロックを遅延させ、最後端の単位遅延部は、反転した前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させ、残りの単位遅延部は、それぞれ外部供給電源および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させるように構成され、
それぞれの単位遅延部は、それぞれ前記複数の単位遅延クロックを１つずつ出力することを特徴とする請求項１５に記載のＤＬＬ回路。
【請求項１７】
前記初期遅延モニタリング手段は、
前記基準クロックと前記複数の単位遅延クロックの位相をそれぞれ比較して初期位相コードを生成する初期位相情報抽出部と、
前記初期位相コードをデコーディングして前記初期設定コードを出力するデコーディング部と、
を含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１８】
前記シフトレジスタは、前記初期動作信号がディセーブルされれば位相比較信号に応答して前記遅延制御コードの論理値を調整することを特徴とする請求項１６に記載のＤＬＬ回路。
【請求項１９】
前記シフトレジスタは、
前記位相比較信号に応答してカウンティング動作を実行して複数ビットのカウント信号を出力するカウンティング部と、
前記複数ビットのカウント信号をデコーディングして位相デコーディングコードを出力するデコーディング部と、
前記初期動作信号に応答して前記位相デコーディングコードまたは前記初期設定コードを選択的に出力するマックス部と、
前記マックス部の出力信号をラッチして前記遅延制御コードとして出力するラッチ部と、
を含むことを特徴とする請求項１８に記載のＤＬＬ回路。
【請求項２０】
動作開始信号がイネーブルされれば前記基準クロックの所定の周期内に前記初期動作信号をイネーブルさせる初期動作設定手段と、
をさらに含むことを特徴とする請求項１６に記載のＤＬＬ回路。
【請求項２１】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファと、
前記遅延ラインから出力されて生成されたクロックを所定の時間遅延させて前記フィードバッククロックを生成する遅延補償手段と、
前記基準クロックと前記フィードバッククロックの位相を比較して前記位相比較信号を生成する位相比較手段と、
をさらに含むことを特徴とする請求項１８に記載のＤＬＬ回路。
【請求項２２】
フィードバッククロックを遅延させて複数の単位遅延クロックを生成するステップと、
前記複数の単位遅延クロックと基準クロックの位相を比較して初期設定コードを生成するステップと、
前記初期設定コードを遅延制御コードとして活用し、遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、
位相比較信号に応答して前記遅延制御コードを生成し、前記遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の制御方法。
【請求項２３】
前記初期設定コードを生成するステップは、前記複数の単位遅延クロックと前記基準クロックの位相をそれぞれ比較して前記フィードバッククロックの初期位相をモニタリングし、前記基準クロックと前記フィードバッククロックの位相差が最小化されるようにする前記遅延ラインの最初遅延値を設定するための前記初期設定コードを生成するステップであることを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
【請求項２４】
前記遅延量を調整するステップは、
前記位相比較信号に応答してカウンティング動作を実行して複数ビットのカウント信号を生成するステップと、
前記複数ビットのカウント信号をデコーディングして位相デコーディングコードを生成するステップと、
前記位相デコーディングコードをラッチして前記遅延制御コードとして出力するステップと、
を含むことを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
【請求項２５】
前記遅延クロックを生成するステップの前に、
外部クロックをバッファリングして前記基準クロックを生成するステップと、
前記遅延ラインの出力信号をファイン遅延させて遅延クロックを生成するステップと、
前記遅延クロックを所定の時間遅延させて前記フィードバッククロックを生成するステップと、
前記基準クロックと前記フィードバッククロックの位相を比較して前記位相比較信号を生成するステップと、
をさらに含むことを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
【請求項１】
動作開始時点における基準クロックとフィードバッククロックの位相差によって初期設定コードを生成する初期遅延モニタリング手段と、
前記初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、
前記遅延制御コードに応答して前記基準クロックを遅延させる遅延ラインと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項２】
前記遅延ラインは、前記動作開始時点に、前記フィードバッククロックを遅延させて前記初期遅延モニタリング手段に伝達することを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記初期遅延モニタリング手段は、前記動作開始時点に、前記遅延ラインから伝達されるクロックと前記基準クロックの位相を比較して前記フィードバッククロックの初期位相をモニタリングし、前記基準クロックと前記フィードバッククロックの位相差が最小化されるようにする前記遅延ラインの最初の遅延値を設定するための前記初期設定コードを生成することを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、
前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、
前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、
前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段と、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項５】
前記初期動作設定手段は、前記動作開始信号がイネーブルされれば前記基準クロックの所定の周期内に前記初期動作信号をイネーブルさせることを特徴とする請求項４に記載のＤＬＬ回路。
【請求項６】
前記シフトレジスタは、前記初期動作信号がイネーブルされれば前記初期設定コードを前記遅延制御コードとして出力し、前記初期動作信号がディセーブルされれば前記位相比較信号に応答して前記遅延制御コードの論理値を調整することを特徴とする請求項４または５に記載のＤＬＬ回路。
【請求項７】
前記シフトレジスタは、
前記位相比較信号に応答してカウンティング動作を実効して複数ビットのカウント信号を出力するカウンティング部と、
前記複数ビットのカウント信号をデコーディングして位相デコーディングコードを出力するデコーディング部と、
前記初期動作信号に応答して前記位相デコーディングコードまたは前記初期設定コードを選択的に出力するマックス部と、
前記マックス部の出力信号をラッチして前記遅延制御コードとして出力するラッチ部と、
を含むことを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
前記遅延ラインは、前記初期動作信号がイネーブルされれば前記フィードバッククロックを遅延させて複数の単位遅延クロックを生成し、前記初期遅延モニタリング手段に伝達することを特徴とする請求項４または５に記載のＤＬＬ回路。
【請求項９】
前記遅延ラインは、直列連結した複数の単位遅延部を含み、
前記複数の単位遅延部のうち最前端の単位遅延部は、前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前記フィードバッククロックを遅延させ、最後端の単位遅延部は、反転した前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させ、残りの単位遅延部は、それぞれ外部供給電源および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させるように構成され、
それぞれの単位遅延部は、それぞれ前記単位遅延クロックを１つずつ出力することを特徴とする請求項８に記載のＤＬＬ回路。
【請求項１０】
前記初期遅延モニタリング手段は、前記複数の単位遅延クロックと前記基準クロックの位相をそれぞれ比較して前記フィードバッククロックの初期位相をモニタリングし、前記基準クロックと前記フィードバッククロックの位相差が最小化されるようにする前記遅延ラインの最初遅延値を設定するための前記初期設定コードを生成することを特徴とする請求項８に記載のＤＬＬ回路。
【請求項１１】
前記初期遅延モニタリング手段は、
前記基準クロックと前記複数の単位遅延クロックの位相をそれぞれ比較して初期位相コードを生成する初期位相情報抽出部と、
前記初期位相コードをデコーディングして前記初期設定コードを出力するデコーディング部と、
を含むことを特徴とする請求項１０に記載のＤＬＬ回路。
【請求項１２】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファと、
前記遅延ラインから出力される最後の前記単位遅延クロックをファイン遅延させて遅延クロックを生成するファイン遅延手段と、
前記遅延クロックを所定の時間遅延させて前記フィードバッククロックを生成する遅延補償手段と、
前記基準クロックと前記フィードバッククロックの位相を比較して前記位相比較信号を生成する位相比較手段と、
をさらに含むことを特徴とする請求項４に記載のＤＬＬ回路。
【請求項１３】
初期動作時にフィードバッククロックを遅延させて複数の単位遅延クロックを生成する遅延ラインと、
前記複数の単位遅延クロックと基準クロックの位相をそれぞれ比較することで、前記フィードバッククロックの初期位相をモニタリングして初期設定コードを生成する初期遅延モニタリング手段と、
前記初期動作時に前記初期設定コードを遅延制御コードとして前記遅延ラインに伝達し、前記遅延ラインが前記基準クロックに付与する最初遅延値を設定するシフトレジスタと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路。
【請求項１４】
前記遅延ラインから出力される最後の前記単位遅延クロックをファイン遅延させて遅延クロックを生成するファイン遅延手段と、
をさらに含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１５】
前記遅延ラインは、前記初期動作時に前記基準クロックを遅延させて前記複数の単位遅延クロックのうち最後の単位遅延クロックを生成し、
前記フィードバッククロックは、前記最後の単位遅延クロックに対する遅延動作によって生成されたクロックであることを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１６】
前記初期動作は、初期動作信号のイネーブルの可否によって定義され、
前記遅延ラインは、直列連結した複数の単位遅延部を含み、
前記複数の単位遅延部のうち最前端の単位遅延部は、前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前記フィードバッククロックを遅延させ、最後端の単位遅延部は、反転した前記初期動作信号および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させ、残りの単位遅延部は、それぞれ外部供給電源および予め設定された１ビットの前記遅延制御コードに応答して前記基準クロックまたは前端の単位遅延部の出力信号を遅延させるように構成され、
それぞれの単位遅延部は、それぞれ前記複数の単位遅延クロックを１つずつ出力することを特徴とする請求項１５に記載のＤＬＬ回路。
【請求項１７】
前記初期遅延モニタリング手段は、
前記基準クロックと前記複数の単位遅延クロックの位相をそれぞれ比較して初期位相コードを生成する初期位相情報抽出部と、
前記初期位相コードをデコーディングして前記初期設定コードを出力するデコーディング部と、
を含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１８】
前記シフトレジスタは、前記初期動作信号がディセーブルされれば位相比較信号に応答して前記遅延制御コードの論理値を調整することを特徴とする請求項１６に記載のＤＬＬ回路。
【請求項１９】
前記シフトレジスタは、
前記位相比較信号に応答してカウンティング動作を実行して複数ビットのカウント信号を出力するカウンティング部と、
前記複数ビットのカウント信号をデコーディングして位相デコーディングコードを出力するデコーディング部と、
前記初期動作信号に応答して前記位相デコーディングコードまたは前記初期設定コードを選択的に出力するマックス部と、
前記マックス部の出力信号をラッチして前記遅延制御コードとして出力するラッチ部と、
を含むことを特徴とする請求項１８に記載のＤＬＬ回路。
【請求項２０】
動作開始信号がイネーブルされれば前記基準クロックの所定の周期内に前記初期動作信号をイネーブルさせる初期動作設定手段と、
をさらに含むことを特徴とする請求項１６に記載のＤＬＬ回路。
【請求項２１】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファと、
前記遅延ラインから出力されて生成されたクロックを所定の時間遅延させて前記フィードバッククロックを生成する遅延補償手段と、
前記基準クロックと前記フィードバッククロックの位相を比較して前記位相比較信号を生成する位相比較手段と、
をさらに含むことを特徴とする請求項１８に記載のＤＬＬ回路。
【請求項２２】
フィードバッククロックを遅延させて複数の単位遅延クロックを生成するステップと、
前記複数の単位遅延クロックと基準クロックの位相を比較して初期設定コードを生成するステップと、
前記初期設定コードを遅延制御コードとして活用し、遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、
位相比較信号に応答して前記遅延制御コードを生成し、前記遅延ラインが前記基準クロックに付与する遅延量を調整するステップと、
を含むことを特徴とするＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の制御方法。
【請求項２３】
前記初期設定コードを生成するステップは、前記複数の単位遅延クロックと前記基準クロックの位相をそれぞれ比較して前記フィードバッククロックの初期位相をモニタリングし、前記基準クロックと前記フィードバッククロックの位相差が最小化されるようにする前記遅延ラインの最初遅延値を設定するための前記初期設定コードを生成するステップであることを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
【請求項２４】
前記遅延量を調整するステップは、
前記位相比較信号に応答してカウンティング動作を実行して複数ビットのカウント信号を生成するステップと、
前記複数ビットのカウント信号をデコーディングして位相デコーディングコードを生成するステップと、
前記位相デコーディングコードをラッチして前記遅延制御コードとして出力するステップと、
を含むことを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
【請求項２５】
前記遅延クロックを生成するステップの前に、
外部クロックをバッファリングして前記基準クロックを生成するステップと、
前記遅延ラインの出力信号をファイン遅延させて遅延クロックを生成するステップと、
前記遅延クロックを所定の時間遅延させて前記フィードバッククロックを生成するステップと、
前記基準クロックと前記フィードバッククロックの位相を比較して前記位相比較信号を生成するステップと、
をさらに含むことを特徴とする請求項２２に記載のＤＬＬ回路の制御方法。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【図６】
【図２】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１４１９５４（Ｐ２００９−１４１９５４Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００８−３０１８２８（Ｐ２００８−３０１８２８）
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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