ＰＬＬ回路
【課題】ＰＬＬ回路のロック状態での定常位相誤差を抑制する。
【解決手段】ＰＬＬ回路は，レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，制御電圧に応じた周波数の出力クロックを生成する発振器と，出力クロックを分周して前記フィードバッククロックを出力する分周器とを有し，さらに，ロック状態のときに，位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有する。
【解決手段】ＰＬＬ回路は，レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，制御電圧に応じた周波数の出力クロックを生成する発振器と，出力クロックを分周して前記フィードバッククロックを出力する分周器とを有し，さらに，ロック状態のときに，位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は，入力されるレファレンスクロックとＰＬＬ回路の出力クロックをＮ分周（Ｎは正数）したフィードバッククロックとの位相を比較する位相比較器と，位相差に応じた電流を発生するチャージポンプ回路と，その電流を積分するループフィルタと，ループフィルタが出力する制御電圧に応じた周波数の出力クロックを生成する発振回路と，その出力クロックをＮ分周してフィードバッククロックを生成する分周器とを有する。一般に，出力クロックは，レファレンスクロックのＮ倍の周波数を有する高速クロックである。
【０００３】
ＰＬＬ回路は，レファレンスクロックの位相と一致または整合した位相を有する出力クロックを生成し，レファレンスクロックのタイミングに整合した高周波クロックが必要な場合に広く利用される。
【０００４】
ＰＬＬ回路については，以下の特許文献１，２，３などに記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３４５５１２号公報
【特許文献２】特開２００６−３３３４８９号公報
【特許文献３】特開平１０−２３３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＰＬＬ回路は，理想的には，レファレンスクロックとフィードバッククロックとの位相が一致した状態で発振回路の制御電圧や出力クロックが一定になる。この状態がＰＬＬ回路のロック状態である。
【０００７】
しかしながら，集積回路装置のプロセスばらつき，温度ばらつき，電源電圧ばらつきなど様々なばらつき要因により，ロック状態であってもレファレンスクロックとフィードバッククロックとの位相が定常的にずれてしまうことがある。このような位相のずれは定常位相誤差と呼ばれている。
【０００８】
このような定常位相誤差が生じたままでロック状態になると，出力クロックの位相とレファレンスクロックの位相とがずれたままとなり，出力クロックのタイミングがレファレンスクロックのタイミングと整合しない。そのため，例えば出力クロックをレファレンスクロックのタイミングに整合した入力データのサンプリングクロックに使用した場合，入力データのデータレートが高速になると，誤ったタイミングでサンプリングされてしまい，誤った入力データが取り込まれることになる。
【０００９】
そこで，本発明の目的は，ロック状態での定常位相誤差を抑制したＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１０】
ＰＬＬ回路の第１の側面は，レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，
前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，
前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数の出力クロックを生成する発振器と，
前記出力クロックを分周して前記フィードバッククロックを出力する分周器と，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有する。
【発明の効果】
【００１１】
第１の側面によれば，ロック状態でレファレンスクロックとフィードバッククロックの位相差が抑制される。
【図面の簡単な説明】
【００１２】
【図１】ＰＬＬ回路の構成図である。
【図２】ＰＬＬ回路の理想的なロック状態の波形図である。
【図３】ＰＬＬ回路の問題のあるロック状態の波形図である。
【図４】本実施の形態におけるＰＬＬ回路の構成図である。
【図５】本実施の形態例におけるＰＬＬ回路の位相比較器ＰＦＤの回路図である。
【図６】チャージポンプ回路ＣＰの一例を示す回路図である。
【図７】チャージポンプ調整回路１０の構成図である。
【図８】チャージポンプ調整回路１０のチャージポンプ電流調整によるＰＬＬ回路の動作例を示すタイミングチャート図である。
【図９】本実施の形態における別のチャージポンプ回路の回路図である。
【発明を実施するための形態】
【００１３】
図１は，ＰＬＬ回路の構成図である。ＰＬＬ回路は，レファレンスクロックＲＥＦとフィードバッククロックＦＢとの位相を比較する位相比較器ＰＦＤと，位相比較器が出力する位相比較信号ＵＰ（ＵＰＸ），ＤＮ（ＤＮＸ）に応じてチャージ電流ＩＤＮ，ＩＵＰを生成するチャージポンプＣＰと，チャージポンプのチャージ電流を積分するループフィルタＬＦと，ループフィルタが生成する制御電圧ＶＣＮＴＬに応じて出力クロックＯＵＴの周波数を制御する電圧制御発振器ＶＣＯと，出力クロックＯＵＴの周波数をＮ分周してフィードバッククロックＦＢを生成する分周器ＤＩＶとを有する。位相比較信号ＵＰ，ＤＮは，両クロックＲＥＦ，ＦＢの位相の差を示す信号である。また，位相比較信号ＤＮＸはＤＮの反転論理を，ＵＰＸはＵＰの反転論理をそれぞれとる。
【００１４】
チャージポンプ回路ＣＰは，位相比較信号ＵＰ，ＵＰＸ，ＤＮ，ＤＮＸに応じて，正のチャージポンプ電流ＩＤＮまたは負のチャージポンプ電流ＩＵＰを生成する。これらのチャージポンプ電流は，例えば，位相比較信号が示す位相の差に対応した期間出力される。
【００１５】
ループフィルタＬＦは，例えば，抵抗Ｒ１とキャパシタＣ１とからなり，正のチャージポンプ電流ＩＤＮにより電荷がキャパシタＣ１に蓄積され制御電圧ＶＣＮＴＬが上昇し，負のチャージポンプ電流ＩＵＰにより電荷がキャパシタＣ１から引き抜かれ制御電圧ＶＣＮＴＬが低下する。つまり，制御電圧ＶＣＮＴＬは，キャパシタＣ１に蓄積された電荷による電圧である。
【００１６】
このＰＬＬ回路では，例えば，フィードバッククロックＦＢの位相がレファレンスクロックＲＥＦの位相より遅れている場合，位相比較信号ＵＰに基づいて，チャージポンプ回路ＣＰは負のチャージ電流ＩＵＰを出力し，ループフィルタＬＦのキャパシタＣ１から電荷を引き抜き，制御電圧ＶＣＮＴＬが低下する。その結果，電圧制御発振器ＶＣＯは，制御電圧ＶＣＮＴＬの低下に伴って出力クロックＯＵＴの周波数を高くする。周波数の上昇により出力クロックＯＵＴおよびフィードバッククロックＦＢの位相が進み，レファレンスクロックとの位相差が小さくなる。
【００１７】
逆に，フィードバッククロックＦＢの位相がレファレンスクロックＲＥＦの位相より進んでいる場合は，上記と逆の動作になる。
【００１８】
以下の説明でも，上記の関係になるように，位相比較器ＰＦＤ，チャージポンプＣＰ，電圧制御発振器ＶＣＯの回路が構成されているものとする。
【００１９】
ただし，電圧制御発振器VCOの構成により、チャージ電流IUP/IDNと出力クロックＯＵＴの周波数が上記と反対の関係になっても良い。移相比較器ＰＦＤとチャージポンプＣＰなどの関係も同様に上記と異なっても良い。
【００２０】
図２は，ＰＬＬ回路の理想的なロック状態の波形図である。図２には，レファレンスクロックＲＥＦと，フィードバッククロックＦＢと，出力クロックＯＵＴとが示されている。出力クロックＯＵＴは，レファレンスクロックＲＥＦのＮ倍の周波数を有する高速クロックである。
【００２１】
理想的なロック状態では，図２に示されるとおり，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相が一致し位相差がゼロになっている。
【００２２】
図３は，ＰＬＬ回路の問題のあるロック状態の波形図である。ＰＬＬ回路がロック状態であるにもかかわらず，レファレンスクロックＲＥＦとフィードバッククロックＦＢとの間で位相誤差Ｄ１が発生したままになっている。ロック状態であるので，出力クロックＯＵＴやそれを分周したフィードバッククロックＦＢの周波数は一定状態になっている。ただし，レファレンスクロックＲＥＦとフィードバッククロックＦＢとの間で定常位相誤差Ｄ１が発生し，位相比較信号ＵＰ，ＵＮのパルス幅は異なっている。
【００２３】
位相比較器ＰＦＤは，例えば，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相の差を示す位相比較信号ＵＰ，ＤＮを生成する。例えば，位相比較信号ＵＰ，ＤＮは，両クロックの位相の差に対応したパルス幅を有する。図３の例では，位相比較器は，レファレンスクロックＲＥＦの立ち上がりエッジに応答して位相比較信号ＵＰを立ち上げ，フィードバッククロックＦＢの立ち上がりエッジに応答して位相比較信号ＤＮを立ち上げ，その後，同時に両信号ＵＰ，ＤＮを立ち下げている。つまり，位相が進んでいるクロックに対応する位相比較信号がその位相差分だけ長いパルス幅を有する。
【００２４】
そして，チャージポンプ回路ＣＰは，位相比較信号ＵＰがＨレベルの間，電荷を引き抜く負のチャージポンプ電流ＩＵＰを生成し，位相比較信号ＤＮがＨレベルの間，電荷を注入する正のチャージポンプ電流ＩＤＮを生成する。したがって，チャージポンプ回路ＣＰは，位相の差に対応する期間，正または負のチャージポンプ電流ＩＤＮ，ＩＵＰがより長く発生し，ループフィルタＬＦの出力電圧ＶＣＮＴＬを上昇または下降させる。
【００２５】
ロック状態において図３に示した定常位相誤差Ｄ１が発生している理由は，チャージポンプ回路ＣＰのチャージポンプ電流ＩＤＮ，ＩＵＰの電流値にアンバランスが発生しているからである。つまり，チャージポンプ回路のチャージポンプ電流を生成する回路の電流駆動能力のアンバランスに起因するものである。
【００２６】
図４は，本実施の形態におけるＰＬＬ回路の構成図である。このＰＬＬ回路は，図１のＰＬＬ回路と同様に，位相比較器ＰＦＤと，チャージポンプ回路ＣＰと，ループフィルタＬＦと，電圧制御発振器ＶＣＯと，分周器ＤＩＶとを有する。そして，ＰＬＬ回路は，ロック状態において，位相比較信号ＵＰ，ＤＮ（ＵＰＸ，ＤＮＸを含む）に応じてチャージポンプ回路ＣＰの正，負のチャージポンプ電流の電流値ＩＵＰ，ＩＤＮを調整するチャージポンプ調整回路１０を有する。このチャージポンプ電流の調整により，両電流値のアンバランスが抑制され，ロック状態での定常位相誤差が抑制される。理想的には定常位相誤差はゼロに制御される。
【００２７】
例えば，図３のようにフィードバッククロックＦＢの位相がレファレンスクロックＲＥＦの位相より遅れている場合は，第１の位相比較信号ＵＰのパルス幅が第２の位相比較信号ＤＮのパルス幅より広くなる。チャージポンプ回路ＣＰが，これらの位相比較信号ＵＰ，ＤＮのパルス幅の期間チャージポンプ電流ＩＵＰ，ＩＤＮをそれぞれ発生しているので，ロック状態で定常位相誤差Ｄ１が発生していることは，負のチャージポンプ電流ＩＵＰの電流値が正のチャージポンプ電流ＩＤＮの電流値よりも小さいことを意味する。なぜなら，ロック状態では電圧制御発振器ＶＣＯの制御電圧ＶＣＮＴＬの電圧は一定であり，出力クロックＯＵＴの周波数が一定だからである。制御電圧ＶＣＮＴＬの電圧が一定であるにもかかわらず，第１の位相比較信号ＵＰのパルス幅が第２の位相比較信号ＤＮのパルス幅より広いのは，負のチャージポンプ電流ＩＵＰの電流値が正のチャージポンプ電流ＩＤＮより小さく，負のチャージポンプ電流ＩＵＰをより長い期間出力して初めて両チャージポンプ電流による電荷量がバランスすることを意味している。
【００２８】
そこで，チャージポンプ調整回路１０は，ロック状態での定常位相誤差Ｄ１の方向（ＦＢ，ＲＥＦのいずれの位相が進んでいるか）と大きさ（位相差）に基づき，チャージポンプ回路ＣＰ内のチャージポンプ電流ＩＰＵ，ＩＤＮの電流値のアンバランスを抑制するように調整する。具体的には，チャージポンプ電流を生成する回路の電流駆動能力のアンバランスを抑制するように調整する。
【００２９】
すなわち，図３の例の場合は，負のチャージポンプ電流ＩＵＰを生成する回路の電流駆動能力を増大させるか，正のチャージポンプ電流ＩＤＮを生成する回路の電流駆動能力を減少させる。その結果，ロック状態において，位相比較信号ＵＰ，ＤＮが同じパルス幅，つまりフィードバッククロックＦＢとレファレンスクロックＲＥＦの位相が一致した状態にすることができる。
【００３０】
図５は，本実施の形態例におけるＰＬＬ回路の位相比較器ＰＦＤの回路図である。この位相比較器ＰＦＤでは，ゲート１１〜１６がレファレンスクロックＲＥＦの立ち上がりエッジに応答して位相比較信号ＵＰを立ち上げ，ゲート２１〜２６がフィードバッククロックＦＢの立ち上がりエッジに応答して位相比較信号ＤＮを立ち上げる。また，ゲート１１，１２がラッチ回路３１を，ゲート１４，１５がラッチ回路３２をそれぞれ構成する。同様に，ゲート１１〜１６がレファレンスクロックＲＥＦの立ち上がりエッジに応答して位相比較信号ＵＰを立ち上げ，ゲート２１〜２６がフィードバッククロックＦＢの立ち上がりエッジに応答して位相比較信号ＤＮを立ち上げる。また，ゲート２１，２２がラッチ回路４１を，ゲート２４，２５がラッチ回路４２をそれぞれ構成する。
【００３１】
（１）初期状態では，遅延リセット回路３０によりリセット信号ＲＳＴ＝Ｌレベルとなり，レファレンスクロックＲＥＦがＬレベルの場合は，ラッチ回路３１，３２は次の状態になる。
Ｎ１６＝Ｈ，Ｎ１２＝Ｈ，ＵＰ＝Ｌとなり，Ｎ１１＝Ｌとなり，
Ｎ１５＝Ｈとなるから，Ｎ１４＝Ｈとなる。
【００３２】
同様に，リセット信号ＲＳＴ＝Ｌレベルで，フィードバッククロックＦＢがＬレベルの場合は，ラッチ回路４１，４２も次の状態になる。
Ｎ２６＝Ｈ，Ｎ２２＝Ｈ，ＤＮ＝Ｌとなり，Ｎ２１＝Ｌとなり，
Ｎ２５＝Ｈとなるから，Ｎ２４＝Ｈとなる。
【００３３】
（２）次に，リセットが解除されＲＳＴ＝Ｈになった後に，図３の例のように，レファレンスクロックＲＥＦが立ち上がってＨレベルになると，ラッチ回路３１は反転して，次のようになる。
Ｎ１６＝Ｌになり，Ｎ１５＝Ｌ，Ｎ１１＝Ｈになり，
Ｎ１４＝Ｈ，ＲＳＴ＝Ｈであるから，Ｎ１２＝Ｌに切り替わり，ＵＰ＝Ｈと立ち上がる。
【００３４】
さらに，フィードバッククロックＦＢが立ち上がってＨレベルになると，ラッチ回路４１も反転して，次のようになる。
Ｎ２６＝Ｌになり，Ｎ２５＝Ｌ，Ｎ２１＝Ｈになり，
Ｎ２４＝Ｈ，ＲＳＴ＝Ｈであるから，Ｎ２２＝Ｌに切り替わり，ＤＮ＝Ｈと立ち上がる。
【００３５】
（３）遅延リセット回路３０は，Ｎ１１，Ｎ２１がともにＨレベルになってから一定時間後にリセット信号ＲＳＴ＝Ｌにする。これに応答して，ラッチ回路３１，３２は次のようになる。
Ｎ１２＝Ｈになり，ＵＰ＝ＬとＵＰは立ち下がる。
さらに，Ｎ１５＝Ｈになり，Ｎ１１＝Ｈだったので，Ｎ１４＝Ｌとなり，ラッチ回路３２は反転する。
【００３６】
同様に，ＲＳＴ＝Ｌに応答して，ラッチ回路４１，４２も次のようになる。
Ｎ２２＝Ｈになり，ＤＮ＝ＬとＤＮも立ち下がる。
さらに，Ｎ２５＝Ｈになり，Ｎ２１＝Ｈだったので，Ｎ２４＝Ｌとなり，ラッチ回路４２も反転する。
【００３７】
（４）やがて，レファレンスクロックＲＥＦが立ち下がってＬレベルになると，ラッチ回路３１が反転し，次のようになる。
Ｎ１６＝Ｈになり，Ｎ１２＝Ｈだったので，Ｎ１１＝Ｌとなる。
さらに，Ｎ１１＝Ｌにより，Ｎ１４＝Ｈになる。
【００３８】
同様に，フィードバッククロックＦＢが立ち下がってＬレベルになると，ラッチ回路４１が反転し，次のようになる。
Ｎ２６＝Ｈになり，Ｎ２２＝Ｈだったので，Ｎ２１＝Ｌとなる。
さらに，Ｎ２１＝Ｌにより，Ｎ２４＝Ｈになる。
【００３９】
そして，遅延リセット回路３０は，Ｎ１１，Ｎ１４，Ｎ２１，Ｎ２４のうち1つでもＬレベルになるとリセット信号ＲＳＴをＨにしてリセットを解除する。この状態で、またＲＥＦかＦＢがＨレベルになれば、（２）の動作を行なう。
【００４０】
図５の回路例により，位相比較器ＰＦＤがレファレンスクロックＲＥＦとフィードバッククロックＦＢの位相を比較して，その位相差を示す位相比較信号ＵＰ，ＤＮが図３に示されたようなパルス信号になることが理解できる。この例では，両信号のパルス幅の差が位相差に対応している。
【００４１】
図６は，チャージポンプ回路ＣＰの一例を示す回路図である。まず，チャージポンプ回路は，Ｐチャネルトランジスタで構成され正のチャージポンプ電流ＩＤＮを生成する第１の電流生成回路ＣＰ１と，Ｎチャネルトランジスタで構成され負のチャージポンプ電流ＩＵＰを生成する第２の電流生成回路ＣＰ２とを有する。
【００４２】
さらに，チャージポンプ回路は，定電流源Ｉ０とＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ５＿１，５＿２，５＿３〜により第１のカレントミラー回路が構成され，さらに，ＮチャネルトランジスタＭＮ１，ＭＮ２＿１〜により第２のカレントミラー回路が構成される。第１のカレントミラー回路ＭＰ５＿１，５＿２，５＿３〜〜と，位相比較器ＰＦＤが生成する位相比較信号ＤＮＸにより導通・非導通が制御されるＰチャネルトランジスタＭＰ４＿１，４＿２，４＿３〜と，後述するチャージポンプ調整回路１０が出力する電流調整信号ＰＳＷ１，２，３〜により導通・非導通が制御されるＰチャネルトランジスタＭＰ３＿１，３＿２，３＿３〜とからなる直列回路が，出力端子ＣＰＯＵＴと電源ＶＤＤとの間にそれぞれ並列に複数設けられ，第１の電流生成回路ＣＰ１が構成される。そして，電流調整信号ＰＳＷ１，２，３〜のＬレベルが多くなるほど，この正のチャージ電流ＩＤＮを生成する直列回路の数が多くなり，正のチャージ電流ＩＤＮの電流値が大きくなる。
【００４３】
さらに，第２のカレントミラー回路ＭＮ２＿１，２＿２，２＿３〜と，位相比較器ＰＦＤが生成する位相比較信号ＵＰにより導通・非導通が制御されるＮチャネルトランジスタＭＮ３＿１，３＿２，３＿３〜と，後述するチャージポンプ調整回路１０が出力する電流調整信号ＮＳＷ１，２，３〜により導通・非導通が制御されるＮチャネルトランジスタＭＮ４＿１，４＿２，４＿３〜とからなる直列回路が，出力端子ＣＰＯＵＴとグランドＧＮＤとの間にそれぞれ並列に複数設けられ，第２の電流生成回路ＣＰ２が構成される。そして，電流調整信号ＮＳＷ１，２，３〜のＨレベルが多くなるほど，この負のチャージ電流ＩＵＰを生成する直列回路の数が多くなり，負のチャージ電流ＩＵＰが大きくなる。
【００４４】
図６には，Ｐチャネルトランジスタ側もＮチャネルトランジスタ側も３つずつの直列回路しか示されていないが，例えば，同じゲート幅のカレントミラー回路を構成するトランジスタＭＰ５＿１〜，ＭＮ２＿１〜を有する直流回路を８つずつ設けて，チャージポンプ電流ＩＤＮ，ＩＵＰの電流値を８段階に調整できるようにされる。または，２のべき乗倍のゲート幅の関係を有するカレントミラー回路を構成するトランジスタを３つずつ設けて，電流値を８段階に調整できるようにしてもよい。
【００４５】
図７は，チャージポンプ調整回路１０の構成図である。チャージポンプ調整回路１０は，高速クロックＣＬＫに基づいて位相比較信号ＵＰとＤＮのパルス幅を測定するパルス幅カウンタ４１，４２と，位相比較信号ＵＰ，ＤＮの論理和を検出するＯＲゲート４０と，パルス幅カウンタ４１，４２が測定したパルス幅を比較して両パルス幅が等しくなるように電流調整信号ＰＳＷ１，２，３〜，ＮＳＷ１，２，３〜を生成する電流調整信号生成器４４と，パルス幅カウンタ４１，４２と電流調整信号生成器４４の動作を制御するタイミング制御部４３とを有する。
【００４６】
チャージポンプ調整回路１０は，ＰＬＬ回路がロック状態になったときの定常位相誤差Ｄ１を位相比較信号ＵＰ，ＤＮのパルス幅の比較により検出し，それらのパルス幅が等しくなるようにチャージポンプ回路１０の電流調整信号ＰＳＷ，ＮＳＷを可変制御する。そのため，タイミング制御部４３は，電圧制御発振器ＶＣＯの制御電圧ＶＣＮＴＬが一定値に収束したか否かによりＰＬＬ回路のロック状態を検出する。または，タイミング制御部４３は，図示しないタイマー回路からＰＬＬ回路が動作開始からロック状態になるまでの時間が経過したことを示すロック信号ＬＯＣＫによりロック状態を検出しても良い。このロック状態になるまでの時間は，ＰＬＬ回路の設計段階で予め求められた時間である。
【００４７】
タイミング制御部４３は，上記の方法でＰＬＬ回路のロック状態を検出すると，カウンタ制御信号４５によりパルス幅カウンタ４１，４２の動作開始を指示する。両パルス幅カウンタ４１，４２は，この動作開始を指示するカウンタ制御信号４５に応答してリセットされ，位相比較信号ＵＰ，ＤＮがＨレベルの期間，高速クロックＣＬＫをカウントアップする。両位相比較信号ＵＰ，ＤＮがＬレベルに下がると，ＯＲゲート４０の出力がＬレベルになる。それに応答して，タイミング制御部４３は，制御信号４６により電流調整信号生成器４４の動作開始を指示する。これに応答して，電流調整信号生成器４４は，両パルス幅カウンタ４１，４２のカウント値を比較し，両パルス幅が等しくなるように電流調整信号ＰＳＷ１，２，３〜のＬレベルの数と，ＮＳＷ１，２，３〜のＨレベルの数を制御する。電流調整信号ＰＳＷ，ＮＳＷの調整が完了すると，制御信号４７により電流調整の完了がタイミング制御部４３に伝えられる。
【００４８】
タイミング制御部４３は，電流調整信号生成器４４が電流調整動作中は，カウンタ制御信号４５によりパルス幅カウンタ４１，４２の動作を一時的に停止させる。そして，電流調整の完了に応答して，タイミング制御部４３は，制御電圧ＶＣＮＴＬが一定値に収束してロック状態を検出するまで待機する。そして，ロック状態が検出されたら，タイミング制御部４３は，再度パルス幅カウンタ４１，４２の動作を開始させ，上記と同じ動作の制御を行う。また，ロック状態が検出され位相比較信号ＵＰ，ＤＮのパルス幅が等しくなると，電流調整動作は終了する。
【００４９】
これにより，チャージポンプ回路の電流調整が数回行われると，位相比較信号ＵＰ，ＤＮのパルス幅が等しくなった状態で，ＰＬＬ回路がロック状態になる。位相比較信号ＵＰ，ＤＮのパルス幅が等しくなった状態とは，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相が一致した状態であり，ＰＬＬ回路は理想的な定常位相誤差が抑制された，つまりゼロになったロック状態に調整されたことになる。
【００５０】
図８は，チャージポンプ調整回路１０のチャージポンプ電流調整によるＰＬＬ回路の動作例を示すタイミングチャート図である。この動作例では，図３に示したようにＰＬＬ回路のロック状態でレファレンスクロックＲＥＦの位相がフィードバッククロックＦＢよりも進んでいる状態から両クロックの位相が一致するように調整する。
【００５１】
時間ｔ１では，ロック状態にあり，レファレンスクロックＲＥＦとフィードバッククロックＦＢの周波数は一致（またはＮ倍で一致）しており，電圧制御発振器ＶＣＯの周波数を制御する制御電圧ＶＣＮＴＬが一定になり，図示しないが出力クロックＯＵＴの周波数は安定している。ただし，レファレンスクロックＲＥＦの位相がフィードバッククロックＦＢよりも進んでいる。また，制御電圧ＶＣＮＴＬを上昇させる第１のチャージポンプ電流ＩＤＮの電流調整信号ＰＳＷ１〜４のうち２つがＬレベル，残り２つがＨレベルであり，制御電圧ＶＣＮＴＬを低下させる第２のチャージポンプ電流ＩＵＰの電流調整信号ＮＳＷ１〜４のうち２つがＨレベル，残り２つがＬレベルである。なお，本実施の形態の電圧制御発振器ＶＣＯは，制御電圧ＶＣＮＴＬが上昇すると周波数が低くなり，制御電圧ＶＣＮＴＬが低下すると周波数が高くなる回路構成になっている。
【００５２】
ロック状態になる時間ｔ１のフェーズで位相比較信号ＵＰのパルス幅がＤＮより長いので，電流調整信号生成器４４が電流調整信号ＮＳＷ３をＬからＨに変更する。これにより，時間ｔ２で，第２のチャージポンプ電流ＩＵＰが増加し，制御電圧ＶＣＮＴＬが低下し，出力クロックＯＵＴとフィードバッククロックＦＢの周波数が高くなる。その結果，時間ｔ３では，フィードバッククロックＦＢの立ち上がりエッジがレファレンスクロックＲＥＦの立ち上がりエッジに追いついている。また，制御電圧ＶＣＮＴＬの変動によりアンロック状態になっている。
【００５３】
しかし，時間ｔ４では，逆にフィードバッククロックＦＢの立ち上がりエッジがレファレンスクロックＲＥＦの立ち上がりエッジを追い越して位相が進んでいる。その結果，位相比較信号ＵＰよりＤＮのパルス幅が広くなって，時間ｔ４では，制御電圧ＶＣＮＴＬの電圧が上昇して元の電圧に戻り，出力クロックＯＵＴとフィードバッククロックＦＢの周波数も低下し時間ｔ１での周波数に戻る。
【００５４】
この周波数の低下により，時間ｔ５では，再びロック状態に戻り，フィードバッククロックＦＢの立ち上がりエッジが遅くなり，レファレンスクロックＲＥＦの立ち上がりエッジと一致している。この状態では，位相比較信号ＵＰ，ＤＮのパルス幅は同じになっている。唯一，時間ｔ１と異なるのは，電流調整信号ＮＳＷ３がＬレベルからＨレベルに変更されただけである。このことは，チャージポンプ回路ＣＰのＮチャネルトランジスタ側の電流駆動能力がより高く調整されたことを意味する。つまり，チャージポンプ回路ＣＰのＰチャネルトランジスタ側の電流駆動能力（ＩＤＮ）とＮチャネルトランジスタ側の電流駆動能力（ＩＵＰ）のアンバランスが解消されたことを意味する。
【００５５】
時間ｔ１では，チャージポンプ回路ＣＰの正のチャージポンプ電流ＩＤＮの電流値が負のチャージポンプ電流ＩＵＰより大きかったため，レファレンスクロックＲＥＦの位相がフィードバッククロックＦＢより進んだ状態で，また位相比較信号ＵＰのパルス幅が位相比較信号ＤＮより広い状態でロック状態になっていたのである。そのロック状態が，両チャージポンプ電流の電流値のアンバランスが解消されたことで，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相が一致し，位相比較信号ＵＰ，ＤＮのパルス幅が一致した状態でのロック状態に調整されている。
【００５６】
なお，時間ｔ４では，制御電圧ＶＣＮＴＬが変動してロック外れ状態（アンロック状態）になっているので，チャージポンプ調整回路１０による位相比較信号ＵＰ，ＤＮのパルス幅の比較に基づくチャージポンプ回路の電流調整は行われない。そして，時間ｔ５以降でロック状態が検出される。そのロック状態では，両クロックＲＥＦ，ＦＢの位相は一致しているので，チャージポンプ調整回路１０による電流調整はもはや行われない。
【００５７】
図８とは逆に，フィードバッククロックＦＢの位相がレファレンスクロックＲＥＦより進んだ状態でロック状態になっている場合は，図８と逆の論理で制御が行われ，電流調整信号ＰＳＷのＬレベルの数が増加して制御電圧ＶＣＮＴＬが一時的に上昇し，出力クロックＯＵＴの周波数が低くなり，定常位相誤差が抑制された後，制御電圧ＶＣＮＴＬが元に戻り，出力クロックＯＵＴの周波数が元に戻る。
【００５８】
以上のように，本実施の形態によれば，チャージポンプ回路ＣＰ内の第１，第２のチャージポンプ電流ＩＤＮ，ＩＵＰの電流量のアンバランスを解消するように調整することで，図３に示した定常位相誤差Ｄ１が発生したロック状態を抑制することができる。そして，図６のチャージポンプ回路の例では，電流調整信号ＰＳＷ，ＮＳＷにより，位相比較信号ＤＮＸ，ＵＰに応じてチャージポンプ電流を発生する直列回路の数を調整して，両チャージポンプ電流の電流値のアンバランスを抑制している。
【００５９】
図９は，本実施の形態における別のチャージポンプ回路の回路図である。この例では，チャージポンプ電流ＩＤＮを生成するＰチャネルトランジスタ側は，位相比較信号ＤＮＸにより導通，非導通が制御されるＰチャネルトランジスタＭＰ４と，それに接続されるトランジスタＭＰ５とを有し，ＰチャネルトランジスタＭＰ１＿２，ＭＰ２＿２，ＭＰ３＿２〜と，ＭＰ５とでカレントミラー回路を構成する。そして，電流調整信号ＰＳＷ１，２，３〜がＬレベルになるとそれに対応するトランジスタＭＰ１＿１，ＭＰ２＿１，ＭＰ３＿１〜が導通し，定電流ＩＰがそれらのトランジスタＭＰ１＿１，ＭＰ２＿１，ＭＰ３＿１〜に分流し，電流調整信号ＰＳＷのＬレベルが多いほど，トランジスタＭＰ５の電流量が小さくなる。例えば，トランジスタＭＰ１＿１，ＭＰ２＿１，ＭＰ３＿１〜のチャネル幅が全て等しい場合は，電流調整信号ＰＳＷのＬレベルがＮ個の場合は，トランジスタＭＰ５の電流量はＩＰ／Ｎになる。
【００６０】
同様に，チャージポンプ電流ＩＵＰを生成するＮチャネルトランジスタ側は，位相比較信号ＵＰにより導通，非導通が制御されるＮチャネルトランジスタＭＮ４と，それに接続されるトランジスタＭＮ５とを有し，ＮチャネルトランジスタＭＮ１＿２，ＭＮ２＿２，ＭＮ３＿２〜と，ＭＮ５とでカレントミラー回路を構成する。そして，電流調整信号ＮＳＷ１，２，３〜がＨレベルになるとそれに対応するトランジスタＭＮ１＿１，ＭＮ２＿１，ＭＮ３＿１〜が導通し，定電流ＩＮがそれらのトランジスタＭＮ１＿１，ＭＮ２＿１，ＭＮ３＿１〜に分流し，電流調整信号ＮＳＷのＨレベルが多いほど，トランジスタＭＮ５の電流量が小さくなる。
【００６１】
図９のチャージポンプ回路は，図６と逆に，電流調整信号ＰＳＷのＬレベルが増えればチャージポンプ電流ＩＤＮの電流量が小さくなり，電流調整信号ＮＳＷのＨレベルが増えればチャージポンプ電流ＩＵＰの電流量が小さくなる。つまり，カレントミラー回路を構成するトランジスタＭＰ５，ＭＮ５の電流駆動能力が電流調整信号ＰＳＷ，ＮＳＷのＬレベルが増えるほど小さくなるように調整されている。したがって，図９のチャージポンプ回路を適用したＰＬＬ回路の場合は，チャージポンプ調整回路１０による電流調整信号ＰＳＷ，ＮＳＷの生成論理は，上記の論理と逆論理にする必要がある。
【００６２】
すなわち，図９の例では，位相比較信号ＵＰ，ＤＮのパルス幅が大きいほうについて，電流調整信号ＰＳＷのＬレベルまたはＮＳＷのＨレベルの数を減らすように制御することが行われる。または，位相比較信号ＵＰのパルス幅が大きい場合は，チャージポンプ電流ＩＤＮを生成する側の電流調整信号ＰＳＷのＬレベルの数を増やしてＩＤＮの電流量を増やし，位相比較信号ＤＮのパルス幅が大きい場合は，チャージポンプ電流ＩＵＰを生成する側の電流調整信号ＮＳＷのＨレベルの数を増やしてＩＵＰの電流量を増やす制御が行われる。
【００６３】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６４】
（付記１）
レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，
前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，
前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数の出力クロックを生成する発振器と，
前記出力クロックを分周して前記フィードバッククロックを出力する分周器と，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有するＰＬＬ回路。
【００６５】
（付記２）
付記１において，
前記第１または第２のチャージポンプ電流の一方は，前記ループフィルタのキャパシタを充電するチャージ電流であり，前記第１または第２のチャージポンプ電流の他方は，前記ループフィルタのキャパシタを放電するディスチャージ電流であるＰＬＬ回路。
【００６６】
（付記３）
付記２において，
前記チャージポンプ回路は，前記位相比較信号が示す位相の差が正の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より長い期間生成し，負の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より短い期間生成し，
前記チャージポンプ調整回路は，前記ロック状態のときに，前記第１及び第２のチャージポンプ電流の電流値の差を抑制するように前記第１または第２のチャージポンプ電流の電流値を調整するＰＬＬ回路。
【００６７】
（付記４）
付記３において，
前記チャージポンプ調整回路は，アンロック状態のときは，前記第１または第２のチャージポンプ電流の電流値の調整を行わないＰＬＬ回路。
【００６８】
（付記５）
付記３において，
前記チャージポンプ回路は，前記第１のチャージポンプ電流を生成する第１の電流生成回路と，前記第２のチャージポンプ回路を生成する第２の電流生成回路とを有し，
前記第１の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第１のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第１の電流調整信号に応じて前記第１のチャージ電流の電流値を調整し，
前記第２の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第２のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第２の電流調整信号に応じて前記第２のチャージ電流の電流値を調整するＰＬＬ回路。
【００６９】
（付記６）
付記５において，
前記第１の電流生成回路は，第１の電圧と出力端子との間に並列に設けられた複数の第１の電流生成ユニットを有し，前記第１の電流調整信号に応じた数の前記第１の電流生成ユニットが前記位相比較信号が示す位相の差に応じた期間前記第１のチャージポンプ電流を生成し，
前記第２の電流生成回路は，第２の電圧と出力端子との間に並列に設けられた複数の第２の電流生成ユニットを有し，前記第２の電流調整信号に応じた数の前記第２の電流生成ユニットが前記位相比較信号が示す位相の差に応じた期間前記第２のチャージポンプ電流を生成するＰＬＬ回路。
【００７０】
（付記７）
付記６において，
前記第１の電流生成ユニットは，前記位相比較信号に応じて導通，非導通制御される第１のトランジスタと，前記第１の電流調整信号に応じて導通，非導通制御される第２のトランジスタと，所定の電流を流す第３のトランジスタとを有し，前記第１，第２，第３のトランジスタが前記第１の電圧と出力端子との間に直列に接続され，
前記第２の電流生成ユニットは，前記位相比較信号に応じて導通，非導通制御される第４のトランジスタと，前記第２の電流調整信号に応じて導通，非導通制御される第５のトランジスタと，所定の電流を流す第６のトランジスタとを有し，前記第４，第５，第６のトランジスタが前記第２の電圧と出力端子との間に直列に接続されたＰＬＬ回路。
【００７１】
（付記８）
付記５において，
前記第１の電流生成回路は，第１の電圧と出力端子との間に設けられた第１のトランジスタと第１の電流源トランジスタとを有し，前記第１の電流源トランジスタは前記第１の電流調整信号に応じた電流を生成し，前記第１のトランジスタは前記位相比較信号が示す位相の差に応じた期間前記第１の電流源トランジスタの電流を前記第１のチャージポンプ電流として前記出力端子に出力し，
前記第２の電流生成回路は，第２の電圧と出力端子との間に設けられた第２のトランジスタと第２の電流源トランジスタとを有し，前記第２の電流源トランジスタは前記第２の電流調整信号に応じた電流を生成し，前記第２のトランジスタは前記位相比較信号が示す位相の差に応じた期間前記第２の電流源トランジスタの電流を前記第２のチャージポンプ電流として前記出力端子に出力するＰＬＬ回路。
【００７２】
（付記９）
付記８において，
前記第１の電流生成回路は，さらに，前記第１の電流源トランジスタと第１のカレントミラー回路を構成する複数の第１のカレントミラートランジスタを有し，前記第１の電流調整信号に応じた数の前記第１のカレントミラートランジスタに第１のカレントミラー電流が流れ，
前記第２の電流生成回路は，さらに，前記第２の電流源トランジスタと第２のカレントミラー回路を構成する複数の第２のカレントミラートランジスタを有し，前記第２の電流調整信号に応じた数の前記第２のカレントミラートランジスタに第２のカレントミラー電流が流れるＰＬＬ回路。
【００７３】
（付記１０）
レファレンスクロックとフィードバッククロックの位相を比較し当該位相の差を示す位相比較信号を出力する位相比較器と，前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し蓄積電荷による制御電圧を生成するループフィルタと，前記制御電圧に応じた周波数の出力クロックを生成する発振器と，前記出力クロックを分周して前記フィードバッククロックを出力する分周器とを有するＰＬＬ回路の調整方法において，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整する工程を有するＰＬＬ回路の調整方法。
【符号の説明】
【００７４】
ＲＥＦ：レファレンスクロック ＦＢ：フィードバッククロック
ＰＦＤ：位相比較器 ＣＰ：チャージポンプ回路
ＬＦ：ループフィルタ ＶＣＯ：電圧制御発振器
ＤＩＶ：分周器 ＵＰ，ＤＮ：位相比較信号
ＩＤＮ，ＩＵＰ：第１，第２のチャージポンプ電流
ＶＣＮＴＬ：制御電圧 ＯＵＴ：出力クロック
ＰＳＷ，ＮＳＷ：第１，第２の電流調整信号
【技術分野】
【０００１】
本発明は，ＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は，入力されるレファレンスクロックとＰＬＬ回路の出力クロックをＮ分周（Ｎは正数）したフィードバッククロックとの位相を比較する位相比較器と，位相差に応じた電流を発生するチャージポンプ回路と，その電流を積分するループフィルタと，ループフィルタが出力する制御電圧に応じた周波数の出力クロックを生成する発振回路と，その出力クロックをＮ分周してフィードバッククロックを生成する分周器とを有する。一般に，出力クロックは，レファレンスクロックのＮ倍の周波数を有する高速クロックである。
【０００３】
ＰＬＬ回路は，レファレンスクロックの位相と一致または整合した位相を有する出力クロックを生成し，レファレンスクロックのタイミングに整合した高周波クロックが必要な場合に広く利用される。
【０００４】
ＰＬＬ回路については，以下の特許文献１，２，３などに記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３４５５１２号公報
【特許文献２】特開２００６−３３３４８９号公報
【特許文献３】特開平１０−２３３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＰＬＬ回路は，理想的には，レファレンスクロックとフィードバッククロックとの位相が一致した状態で発振回路の制御電圧や出力クロックが一定になる。この状態がＰＬＬ回路のロック状態である。
【０００７】
しかしながら，集積回路装置のプロセスばらつき，温度ばらつき，電源電圧ばらつきなど様々なばらつき要因により，ロック状態であってもレファレンスクロックとフィードバッククロックとの位相が定常的にずれてしまうことがある。このような位相のずれは定常位相誤差と呼ばれている。
【０００８】
このような定常位相誤差が生じたままでロック状態になると，出力クロックの位相とレファレンスクロックの位相とがずれたままとなり，出力クロックのタイミングがレファレンスクロックのタイミングと整合しない。そのため，例えば出力クロックをレファレンスクロックのタイミングに整合した入力データのサンプリングクロックに使用した場合，入力データのデータレートが高速になると，誤ったタイミングでサンプリングされてしまい，誤った入力データが取り込まれることになる。
【０００９】
そこで，本発明の目的は，ロック状態での定常位相誤差を抑制したＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１０】
ＰＬＬ回路の第１の側面は，レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，
前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，
前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数の出力クロックを生成する発振器と，
前記出力クロックを分周して前記フィードバッククロックを出力する分周器と，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有する。
【発明の効果】
【００１１】
第１の側面によれば，ロック状態でレファレンスクロックとフィードバッククロックの位相差が抑制される。
【図面の簡単な説明】
【００１２】
【図１】ＰＬＬ回路の構成図である。
【図２】ＰＬＬ回路の理想的なロック状態の波形図である。
【図３】ＰＬＬ回路の問題のあるロック状態の波形図である。
【図４】本実施の形態におけるＰＬＬ回路の構成図である。
【図５】本実施の形態例におけるＰＬＬ回路の位相比較器ＰＦＤの回路図である。
【図６】チャージポンプ回路ＣＰの一例を示す回路図である。
【図７】チャージポンプ調整回路１０の構成図である。
【図８】チャージポンプ調整回路１０のチャージポンプ電流調整によるＰＬＬ回路の動作例を示すタイミングチャート図である。
【図９】本実施の形態における別のチャージポンプ回路の回路図である。
【発明を実施するための形態】
【００１３】
図１は，ＰＬＬ回路の構成図である。ＰＬＬ回路は，レファレンスクロックＲＥＦとフィードバッククロックＦＢとの位相を比較する位相比較器ＰＦＤと，位相比較器が出力する位相比較信号ＵＰ（ＵＰＸ），ＤＮ（ＤＮＸ）に応じてチャージ電流ＩＤＮ，ＩＵＰを生成するチャージポンプＣＰと，チャージポンプのチャージ電流を積分するループフィルタＬＦと，ループフィルタが生成する制御電圧ＶＣＮＴＬに応じて出力クロックＯＵＴの周波数を制御する電圧制御発振器ＶＣＯと，出力クロックＯＵＴの周波数をＮ分周してフィードバッククロックＦＢを生成する分周器ＤＩＶとを有する。位相比較信号ＵＰ，ＤＮは，両クロックＲＥＦ，ＦＢの位相の差を示す信号である。また，位相比較信号ＤＮＸはＤＮの反転論理を，ＵＰＸはＵＰの反転論理をそれぞれとる。
【００１４】
チャージポンプ回路ＣＰは，位相比較信号ＵＰ，ＵＰＸ，ＤＮ，ＤＮＸに応じて，正のチャージポンプ電流ＩＤＮまたは負のチャージポンプ電流ＩＵＰを生成する。これらのチャージポンプ電流は，例えば，位相比較信号が示す位相の差に対応した期間出力される。
【００１５】
ループフィルタＬＦは，例えば，抵抗Ｒ１とキャパシタＣ１とからなり，正のチャージポンプ電流ＩＤＮにより電荷がキャパシタＣ１に蓄積され制御電圧ＶＣＮＴＬが上昇し，負のチャージポンプ電流ＩＵＰにより電荷がキャパシタＣ１から引き抜かれ制御電圧ＶＣＮＴＬが低下する。つまり，制御電圧ＶＣＮＴＬは，キャパシタＣ１に蓄積された電荷による電圧である。
【００１６】
このＰＬＬ回路では，例えば，フィードバッククロックＦＢの位相がレファレンスクロックＲＥＦの位相より遅れている場合，位相比較信号ＵＰに基づいて，チャージポンプ回路ＣＰは負のチャージ電流ＩＵＰを出力し，ループフィルタＬＦのキャパシタＣ１から電荷を引き抜き，制御電圧ＶＣＮＴＬが低下する。その結果，電圧制御発振器ＶＣＯは，制御電圧ＶＣＮＴＬの低下に伴って出力クロックＯＵＴの周波数を高くする。周波数の上昇により出力クロックＯＵＴおよびフィードバッククロックＦＢの位相が進み，レファレンスクロックとの位相差が小さくなる。
【００１７】
逆に，フィードバッククロックＦＢの位相がレファレンスクロックＲＥＦの位相より進んでいる場合は，上記と逆の動作になる。
【００１８】
以下の説明でも，上記の関係になるように，位相比較器ＰＦＤ，チャージポンプＣＰ，電圧制御発振器ＶＣＯの回路が構成されているものとする。
【００１９】
ただし，電圧制御発振器VCOの構成により、チャージ電流IUP/IDNと出力クロックＯＵＴの周波数が上記と反対の関係になっても良い。移相比較器ＰＦＤとチャージポンプＣＰなどの関係も同様に上記と異なっても良い。
【００２０】
図２は，ＰＬＬ回路の理想的なロック状態の波形図である。図２には，レファレンスクロックＲＥＦと，フィードバッククロックＦＢと，出力クロックＯＵＴとが示されている。出力クロックＯＵＴは，レファレンスクロックＲＥＦのＮ倍の周波数を有する高速クロックである。
【００２１】
理想的なロック状態では，図２に示されるとおり，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相が一致し位相差がゼロになっている。
【００２２】
図３は，ＰＬＬ回路の問題のあるロック状態の波形図である。ＰＬＬ回路がロック状態であるにもかかわらず，レファレンスクロックＲＥＦとフィードバッククロックＦＢとの間で位相誤差Ｄ１が発生したままになっている。ロック状態であるので，出力クロックＯＵＴやそれを分周したフィードバッククロックＦＢの周波数は一定状態になっている。ただし，レファレンスクロックＲＥＦとフィードバッククロックＦＢとの間で定常位相誤差Ｄ１が発生し，位相比較信号ＵＰ，ＵＮのパルス幅は異なっている。
【００２３】
位相比較器ＰＦＤは，例えば，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相の差を示す位相比較信号ＵＰ，ＤＮを生成する。例えば，位相比較信号ＵＰ，ＤＮは，両クロックの位相の差に対応したパルス幅を有する。図３の例では，位相比較器は，レファレンスクロックＲＥＦの立ち上がりエッジに応答して位相比較信号ＵＰを立ち上げ，フィードバッククロックＦＢの立ち上がりエッジに応答して位相比較信号ＤＮを立ち上げ，その後，同時に両信号ＵＰ，ＤＮを立ち下げている。つまり，位相が進んでいるクロックに対応する位相比較信号がその位相差分だけ長いパルス幅を有する。
【００２４】
そして，チャージポンプ回路ＣＰは，位相比較信号ＵＰがＨレベルの間，電荷を引き抜く負のチャージポンプ電流ＩＵＰを生成し，位相比較信号ＤＮがＨレベルの間，電荷を注入する正のチャージポンプ電流ＩＤＮを生成する。したがって，チャージポンプ回路ＣＰは，位相の差に対応する期間，正または負のチャージポンプ電流ＩＤＮ，ＩＵＰがより長く発生し，ループフィルタＬＦの出力電圧ＶＣＮＴＬを上昇または下降させる。
【００２５】
ロック状態において図３に示した定常位相誤差Ｄ１が発生している理由は，チャージポンプ回路ＣＰのチャージポンプ電流ＩＤＮ，ＩＵＰの電流値にアンバランスが発生しているからである。つまり，チャージポンプ回路のチャージポンプ電流を生成する回路の電流駆動能力のアンバランスに起因するものである。
【００２６】
図４は，本実施の形態におけるＰＬＬ回路の構成図である。このＰＬＬ回路は，図１のＰＬＬ回路と同様に，位相比較器ＰＦＤと，チャージポンプ回路ＣＰと，ループフィルタＬＦと，電圧制御発振器ＶＣＯと，分周器ＤＩＶとを有する。そして，ＰＬＬ回路は，ロック状態において，位相比較信号ＵＰ，ＤＮ（ＵＰＸ，ＤＮＸを含む）に応じてチャージポンプ回路ＣＰの正，負のチャージポンプ電流の電流値ＩＵＰ，ＩＤＮを調整するチャージポンプ調整回路１０を有する。このチャージポンプ電流の調整により，両電流値のアンバランスが抑制され，ロック状態での定常位相誤差が抑制される。理想的には定常位相誤差はゼロに制御される。
【００２７】
例えば，図３のようにフィードバッククロックＦＢの位相がレファレンスクロックＲＥＦの位相より遅れている場合は，第１の位相比較信号ＵＰのパルス幅が第２の位相比較信号ＤＮのパルス幅より広くなる。チャージポンプ回路ＣＰが，これらの位相比較信号ＵＰ，ＤＮのパルス幅の期間チャージポンプ電流ＩＵＰ，ＩＤＮをそれぞれ発生しているので，ロック状態で定常位相誤差Ｄ１が発生していることは，負のチャージポンプ電流ＩＵＰの電流値が正のチャージポンプ電流ＩＤＮの電流値よりも小さいことを意味する。なぜなら，ロック状態では電圧制御発振器ＶＣＯの制御電圧ＶＣＮＴＬの電圧は一定であり，出力クロックＯＵＴの周波数が一定だからである。制御電圧ＶＣＮＴＬの電圧が一定であるにもかかわらず，第１の位相比較信号ＵＰのパルス幅が第２の位相比較信号ＤＮのパルス幅より広いのは，負のチャージポンプ電流ＩＵＰの電流値が正のチャージポンプ電流ＩＤＮより小さく，負のチャージポンプ電流ＩＵＰをより長い期間出力して初めて両チャージポンプ電流による電荷量がバランスすることを意味している。
【００２８】
そこで，チャージポンプ調整回路１０は，ロック状態での定常位相誤差Ｄ１の方向（ＦＢ，ＲＥＦのいずれの位相が進んでいるか）と大きさ（位相差）に基づき，チャージポンプ回路ＣＰ内のチャージポンプ電流ＩＰＵ，ＩＤＮの電流値のアンバランスを抑制するように調整する。具体的には，チャージポンプ電流を生成する回路の電流駆動能力のアンバランスを抑制するように調整する。
【００２９】
すなわち，図３の例の場合は，負のチャージポンプ電流ＩＵＰを生成する回路の電流駆動能力を増大させるか，正のチャージポンプ電流ＩＤＮを生成する回路の電流駆動能力を減少させる。その結果，ロック状態において，位相比較信号ＵＰ，ＤＮが同じパルス幅，つまりフィードバッククロックＦＢとレファレンスクロックＲＥＦの位相が一致した状態にすることができる。
【００３０】
図５は，本実施の形態例におけるＰＬＬ回路の位相比較器ＰＦＤの回路図である。この位相比較器ＰＦＤでは，ゲート１１〜１６がレファレンスクロックＲＥＦの立ち上がりエッジに応答して位相比較信号ＵＰを立ち上げ，ゲート２１〜２６がフィードバッククロックＦＢの立ち上がりエッジに応答して位相比較信号ＤＮを立ち上げる。また，ゲート１１，１２がラッチ回路３１を，ゲート１４，１５がラッチ回路３２をそれぞれ構成する。同様に，ゲート１１〜１６がレファレンスクロックＲＥＦの立ち上がりエッジに応答して位相比較信号ＵＰを立ち上げ，ゲート２１〜２６がフィードバッククロックＦＢの立ち上がりエッジに応答して位相比較信号ＤＮを立ち上げる。また，ゲート２１，２２がラッチ回路４１を，ゲート２４，２５がラッチ回路４２をそれぞれ構成する。
【００３１】
（１）初期状態では，遅延リセット回路３０によりリセット信号ＲＳＴ＝Ｌレベルとなり，レファレンスクロックＲＥＦがＬレベルの場合は，ラッチ回路３１，３２は次の状態になる。
Ｎ１６＝Ｈ，Ｎ１２＝Ｈ，ＵＰ＝Ｌとなり，Ｎ１１＝Ｌとなり，
Ｎ１５＝Ｈとなるから，Ｎ１４＝Ｈとなる。
【００３２】
同様に，リセット信号ＲＳＴ＝Ｌレベルで，フィードバッククロックＦＢがＬレベルの場合は，ラッチ回路４１，４２も次の状態になる。
Ｎ２６＝Ｈ，Ｎ２２＝Ｈ，ＤＮ＝Ｌとなり，Ｎ２１＝Ｌとなり，
Ｎ２５＝Ｈとなるから，Ｎ２４＝Ｈとなる。
【００３３】
（２）次に，リセットが解除されＲＳＴ＝Ｈになった後に，図３の例のように，レファレンスクロックＲＥＦが立ち上がってＨレベルになると，ラッチ回路３１は反転して，次のようになる。
Ｎ１６＝Ｌになり，Ｎ１５＝Ｌ，Ｎ１１＝Ｈになり，
Ｎ１４＝Ｈ，ＲＳＴ＝Ｈであるから，Ｎ１２＝Ｌに切り替わり，ＵＰ＝Ｈと立ち上がる。
【００３４】
さらに，フィードバッククロックＦＢが立ち上がってＨレベルになると，ラッチ回路４１も反転して，次のようになる。
Ｎ２６＝Ｌになり，Ｎ２５＝Ｌ，Ｎ２１＝Ｈになり，
Ｎ２４＝Ｈ，ＲＳＴ＝Ｈであるから，Ｎ２２＝Ｌに切り替わり，ＤＮ＝Ｈと立ち上がる。
【００３５】
（３）遅延リセット回路３０は，Ｎ１１，Ｎ２１がともにＨレベルになってから一定時間後にリセット信号ＲＳＴ＝Ｌにする。これに応答して，ラッチ回路３１，３２は次のようになる。
Ｎ１２＝Ｈになり，ＵＰ＝ＬとＵＰは立ち下がる。
さらに，Ｎ１５＝Ｈになり，Ｎ１１＝Ｈだったので，Ｎ１４＝Ｌとなり，ラッチ回路３２は反転する。
【００３６】
同様に，ＲＳＴ＝Ｌに応答して，ラッチ回路４１，４２も次のようになる。
Ｎ２２＝Ｈになり，ＤＮ＝ＬとＤＮも立ち下がる。
さらに，Ｎ２５＝Ｈになり，Ｎ２１＝Ｈだったので，Ｎ２４＝Ｌとなり，ラッチ回路４２も反転する。
【００３７】
（４）やがて，レファレンスクロックＲＥＦが立ち下がってＬレベルになると，ラッチ回路３１が反転し，次のようになる。
Ｎ１６＝Ｈになり，Ｎ１２＝Ｈだったので，Ｎ１１＝Ｌとなる。
さらに，Ｎ１１＝Ｌにより，Ｎ１４＝Ｈになる。
【００３８】
同様に，フィードバッククロックＦＢが立ち下がってＬレベルになると，ラッチ回路４１が反転し，次のようになる。
Ｎ２６＝Ｈになり，Ｎ２２＝Ｈだったので，Ｎ２１＝Ｌとなる。
さらに，Ｎ２１＝Ｌにより，Ｎ２４＝Ｈになる。
【００３９】
そして，遅延リセット回路３０は，Ｎ１１，Ｎ１４，Ｎ２１，Ｎ２４のうち1つでもＬレベルになるとリセット信号ＲＳＴをＨにしてリセットを解除する。この状態で、またＲＥＦかＦＢがＨレベルになれば、（２）の動作を行なう。
【００４０】
図５の回路例により，位相比較器ＰＦＤがレファレンスクロックＲＥＦとフィードバッククロックＦＢの位相を比較して，その位相差を示す位相比較信号ＵＰ，ＤＮが図３に示されたようなパルス信号になることが理解できる。この例では，両信号のパルス幅の差が位相差に対応している。
【００４１】
図６は，チャージポンプ回路ＣＰの一例を示す回路図である。まず，チャージポンプ回路は，Ｐチャネルトランジスタで構成され正のチャージポンプ電流ＩＤＮを生成する第１の電流生成回路ＣＰ１と，Ｎチャネルトランジスタで構成され負のチャージポンプ電流ＩＵＰを生成する第２の電流生成回路ＣＰ２とを有する。
【００４２】
さらに，チャージポンプ回路は，定電流源Ｉ０とＰチャネルトランジスタＭＰ１，ＭＰ２，ＭＰ５＿１，５＿２，５＿３〜により第１のカレントミラー回路が構成され，さらに，ＮチャネルトランジスタＭＮ１，ＭＮ２＿１〜により第２のカレントミラー回路が構成される。第１のカレントミラー回路ＭＰ５＿１，５＿２，５＿３〜〜と，位相比較器ＰＦＤが生成する位相比較信号ＤＮＸにより導通・非導通が制御されるＰチャネルトランジスタＭＰ４＿１，４＿２，４＿３〜と，後述するチャージポンプ調整回路１０が出力する電流調整信号ＰＳＷ１，２，３〜により導通・非導通が制御されるＰチャネルトランジスタＭＰ３＿１，３＿２，３＿３〜とからなる直列回路が，出力端子ＣＰＯＵＴと電源ＶＤＤとの間にそれぞれ並列に複数設けられ，第１の電流生成回路ＣＰ１が構成される。そして，電流調整信号ＰＳＷ１，２，３〜のＬレベルが多くなるほど，この正のチャージ電流ＩＤＮを生成する直列回路の数が多くなり，正のチャージ電流ＩＤＮの電流値が大きくなる。
【００４３】
さらに，第２のカレントミラー回路ＭＮ２＿１，２＿２，２＿３〜と，位相比較器ＰＦＤが生成する位相比較信号ＵＰにより導通・非導通が制御されるＮチャネルトランジスタＭＮ３＿１，３＿２，３＿３〜と，後述するチャージポンプ調整回路１０が出力する電流調整信号ＮＳＷ１，２，３〜により導通・非導通が制御されるＮチャネルトランジスタＭＮ４＿１，４＿２，４＿３〜とからなる直列回路が，出力端子ＣＰＯＵＴとグランドＧＮＤとの間にそれぞれ並列に複数設けられ，第２の電流生成回路ＣＰ２が構成される。そして，電流調整信号ＮＳＷ１，２，３〜のＨレベルが多くなるほど，この負のチャージ電流ＩＵＰを生成する直列回路の数が多くなり，負のチャージ電流ＩＵＰが大きくなる。
【００４４】
図６には，Ｐチャネルトランジスタ側もＮチャネルトランジスタ側も３つずつの直列回路しか示されていないが，例えば，同じゲート幅のカレントミラー回路を構成するトランジスタＭＰ５＿１〜，ＭＮ２＿１〜を有する直流回路を８つずつ設けて，チャージポンプ電流ＩＤＮ，ＩＵＰの電流値を８段階に調整できるようにされる。または，２のべき乗倍のゲート幅の関係を有するカレントミラー回路を構成するトランジスタを３つずつ設けて，電流値を８段階に調整できるようにしてもよい。
【００４５】
図７は，チャージポンプ調整回路１０の構成図である。チャージポンプ調整回路１０は，高速クロックＣＬＫに基づいて位相比較信号ＵＰとＤＮのパルス幅を測定するパルス幅カウンタ４１，４２と，位相比較信号ＵＰ，ＤＮの論理和を検出するＯＲゲート４０と，パルス幅カウンタ４１，４２が測定したパルス幅を比較して両パルス幅が等しくなるように電流調整信号ＰＳＷ１，２，３〜，ＮＳＷ１，２，３〜を生成する電流調整信号生成器４４と，パルス幅カウンタ４１，４２と電流調整信号生成器４４の動作を制御するタイミング制御部４３とを有する。
【００４６】
チャージポンプ調整回路１０は，ＰＬＬ回路がロック状態になったときの定常位相誤差Ｄ１を位相比較信号ＵＰ，ＤＮのパルス幅の比較により検出し，それらのパルス幅が等しくなるようにチャージポンプ回路１０の電流調整信号ＰＳＷ，ＮＳＷを可変制御する。そのため，タイミング制御部４３は，電圧制御発振器ＶＣＯの制御電圧ＶＣＮＴＬが一定値に収束したか否かによりＰＬＬ回路のロック状態を検出する。または，タイミング制御部４３は，図示しないタイマー回路からＰＬＬ回路が動作開始からロック状態になるまでの時間が経過したことを示すロック信号ＬＯＣＫによりロック状態を検出しても良い。このロック状態になるまでの時間は，ＰＬＬ回路の設計段階で予め求められた時間である。
【００４７】
タイミング制御部４３は，上記の方法でＰＬＬ回路のロック状態を検出すると，カウンタ制御信号４５によりパルス幅カウンタ４１，４２の動作開始を指示する。両パルス幅カウンタ４１，４２は，この動作開始を指示するカウンタ制御信号４５に応答してリセットされ，位相比較信号ＵＰ，ＤＮがＨレベルの期間，高速クロックＣＬＫをカウントアップする。両位相比較信号ＵＰ，ＤＮがＬレベルに下がると，ＯＲゲート４０の出力がＬレベルになる。それに応答して，タイミング制御部４３は，制御信号４６により電流調整信号生成器４４の動作開始を指示する。これに応答して，電流調整信号生成器４４は，両パルス幅カウンタ４１，４２のカウント値を比較し，両パルス幅が等しくなるように電流調整信号ＰＳＷ１，２，３〜のＬレベルの数と，ＮＳＷ１，２，３〜のＨレベルの数を制御する。電流調整信号ＰＳＷ，ＮＳＷの調整が完了すると，制御信号４７により電流調整の完了がタイミング制御部４３に伝えられる。
【００４８】
タイミング制御部４３は，電流調整信号生成器４４が電流調整動作中は，カウンタ制御信号４５によりパルス幅カウンタ４１，４２の動作を一時的に停止させる。そして，電流調整の完了に応答して，タイミング制御部４３は，制御電圧ＶＣＮＴＬが一定値に収束してロック状態を検出するまで待機する。そして，ロック状態が検出されたら，タイミング制御部４３は，再度パルス幅カウンタ４１，４２の動作を開始させ，上記と同じ動作の制御を行う。また，ロック状態が検出され位相比較信号ＵＰ，ＤＮのパルス幅が等しくなると，電流調整動作は終了する。
【００４９】
これにより，チャージポンプ回路の電流調整が数回行われると，位相比較信号ＵＰ，ＤＮのパルス幅が等しくなった状態で，ＰＬＬ回路がロック状態になる。位相比較信号ＵＰ，ＤＮのパルス幅が等しくなった状態とは，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相が一致した状態であり，ＰＬＬ回路は理想的な定常位相誤差が抑制された，つまりゼロになったロック状態に調整されたことになる。
【００５０】
図８は，チャージポンプ調整回路１０のチャージポンプ電流調整によるＰＬＬ回路の動作例を示すタイミングチャート図である。この動作例では，図３に示したようにＰＬＬ回路のロック状態でレファレンスクロックＲＥＦの位相がフィードバッククロックＦＢよりも進んでいる状態から両クロックの位相が一致するように調整する。
【００５１】
時間ｔ１では，ロック状態にあり，レファレンスクロックＲＥＦとフィードバッククロックＦＢの周波数は一致（またはＮ倍で一致）しており，電圧制御発振器ＶＣＯの周波数を制御する制御電圧ＶＣＮＴＬが一定になり，図示しないが出力クロックＯＵＴの周波数は安定している。ただし，レファレンスクロックＲＥＦの位相がフィードバッククロックＦＢよりも進んでいる。また，制御電圧ＶＣＮＴＬを上昇させる第１のチャージポンプ電流ＩＤＮの電流調整信号ＰＳＷ１〜４のうち２つがＬレベル，残り２つがＨレベルであり，制御電圧ＶＣＮＴＬを低下させる第２のチャージポンプ電流ＩＵＰの電流調整信号ＮＳＷ１〜４のうち２つがＨレベル，残り２つがＬレベルである。なお，本実施の形態の電圧制御発振器ＶＣＯは，制御電圧ＶＣＮＴＬが上昇すると周波数が低くなり，制御電圧ＶＣＮＴＬが低下すると周波数が高くなる回路構成になっている。
【００５２】
ロック状態になる時間ｔ１のフェーズで位相比較信号ＵＰのパルス幅がＤＮより長いので，電流調整信号生成器４４が電流調整信号ＮＳＷ３をＬからＨに変更する。これにより，時間ｔ２で，第２のチャージポンプ電流ＩＵＰが増加し，制御電圧ＶＣＮＴＬが低下し，出力クロックＯＵＴとフィードバッククロックＦＢの周波数が高くなる。その結果，時間ｔ３では，フィードバッククロックＦＢの立ち上がりエッジがレファレンスクロックＲＥＦの立ち上がりエッジに追いついている。また，制御電圧ＶＣＮＴＬの変動によりアンロック状態になっている。
【００５３】
しかし，時間ｔ４では，逆にフィードバッククロックＦＢの立ち上がりエッジがレファレンスクロックＲＥＦの立ち上がりエッジを追い越して位相が進んでいる。その結果，位相比較信号ＵＰよりＤＮのパルス幅が広くなって，時間ｔ４では，制御電圧ＶＣＮＴＬの電圧が上昇して元の電圧に戻り，出力クロックＯＵＴとフィードバッククロックＦＢの周波数も低下し時間ｔ１での周波数に戻る。
【００５４】
この周波数の低下により，時間ｔ５では，再びロック状態に戻り，フィードバッククロックＦＢの立ち上がりエッジが遅くなり，レファレンスクロックＲＥＦの立ち上がりエッジと一致している。この状態では，位相比較信号ＵＰ，ＤＮのパルス幅は同じになっている。唯一，時間ｔ１と異なるのは，電流調整信号ＮＳＷ３がＬレベルからＨレベルに変更されただけである。このことは，チャージポンプ回路ＣＰのＮチャネルトランジスタ側の電流駆動能力がより高く調整されたことを意味する。つまり，チャージポンプ回路ＣＰのＰチャネルトランジスタ側の電流駆動能力（ＩＤＮ）とＮチャネルトランジスタ側の電流駆動能力（ＩＵＰ）のアンバランスが解消されたことを意味する。
【００５５】
時間ｔ１では，チャージポンプ回路ＣＰの正のチャージポンプ電流ＩＤＮの電流値が負のチャージポンプ電流ＩＵＰより大きかったため，レファレンスクロックＲＥＦの位相がフィードバッククロックＦＢより進んだ状態で，また位相比較信号ＵＰのパルス幅が位相比較信号ＤＮより広い状態でロック状態になっていたのである。そのロック状態が，両チャージポンプ電流の電流値のアンバランスが解消されたことで，レファレンスクロックＲＥＦとフィードバッククロックＦＢの位相が一致し，位相比較信号ＵＰ，ＤＮのパルス幅が一致した状態でのロック状態に調整されている。
【００５６】
なお，時間ｔ４では，制御電圧ＶＣＮＴＬが変動してロック外れ状態（アンロック状態）になっているので，チャージポンプ調整回路１０による位相比較信号ＵＰ，ＤＮのパルス幅の比較に基づくチャージポンプ回路の電流調整は行われない。そして，時間ｔ５以降でロック状態が検出される。そのロック状態では，両クロックＲＥＦ，ＦＢの位相は一致しているので，チャージポンプ調整回路１０による電流調整はもはや行われない。
【００５７】
図８とは逆に，フィードバッククロックＦＢの位相がレファレンスクロックＲＥＦより進んだ状態でロック状態になっている場合は，図８と逆の論理で制御が行われ，電流調整信号ＰＳＷのＬレベルの数が増加して制御電圧ＶＣＮＴＬが一時的に上昇し，出力クロックＯＵＴの周波数が低くなり，定常位相誤差が抑制された後，制御電圧ＶＣＮＴＬが元に戻り，出力クロックＯＵＴの周波数が元に戻る。
【００５８】
以上のように，本実施の形態によれば，チャージポンプ回路ＣＰ内の第１，第２のチャージポンプ電流ＩＤＮ，ＩＵＰの電流量のアンバランスを解消するように調整することで，図３に示した定常位相誤差Ｄ１が発生したロック状態を抑制することができる。そして，図６のチャージポンプ回路の例では，電流調整信号ＰＳＷ，ＮＳＷにより，位相比較信号ＤＮＸ，ＵＰに応じてチャージポンプ電流を発生する直列回路の数を調整して，両チャージポンプ電流の電流値のアンバランスを抑制している。
【００５９】
図９は，本実施の形態における別のチャージポンプ回路の回路図である。この例では，チャージポンプ電流ＩＤＮを生成するＰチャネルトランジスタ側は，位相比較信号ＤＮＸにより導通，非導通が制御されるＰチャネルトランジスタＭＰ４と，それに接続されるトランジスタＭＰ５とを有し，ＰチャネルトランジスタＭＰ１＿２，ＭＰ２＿２，ＭＰ３＿２〜と，ＭＰ５とでカレントミラー回路を構成する。そして，電流調整信号ＰＳＷ１，２，３〜がＬレベルになるとそれに対応するトランジスタＭＰ１＿１，ＭＰ２＿１，ＭＰ３＿１〜が導通し，定電流ＩＰがそれらのトランジスタＭＰ１＿１，ＭＰ２＿１，ＭＰ３＿１〜に分流し，電流調整信号ＰＳＷのＬレベルが多いほど，トランジスタＭＰ５の電流量が小さくなる。例えば，トランジスタＭＰ１＿１，ＭＰ２＿１，ＭＰ３＿１〜のチャネル幅が全て等しい場合は，電流調整信号ＰＳＷのＬレベルがＮ個の場合は，トランジスタＭＰ５の電流量はＩＰ／Ｎになる。
【００６０】
同様に，チャージポンプ電流ＩＵＰを生成するＮチャネルトランジスタ側は，位相比較信号ＵＰにより導通，非導通が制御されるＮチャネルトランジスタＭＮ４と，それに接続されるトランジスタＭＮ５とを有し，ＮチャネルトランジスタＭＮ１＿２，ＭＮ２＿２，ＭＮ３＿２〜と，ＭＮ５とでカレントミラー回路を構成する。そして，電流調整信号ＮＳＷ１，２，３〜がＨレベルになるとそれに対応するトランジスタＭＮ１＿１，ＭＮ２＿１，ＭＮ３＿１〜が導通し，定電流ＩＮがそれらのトランジスタＭＮ１＿１，ＭＮ２＿１，ＭＮ３＿１〜に分流し，電流調整信号ＮＳＷのＨレベルが多いほど，トランジスタＭＮ５の電流量が小さくなる。
【００６１】
図９のチャージポンプ回路は，図６と逆に，電流調整信号ＰＳＷのＬレベルが増えればチャージポンプ電流ＩＤＮの電流量が小さくなり，電流調整信号ＮＳＷのＨレベルが増えればチャージポンプ電流ＩＵＰの電流量が小さくなる。つまり，カレントミラー回路を構成するトランジスタＭＰ５，ＭＮ５の電流駆動能力が電流調整信号ＰＳＷ，ＮＳＷのＬレベルが増えるほど小さくなるように調整されている。したがって，図９のチャージポンプ回路を適用したＰＬＬ回路の場合は，チャージポンプ調整回路１０による電流調整信号ＰＳＷ，ＮＳＷの生成論理は，上記の論理と逆論理にする必要がある。
【００６２】
すなわち，図９の例では，位相比較信号ＵＰ，ＤＮのパルス幅が大きいほうについて，電流調整信号ＰＳＷのＬレベルまたはＮＳＷのＨレベルの数を減らすように制御することが行われる。または，位相比較信号ＵＰのパルス幅が大きい場合は，チャージポンプ電流ＩＤＮを生成する側の電流調整信号ＰＳＷのＬレベルの数を増やしてＩＤＮの電流量を増やし，位相比較信号ＤＮのパルス幅が大きい場合は，チャージポンプ電流ＩＵＰを生成する側の電流調整信号ＮＳＷのＨレベルの数を増やしてＩＵＰの電流量を増やす制御が行われる。
【００６３】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６４】
（付記１）
レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，
前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，
前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数の出力クロックを生成する発振器と，
前記出力クロックを分周して前記フィードバッククロックを出力する分周器と，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有するＰＬＬ回路。
【００６５】
（付記２）
付記１において，
前記第１または第２のチャージポンプ電流の一方は，前記ループフィルタのキャパシタを充電するチャージ電流であり，前記第１または第２のチャージポンプ電流の他方は，前記ループフィルタのキャパシタを放電するディスチャージ電流であるＰＬＬ回路。
【００６６】
（付記３）
付記２において，
前記チャージポンプ回路は，前記位相比較信号が示す位相の差が正の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より長い期間生成し，負の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より短い期間生成し，
前記チャージポンプ調整回路は，前記ロック状態のときに，前記第１及び第２のチャージポンプ電流の電流値の差を抑制するように前記第１または第２のチャージポンプ電流の電流値を調整するＰＬＬ回路。
【００６７】
（付記４）
付記３において，
前記チャージポンプ調整回路は，アンロック状態のときは，前記第１または第２のチャージポンプ電流の電流値の調整を行わないＰＬＬ回路。
【００６８】
（付記５）
付記３において，
前記チャージポンプ回路は，前記第１のチャージポンプ電流を生成する第１の電流生成回路と，前記第２のチャージポンプ回路を生成する第２の電流生成回路とを有し，
前記第１の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第１のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第１の電流調整信号に応じて前記第１のチャージ電流の電流値を調整し，
前記第２の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第２のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第２の電流調整信号に応じて前記第２のチャージ電流の電流値を調整するＰＬＬ回路。
【００６９】
（付記６）
付記５において，
前記第１の電流生成回路は，第１の電圧と出力端子との間に並列に設けられた複数の第１の電流生成ユニットを有し，前記第１の電流調整信号に応じた数の前記第１の電流生成ユニットが前記位相比較信号が示す位相の差に応じた期間前記第１のチャージポンプ電流を生成し，
前記第２の電流生成回路は，第２の電圧と出力端子との間に並列に設けられた複数の第２の電流生成ユニットを有し，前記第２の電流調整信号に応じた数の前記第２の電流生成ユニットが前記位相比較信号が示す位相の差に応じた期間前記第２のチャージポンプ電流を生成するＰＬＬ回路。
【００７０】
（付記７）
付記６において，
前記第１の電流生成ユニットは，前記位相比較信号に応じて導通，非導通制御される第１のトランジスタと，前記第１の電流調整信号に応じて導通，非導通制御される第２のトランジスタと，所定の電流を流す第３のトランジスタとを有し，前記第１，第２，第３のトランジスタが前記第１の電圧と出力端子との間に直列に接続され，
前記第２の電流生成ユニットは，前記位相比較信号に応じて導通，非導通制御される第４のトランジスタと，前記第２の電流調整信号に応じて導通，非導通制御される第５のトランジスタと，所定の電流を流す第６のトランジスタとを有し，前記第４，第５，第６のトランジスタが前記第２の電圧と出力端子との間に直列に接続されたＰＬＬ回路。
【００７１】
（付記８）
付記５において，
前記第１の電流生成回路は，第１の電圧と出力端子との間に設けられた第１のトランジスタと第１の電流源トランジスタとを有し，前記第１の電流源トランジスタは前記第１の電流調整信号に応じた電流を生成し，前記第１のトランジスタは前記位相比較信号が示す位相の差に応じた期間前記第１の電流源トランジスタの電流を前記第１のチャージポンプ電流として前記出力端子に出力し，
前記第２の電流生成回路は，第２の電圧と出力端子との間に設けられた第２のトランジスタと第２の電流源トランジスタとを有し，前記第２の電流源トランジスタは前記第２の電流調整信号に応じた電流を生成し，前記第２のトランジスタは前記位相比較信号が示す位相の差に応じた期間前記第２の電流源トランジスタの電流を前記第２のチャージポンプ電流として前記出力端子に出力するＰＬＬ回路。
【００７２】
（付記９）
付記８において，
前記第１の電流生成回路は，さらに，前記第１の電流源トランジスタと第１のカレントミラー回路を構成する複数の第１のカレントミラートランジスタを有し，前記第１の電流調整信号に応じた数の前記第１のカレントミラートランジスタに第１のカレントミラー電流が流れ，
前記第２の電流生成回路は，さらに，前記第２の電流源トランジスタと第２のカレントミラー回路を構成する複数の第２のカレントミラートランジスタを有し，前記第２の電流調整信号に応じた数の前記第２のカレントミラートランジスタに第２のカレントミラー電流が流れるＰＬＬ回路。
【００７３】
（付記１０）
レファレンスクロックとフィードバッククロックの位相を比較し当該位相の差を示す位相比較信号を出力する位相比較器と，前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し蓄積電荷による制御電圧を生成するループフィルタと，前記制御電圧に応じた周波数の出力クロックを生成する発振器と，前記出力クロックを分周して前記フィードバッククロックを出力する分周器とを有するＰＬＬ回路の調整方法において，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整する工程を有するＰＬＬ回路の調整方法。
【符号の説明】
【００７４】
ＲＥＦ：レファレンスクロック ＦＢ：フィードバッククロック
ＰＦＤ：位相比較器 ＣＰ：チャージポンプ回路
ＬＦ：ループフィルタ ＶＣＯ：電圧制御発振器
ＤＩＶ：分周器 ＵＰ，ＤＮ：位相比較信号
ＩＤＮ，ＩＵＰ：第１，第２のチャージポンプ電流
ＶＣＮＴＬ：制御電圧 ＯＵＴ：出力クロック
ＰＳＷ，ＮＳＷ：第１，第２の電流調整信号
【特許請求の範囲】
【請求項１】
レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，
前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，
前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数の出力クロックを生成する発振器と，
前記出力クロックを分周して前記フィードバッククロックを出力する分周器と，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有するＰＬＬ回路。
【請求項２】
請求項１において，
前記第１または第２のチャージポンプ電流の一方は，前記ループフィルタのキャパシタを充電するチャージ電流であり，前記第１または第２のチャージポンプ電流の他方は，前記ループフィルタのキャパシタを放電するディスチャージ電流であるＰＬＬ回路。
【請求項３】
請求項２において，
前記チャージポンプ回路は，前記位相比較信号が示す位相の差が正の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より長い期間生成し，負の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より短い期間生成し，
前記チャージポンプ調整回路は，前記ロック状態のときに，前記第１及び第２のチャージポンプ電流の電流値の差を抑制するように前記第１または第２のチャージポンプ電流の電流値を調整するＰＬＬ回路。
【請求項４】
請求項３において，
前記チャージポンプ回路は，前記第１のチャージポンプ電流を生成する第１の電流生成回路と，前記第２のチャージポンプ回路を生成する第２の電流生成回路とを有し，
前記第１の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第１のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第１の電流調整信号に応じて前記第１のチャージ電流の電流値を調整し，
前記第２の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第２のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第２の電流調整信号に応じて前記第２のチャージ電流の電流値を調整するＰＬＬ回路。
【請求項５】
レファレンスクロックとフィードバッククロックの位相を比較し当該位相の差を示す位相比較信号を出力する位相比較器と，前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し蓄積電荷による制御電圧を生成するループフィルタと，前記制御電圧に応じた周波数の出力クロックを生成する発振器と，前記出力クロックを分周して前記フィードバッククロックを出力する分周器とを有するＰＬＬ回路の調整方法において，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整する工程を有するＰＬＬ回路の調整方法。
【請求項１】
レファレンスクロックとフィードバッククロックの位相を比較し，当該位相の差を示す位相比較信号を出力する位相比較器と，
前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，
前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し，蓄積電荷による制御電圧を生成するループフィルタと，
前記制御電圧に応じた周波数の出力クロックを生成する発振器と，
前記出力クロックを分周して前記フィードバッククロックを出力する分周器と，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整するチャージポンプ調整回路とを有するＰＬＬ回路。
【請求項２】
請求項１において，
前記第１または第２のチャージポンプ電流の一方は，前記ループフィルタのキャパシタを充電するチャージ電流であり，前記第１または第２のチャージポンプ電流の他方は，前記ループフィルタのキャパシタを放電するディスチャージ電流であるＰＬＬ回路。
【請求項３】
請求項２において，
前記チャージポンプ回路は，前記位相比較信号が示す位相の差が正の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より長い期間生成し，負の場合は前記第１のチャージポンプ電流を前記第２のチャージポンプ電流より短い期間生成し，
前記チャージポンプ調整回路は，前記ロック状態のときに，前記第１及び第２のチャージポンプ電流の電流値の差を抑制するように前記第１または第２のチャージポンプ電流の電流値を調整するＰＬＬ回路。
【請求項４】
請求項３において，
前記チャージポンプ回路は，前記第１のチャージポンプ電流を生成する第１の電流生成回路と，前記第２のチャージポンプ回路を生成する第２の電流生成回路とを有し，
前記第１の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第１のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第１の電流調整信号に応じて前記第１のチャージ電流の電流値を調整し，
前記第２の電流生成回路は，前記位相比較信号が示す位相の差に応じた期間前記第２のチャージポンプ電流を生成し，前記チャージポンプ調整回路が出力する第２の電流調整信号に応じて前記第２のチャージ電流の電流値を調整するＰＬＬ回路。
【請求項５】
レファレンスクロックとフィードバッククロックの位相を比較し当該位相の差を示す位相比較信号を出力する位相比較器と，前記位相比較信号が示す位相の差に応じた期間，第１のチャージポンプ電流と第２のチャージポンプ電流とを出力するチャージポンプ回路と，前記第１及び第２のチャージポンプ電流に基づく電荷を蓄積するキャパシタを有し蓄積電荷による制御電圧を生成するループフィルタと，前記制御電圧に応じた周波数の出力クロックを生成する発振器と，前記出力クロックを分周して前記フィードバッククロックを出力する分周器とを有するＰＬＬ回路の調整方法において，
ロック状態のときに，前記位相比較信号が示す位相の差に応じて，当該位相の差が抑制されるように，前記第１または第２のチャージポンプ電流の電流値を調整する工程を有するＰＬＬ回路の調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１２９７８９（Ｐ２０１２−１２９７８９Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７９３４１（Ｐ２０１０−２７９３４１）
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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