ＳｉＣ半導体素子の製造方法
【課題】薄板化に伴うＳｉＣ基板の反りを修正するＳｉＣ半導体素子の製造方法の提供を目的とする。
【解決手段】本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板１を準備する工程と、（ｂ）ＳｉＣ基板１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板１の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。
【解決手段】本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板１を準備する工程と、（ｂ）ＳｉＣ基板１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板１の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳｉＣ半導体素子の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は珪素（シリコン：Ｓｉ）に比べてバンドギャップが大きく、Ｓｉ半導体よりも高い耐電圧と高い使用温度を有する半導体装置を製作することが可能である。また、半導体自体の抵抗値もＳｉ半導体と比べて小さいことから、半導体動作における接続時の抵抗値（オン抵抗値）の低抵抗化による低損失化が期待されている。
【０００３】
しかし、ＳｉＣ半導体でも更なる低損失化が求められている。ショットキーバリアダイオードの場合、オン抵抗はショットキー電極の接合抵抗、ショットキーバリア界面の抵抗、ＳｉＣエピタキシャル層内の導通抵抗、ＳｉＣ基板の導通抵抗、オーミック電極とＳｉＣ基板の界面接合抵抗、および電極自体の抵抗からなる。このうち比較的大きな値をとるのが、ＳｉＣ基板の抵抗値である。ＳｉＣ基板の抵抗は、基板に対するｎ型不純物のドープ量で決まる値である。通常は窒素がドープされるが、抵抗値を下げるために標準値以上の高濃度にすると、結晶性が低下して、ショットキーバリアダイオードの特性が低下するため、それほど高濃度にすることは出来ない。そこで、基板結晶を薄板化することが検討されている。
【０００４】
例えば特許文献１では、ＳｉＣ基板を研削して厚さを２５０μｍあるいは２００μｍ以下とすることによって、縦型方向の基板結晶の抵抗成分を減らし、動作時のオン抵抗を大きく低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２８７８号公報
【特許文献２】特許第４１４８１０５号公報
【特許文献３】特開平７−９４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１に示されているように基板を研削して薄板化を図れば、基板に残留する加工歪の影響によって基板に反りが発生してしまう。ＳｉＣ結晶はＳｉ結晶と異なり高脆性材料であるため、基板を薄くしても硬さを保ったまま、基板表面の歪に応じて球面上に反りが発生する。そのため、その後の写真製版工程において露光不能を招いたり、反りを無理に修正しようとしても力を加えると、容易に基板結晶に割れが生じるために基板の扱いが非常に困難になるという問題がある。なお、基板の反り解消を図る技術として、特許文献２（反りを発生させる加工変質層の少なくとも一部を除去）、特許文献３（格子不整合による反りをイオン打ち込みによって解消）がある。
【０００７】
そこで、本発明は上述の問題点に鑑みてなされたものであり、薄板化に伴うＳｉＣ基板の反りを修正するＳｉＣ半導体素子の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。
【発明の効果】
【０００９】
本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。これにより、ＳｉＣ基板を薄板化してＯＮ抵抗を低減しつつ、ＳｉＣ基板の反りを修正することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１のＳｉＣショットキーバリアダイオードの構造を示す断面模式図である。
【図２】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図３】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図４】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図５】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図６】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図７】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図８】加工変質層による反りが生じたＳｉＣ基板の断面図である。
【図９】内部応力層により反りを修正したＳｉＣ基板の断面図である。
【図１０】内部応力層とダイシングラインを示すウエハ平面図である。
【図１１】内部応力層と素子分離用内部応力層を形成したＳｉＣ基板の断面図である。
【発明を実施するための形態】
【００１１】
（実施の形態１）
＜構成＞
図１は、本発明の実施の形態１におけるＳｉＣショットキーバリアダイオードの構成を示す断面図である。
【００１２】
図１において、ＳｉＣショットキーバリアダイオードは、ｎ型の４Ｈ−ＳｉＣ基板１０及びＳｉＣ基板１０の第１主面上（表面側）に形成されたｎ型のＳｉＣエピタキシャル層２０からなるＳｉＣ基体１１と、ＳｉＣエピタキシャル層２０の表面側の所定幅だけ離間した部位に形成されたｐ型のイオン注入領域３０と、ＳｉＣエピタキシャル層２０の表面側に、端部がイオン注入領域３０に重なるように形成されたショットキー電極４０と、ＳｉＣ基板１０の第２主面上（裏面側）に形成されたオーミック電極５０とを備えている。
【００１３】
ＳｉＣ基板１０の第１主面は、（０００１）シリコン面から８°オフしている。ｐ型イオン注入領域３０はアルミニウム（Ａｌ）をｐ型不純物として含有する。
【００１４】
＜製造方法＞
図２〜図７を用いて、実施の形態１におけるＳｉＣショットキーバリアダイオードの製造工程を示す。図２〜図７は、ＳｉＣショットキーバリアダイオードの各製造工程における断面模式図である。
【００１５】
初めに、ＳｉＣ基体１１を形成する。まず、ｎ型のＳｉＣ基板１０を準備し、ＳｉＣ基板１０上にドーピング濃度５×１０15／ｃｍ3、膜厚１０μｍのＳｉＣエピタキシャル層２０を成長させる。そして、ＳｉＣエピタキシャル層２０上に、犠牲酸化により酸化膜２１を形成する（図２）。
【００１６】
次に、ｐ型終端構造を形成する。酸化膜２１上にイオン注入マスク１００を形成し、このイオン注入マスク１００上からＡｌを選択的にイオン注入し、イオン注入領域３０を形成する（図３）。例えばイオン注入条件は、注入量が５×１０17／ｃｍ3、注入深さが０．８μｍとなるようにＡｌイオンを室温で注入角度０°、４０〜７００ｋｅＶのエネルギーで注入する。次に、イオン注入マスク１００及び酸化膜２１を除去した後、注入したＡｌイオンを活性化させるためにアルゴン雰囲気中で１７００℃、３０分間の熱処理を行う。この熱処理工程によりｐ型終端構造が形成されるが、膜質劣化層６０および高さ３０ｎｍ以上のバンチングステップによる凹凸が発生する（図４）。
【００１７】
次に、膜質劣化層６０を除去し凹凸を平坦化するために、表面の研磨を行う（図５）。例えば、粒径１００ｎｍのダイアモンドスラリーを用いて加重７００ｇで１０分間研磨すると、表面は約１００ｎｍ研磨され、膜質劣化層６０は除去され（図６）、凹凸は平坦化されるが、同時に研磨による傷も発生する。
【００１８】
次に、研磨によって発生した傷を除去するために、ＳｉＣ基体１１の表面にドライエッチング処理を行う（図７）。以下では、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）を用いて除去する例を説明する。例えば、ＣＦ4：Ｏ2＝４：１の混合ガスを用い、１３Ｐａの真空度、ＤＣバイアス電界３×１０5Ｖ／ｃｍの条件で５分間エッチングを行う。このＲＩＥにより表面は約１００ｎｍエッチングされ、研磨による傷は消滅し、平坦な表面形状が得られる。なお、ＲＩＥの代わりに等方性のプラズマエッチングを行っても良い。
【００１９】
この後、後述するＳｉＣ基板１０の薄板化と内部応力層の形成を行った後、ＳｉＣ基体１１に硫酸過水、アンモニア過水、フッ酸の順でウェット処理を行う。ウェット処理後、ＳｉＣ基体１１の表面に例えばチタンによるショットキー電極４０、ＳｉＣ基体１１の裏面にオーミック電極５０を形成する。
【００２０】
以上の工程により、ＳｉＣ基体１１の表面の凹凸を平坦化し、かつ傷のないＳｉＣショットキーバリアダイオードを得ることが出来る。
【００２１】
＜薄板化と内部応力層の形成＞
研磨による傷をＲＩＥ等で除去（図７）した後、ＳｉＣ基板１０の薄板化を行う。まず、ＳｉＣ基体１１の素子活性領域が形成された表面デバイス側をレジストなどで保護した上でテープやサファイア基板の平坦面に貼り付け、ＳｉＣ基板１０の底面を研削し、厚みを減少させる。
【００２２】
ＳｉＣはダイヤモンドに次ぐ硬度を有しているため研削は困難であるが、通常はダイヤモンド砥石を用いた平面研削盤で研削が行われる。まず、数１００番程度の粗い番手の砥石でほぼ所要の厚さまで研削し、更に表面の粗さを細かくするために、数１０００番の番手の仕上げ砥石で表面を鏡面に仕上げる。このように表面を鏡面に仕上げるのは、基板結晶において対向する２面の表面粗さが異なると、粗い面を凸面として大きく反りが発生するトワイマン効果が生じるためである。
【００２３】
ＳｉＣ基板１０を薄板化することによってオン抵抗は小さくなるが、研削面を鏡面に研削し研磨仕上げを行っても、トワイマン効果以外の効果によって反りが発生する。それが、研削による加工変質層（加工歪層）効果である。図８に示すように、ＳｉＣ基板１０の研削面が加工変質層２となり、加工変質層２の面を凸面として反りが発生する。図８では、ＳｉＣ基板１０とＳｉＣエピタキシャル層２０を合わせてＳｉＣ基体１１として示している。通常、パワーデバイス用素子として使用される厚さ３８０μｍの４Ｈ−ＳｉＣ基板結晶を２００μｍまで薄板化させた場合、薄板化後にそのままの状態で基板をフリーにすると、研削面が加工変質層２となり、この面を凸面として５０μｍ以上反った状態になる。
【００２４】
ＳｉＣ基体１１に生じた加工変質層２は、ＲＩＥや酸によるエッチングによって除去することが可能であるものの、最表面層に極薄の酸化層や表面あれが生じてしまい、そのままでは接触抵抗が増加するおそれがある。そこで、本実施の形態のＳｉＣ半導体素子の製造方法では、加工変質層２を除去するのではなく、図９に示すように、ＳｉＣ基体１１の内部に、加工変質層２による反りとは反対方向の膨張応力を発生するアモルファス領域（内部応力層３）を形成することにより、加工変質層２による応力を相殺しＳｉＣ基板１を平坦化して、薄板化加工以降の加工プロセスを有効に働かせることとした。
【００２５】
内部応力層３は、ＳｉＣ基体１１を透過するレーザ光線を内部応力層３を発生させる部分に集光させて形成する。結晶内部に光を集光させるためには、結晶自体がレーザ光に対して透明である必要がある。透明であると光が透過するだけであるが、強度がある値を超えると、多光子吸収が起こって光吸収が発生し、集光部に熱が発生して結晶格子がアモルファス化した、内部応力層３が発生する。この部分は結晶格子が乱れるため膨張するが、周囲の結晶はそのままであるため、膨張応力として結晶内部に閉じ込められた状態で残存する。勿論、このような応力は点状態で発生するが、内部応力層３を多数分布させることによって、面全体に応力が発生する。ＳｉＣ基体１１内部における内部応力層３の３次元的な位置及び分布を調節することによって、ＳｉＣ基体１１の反りをコントロールすることができ、加工変質層２による応力を相殺することができる。
【００２６】
すなわち、本実施の形態のＳｉＣ半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基体１１（ＳｉＣ基板）を準備する工程と、（ｂ）ＳｉＣ基体１１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基体１１の表面を平坦面に固定したまま、研削による反りを相殺する応力を付与する内部応力層３を、ＳｉＣ基体１１内部に形成する工程とを備える。これにより、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することができる。
【００２７】
ＳｉＣは不純物がない状態では、紫外線領域から赤外線領域の５０００ｎｍ程度の波長まで光を透過する。ＳｉＣ基体１１はｎ型で導電率を高めるために窒素がドープされているが、この状態では１０００ｎｍよりも長波長域の赤外光は透過しない。また、可視光領域にも４６０ｎｍをピークとして大きな光吸収を行うので、改質のためのレーザ光の透過域は５００ｎｍから１０００ｎｍが適当である。
【００２８】
なお、ＳｉＣ基体１１が反った状態でレーザ照射を行っては焦点深さが変動するため、研削後の平坦な状態で行うことが必要である。そのために、ＳｉＣ基体１１の表面デバイス側をサファイアなどの基板に貼り付けて研削した後、同じ真空吸着状態で平面度を保ったまま、レーザ照射を行って内部応力層３を形成する。
【００２９】
例えば、ＹＡＧレーザを用いてレーザ照射を行う。２倍波（２ω）波長５３２ｎｍ、周波数を３０ｋＨｚ、パルス幅を４０ｎｓ、照射点でのパルスエネルギー密度を約１０ＧＷ／ｃｍ2として、研削面（加工変質層２）から１５０μｍ内部に、２００μｍ間隔のドットで表面と平行な直線状に内部応力層３を形成する。形成位置の深さ調節は、表面に焦点を合わせた後、屈折率から計算した深さに焦点位置をずらすことによって行う。レーザの入射面の表面状態は、平面度が１μｍ以内、Ｒａが１ｎｍ以下であることが望ましい。これは、表面でレーザ光が散乱してパワーが変動することを防ぐためである。内部応力層３のドットラインを後工程で素子を分離するためのダイシングライン４（図１０）に沿って形成すると、分離後の素子には内部応力層３が残存せず、素子特性に影響を及ぼさない。なお、内部応力層３は、パルス波のレーザ光によって深さ方向に１点のみの分布で形成されるため、最終の分離工程までは割れを生じさせない。
【００３０】
このようにして内部応力層３によって反りが修正されたＳｉＣ基体１１の裏面にオーミック電極５０を形成後、チップ分割を行う。レーザダイシングの場合はフォトリソグラフィでエッチングマスクを形成し、チップ分割部分のオーミック電極５０を除去する。ウエハで各チップの特性検査を行った後、チップ分割を行う。
【００３１】
さらに、レーザダイシングの場合は、より確実にダイシングライン４で割れが発生するように、図１１に示すように、ＳｉＣ基体１１内部のなるべく表面に近い側に、ダイシングライン４に沿って縦方向に複数レーザを照射し、内部応力層３とは別の素子分離用内部応力層５を形成する。そして、素子分離用内部応力層５が起点となってチップ分離がなされる。もちろん、レーザダイシングだけでなく、砥石によるダイシングブレードを用いたダイシングにより素子分離を行っても良い。
【００３２】
＜効果＞
本実施の形態のＳｉＣ半導体素子の製造方法によれば、以下の効果を奏する。すなわち、本実施の形態のＳｉＣ半導体素子の製造方法は、（ａ）表面側にイオン注入領域３０（素子活性領域）が形成されたＳｉＣ基体１１（ＳｉＣ基板）を準備する工程と、（ｂ）ＳｉＣ基体１１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基体１１の表面を平坦面に固定したまま、研削によるＳｉＣ基体１１の反りを相殺する応力を付与する内部応力層３を、ＳｉＣ基体１１内部に形成する工程とを備える。これにより、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することが出来る。
【００３３】
また、前記工程（ｃ）では、レーザ照射によって内部応力層３を形成する。レーザ照射を用いて内部応力層３を形成することにより、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することが出来る。
【００３４】
さらに、前記工程（ｃ）では、内部応力層３としてアモルファス層を形成する。アモルファス層の膨張が、研削によるＳｉＣ基体１１の反りを相殺する応力となり、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することが出来る。
【００３５】
また、前記工程（ｃ）では、内部応力層３をチップのダイシングライン４に沿って形成することにより、分離後の素子には内部応力層３が残存せず、素子特性に影響を及ぼさない。
【００３６】
また、（ｄ）ダイシングライン４に沿ってＳｉＣ基体１１の表面側に素子分離用内部応力層５（別の内部応力層）を形成する工程をさらに備えるため、この素子分離用内部応力層５を起点としてチップ分離を行う事ができる。
【符号の説明】
【００３７】
２ 加工変質層、３ 内部応力層、４ ダイシングライン、５ 素子分離用内部応力層、１０ ＳｉＣ基板、１１ ＳｉＣ基体、２０ ＳｉＣエピタキシャル層、２１ 酸化膜、３０ イオン注入領域、４０ ショットキー電極、５０ オーミック電極、６０ 膜質劣化層、１００ イオン注入マスク。
【技術分野】
【０００１】
この発明は、ＳｉＣ半導体素子の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は珪素（シリコン：Ｓｉ）に比べてバンドギャップが大きく、Ｓｉ半導体よりも高い耐電圧と高い使用温度を有する半導体装置を製作することが可能である。また、半導体自体の抵抗値もＳｉ半導体と比べて小さいことから、半導体動作における接続時の抵抗値（オン抵抗値）の低抵抗化による低損失化が期待されている。
【０００３】
しかし、ＳｉＣ半導体でも更なる低損失化が求められている。ショットキーバリアダイオードの場合、オン抵抗はショットキー電極の接合抵抗、ショットキーバリア界面の抵抗、ＳｉＣエピタキシャル層内の導通抵抗、ＳｉＣ基板の導通抵抗、オーミック電極とＳｉＣ基板の界面接合抵抗、および電極自体の抵抗からなる。このうち比較的大きな値をとるのが、ＳｉＣ基板の抵抗値である。ＳｉＣ基板の抵抗は、基板に対するｎ型不純物のドープ量で決まる値である。通常は窒素がドープされるが、抵抗値を下げるために標準値以上の高濃度にすると、結晶性が低下して、ショットキーバリアダイオードの特性が低下するため、それほど高濃度にすることは出来ない。そこで、基板結晶を薄板化することが検討されている。
【０００４】
例えば特許文献１では、ＳｉＣ基板を研削して厚さを２５０μｍあるいは２００μｍ以下とすることによって、縦型方向の基板結晶の抵抗成分を減らし、動作時のオン抵抗を大きく低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２８７８号公報
【特許文献２】特許第４１４８１０５号公報
【特許文献３】特開平７−９４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１に示されているように基板を研削して薄板化を図れば、基板に残留する加工歪の影響によって基板に反りが発生してしまう。ＳｉＣ結晶はＳｉ結晶と異なり高脆性材料であるため、基板を薄くしても硬さを保ったまま、基板表面の歪に応じて球面上に反りが発生する。そのため、その後の写真製版工程において露光不能を招いたり、反りを無理に修正しようとしても力を加えると、容易に基板結晶に割れが生じるために基板の扱いが非常に困難になるという問題がある。なお、基板の反り解消を図る技術として、特許文献２（反りを発生させる加工変質層の少なくとも一部を除去）、特許文献３（格子不整合による反りをイオン打ち込みによって解消）がある。
【０００７】
そこで、本発明は上述の問題点に鑑みてなされたものであり、薄板化に伴うＳｉＣ基板の反りを修正するＳｉＣ半導体素子の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。
【発明の効果】
【０００９】
本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板を準備する工程と、（ｂ）ＳｉＣ基板の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。これにより、ＳｉＣ基板を薄板化してＯＮ抵抗を低減しつつ、ＳｉＣ基板の反りを修正することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１のＳｉＣショットキーバリアダイオードの構造を示す断面模式図である。
【図２】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図３】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図４】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図５】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図６】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図７】実施の形態１のＳｉＣショットキーバリアダイオードの製造工程を示す断面模式図である。
【図８】加工変質層による反りが生じたＳｉＣ基板の断面図である。
【図９】内部応力層により反りを修正したＳｉＣ基板の断面図である。
【図１０】内部応力層とダイシングラインを示すウエハ平面図である。
【図１１】内部応力層と素子分離用内部応力層を形成したＳｉＣ基板の断面図である。
【発明を実施するための形態】
【００１１】
（実施の形態１）
＜構成＞
図１は、本発明の実施の形態１におけるＳｉＣショットキーバリアダイオードの構成を示す断面図である。
【００１２】
図１において、ＳｉＣショットキーバリアダイオードは、ｎ型の４Ｈ−ＳｉＣ基板１０及びＳｉＣ基板１０の第１主面上（表面側）に形成されたｎ型のＳｉＣエピタキシャル層２０からなるＳｉＣ基体１１と、ＳｉＣエピタキシャル層２０の表面側の所定幅だけ離間した部位に形成されたｐ型のイオン注入領域３０と、ＳｉＣエピタキシャル層２０の表面側に、端部がイオン注入領域３０に重なるように形成されたショットキー電極４０と、ＳｉＣ基板１０の第２主面上（裏面側）に形成されたオーミック電極５０とを備えている。
【００１３】
ＳｉＣ基板１０の第１主面は、（０００１）シリコン面から８°オフしている。ｐ型イオン注入領域３０はアルミニウム（Ａｌ）をｐ型不純物として含有する。
【００１４】
＜製造方法＞
図２〜図７を用いて、実施の形態１におけるＳｉＣショットキーバリアダイオードの製造工程を示す。図２〜図７は、ＳｉＣショットキーバリアダイオードの各製造工程における断面模式図である。
【００１５】
初めに、ＳｉＣ基体１１を形成する。まず、ｎ型のＳｉＣ基板１０を準備し、ＳｉＣ基板１０上にドーピング濃度５×１０15／ｃｍ3、膜厚１０μｍのＳｉＣエピタキシャル層２０を成長させる。そして、ＳｉＣエピタキシャル層２０上に、犠牲酸化により酸化膜２１を形成する（図２）。
【００１６】
次に、ｐ型終端構造を形成する。酸化膜２１上にイオン注入マスク１００を形成し、このイオン注入マスク１００上からＡｌを選択的にイオン注入し、イオン注入領域３０を形成する（図３）。例えばイオン注入条件は、注入量が５×１０17／ｃｍ3、注入深さが０．８μｍとなるようにＡｌイオンを室温で注入角度０°、４０〜７００ｋｅＶのエネルギーで注入する。次に、イオン注入マスク１００及び酸化膜２１を除去した後、注入したＡｌイオンを活性化させるためにアルゴン雰囲気中で１７００℃、３０分間の熱処理を行う。この熱処理工程によりｐ型終端構造が形成されるが、膜質劣化層６０および高さ３０ｎｍ以上のバンチングステップによる凹凸が発生する（図４）。
【００１７】
次に、膜質劣化層６０を除去し凹凸を平坦化するために、表面の研磨を行う（図５）。例えば、粒径１００ｎｍのダイアモンドスラリーを用いて加重７００ｇで１０分間研磨すると、表面は約１００ｎｍ研磨され、膜質劣化層６０は除去され（図６）、凹凸は平坦化されるが、同時に研磨による傷も発生する。
【００１８】
次に、研磨によって発生した傷を除去するために、ＳｉＣ基体１１の表面にドライエッチング処理を行う（図７）。以下では、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）を用いて除去する例を説明する。例えば、ＣＦ4：Ｏ2＝４：１の混合ガスを用い、１３Ｐａの真空度、ＤＣバイアス電界３×１０5Ｖ／ｃｍの条件で５分間エッチングを行う。このＲＩＥにより表面は約１００ｎｍエッチングされ、研磨による傷は消滅し、平坦な表面形状が得られる。なお、ＲＩＥの代わりに等方性のプラズマエッチングを行っても良い。
【００１９】
この後、後述するＳｉＣ基板１０の薄板化と内部応力層の形成を行った後、ＳｉＣ基体１１に硫酸過水、アンモニア過水、フッ酸の順でウェット処理を行う。ウェット処理後、ＳｉＣ基体１１の表面に例えばチタンによるショットキー電極４０、ＳｉＣ基体１１の裏面にオーミック電極５０を形成する。
【００２０】
以上の工程により、ＳｉＣ基体１１の表面の凹凸を平坦化し、かつ傷のないＳｉＣショットキーバリアダイオードを得ることが出来る。
【００２１】
＜薄板化と内部応力層の形成＞
研磨による傷をＲＩＥ等で除去（図７）した後、ＳｉＣ基板１０の薄板化を行う。まず、ＳｉＣ基体１１の素子活性領域が形成された表面デバイス側をレジストなどで保護した上でテープやサファイア基板の平坦面に貼り付け、ＳｉＣ基板１０の底面を研削し、厚みを減少させる。
【００２２】
ＳｉＣはダイヤモンドに次ぐ硬度を有しているため研削は困難であるが、通常はダイヤモンド砥石を用いた平面研削盤で研削が行われる。まず、数１００番程度の粗い番手の砥石でほぼ所要の厚さまで研削し、更に表面の粗さを細かくするために、数１０００番の番手の仕上げ砥石で表面を鏡面に仕上げる。このように表面を鏡面に仕上げるのは、基板結晶において対向する２面の表面粗さが異なると、粗い面を凸面として大きく反りが発生するトワイマン効果が生じるためである。
【００２３】
ＳｉＣ基板１０を薄板化することによってオン抵抗は小さくなるが、研削面を鏡面に研削し研磨仕上げを行っても、トワイマン効果以外の効果によって反りが発生する。それが、研削による加工変質層（加工歪層）効果である。図８に示すように、ＳｉＣ基板１０の研削面が加工変質層２となり、加工変質層２の面を凸面として反りが発生する。図８では、ＳｉＣ基板１０とＳｉＣエピタキシャル層２０を合わせてＳｉＣ基体１１として示している。通常、パワーデバイス用素子として使用される厚さ３８０μｍの４Ｈ−ＳｉＣ基板結晶を２００μｍまで薄板化させた場合、薄板化後にそのままの状態で基板をフリーにすると、研削面が加工変質層２となり、この面を凸面として５０μｍ以上反った状態になる。
【００２４】
ＳｉＣ基体１１に生じた加工変質層２は、ＲＩＥや酸によるエッチングによって除去することが可能であるものの、最表面層に極薄の酸化層や表面あれが生じてしまい、そのままでは接触抵抗が増加するおそれがある。そこで、本実施の形態のＳｉＣ半導体素子の製造方法では、加工変質層２を除去するのではなく、図９に示すように、ＳｉＣ基体１１の内部に、加工変質層２による反りとは反対方向の膨張応力を発生するアモルファス領域（内部応力層３）を形成することにより、加工変質層２による応力を相殺しＳｉＣ基板１を平坦化して、薄板化加工以降の加工プロセスを有効に働かせることとした。
【００２５】
内部応力層３は、ＳｉＣ基体１１を透過するレーザ光線を内部応力層３を発生させる部分に集光させて形成する。結晶内部に光を集光させるためには、結晶自体がレーザ光に対して透明である必要がある。透明であると光が透過するだけであるが、強度がある値を超えると、多光子吸収が起こって光吸収が発生し、集光部に熱が発生して結晶格子がアモルファス化した、内部応力層３が発生する。この部分は結晶格子が乱れるため膨張するが、周囲の結晶はそのままであるため、膨張応力として結晶内部に閉じ込められた状態で残存する。勿論、このような応力は点状態で発生するが、内部応力層３を多数分布させることによって、面全体に応力が発生する。ＳｉＣ基体１１内部における内部応力層３の３次元的な位置及び分布を調節することによって、ＳｉＣ基体１１の反りをコントロールすることができ、加工変質層２による応力を相殺することができる。
【００２６】
すなわち、本実施の形態のＳｉＣ半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基体１１（ＳｉＣ基板）を準備する工程と、（ｂ）ＳｉＣ基体１１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基体１１の表面を平坦面に固定したまま、研削による反りを相殺する応力を付与する内部応力層３を、ＳｉＣ基体１１内部に形成する工程とを備える。これにより、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することができる。
【００２７】
ＳｉＣは不純物がない状態では、紫外線領域から赤外線領域の５０００ｎｍ程度の波長まで光を透過する。ＳｉＣ基体１１はｎ型で導電率を高めるために窒素がドープされているが、この状態では１０００ｎｍよりも長波長域の赤外光は透過しない。また、可視光領域にも４６０ｎｍをピークとして大きな光吸収を行うので、改質のためのレーザ光の透過域は５００ｎｍから１０００ｎｍが適当である。
【００２８】
なお、ＳｉＣ基体１１が反った状態でレーザ照射を行っては焦点深さが変動するため、研削後の平坦な状態で行うことが必要である。そのために、ＳｉＣ基体１１の表面デバイス側をサファイアなどの基板に貼り付けて研削した後、同じ真空吸着状態で平面度を保ったまま、レーザ照射を行って内部応力層３を形成する。
【００２９】
例えば、ＹＡＧレーザを用いてレーザ照射を行う。２倍波（２ω）波長５３２ｎｍ、周波数を３０ｋＨｚ、パルス幅を４０ｎｓ、照射点でのパルスエネルギー密度を約１０ＧＷ／ｃｍ2として、研削面（加工変質層２）から１５０μｍ内部に、２００μｍ間隔のドットで表面と平行な直線状に内部応力層３を形成する。形成位置の深さ調節は、表面に焦点を合わせた後、屈折率から計算した深さに焦点位置をずらすことによって行う。レーザの入射面の表面状態は、平面度が１μｍ以内、Ｒａが１ｎｍ以下であることが望ましい。これは、表面でレーザ光が散乱してパワーが変動することを防ぐためである。内部応力層３のドットラインを後工程で素子を分離するためのダイシングライン４（図１０）に沿って形成すると、分離後の素子には内部応力層３が残存せず、素子特性に影響を及ぼさない。なお、内部応力層３は、パルス波のレーザ光によって深さ方向に１点のみの分布で形成されるため、最終の分離工程までは割れを生じさせない。
【００３０】
このようにして内部応力層３によって反りが修正されたＳｉＣ基体１１の裏面にオーミック電極５０を形成後、チップ分割を行う。レーザダイシングの場合はフォトリソグラフィでエッチングマスクを形成し、チップ分割部分のオーミック電極５０を除去する。ウエハで各チップの特性検査を行った後、チップ分割を行う。
【００３１】
さらに、レーザダイシングの場合は、より確実にダイシングライン４で割れが発生するように、図１１に示すように、ＳｉＣ基体１１内部のなるべく表面に近い側に、ダイシングライン４に沿って縦方向に複数レーザを照射し、内部応力層３とは別の素子分離用内部応力層５を形成する。そして、素子分離用内部応力層５が起点となってチップ分離がなされる。もちろん、レーザダイシングだけでなく、砥石によるダイシングブレードを用いたダイシングにより素子分離を行っても良い。
【００３２】
＜効果＞
本実施の形態のＳｉＣ半導体素子の製造方法によれば、以下の効果を奏する。すなわち、本実施の形態のＳｉＣ半導体素子の製造方法は、（ａ）表面側にイオン注入領域３０（素子活性領域）が形成されたＳｉＣ基体１１（ＳｉＣ基板）を準備する工程と、（ｂ）ＳｉＣ基体１１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基体１１の表面を平坦面に固定したまま、研削によるＳｉＣ基体１１の反りを相殺する応力を付与する内部応力層３を、ＳｉＣ基体１１内部に形成する工程とを備える。これにより、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することが出来る。
【００３３】
また、前記工程（ｃ）では、レーザ照射によって内部応力層３を形成する。レーザ照射を用いて内部応力層３を形成することにより、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することが出来る。
【００３４】
さらに、前記工程（ｃ）では、内部応力層３としてアモルファス層を形成する。アモルファス層の膨張が、研削によるＳｉＣ基体１１の反りを相殺する応力となり、薄板化に伴うＳｉＣ基板の反りを修正し、オン抵抗を低減することが出来る。
【００３５】
また、前記工程（ｃ）では、内部応力層３をチップのダイシングライン４に沿って形成することにより、分離後の素子には内部応力層３が残存せず、素子特性に影響を及ぼさない。
【００３６】
また、（ｄ）ダイシングライン４に沿ってＳｉＣ基体１１の表面側に素子分離用内部応力層５（別の内部応力層）を形成する工程をさらに備えるため、この素子分離用内部応力層５を起点としてチップ分離を行う事ができる。
【符号の説明】
【００３７】
２ 加工変質層、３ 内部応力層、４ ダイシングライン、５ 素子分離用内部応力層、１０ ＳｉＣ基板、１１ ＳｉＣ基体、２０ ＳｉＣエピタキシャル層、２１ 酸化膜、３０ イオン注入領域、４０ ショットキー電極、５０ オーミック電極、６０ 膜質劣化層、１００ イオン注入マスク。
【特許請求の範囲】
【請求項１】
（ａ）表面側に素子活性領域が形成されたＳｉＣ基板を準備する工程と、
（ｂ）前記ＳｉＣ基板の前記表面を平坦面に固定し、裏面を研削する工程と、
（ｃ）前記ＳｉＣ基板の前記表面を前記平坦面に固定したまま、前記研削による前記ＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、前記ＳｉＣ基板内部に形成する工程とを備える、ＳｉＣ半導体素子の製造方法。
【請求項２】
前記工程（ｃ）は、レーザ照射によって前記内部応力層を形成することを特徴とする、請求項１に記載のＳｉＣ半導体素子の製造方法。
【請求項３】
前記工程（ｃ）は、前記内部応力層としてアモルファス層を形成することを特徴とする、請求項１又は２に記載のＳｉＣ半導体素子の製造方法。
【請求項４】
前記工程（ｃ）は、前記内部応力層をチップのダイシングラインに沿って形成する工程である、請求項１〜３のいずれかに記載のＳｉＣ半導体素子の製造方法。
【請求項５】
（ｄ）前記ダイシングラインに沿って前記表面側に別の内部応力層を形成する工程をさらに備えた、請求項４に記載のＳｉＣ半導体素子の製造方法。
【請求項１】
（ａ）表面側に素子活性領域が形成されたＳｉＣ基板を準備する工程と、
（ｂ）前記ＳｉＣ基板の前記表面を平坦面に固定し、裏面を研削する工程と、
（ｃ）前記ＳｉＣ基板の前記表面を前記平坦面に固定したまま、前記研削による前記ＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、前記ＳｉＣ基板内部に形成する工程とを備える、ＳｉＣ半導体素子の製造方法。
【請求項２】
前記工程（ｃ）は、レーザ照射によって前記内部応力層を形成することを特徴とする、請求項１に記載のＳｉＣ半導体素子の製造方法。
【請求項３】
前記工程（ｃ）は、前記内部応力層としてアモルファス層を形成することを特徴とする、請求項１又は２に記載のＳｉＣ半導体素子の製造方法。
【請求項４】
前記工程（ｃ）は、前記内部応力層をチップのダイシングラインに沿って形成する工程である、請求項１〜３のいずれかに記載のＳｉＣ半導体素子の製造方法。
【請求項５】
（ｄ）前記ダイシングラインに沿って前記表面側に別の内部応力層を形成する工程をさらに備えた、請求項４に記載のＳｉＣ半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２２２６０７（Ｐ２０１１−２２２６０７Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−８７５２２（Ｐ２０１０−８７５２２）
【出願日】平成２２年４月６日（２０１０．４．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月６日（２０１０．４．６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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