【課題】接続している別のデータプロセッサから、当該データプロセッサの内部機能若しくは当該データプロセッサの外付け回路を効率良く利用する方法を提供する。
【解決手段】一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。これにより、データプロセッサは、実行中のプログラムを中断することなく、別のデータプロセッサの周辺機能等を使うことが可能となる。要するに、一のデータプロセッサは別のデータプロセッサの周辺リソースを共有することが可能になる。 （もっと読む）

【課題】複数の半導体チップを多数積層した半導体装置において、生産性を損なうことなく高性能化する。
【解決手段】シリコン基板１の主面ｓ１上に順に形成された複数の素子、層間絶縁膜２およびパッド３と、パッド３に電気的に接続するバンプ電極４と、シリコン基板１の裏面ｓ２に形成され、バンプ電極４に電気的に接続する裏面電極６とを有する半導体装置である。バンプ電極４は、パッド３を貫通し、シリコン基板１側に向かって突出するような突出部ｄ１を有する。また、裏面電極６は、シリコン基板１の裏面ｓ２側から主面ｓ１側に向かって、バンプ電極４の突出部ｄ１に達し、パッド３には達しないような裏面電極用孔部７の内側を覆うようにして形成されていることで、バンプ電極４と電気的に接続されている。 （もっと読む）

【課題】積層された半導体チップの上段側が傾き、ワイヤの接合不良が発生することや、上段側の半導体チップの下面と樹脂表面との間に隙間が発生し、パッケージがクラックすることを防止できる半導体装置を提供する。
【解決手段】配線基板２上にマイコンチップ１がフリップチップ接合され、マイコンチップ１上にマイコンチップ１より外形寸法が大きなメモリチップ７が積層されるＳＩＰ１１において、配線基板２上のマイコンチップ１の周囲にダム２ｆが形成され、マイコンチップ１とダム２ｆとの間に第１封止体４が配置され、メモリチップ７の迫り出し部７ｄが第１封止体４により支持され、接着層を有するＤＡＦ６を介してマイコンチップ１上に搭載され、第１封止体４の表面に形成された凹凸がＤＡＦ６の前記接着層に吸収されるため、上段側のメモリチップ７が下段側のマイコンチップ１に対して傾いて配置されることを防止し、ＳＩＰ１１の信頼性を向上できる。 （もっと読む）

【課題】半導体装置における信頼性の向上を図る。
【解決手段】下段側の第１半導体パッケージ７上に上段側の第２半導体パッケージが積層されて成るＰＯＰ型半導体装置において、第１半導体パッケージ７の第１配線基板２の複数の主面側ランド２ｅを、主面２ａの中央部に位置するチップ搭載領域を境にその両側に振り分けて配置しているため、スルーモールド方式を採用することができる。これにより、下段側の第１半導体パッケージ７の第１配線基板２の主面２ａ上に形成された第１封止体４が、第１配線基板２の一方の第２辺２ｎの中央部から他方の第２辺２ｎの中央部に向かって形成されるため、下段側の第１配線基板２の反りに対する強度を高めることができ、前記ＰＯＰ型半導体装置の信頼性の向上を図れる。 （もっと読む）

【課題】非絶縁型ＤＣ−ＤＣコンバータの小型化及び電圧変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップ５ａ、５ｂ、５ｃで構成し、前記３つの半導体チップ５ａ、５ｂ、５ｃを一つのパッケージ６ａに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップ５ａと前記ドライバ回路を含む半導体チップ５ｃとを近接して配置する。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
（もっと読む）

【課題】ＰＡＤ ｏｎ Ｉ／Ｏセル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置し、半導体チップのレイアウト面積を削減する。
【解決手段】Ｉ／Ｏ部５において、トランジスタ８は、半導体チップの周辺部に最も近い位置にレイアウトされている。このトランジスタ８の上方には、抵抗１２がレイアウトされており、抵抗１２の上方には、ダイオード１０，１１がレイアウトされている。ダイオード１０，１１の上方には、トランジスタ９がレイアウトされており、トランジスタ９の上方には、たとえば、メタル配線層に形成されたパッド引き出し部５ａを挟んでロジック部６がレイアウトされている。これにより、パッド２からトランジスタ９のドレインまでを同じノードとすることができるので、パッド引き出し部５ａをＩ／Ｏ部５の略中央にレイアウトすることが可能となる。 （もっと読む）

【課題】真のエラーか否かの判定を可能とする検証技術を提供する。
【解決手段】異電源接続検証はコンピュータによって行われる。コンピュータ内の中央処理装置は、電位伝搬と違反の虞れのあるトランジスタを検索する第１処理と、その処理結果に基づいて、擬似違反を抑制する第２処理とを含む。上記第２処理は、トランジスタの違反を除外する第３処理を含む。この第３処理において、違反の虞れがあるトランジスタとゲート接続ノードを同一とするトランジスタを全てオン状態と仮定し（Ｓ８０４）、仮定されたトランジスタがオンするために必要なトランジスタのオン状態を探索し（Ｓ８０５）、オン状態又はオフ状態が決定される周辺トランジスタを探索する（Ｓ８０６）。そして貫通電流パスが無い場合には、擬似違反のＭＯＳトランジスタを違反対象から除外する。 （もっと読む）

【課題】動作速度が高速になっても、パッド再配線間抵抗ばらつきに起因する不良モードの増加を抑えた半導体集積回路装置および半導体集積回路装置の製造方法を提供する。
【解決手段】ウエハ・レベル・パッケージ方式の半導体集積回路装置（ＬＳＩ）におけるアルミニウム系パッド２ｐと再配線１６との間の抵抗を安定させるために、これら両者の間に下層チタン層、中層窒化チタン層、上層チタン層を含むバリア・メタル層を介在させ、この下層チタン層の厚さを５ｎｍ以上、６０ｎｍ以下とした。 （もっと読む）

【課題】ダイパッド露出型の半導体装置において、使用環境温度が変化した場合に発生しうる樹脂割れを抑制または防止する。
【解決手段】主面１ａと下面１ｂを有する半導体素子１と、半導体素子１が搭載され、かつ半導体素子１の下面１ｂのドレイン電極１９と導電性の接着材９を介して接続するダイパッド３と、ダイパッド３と繋がる吊りリード１１と、半導体素子１と電気的に接続された複数のリードと、半導体素子１及びダイパッド３の一部を樹脂封止する封止体１０とを有し、ダイパッド３の下面３ｂが封止体１０の下面１０ｂから露出し、吊りリード１１の全部または一部の厚さが、ダイパッド３の中央部より薄く形成されていることで、樹脂割れを抑制または防止する。 （もっと読む）