厚さ100nm〜800nmを有し高度に緩和したエピタキシャル半導体層（52）をチャンバ内で形成する方法である。本発明の方法は、基板キャリア上の成長チャンバ内に基板（51）を配置し、基板（51）の基板温度（Ts）を350〜500℃の範囲で一定に維持し、基板（51）をプラズマに曝すように成長チャンバ内に高密度・低エネルギーのプラズマを発生させ、ガス導入口からシランガス（SiH4）とゲルマンガス（GeH4）をチャンバ内に導入し、その際、上記半導体層（52）を成長速度1〜10nm/sで蒸着により形成可能にシランガスとゲルマンガスの流速を調整し、かつ上記半導体層（52）のゲルマニウム濃度xを、0＜x＜50％とする。
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大気圧もしくはその近傍の圧力下、高周波電界Ａを発生させた第１の放電空間に放電ガスを供給して励起し、前記励起した放電ガスのエネルギーを薄膜形成ガスに伝えて励起し、基材を、前記励起した薄膜形成ガスに晒すことにより、前記基材上に薄膜を形成する第１の工程と、高周波電界Ｂを発生させた第２の放電空間に酸化性ガスを含有するガスを供給して励起し、前記第１の工程で形成された前記薄膜を、前記励起した酸化性ガスを含有するガスに晒す第２の工程とを有することを特徴とする薄膜形成方法。
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【課題】化学気相蒸着法によるＧｅＳｂＴｅ薄膜の製造方法を提供する。
【解決手段】反応チャンバ内でＧｅを含む第１前駆体、Ｓｂを含む第２前駆体及びＴｅを含む第３前駆体間の化学反応により基板の表面にＧｅＳｂＴｅ薄膜を形成する第１ステップ及び前記ＧｅＳｂＴｅ薄膜の表面を水素プラズマで表面処理する第２ステップを含むＧｅＳｂＴｅ薄膜の製造方法である。 （もっと読む）

電気および光学カルコゲニド材料を生成するための化学蒸着法（ＣＶＤ）工程である。好ましい実施形態では、本発明のＣＶＤにより蒸着した材料は次の特性のうち１つまたは１つ以上の特性を実現する：電気スイッチング、累積機能、セッティング機能、可逆的多重状態作動、リセッティング機能、認識機能、可逆性の非結晶‐結晶転移。一実施形態では、カルコゲン元素を含有した少なくとも１層を含んだ多層構造がＣＶＤによって蒸着され、蒸着後のエネルギー付加を施されて、本発明の性質を有するカルコゲニド材料を生成する。別の実施形態では、本発明による性質を備えた単層のカルコゲニド材料が、少なくとも１つがカルコゲン元素前駆物質である３つまたは３つ以上の蒸着前駆物質を含んだＣＶＤ蒸着工程から形成される。好ましい材料は、カルコゲンＴｅならびにＧｅおよび／またはＳｂを含有しているものである。 （もっと読む）

【課題】ゲルマニウム前駆体、これを利用して形成されたＧＳＴ薄膜、該薄膜の製造方法及び相変化メモリ素子を提供する。
【解決手段】ゲルマニウム、窒素及びシリコンを含有した低温蒸着用のゲルマニウム前駆体、これを利用して形成された窒素及びシリコンでドーピングされたＧＳＴ薄膜、該薄膜の製造方法及び相変化メモリ素子である。これにより、低温蒸着用のゲルマニウム前駆体は、窒素及びシリコンを含有しているところ、薄膜、より具体的には、窒素及びシリコンでドーピングされたＧＳＴ薄膜形成時に低温蒸着が可能である。特に、低温蒸着時、水素プラズマを利用できる。低温蒸着用のゲルマニウム前駆体を利用して形成された窒素及びシリコンでドーピングされたＧＳＴ相変化膜は、減少したリセット電流を有するところ、これを備えたメモリ素子は、集積化が可能になり、高容量及び高速作動が可能である。 （もっと読む）

【課題】ＳｉＧｅ層を有する歪みシリコンウェーハにおいて、ＳｉＧｅ層上に形成される歪みＳｉ層における貫通転位密度の一層の低減化を図ることができる歪みシリコンウェーハの製造方法を提供する。
【解決手段】単結晶シリコン基板上にＧｅ濃度を上げながら組成傾斜ＳｉＧｅ層（Ｓｉ_１−ｘＧｅ_ｘ層のＧｅ濃度比ｘが０＜x≦0.5）を厚さ０．１〜３μｍにエピタキシャル形成し、その上に厚さ０．１〜１μｍのＧｅ組成比が一定である歪み緩和Ｓｉ_１−ｘＧｅ_ｘ層を形成し、更に、厚さ５〜３０ｎｍの第１歪みＳｉ層を形成し、その上に第２歪みＳｉ層として、第１歪みＳｉ層の成膜温度より低い温度で厚さ１０ｎｍ以下の歪みＳｉ層をエピタキシャル成長させる。 （もっと読む）

本発明は、Ｇｅ含有ガスを供給してＥｐｉ−ＳｉＧｅ等の成膜処理をする場合に、基板界面の酸素濃度上昇を抑え、良好な膜を形成することができる基板処理装置を提供することを課題としている。
基板に成膜処理をする際に、ステップＳ１８においてＥｐｉ−ＳｉＧｅ成膜処理を行う前に、ステップＳ１３においてＳｉコーティング処理を行う。 これにより基板支持体に付着したＧｅＯ等の酸化物をコーティングで封じ込めることができ、ＧｅＯから脱離した酸素がＥｐｉ−ＳｉＧｅ膜のＳｉ基板との界面に取り込まれるのを防止することができる。
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【課題】 ヘテロエピタキシャル成長膜の、応力の緩和と、緩和に伴って発生し表面へ貫通する結晶欠陥の密度の抑制を両立させるために要求される、膜厚に対する制限を低減し、プロセス設計の自由度を向上させる。
【解決手段】 単結晶半導体基板１０の上に単結晶半導体基板１０とは格子定数及び／又は熱膨張率が異なる第１単結晶半導体層１２を成長させた後に、水素を含む還元性雰囲気中で熱処理することにより、第１単結晶半導体層１２の表面は平坦化され、結晶欠陥は単結晶半導体基板１０との界面近傍の領域１４に局在化され、表面近傍の領域１６に加わる応力は緩和される。この熱処理工程の後に実施される第２成長工程において、下地となる第１単結晶半導体層１２はその応力が緩和されているので、第１単結晶半導体層１２とは格子定数及び／又は熱膨張率が異なる第２単結晶半導体層１８に応力が加わり、良質な歪み半導体基板を得ることができる。 （もっと読む）

気体を活性化し解離する方法及び装置であって、チャンバの中のプラズマを用いて活性化気体を発生するステップを含む。下流気体入力をチャンバの出力に対して配置することにより、気体入力によって導かれる下流気体の解離を容易化し、解離された下流気体がチャンバの内側表面と実質的に相互作用しないようにする。
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一実施形態において、基板表面上にシリコン含有材料をエピタキシャル形成する方法であって、単結晶表面及び第２表面（アモルファス又は多結晶）を有する基板をプロセスチャンバー内に位置させるステップと、基板を、堆積ガスに露出されて、単結晶表面にエピタキシャル層を形成すると共に、第２表面に多結晶層を形成するステップとを備えた方法が提供される。堆積ガスは、シリコンソースと、少なくとも第２の元素ソース、例えば、ゲルマニウムソース、炭素ソース又はその両方とを含むのが好ましい。その後、この方法は、更に、基板をエッチング剤ガスに露出させて、多結晶層がエピタキシャル層より速い速度でエッチングされるようにするステップも備えている。基板は、堆積ガス及びエッチング剤ガスに順次に繰り返し露出されて、シリコン含有材料を形成する。一実施例において、堆積ガスはシランを含み、エッチング剤ガスは塩素及び窒素を含む。 （もっと読む）

第１の態様では、基板にエピタキシャル膜を形成するための第１の方法が提供される。該第１の方法は（ａ）基板を提供するステップと、（ｂ）該基板の少なくとも一部にエピタキシャル膜を形成するために少なくともシリコンソースに該基板を暴露するステップと、（ｃ）ステップ（ｂ）中に形成された該エピタキシャル膜および他の膜をエッチングするためにＨＣｌおよびＣｌ_２に該基板を暴露するステップとを含む。多数の他の態様が提供される。 （もっと読む）

【課題】絶縁体またはシリコン基板上に低欠陥のゲルマニウム膜を製造する方法を提供する。
【解決手段】本発明による方法は、シリコンウェハを準備すること、二つの工程のＣＶＤプロセスを用いてゲルマニウム膜を形成すること、多重サイクルプロセスを用いてゲルマニウム薄膜をアニーリングすること、水素イオンを注入することと、テトラエトキシシラン酸化物（ＴＥＯＳ）層を堆積かつ滑らかにすること、カウンタウェハを準備することと、ゲルマニウム薄膜をカウンタウェハに結合して結合構造を形成すること、少なくとも３７５℃の温度で結合構造をアニーリングして結合ウェハのスプリットを助長すること、結合構造をスプリットしてゲルマニウム薄膜を露出すること、ゲルマニウム薄膜の表面からゲルマニウム薄膜の欠陥区域部分とともに残留するシリコンを除去すること、および所望の最終デバイス内に低欠陥のゲルマニウム薄膜を組み込むことを含む。 （もっと読む）

【課題】熱と重力でガス分配プレートが変形する事を防ぐガス分配プレートを提供する。
【解決手段】少なくとも１つの支持部材１５は、拡散器２０を通る１つ以上ののガスの流れを妨げることのない噛み合い接続によって拡散器２０と係合し、かつ拡散器から外すができ、また、その周辺を支持された拡散器２０を垂直方向に吊り下げるように設計され、あるいは周辺支持体を備えることなく、拡散器を支持することができる。１つの態様においては、少なくとも１つの支持部材１５は、ガス供給導管の一部分であり、拡散器の中央領域を垂直方向に並進させて持ち上げ、あるいは垂直方向に圧縮することができる。 （もっと読む）

Ｇｅリッチな含有率（Ｇｅ＞５０原子％）および正確な化学量論的ＳｉＧｅ、ＳｉＧｅ_２、ＳｉＧｅ_３およびＳｉＧｅ_４を有するＳｉ−Ｇｅ材料をＳｉ（１００）上に成長させる方法が提供される。化合物（Ｈ_３Ｇｅ）_ｘＳｉＨ_４−ｘ（ｘ＝１〜４）の群から得られる直接Ｓｉ−Ｇｅ結合を有する新たな水素化物を用いて、約３００〜４５０℃という前例のない低温で、欠陥密度の低い均一でリレーされた（relayed）高度に平面状の膜を成長させることで、厚い組成勾配のある緩衝層およびリフトオフ法を用いる必要が全くなくなる。約５００〜７００℃では、ＳｉＧｅ_ｘ量子ドットが、狭い径分布、無欠陥微細構造および原子レベルで高度に均質な元素含有率にて成長する。その方法は、気体前駆体の全Ｓｉ／Ｇｅ骨格の膜への組み込みを介して、形態、組成、構造および歪みの正確な制御を提供するものである。成長した材料は、高周波数電子および光学システム、ならびに高移動度ＳｉおよびＧｅチャネルに基づく商業的デバイスの開発のための鋳型および緩衝層での利用に必要な形態的および微細構造的特徴を有している。
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【課題】 形成する膜の物性を容易に制御でき、また、生産性良く膜の形成が可能な制御性の良い成膜装置を提供する。
【解決手段】 膜を形成すべき基板５をアノード電極３に載置し、反応室１中に原料ガスを供給し、前記アノード電極３と、該アノード電極３に対向して配置してあるカソード電極４との間に高周波電圧を印加して原料ガスのプラズマを発生させ、制御部９を用いて駆動部８を制御することによって、成膜中にカソード電極４をアノード電極３に接近又は離隔させる。 （もっと読む）

ゲルマニウム回路タイプの構造が促進される。一実施形態例では、多段階の成長およびアニール・プロセスを実施して、ヘテロエピタキシャルル・ゲルマニウムなどのゲルマニウム（Ｇｅ）含有材料を、シリコン（Ｓｉ）またはシリコン含有材料を含む基板上に成長させる。いくつかの応用例では、ゲルマニウム含有材料の上面に向かって貫通する欠陥が全体的に抑制されて、欠陥が全体的にシリコン／ゲルマニウム境界面付近に閉じ込められる。これらの手法は、ゲルマニウムＭＯＳコンデンサ、ｐＭＯＳＦＥＴ、およびオプトエレクトロニック・デバイスを含む、さまざまなデバイスに適用できる。
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【課題】ＳｉＧｅ膜を堆積させる効率的な方法を提供すること。
【解決手段】本発明は、プロセス室（２）内において少なくとも１つの半導体膜を少なくとも１つの基板上に堆積し、半導体膜が複数の成分からなり、成分が、個々のインジェクションユニット（５）を介して液体の又は液体に溶解した原料（３）が不連続に吐出されることによって、温度制御された蒸発室（４）内で蒸発され、この蒸気がキャリアガス（７）によってプロセス室に導入される、膜の堆積方法に関する。Ｓｉを含有する第１の原料とＧｅを含有する第２の原料（３）の流量の時間経過が、インジェクション圧、インジェクション周波数、及び、１つ以上の他のインジェクションユニットのデューティ比に対するデューティ比の位相関係等のデューティ比パラメータ等の、割り当てられたインジェクションユニット（５）が決定する流量パラメータを介して、個々に制御又は変化される。 （もっと読む）

本発明は、シリコン基材上にIV族元素をベースとするエピタキシャル層を化学蒸着により堆積させる方法であって、キャリヤーガスとして窒素または希ガスの一種を使用する、方法を提供する。本発明はさらに、ガス入口（１４）およびガス出口（１６）を有するチャンバー（１２）と、チャンバー（１２）の中にシリコン基材を取り付ける手段（１８）とを備えてなる化学蒸着装置（１０）を提供するが、該装置は、入口に接続され、なおかつキャリヤーガスとして窒素または希ガスを供給するように配置されたガス供給源を包含する。
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シリコン含有及び/又はゲルマニウム含有膜の一括的又は選択的エピタキシャル堆積の清浄な基板表面を調製する方法。更に、シリコン含有及び/又はゲルマニウム含有膜を成長させる方法であって、基板洗浄方法と膜成長方法の双方が７５０℃未満、典型的には約７００℃〜約５００℃の温度で行われる前記方法。洗浄方法と膜成長方法は、シリコン含有膜が成長している処理容積において波長が約３１０ｎｍ〜約１２０ｎｍの範囲にある放射線の使用を用いる。反応性洗浄又は膜形成成分化学種の具体的な分圧範囲と組み合わせたこの放射線の使用は、業界で以前に知られている温度より低い温度で基板洗浄とエピタキシャル膜成長を可能にする。 （もっと読む）

誘電体層(410,510,610)、誘電体層(410,510,610)上の可変組成Si_xGe_1-x層(440,520,620)、および可変組成Si_xGe_1-x層(440,520,620)上のSiキャップ層(450,530,630)を持った基板(400,500,600)を含むSiGe薄層半導体構造である。可変組成Si_xGe_1-x層(440,520,620)は、勾配を付けたGeを有するSi_xGe_1-x層(520,620)、または、それぞれ異なったGe含有量(421,431)を有する複数のSi_xGe_1-xサブ層(420,430)を含むことができる。本発明の一実施形態では、SiGe薄層半導体構造は、誘電体層(610)、誘電体層(610)上のSi含有シード層(615)、シード層(615)上の可変組成Si_xGe_1-x層(620)、及び可変組成Si_xGe_1-x層(620)上のSiキャップ層(630)を持つ半導体基板(600)を含む。SiGe薄層半導体構造を加工するための方法と処理ツール(1,100)も提供される。
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