【課題】 一対の電極の高さを容易に揃えることが可能な構造の半導体装装置を提供する。
【解決手段】 支持基板上に、第１導電型の半導体からなる第１の半導体層が形成されている。第１の半導体層の上に、第１導電型とは逆の第２導電型の半導体からなる第２の半導体層が形成されている。第２の半導体層の底面まで達し、第２の半導体層を、相互に分離された第１の領域と第２の領域とに区分する溝が形成されている。第２の半導体層の第１の領域上に第１の電極が形成され、第２の半導体層の第２の領域上から、溝の底面に表れた第１の半導体層の表面までを連続的に覆う第２の電極が形成されている。第１の半導体層及び第２の半導体層が、Ｖ族元素として窒素を含むＩＩＩ−Ｖ族化合物半導体で形成されている。第１の電極の、第２の半導体層に接する面と、第２の電極の、第１の半導体層及び第２の半導体層に接する面とが、同一の金属材料で形成されている。 （もっと読む）

【課題】高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のダイオードを提供する。
【解決手段】第１導電型窒化ガリウム系半導体層１５の第１及び第３の領域１５ａ、１５ｃはそれぞれ貫通転位密度Ｄ_１より小さい貫通転位密度Ｄ_１１、Ｄ_１３を有する。第２の領域１５ｂは貫通転位密度Ｄ_１より大きい貫通転位密度Ｄ_１２を有する。電極１７ａ、１７ｂは第１および第３の領域１５ａ、１５ｃにショットキ接合を成す。保護絶縁膜１８は、電極１７ａ、１７ｂ上にそれぞれ位置する第１および第２の開口を有すると共に、電極１７ａ、１７ｂのエッジを覆う。絶縁層１９は、第２の領域１５ｂと保護絶縁膜１８との間に設けられている。配線導体２０は、保護絶縁膜１８上に設けられると共に、保護絶縁膜１８の第１および第２の開口を通して電極１７ａ、１７ｂに接続される。 （もっと読む）

【課題】電気抵抗が低く、透明導電膜との直接積層が可能な配線材料からなる配線を具備した大型・高精細の生産性に優れた平面表示パネル、及び、前記配線を形成するためのスパッタリングターゲットを提供する。
【解決手段】配線の少なくともひとつが、スパッタリングにより形成されたＣｕ薄膜からなり、かつ、ＩＴＯ膜やＺｎＯ膜、又は、Ａｌ、Ｉｎ、Ｖ、Ｇａ、Ｂ、Ｙ、Ｔｉ、Ｓｃから選ばれる１種以上の元素を０．０１〜５原子％含有したＺｎＯ膜からなる透明導電膜等と直接積層した配線構造を有する平面表示パネルとすることにより、バリア層の形成を不要として、その生産性を格段に向上させることができる。 （もっと読む）

【課題】熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層（ＮｉＳｉ_２）を低温で形成できるようにしたシリサイドの形成方法及び半導体装置の製造方法を提供する。
【解決手段】ウエーハ表面のシリコン上にＮｉ膜を形成する。次に、ウエーハをアニール処理して、Ｎｉ膜とシリコンとを反応させＮｉＳｉ_２層を形成する。Ｎｉ膜を形成する工程では、ＡｒガスとＮ_２ガスとを含む混合ガス雰囲気中でＮｉ膜をスパッタリングにより成膜する。また、Ｎｉ膜を成膜した後のアニール処理の条件は、例えば、１００％のＮ_２雰囲気、且つ大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。 （もっと読む）

【目的】シード膜の溶解を抑制し、電解めっき後のめっき膜の未析や欠陥の発生を低減する方法を提供することを目的とする。
【構成】本発明の一態様の電子部品の製造方法は、基板上にシード膜を形成するシード膜形成工程（Ｓ１１０）と、前記シード膜を冷却する冷却工程（Ｓ１１２）と、冷却された前記シード膜をめっき液に浸漬させ、前記シード膜をカソードとして電解めっきを行なうめっき工程（Ｓ１１４）と、を備えたことを特徴とする。 （もっと読む）

【課題】熱処理後でもヒロックなどの熱欠陥が発生せず、電気抵抗が低く、さらに、透明導電膜との直接積層が可能な配線材料を提供するとともに、該配線材料からなる配線を具備した大型・高精細の生産性に優れた液晶ディスプレイパネル、及び、本配線を形成するためのスパッタリングターゲットを提供する。
【解決手段】配線の少なくともひとつが、添加元素として希土類元素の中から選ばれる少なくとも１種以上の元素を０．０１〜１原子％含有し、残部がＣｕ及び不可避的不純物であるＣｕ合金薄膜からなり、かつ、透明導電膜と直接積層した配線構造を有する液晶ディスプレイパネルとする。 （もっと読む）

本発明は、一般に、半導体、半導体内部の材料層、半導体の生産方法、および半導体生産用の製造装置に関する。本発明による半導体は、表面を有してレーザーアブレーションによって生産される少なくとも１つの層を備え、生成される均一な表面積が少なくとも０．２ｄｍ²の領域を含み、パルスレーザビームが当該レーザービームを反射するための少なくとも１つのミラーを有する回転式光学スキャナで走査される超短パルスレーザーデポジションを用いることによって、層が生成されている。 （もっと読む）

【課題】不揮発性記憶素子は同一ホール内に多層膜を埋め込むので微細化や高速化が難しい。また、多層膜の埋め込みに特化したプロセスやプロセス条件が必要となる。
【解決手段】半導体プロセスと親和性のあるプロセスを用いて、層間絶縁膜２３と層間絶縁膜２５のそれぞれを貫通したコンタクトホール内に下部電極２７と上部電極２８を形成し、可変抵抗膜２４を上記両電極で挟み込むことで記憶部２９を形成する。この記憶部２９は低誘電率の層間絶縁膜で周りを取り囲まれている。さらに、本発明のクロスポイント型の不揮発性記憶素子２０は、素子構造上ＣＭＯＳプロセス等との親和性もよいので、集積化と高速化に適している。 （もっと読む）

【課題】新方式のＣＶＤ装置において、基板の材質に拘らず金属膜を作製することができる金属膜作製装置を提供する。
【解決手段】金属酸化物を含む基板３３が収容されるチャンバ１と、チャンバ１に設けられる炭素材製の被エッチング部材３４と、チャンバ１の内部にハロゲンを含有する原料ガス２１を供給するノズル１４と、酸素成分手段である基板３３と、チャンバ１の内部をプラズマ化して原料ガスプラズマを発生させガスプラズマ２０で被エッチング部材３４をエッチングすることにより炭素成分と原料ガス２１との前駆体３６を生成するプラズマ発生手段と、基板側の温度を被エッチング部材３４の温度よりも低くすることにより酸素成分手段の酸素成分を含んだ前駆体３６の炭素成分を基板側に成膜させる制御手段とを備え酸素成分を含んだ炭素膜を作製することにより基板３３には不動態である金属酸化物に結合し難い金属膜でも作製出来るようにした。 （もっと読む）

【課題】
電子デバイスやプリント基板の微細化高密度化に伴い、印刷やホトリソグラフィーでは、十分対応できていない。一方、電子デバイスやプリント基板上の配線を微細化するためには、基板上で導電性微粒子を均一な膜厚の被膜にする必要があるが、それら導電性微粒子を用いて単層毎に累積し、粒子サイズレベルで均一厚みの被膜を製造するという思想はなかった。
【解決手段】
基材表面に選択的に１層形成された導電性微粒子の膜が前記基材表面に選択的に形成された第１の有機膜と前記導電性微粒子表面に形成された第２の有機膜を介して互いに共有結合していることを特徴とするパターン状の単層導電性微粒子膜を用いた配線、及びこれらの有機膜が互いに異なることを特徴とする請求項１記載のパターン状の単層導電性微粒子膜を用いた配線。 （もっと読む）

【課題】半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物の提供。
【解決手段】本発明は、半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物を目的としている。本発明によれば、上記方法とは、銅イオン源を４５〜２００ｍＭ、好ましくは４５〜１００ｍＭの濃度で、及び２〜４つのアミン官能基を有する脂肪族ポリアミンである少なくとも１種の銅錯化剤を３０〜２００ｍＭ、好ましくは６０〜２００ｍＭの濃度で溶媒中の溶液に含有し；かつ上記銅／錯化剤のモル比が０．２〜２、好ましくは０．３〜１．５である銅電解槽を調製し、基板の銅拡散バリア層を上記銅電解槽に接触させ、上記基板に、銅が電気めっきされる厚みに従い調整された時間中、電気的バイアスを印加し、上記基板を上記銅電解槽から取り出す方法である。 （もっと読む）

【課題】マスク工数を低減して生産性を向上した液晶表示装置用アレイ基板を提供する。
【解決手段】基板２１０上のゲート配線２２１及びゲート配線２２１から延びたゲート電極２２２と、ゲート配線２２１と交差し、ゲート絶縁膜２３０、半導体層２４０及びデータ金属層２６０からなるデータ配線２６１と、ゲート配線２２１とデータ配線２６１とから画定された画素に、第１透明金属層２８１ａで形成された画素電極２８１と、データ配線２６１から延びたソース電極２６２及びソース電極２６２と離隔してチャネルを露出したドレイン電極２６３と、データ配線２６１、ソース電極２６２及びドレイン電極２６３、ゲート配線２２１上に形成され、ドレイン電極２６３と画素電極２８１とを接続し、ゲート配線２２１上で切断部を有する第２透明金属層２９１のパターンと画素電極２８１上の第２透明金属層２９１の近くに形成された隔壁２９３とを含む。 （もっと読む）

【課題】ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、ＭＯＳ構造における接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保する。
【解決手段】ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、シリサイド層を形成すべきソース・ドレイン領域１２１の表面に２．５×１０¹³ｃｍ^-2以上５×１０¹⁴ｃｍ^-2以下のＡｓ原子を化学吸着させた後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施すことによって金属膜をシリサイド化する。 （もっと読む）

【課題】膜前駆体（３５０）の露出表面積を向上させることにより成膜速度を向上するため、高伝導性の気相供給システム（４０）に結合された、高伝導性のマルチトレー膜前駆体蒸発システム（５０、３００）を示した。
【解決手段】マルチトレー膜前駆体蒸発システムは、１または２以上のトレー（３３０、３４０）を有する。各トレーは、例えば、固体粉末状または固体タブレット状の膜前駆体を支持し、保持するように構成される。また、膜前駆体が加熱されている間、各トレーは、膜前駆体の上部に流れるキャリアガスに、高い導電性が提供されるように構成されても良い。例えば、キャリアガスは、膜前駆体の上方から内方に流れ、積層可能なトレー内の流束溝を介して垂直に上方に流れ、固体前駆体蒸発システム（３００）の出口（３２２）から排出される。 （もっと読む）

少なくとも一つの有機半導体化合物を用い、基板表面にパターン形成する方法において、（ａ）規定した凹凸パターンを形成された多数の凹部を含む表面を有するスタンプが提供され、前記凹部は、スタンピング表面と隣接し、スタンピングパターンを規定し、（ｂ）基板表面と結合することができ、且つ少なくとも一つの有機半導体化合物（Ｓ）と結合することができる、少なくとも一つの化合物（Ｃ１）で前記のスタンピング表面を被覆し、（ｃ）基板表面の少なくとも一部分が前記のスタンピング表面と接して基板上に前記の化合物（Ｃ１）の堆積が可能になり、（ｄ）スタンピング表面を離して、基板表面上に結合サイトのパターンを提供し、（ｅ）基板表面に有機半導体化合物（Ｓ）の多数の微結晶を適用し、適用した微結晶の少なくとも一部分が、基板表面上の結合サイトの少なくとも一部分と結合する。
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【課題】 導体回路素子内の微細配線形成方法として使用されているいわゆるダマシン法ないしデュアルダマシン法にも適用し得るナノメータオーダーの微細パターンの形成方法を提供すること。
【解決手段】 本発明の微細パターンの形成方法は、基板上に設けられた絶縁膜に形成された溝及び孔の少なくとも一方を、二酸化炭素及び不活性ガスの少なくとも一方、めっき液及び界面活性剤を含む超臨界流体又は亜臨界流体を用いためっき法により所定の金属で埋めることを特徴とする。この場合、めっき液として従来から使用されている電解めっき液や無電解めっき液を使用することができ、また、本発明の微細パターンの形成方法を実施する際には、脱脂部Ａ、酸洗部Ｂ、触媒化部Ｃ及びめっき部Ｄを備える表面処理装置１０を使用し得る。 （もっと読む）

【課題】メッキ処理を用いることなくプラズマスパッタだけで微細な凹部を金属によりボイドを発生させることなく埋め込むことができる成膜方法を提供する。
【解決手段】処理容器２４内でプラズマにより金属ターゲット７０をイオン化させて金属イオンを含む金属粒子を載置台３４上に載置した被処理体Ｗにバイアス電力により引き込んで凹部４を埋め込むようにした成膜方法において、バイアス電力を、被処理体の金属ターゲットに対する対向面に関して、金属粒子による成膜レートとプラズマガスによるスパッタエッチングのエッチングレートとが略均衡するような状態になるように設定して凹部内に金属膜を形成する成膜工程と、金属粒子の供給を停止した状態で被処理体を金属膜の表面拡散が生ずる所定の温度範囲に加熱維持することにより金属膜の原子を凹部の底部に向けて移動させる拡散工程とを交互に複数回繰り返す。 （もっと読む）

【課題】保護用絶縁膜により長期間にわたり安定に作動させ、かつ、クロストークを防止することができるとともに、製造工程の工程数を削減することによって、製造コストを大幅に低減する。
【解決手段】反射型ＴＦＴ基板１は、基板１０と、ゲート電極２３及びゲート配線２４と、ゲート絶縁膜３０と、ｎ型酸化物半導体層４０と、チャンネル部４１によって隔てられて形成された金属層６０と、画素電極６７，ドレイン配線パッド６８及びゲート配線パッド２５が露出した状態で、ガラス基板１０の上方を覆う保護用絶縁膜８０とを具備し、金属層６０が、ソース配線６５，ドレイン配線６６，ソース電極６３，ドレイン電極６４及び画素電極６７を兼ねる。 （もっと読む）

【課題】ゲート幅方向の各位置における閾値電圧をばらつかせることなく、基板浮遊効果を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】支持基板１１ａとＢＯＸ層１１ｂとＳＯＩ層１１ｃとを有するＳＯＩ基板１１と、ＳＯＩ層１１ｃ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ＳＯＩ層１１ｃにおけるゲート電極１４端下の領域に形成された第１導電型の低濃度領域１５ｂと、ゲート電極１４下であってＳＯＩ層１１ｃにおける低濃度領域１５ｂで挟まれた領域に形成され、低濃度領域１５ｂよりも不純物濃度が高い第１導電型の高濃度領域１５ａと、ＳＯＩ層１１ｃにおける高濃度領域１５ａ及び低濃度領域１５ｂを挟む一対の領域に形成され、第２導電型のソース領域１６ｓ及びドレイン領域１６ｄとを有する。 （もっと読む）

【課題】２つの導電性領域のゲート電極間の仕事関数差を与えることが可能なＣＭＩＳＦＥＴタイプの半導体装置の製造方法を提供する。
【解決手段】主面に素子分離領域と第１導電型の領域と第２導電型の領域とが形成された基板の全面に絶縁膜を形成し、該絶縁膜を介した各導電型領域の上に、ゲート電極形成予定領域を含む半導体素子構造を各々形成する。その後、各半導体素子構造のゲート電極形成予定領域に、その下の絶縁膜まで除去した状態のゲート電極溝を形成し、ゲート電極溝の底面および側面に、ゲート絶縁膜１１５と金属ゲート電極材料膜１１６とを堆積する。その後、第１導電型領域のゲート絶縁溝に形成された金属ゲート電極材料膜を合金化して合金１２０を形成する。これにより各導電型領域にゲート電極１２２，１２３が形成される。 （もっと読む）