【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】タングステン膜を使用した部分の抵抗を低減した半導体装置を提供する。
【解決手段】半導体装置の製造方法では、基板内に設けた開口部内、又は基板上にタングステン膜を形成する。タングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の結晶状態を変化させる。 （もっと読む）

【課題】制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。 （もっと読む）

【課題】酸窒化物膜を作製する成膜技術を提供する。また、その酸窒化物膜を用いて信頼性の高い半導体素子を作製する。
【解決手段】窒化インジウム、窒化ガリウム、窒化亜鉛の少なくとも１つを原料の一とし、これと、酸化インジウム、酸化ガリウム、酸化亜鉛の少なくとも１つと混合して窒素雰囲気中で焼結したインジウムとガリウムと亜鉛を有する酸窒化物よりなるスパッタリングターゲットを用いて酸窒化物膜を作製することにより、必要な濃度の窒素を含んだ酸窒化物膜が得られる。得られた酸窒化物膜はトランジスタのゲートやソース電極、ドレイン電極等に用いることができる。 （もっと読む）

【課題】ドレイン端側においてゲート絶縁膜の膜厚を増大させる構成のＭＯＳトランジスタにおいて、オン抵抗を低減し、耐圧を向上させる。
【解決手段】高電圧トランジスタ１０のゲート電極構造をチャネル領域ＣＨを第１の膜厚で覆う第１のゲート絶縁膜１２Ｇ１と、第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜１２Ｇ２とし、第１のゲート絶縁膜１２Ｇ１上の第１のゲート電極１３Ｇ１と、第２のゲート絶縁膜１２Ｇ２上の第２のゲート電極１３Ｇ２の構成とする。更に、第１のゲート電極１３Ｇ１と前記第２のゲート電極１３Ｇ２とは、前記第１のゲート絶縁膜１２Ｇ１から延在する絶縁膜１２ＨＫで隔てられる。 （もっと読む）

【課題】包囲型ゲート電極付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に設けられた第１の半導体層５間に、第２の絶縁膜３が設けられていない部分上に設けられた第２の半導体層６が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層６の周囲にはゲート絶縁膜１２を介して包囲型ゲート電極１３が設けられ、第１の半導体層５には概略高濃度ソースドレイン領域（８、１１）及び低濃度ソースドレイン領域（９、１０）が設けられ、第２の半導体層６には概略チャネル領域が設けられ、高濃度のソースドレイン領域（８、１１）及び包囲型ゲート電極１３には配線体（１７、１８、２０、２１）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用のメタルゲート電極であるゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のダミーゲート電極ＧＥ２とを形成してから、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域とｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成する。その後、ダミーゲート電極ＧＥ２を除去し、ダミーゲート電極ＧＥ２が除去されたことで形成された凹部にｐチャネル型ＭＩＳＦＥＴ用のメタルゲート電極を形成する。 （もっと読む）

【課題】表面を有する基材アセンブリを提供し、この表面の少なくとも一部の上にバリアー層を提供することを含む、集積回路の製造で使用する方法を提供する。
【解決手段】バリアー層１４は、白金（ｘ）：ルテニウム（１−ｘ）合金でできており、ここでｘは約０．６０〜約０．９９５、好ましくはｘは約０．９０〜０．９８である。バリアー層１４は、化学気相堆積によって作ることができ、バリアー層１４を形成する表面の少なくとも一部は、ケイ素含有表面でよい。この方法は、キャパシター、蓄積セル、接触ライニング等の製造で使用する。 （もっと読む）

【課題】しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やＡｌスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供する。
【解決手段】半導体装置のＭＯＳＦＥＴセルは、ポリシリコンのゲート電極６およびｎ^-ドリフト層２の上部に形成されたｎ⁺ソース領域４を備える。ゲート電極６上は層間絶縁膜７によって覆われており、Ａｌのソース電極１０１は、層間絶縁膜７上に延在する。またゲート電極６にはＡｌのゲートパッド１０２が接続される。ソース電極１０１と層間絶縁膜７との間、並びにゲートパッド１０２とゲート電極６との間のそれぞれに、Ａｌの拡散を抑制するバリアメタル層９９が配設される。 （もっと読む）

【課題】メモリセルの特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】メモリセルは、ダイオード層、可変抵抗層、及び電極層を備える。ダイオード層は、整流素子として機能する。可変抵抗層は、可変抵抗素子として機能する。電極層は、可変抵抗層とダイオード層との間に設けられ、可変抵抗層及びダイオード層に接するように形成されている。電極層は、窒化チタンにて構成された窒化チタン層を備える。ここで、窒化チタン層内の第１領域における窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層内であって且つ第１領域よりも可変抵抗層に近い第２領域における窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は第１割合よりも大きい。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。 （もっと読む）

【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備える。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】 収率が低下することなくＣＭＯＳ集積回路の特性を最適可能な半導体素子の製造方法を提供する。
【解決手段】 半導体基板１の上の第１領域Ａ内及び第２領域Ｂ内に各々形成された第１グルーブ１５ａ及び第２グルーブ１５ｂを有する層間絶縁膜１５を形成する。次に、半導体基板１上に積層金属膜２２を形成し、積層金属膜２２上に非感光性を有する平坦化膜２３を第１グルーブ１５ａ及び第２グルーブ１５ｂを充填するように形成する。第１領域Ａ内の平坦化膜２３を乾式エッチングによって選択的に除去し、第１領域Ａ内の積層金属膜２２を露出させ、第２領域Ｂ内の積層金属膜２２を覆う平坦化膜パターン２３ｐを形成する。これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 （もっと読む）

【課題】タングステン層の膜残りの発生を抑制する。
【解決手段】半導体基板１、コンタクトホール３を備えた絶縁膜２、絶縁膜２の表面およびコンタクトホール３の表面を被覆する被覆層４、並びに、コンタクトホール３を埋込むタングステン（Ｗ）層５を有するウエハに対し、ウエハを冷却せずに、Ｗ層５を被覆層４が露出しない範囲で高速でドライエッチングする工程と、ウエハを冷却せずに、Ｗ層５を被覆層４が露出しない範囲で、低速でドライエッチングする工程と、ウエハを冷却しつつ、被覆層４が露出するまで、Ｗ層５を低速でドライエッチングする工程と、ウエハを冷却しつつ、コンタクトホール３内のＷ層５を絶縁層２の高さまで低速でドライエッチングする工程と、を有する半導体素子の製造方法。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタにおいて、ソースドレイン間のリーク電流を低減する。
【解決手段】ゲート絶縁膜１１２に接する第１のゲート膜１１４として、インジウムと窒素を有し、バンドギャップが２．８電子ボルト未満の化合物導電体を用いる。この化合物導電体は、仕事関数が５電子ボルト以上、好ましくは５．５電子ボルト以上であるので、酸化物半導体膜１０６の電子濃度を極めて低く維持でき、その結果、ソースドレイン間のリーク電流が低減する。 （もっと読む）

【課題】縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を提供する。
【解決手段】活性領域Ｔ及び活性領域Ｔを区画する素子分離領域３が形成されて成る半導体基板１と、活性領域Ｔに設けられた凹部９内に形成され、上面が半導体基板１の主面からなる第１ピラー１Ａと、活性領域Ｔ及び素子分離領域３に渡って形成され、第１ピラー１Ａに隣接する第２ピラー２と、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように形成されたゲート電極層１０と、第１ピラー１Ａ上に形成されたエピタキシャル半導体層６と、を具備してなり、第２ピラー２が、活性領域Ｔ内において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜からなる絶縁体凸部３Ａとから構成され、半導体凸部１Ｂの上面が埋め込み絶縁膜の一部によって被覆されていることを特徴とする。 （もっと読む）

【課題】大面積の素子の製造が容易であり、ソース電極及びドレイン電極を形成する際にゲート絶縁層を損傷せず、有機絶縁材料が有する柔軟性を損なわない、有機薄膜トランジスタの製造方法を提供すること。
【解決手段】ゲート電極、及び該ゲート電極を被覆し、有機絶縁材料を含むゲート絶縁層を形成する工程；該ゲート絶縁層上に塗布法、無電解めっき法又は原子層堆積法を用いて導電性材料からなる第１導電層を成膜する工程；該第１導電層上にパターンニングされた第２導電層を形成する工程；該第２導電層で被覆されていない第１導電層の部分を除去して、第１導電層及び第２導電層からなるソース電極及びドレイン電極を形成する工程；及びソース電極、ドレイン電極、及び該ソース電極と該ドレイン電極に挟まれた領域のゲート絶縁層が被覆されるように、有機半導体層を形成する工程；を有する、有機薄膜トランジスタの製造方法。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の第１の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第２の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第２の熱処理を低温化し、金属シリサイド層４１の異常成長を防ぐ。これにより金属シリサイド層４１の接合リーク電流を低減する。 （もっと読む）