半導体装置およびその製造方法
【課題】縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を提供する。
【解決手段】活性領域Ｔ及び活性領域Ｔを区画する素子分離領域３が形成されて成る半導体基板１と、活性領域Ｔに設けられた凹部９内に形成され、上面が半導体基板１の主面からなる第１ピラー１Ａと、活性領域Ｔ及び素子分離領域３に渡って形成され、第１ピラー１Ａに隣接する第２ピラー２と、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように形成されたゲート電極層１０と、第１ピラー１Ａ上に形成されたエピタキシャル半導体層６と、を具備してなり、第２ピラー２が、活性領域Ｔ内において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜からなる絶縁体凸部３Ａとから構成され、半導体凸部１Ｂの上面が埋め込み絶縁膜の一部によって被覆されていることを特徴とする。
【解決手段】活性領域Ｔ及び活性領域Ｔを区画する素子分離領域３が形成されて成る半導体基板１と、活性領域Ｔに設けられた凹部９内に形成され、上面が半導体基板１の主面からなる第１ピラー１Ａと、活性領域Ｔ及び素子分離領域３に渡って形成され、第１ピラー１Ａに隣接する第２ピラー２と、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように形成されたゲート電極層１０と、第１ピラー１Ａ上に形成されたエピタキシャル半導体層６と、を具備してなり、第２ピラー２が、活性領域Ｔ内において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜からなる絶縁体凸部３Ａとから構成され、半導体凸部１Ｂの上面が埋め込み絶縁膜の一部によって被覆されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化や大容量化の進展に伴い、従来のプレーナ型ＭＯＳトランジスタに代えて、トランジスタを３次元的に形成した縦型トランジスタを用いた半導体装置の開発が進められている。
縦型トランジスタは、半導体基板上に柱状の半導体（以下、ピラー）を形成し、ピラーの先端に上部拡散領域を設け、基端側に下部拡散領域を設け、ピラー側壁にゲート絶縁膜を介してゲート電極を設けることにより、トランジスタやメモリセルなどの半導体素子をピラーの高さ方向に沿って配置した半導体装置である。
【０００３】
このような縦型トランジスタは、ピラーの高さ方向をゲート長方向とすることができるので、一定長以上のゲート長を確保することができ、短チャネル効果を生じないようにすることが可能である。
また、縦型トランジスタは、ピラーの高さ方向に複数の半導体素子を重ねて配置できるので、半導体基板の面積を増やすことなく高密度化できる。
さらに、縦型トランジスタは、部分空乏型または完全空乏型構造の半導体素子を形成することが比較的容易であるとともに、電界集中効果を利用して高速デバイスや低消費電力の半導体素子を形成することができるといった優れた特徴を有している。
以上の理由により、縦型トランジスタは、低コストで、小型化と大容量化を実現できる半導体装置として期待されている。
【０００４】
このような、ピラーを用いた縦型トランジスタは、ゲート電極がピラーの側面に位置し、また、ピラーの上部にはソース又はドレインとなる拡散層が形成されていることから、ゲート電極を上層の配線に接続することは容易ではない。
例えば、ゲート電極をシリコン基板の平坦領域に引き出し、この引き出し電極部分にゲートコンタクトを接続する方法が考えられるが、この方法では、フォトリソグラフィ及びエッチングによりゲート電極をパターニングする必要があり、ゲート電極の加工工程が増えるだけでなく、シリコンピラーによる大きな段差がリソグラフィの妨げとなるため、立体構造のゲート電極を高精細にパターニングすることはきわめて困難である。
【０００５】
また、上部拡散領域としては、ピラーとの抵抗を低減するためにも、ピラーの上面をエピタキシャル成長させたシリコン膜を用いることが望まれている。
【０００６】
そこで、特許文献１には、立体構造のゲート電極をフォトリソグラフィで加工することなく、ゲートコンタクトとゲート電極との接続を確保する技術が提案されている。
【０００７】
また、本発明者らは、従来の縦型トランジスタを用いた半導体装置には以下のような問題点のあることを見出した。
図１５に、従来の縦型トランジスタを用いた半導体装置の断面図を示す。
シリコンからなる半導体基板１０１上には、素子分離領域１０３となる埋め込み絶縁膜が設けられており、活性領域Ｔ’は素子分離領域１０３によって区画されている。
活性領域Ｔ’内には半導体基板１０１がエッチングされることにより第１ピラー１０１Ａが形成されており、活性領域Ｔ’及び素子分離領域１０３に形成された凹部１０９により区画されている。なお、この第１ピラー１０１Ａはトランジスタ素子の電極として機能する。
【０００８】
また、第１ピラー１０１Ａに隣接するように第２ピラー１０２が形成されている。第２ピラー１０２は、活性領域Ｔ’と素子分離領域１０３に渡って形成されており、凹部１０９によって区画されている。
第２ピラー２は、活性領域Ｔ’内の凹部９において半導体凸部１０１Ｂと、埋め込み絶縁膜からなる絶縁体凸部１０３Ａとが一体化されて構成されている。なお、半導体凸部１０１Ｂと絶縁体凸部１０３Ａとは活性領域Ｔ’と素子分離領域１０３との境界部分で接している。
【０００９】
また、第１ピラー１０１Ａ及び第２ピラー１０２の各側面を覆うように、ゲート絶縁膜１０８を介してゲート電極層１１０が形成されている。
なお、第１ピラー１０１Ａの周囲に形成されたゲート電極層１１０と第２ピラー１０２の周囲に形成されたゲート電極層１１０とは、第１ピラー１０１Ａと第２ピラー１０２との間で接している。つまり、第２ピラー１０２の周囲に形成したゲート電極層１１０に接続するように形成している第３コンタクトプラグ１１４Ｃを介して、第１ピラー１０１Ａの周囲に形成したゲート電極層１１０に給電される。
【００１０】
第１ピラー１０１Ａの上面には第１ピラー１０１Ａからエピタキシャル成長したシリコン膜からなるエピタキシャル半導体層１０６が形成されている。
また、このエピタキシャル半導体層１０６の上部には、第１ピラー１０１Ａに接続するための第１コンタクトプラグ１１４Ａが形成されている。
【００１１】
また、第1ピラー１０１Ａの周囲の凹部１０９の底面には不純物拡散領域１１２が形成されている。
【００１２】
ここで、エピタキシャル半導体層１０６を形成する際、第１ピラー１０１Ａの上面のみならず、図１５に示すように、第２ピラー１０２の一部である半導体凸部１０１Ｂの上面からもシリコンが成長してしまい、半導体凸部１０１Ｂ上面から成長したシリコンとエピタキシャル半導体層１０６とがショートしてしまう。その結果、エピタキシャル半導体層１０６から不純物拡散領域１１２への経路として、第１ピラー１０１Ａの他に第２ピラーの半導体凸部１０１Ｂができてしまう。このため、トランジスタ特性が変わり、正常なトランジスタ動作が困難となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
このように、第１ピラー１０１Ａをエピタキシャル成長させると同時に、第２ピラー１０２の一部である半導体凸部１０１Ｂの上面からもエピタキシャル成長してしまい、結果、エピタキシャル半導体層１０６から不純物拡散領域１１２への経路として、第１ピラー１０１Ａの他に第２ピラーの半導体凸部１０１Ｂができてしまう。さらには、上部拡散領域と下部拡散領域とがショートすることにより、リーク電流が発生するおそれもあり、従来の縦型トランジスタを用いた半導体装置の信頼性が低下するといった問題があった。
【００１５】
また特許文献1では、図１５における第２ピラー１０２に相当するピラーの上面に、ピラーを形成する際に用いたシリコン窒化膜を残存させることにより、ピラー上面からのエピタキシャル成長を防ぐ方法が提案されていた。
しかし、ピラー上面のみにシリコン窒化膜を残存させるための工程が必要となるため、製造工程が複雑となり、さらには製造コストがかかってしまう問題があった。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、半導体基板に、活性領域及び前記活性領域を区画する素子分離領域を形成するとともに、前記活性領域の周縁部に段差部を設け、前記段差部上に前記素子分離領域をなす埋め込み絶縁膜の一部を被覆させる第1工程と、前記活性領域及び前記素子分離領域に第1のマスクを形成してエッチングすることにより、前記活性領域及び前記素子分離領域に凹部を設けることで、前記活性領域に第1ピラーを形成するとともに、前記活性領域の前記段差部及び前記素子分離領域に渡って前記第1ピラーに隣接する第２ピラーを形成する第２工程と、前記活性領域内の前記凹部の底面に不純物拡散領域を形成する第３工程と、前記第１ピラーの側面及び前記第２ピラーの側面の一部にゲート絶縁膜を形成する第４工程と、前記第１ピラー及び前記第２ピラーの各側面を覆うようにゲート電極層を形成する第５工程と、前記第１のマスクを除去した後、前記第1ピラーの上面にエピタキシャル半導体層を成長させる第６工程と、を具備してなることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、素子分離領域により区画された活性領域の周縁部に段差部を設け、この段差部上に素子分離領域をなす埋め込み絶縁膜の一部を被覆させる。この段差部上の埋め込み絶縁膜により、後工程において第１ピラーをエピタキシャル成長させる際に段差部を有する第２ピラーからのエピタキシャル成長を防ぐことができる。つまり、第１ピラーをエピタキシャル成長させることによって得られたエピタキシャル半導体層と、第２ピラーの上部とがショートすることを防ぐことができる。その結果、縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１Ａ】本発明の実施形態である半導体装置の一例を示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図２Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２Ｂ】図２Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図３Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３Ｂ】図３Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図４Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図４Ｂ】図４Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図５Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図５Ｂ】図５Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図６Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図６Ｂ】図６Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図７Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図７Ｂ】図７Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図８Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図８Ｂ】図８Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図９Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図９Ｂ】図９Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１０Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１１Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１２Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１２Ｂ】図１２Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１３Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１３Ｂ】図１３Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１４Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１４Ｂ】図１４Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１５】従来の半導体装置を示す断面平面模式図である。
【発明を実施するための形態】
【００１９】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２０】
まず、図１Ａおよび図１Ｂに示す、本発明の実施形態である半導体装置の構造について説明する。
なお、図１Ａは本実施形態に係る半導体装置の平面模式図である。また、図１Ｂは、図１Ａに示す線分Ａ−Ａ’による断面模式図である。
【００２１】
本実施形態である半導体装置は、図１Ａおよび図２Ｂに示すように、トランジスタとして機能させるものであり、活性領域Ｔ及び活性領域Ｔを区画する素子分離領域３が形成されて成る半導体基板１と、活性領域Ｔに設けられた凹部９内に形成され、上面が半導体基板１の主面からなり、縦型トランジスタＦのボディ部を成す第１ピラー１Ａと、活性領域Ｔ及び素子分離領域３に渡って形成され、第１ピラー１Ａに隣接する第２ピラー２と、第１ピラー１Ａの側面及び第２ピラー２の側面の一部を覆うゲート絶縁膜８と、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように形成されたゲート電極層１０と、第１ピラー１Ａ上に形成され、縦型トランジスタＦのソース領域またはドレイン領域の一方をなすエピタキシャル半導体層６と、第1ピラー１Ａの周囲の凹部９底面に形成され、縦型トランジスタＦのソース領域またはドレイン領域の他方をなす不純物拡散領域１２と、を具備してなり、第２ピラー２が、活性領域Ｔの凹部９内において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜３Ｃからなる絶縁体凸部３Ａとから構成され、半導体凸部１Ｂの上面が絶縁体凸部３Ａをなす埋め込み絶縁膜３Ｃの一部によって被覆されている。
以下に、本実施形態における半導体装置の一例を、図１Ａ及び図１Ｂを参照しながら詳細に説明する。
【００２２】
シリコンからなる半導体基板１上には、素子分離領域３となる埋め込み絶縁膜３Ｃが設けられている。この素子分離領域３によって活性領域Ｔが区画されている。なお、埋め込み絶縁膜３Ｃとしては酸化シリコンを用いるとよい。
【００２３】
活性領域Ｔ内には、その上面は半導体基板１の主面からなる第１ピラー１Ａが形成されている。第１ピラー１Ａは、柱状の半導体層（シリコン層）であって、凹部９により区画されている。なお、凹部９は、活性領域Ｔ内の半導体基板１及び埋め込み絶縁膜３Ｃを素子分離領域３の深さに達しないようにエッチングして形成されている。また、第１ピラー１Ａは、縦型トランジスタＦのボディ部を成している。
【００２４】
第１ピラー１Ａに隣接するように第２ピラー２が形成されている。第２ピラー２は、活性領域Ｔと素子分離領域３に渡って形成されており、凹部９によって区画されている。
第２ピラー２は、活性領域Ｔ内の凹部９において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜３Ｃからなる絶縁体凸部３Ａとが一体化されて構成されており、所定の方向（図１Ａでは左右方向）に延在する島状のパターンとなっている。なお、半導体凸部１Ｂと絶縁体凸部３Ａとは活性領域Ｔと素子分離領域３との境界部分で接している。
【００２５】
半導体凸部１Ｂは、活性領域Ｔ内の半導体基板１の一部からなり、凹部９によって区画された柱状の半導体層（シリコン層）である。
なお、半導体凸部１Ｂの幅（図１Ａで上下方向の幅）は、例えば５０〜１００ｎｍ程度とすることが好ましい。また、半導体凸部１Ｂの長さ（図１Ａで左右方向の幅）は、例えば２０〜５０ｎｍ程度とすることが好ましい。これは、後述するが、半導体凸部１Ｂの底部に隣接して不純物拡散領域１２が形成されており、半導体凸部１Ｂの長さが短すぎると、この不純物拡散層１２と絶縁体凸部３Ａとが接近することとなり、結果、寄生抵抗が増大するおそれがあるためである。また、半導体凸部１Ｂの長さが長すぎると、トランジスタの小型化が困難となるため好ましくは、２０〜５０ｎｍ程度がよい。
【００２６】
また、半導体凸部１Ｂの上面は、第１ピラー１Ａの上面よりも半導体基板１側の低い位置にあり、この半導体凸部１Ｂ上面には絶縁体凸部３Ａをなす埋め込み絶縁膜３Ｃの一部が被覆され、絶縁体保護膜３Ｄが形成されている。つまり、半導体凸部１Ｂと絶縁体凸部３Ａとからなる第２ピラー２は、図１Ａに示すように平面視すると、第２ピラー２上面が埋め込み絶縁体３Ｃで覆われた構成となっている。
【００２７】
第１ピラー１Ａの側面及び半導体凸部１Ｂの側面のうち絶縁体凸部３Ａと接していない側面には酸化シリコンからなるゲート絶縁膜８が形成されている。また、第１ピラー1Ａ及び第２ピラー２のそれぞれの側面を覆うようにゲート電極層１０が形成されている。
ゲート電極層１０は、窒化チタン膜１０Ｂ及びタングステン膜１０Ａの積層膜からなり、凹部９の内側面に沿って形成されている。なお、窒化チタン膜１０Ｂの膜厚は１０ｎｍ程度、タングステン膜１０Ａの膜厚は３０ｎｍ程度とすることが好ましい。
ここで、凹部９の内側面のうち、素子分離領域３側の内側面にも、窒化チタン及びタングステンからなる積層膜が形成されているが、これはゲート電極層としては機能しない。
【００２８】
ここで、第１ピラー１Ａと第２ピラー２との距離は、ゲート電極層１０の膜厚の２倍未満となるよう設計されている。このように、第１ピラー１Ａと第２ピラー２とを近接配置とすることにより、第１ピラー１Ａ周囲のゲート電極層１０と、第２ピラー２周囲のゲート電極層１０を接触させることができ、電気的な接続を確実にすることができる。
【００２９】
第1ピラー１Ａの周囲の凹部９底面である半導体基板１表面には、縦型トランジスタＦのソース領域またはドレイン領域の一方をなす不純物拡散領域１２が形成されている。また、不純物拡散領域１２は、第１ピラー１Ａと半導体凸部１Ａとの間の凹部９底面にも形成されている。
なお、素子分離領域３は不純物拡散領域１２よりも深く形成されており、素子分離領域３を挟んで隣接する活性領域Ｔとは別の活性領域の不純物拡散領域同士が導通しないようになっている。
また、不純物拡散領域１２は、活性領域Ｔ内の不純物とは異なる導電型を有する不純物イオンが注入されている。
【００３０】
また、活性領域Ｔ内において、不純物拡散領域１２の上面に相当する半導体基板１の表面に酸化シリコンからなる下部絶縁膜２０が形成されている。この下部絶縁膜２０の上にゲート電極層１０が形成されているため、不純物拡散領域１２とゲート電極１０との底部とが電気的に絶縁されている。
【００３１】
凹部９内及び素子分離領域３上を覆うように、酸化シリコン等からなる第１層間絶縁膜１８Ａが積層されている。これにより、ゲート電極層１０は第１層間絶縁膜１８Ａにより覆われる構造となる。
【００３２】
第１ピラー１Ａ上及び第２ピラー２上には、第１層間絶縁膜１８Ａの第２サイドウォール絶縁膜７が形成されている。なお、第１ピラー１Ａ上においては酸化シリコン等からなる上部絶縁膜１９Ａを介して第２サイドウォール絶縁膜７が形成されている。なお、第２サイドウォール絶縁膜７としては例えば窒化シリコンからなる。
【００３３】
第１ピラー１Ａの上部には、上部絶縁膜１９Ａの一部を貫通し、第１ピラー１Ａの上面を底面とし、第２サイドウォール絶縁膜７を側面とした開口部６Ａが形成されている。つまり、開口部６Ａは、第２サイドウォール絶縁膜７を介して第１層間絶縁膜１８Ａに囲まれた構造となっている。
【００３４】
第１ピラー１Ａ上であって、開口部６Ａ内には、縦型トランジスタＦのソース領域またはドレイン領域の他方をなすエピタキシャル半導体層６が形成されている。
このエピタキシャル半導体層６は、第１ピラー1Ａの上面がエピタキシャル成長されたシリコン膜からなり、不純物拡散領域１２と同様に、活性領域Ｔ内の不純物とは異なる導電型を有する不純物イオンが注入されている。
なお、エピタキシャル半導体層６は、開口部６Ａの上部、さらには開口部６Ａ上部から第１層間絶縁膜１８Ａ上面の一部に回り込むように形成されている。
ここで、開口部６Ａの内側面にはサイドウォール絶縁膜７が形成されているため、エピタキシャル半導体層６と、第１ピラー１Ａの周囲に形成されているゲート電極１０とは電気的に絶縁されている。
【００３５】
第１層間絶縁膜１８Ａ、エピタキシャル半導体層６及び第２ピラー２の上部には、第１層間絶縁膜１８Ａと同様の酸化シリコン等からなる第２層間絶縁膜１８Ｂが成膜されている。
【００３６】
エピタキシャル半導体層６の上面には、第１コンタクトプラグ１４Ａが形成されており、エピタキシャル半導体層６を介して第１ピラー１Ａに接続されている。また、第１コンタクトプラグ１４Ａの上面には配線１７が形成されている。
【００３７】
また、不純物拡散領域１２と接続するように不純物拡散領域１２上には第２コンタクトプラグ１４Ｂが形成されている。第２コンタクトプラグ１４Ｂは、第１層間絶縁膜１８Ａおよび第２層間絶縁膜１８Ｂを貫通するように設けられている。なお、第２コンタクトプラグ１４Ｂは、不純物拡散領域１２に電位を与える機能を有している。
【００３８】
絶縁体凸部３Ａの上部には、第２層間絶縁膜１８Ｂを貫通して、ゲート電極層１０と接続するための第３コンタクトプラグ１４Ｃが形成されている。第３コンタクトプラグ１４Ｃは、素子分離領域３の底面の深さに達しないよう設けられている。
なお、本実施形態で第３コンタクトプラグ１４Ｃは、絶縁体凸部３Ａの延在する方向において、半導体凸部１Ｂと反対側の端部に配置されている
【００３９】
また、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂ及び第３コンタクトプラグ１４Ｃはいずれもタングステン等の導電性材料により形成されている。なお、いずれの上面も第２層間絶縁膜１８Ｂの上面と概略同一面となるよう設計されており、さらにいずれの上面にも配線１７が形成されている。
【００４０】
以上のような構成を有する半導体装置は、不純物拡散領域１２が縦型トランジスタＦのソース領域またはドレイン領域の一方として機能し、エピタキシャル半導体層６がソース領域またはドレイン領域の他方として機能する。
また、第１ピラー１Ａの周囲に形成されたゲート電極層１０は、第２ピラー２の周囲に形成されたゲート電極１０を通じて第３コンタクトプラグ１４Ｃに接続されており、さらに第３コンタクトプラグ１４Ｃの上面に形成されている配線１７に接続されている。また、チャネル領域は第１ピラー１Ａの縦方向（図１Ｂにおいて上下方向）に形成され、ゲート絶縁膜８を介したゲート電極１０からの電界によって制御されている。
【００４１】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、半導体基板に、活性領域及び活性領域を区画する素子分離領域を形成するとともに、活性領域の周縁部に段差部を設け、段差部上に素子分離領域をなす埋め込み絶縁膜の一部を被覆させる第1工程と、活性領域及び素子分離領域に第1のマスクを形成してエッチングすることにより、活性領域及び素子分離領域に凹部を設けることで、活性領域に第1ピラーを形成するとともに、活性領域の段差部及び素子分離領域に渡って第1ピラーに隣接する第２ピラーを形成する第２工程と、活性領域内の凹部の底面に不純物拡散領域を形成する第３工程と、第１ピラーの側面及び第２ピラーの側面の一部にゲート絶縁膜を形成する第４工程と、第１ピラー及び第２ピラーの各側面を覆うようにゲート電極層を形成する第５工程と、第１のマスクを除去した後、第1ピラーの上面にエピタキシャル半導体層を成長させる第６工程と、に概略構成される。
なお、図２Ａ〜図１６Ｂは、本発明の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａおよび図１Ｂに示す半導体装置を製造する。
【００４２】
（第１工程）
本実施形態において第１工程は、図２Ａ〜図６Ｂに示すように、半導体基板１の主面上に第２のマスク１９を形成し、第２のマスク１９に覆われていない半導体基板１の主面をエッチングして半導体基板１に段差部１Ｃを設けると同時に半導体基板１の主面を上面とする突起部１Ｄを設け、突起部１Ｄを囲む段差部１Ｃ上に突起部１Ｄの第１サイドウォール絶縁膜４を形成する工程と、第２のマスク１９及び第１サイドウォール絶縁膜４を第３のマスクとして、半導体基板１をエッチングすることにより、素子分離用の凹部３Ｂを設ける工程と、第１サイドウォール絶縁膜４を除去してから、素子分離用の凹部３Ｂ及び段差部１Ｃに埋め込み絶縁膜３Ｃを形成する工程と、から概略構成される。
【００４３】
まず、図２Ａ及び図２Ｂに示すように、加工前の半導体基板１を用意し、後述する活性領域Ｔの形成領域の一部を覆うように、上部絶縁膜１９Ａと上部窒化膜１９Ｂとからなる第２のマスク１９を形成する。なお、上部絶縁膜１９Ａは例えば酸化シリコンからなる。
次に、第２のマスク１９に覆われていない半導体基板１の主面をエッチングして半導体基板１に段差部１Ｃを設けると同時に半導体基板１の主面を上面とする突起部１Ｄを設ける。このときの段差部１Ｃの深さは２０ｎｍ程度とし、エッチングとしては異方性ドライエッチングを用いるとよい。なお、本実施形態における異方性エッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力５０ｍＴｏｒｒの下、Ｃｌ２とＯ２の混合ガスを２００ｓｃｃｍの流量で導入し、ＲＦパワーを４００Ｗかけて行うとよい。
なお、本実施形態では、半導体基板１としてＰ型のシリコン基板を用いるとよい。
【００４４】
次に、図３Ａ及び図３Ｂに示すように、突起部１Ｄを囲む段差部１Ｃ上に、突起部１Ｄの第１サイドウォール絶縁膜４を形成する。このとき第１サイドウォール絶縁膜４は３０ｎｍ程度とし、酸化シリコンを用いるとよい。なお、具体的な形成方法としては、まず、ＬＰ−ＣＶＤ法を用いて酸化シリコンを第２のマスク１９及び半導体基板１上に成膜し、次いで異方性ドライエッチングにより、第２のマスク１９の上面ならびに半導体基板１の上面を露出させる。これにより、突起部１Ｄを囲むように段差部１Ｃ上に膜厚３０ｎｍ程度の第１サイドウォール絶縁膜４を形成する。
なお、半導体基板１のうち、第２のマスク１９と第１サイドウォール絶縁膜４とに覆われた領域が活性領域Ｔとなる。
【００４５】
次に、図４Ａ及び図４Ｂに示すように、第２のマスク１９及び第１サイドウォール絶縁膜４を第３のマスクとして、半導体基板１をエッチングすることにより、素子分離用の凹部３Ｂを設ける。このときの素子分離用の凹部３Ｂの深さは３５０ｎｍ程度とし、エッチングとしては異方性ドライエッチングを用いるとよい。なお、本実施形態における異方性エッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力５０ｍＴｏｒｒの下、Ｃｌ２とＯ２の混合ガスを２００ｓｃｃｍの流量で導入し、ＲＦパワーを８００Ｗかけて行うとよい。
【００４６】
次に、図５Ａ及び図５Ｂに示すように、第１サイドウォール絶縁膜４を除去する。除去方法としては、ＮＨ４ＦとＨＦとＨ２Ｏの混合溶液を用いたウェットエッチングがよい。
第１サイドウォール絶縁膜４の除去後、素子分離用の凹部３Ｂ及び段差部１Ｃ上に埋め込み絶縁膜３ＣをＨＤＰ法（高密度プラズマＣＶＤ法）によって成長させる。その後、上部窒化膜１９ＢをＣＭＰストッパ膜として用いて、第２のマスク１９上の埋め込み絶縁膜３ＣをＣＭＰ（Chemical mechanical polishing）によって除去し平坦化することにより、素子分離用の凹部３Ｂ及び段差部１Ｃ上に埋め込み絶縁膜３Ｃを残留させる。このようにして埋め込み絶縁膜３Ｃからなる素子分離領域３を形成する。なお、埋め込み絶縁体３Ｃとしては、酸化シリコンを用いるとよい。
【００４７】
次に、図６Ａ及び図６Ｂに示すように、上部窒化膜１９Ｂと等しい膜厚分だけ素子分離領域３をウェットエッチングする。ウェットエッチングとしては、ＮＨ４ＦとＨＦとＨ２Ｏの混合溶液を用いるとよい。さらに、ウェットエッチングの後、上部窒化膜１９Ｂを熱りん酸にて除去し、上部絶縁膜１９Ａを露出させる。
【００４８】
（第２工程）
本実施形態において第２工程では、図７Ａ〜図９Ｂに示すように、活性領域Ｔ及び素子分離領域３に第1のマスク５を形成してエッチングすることにより、活性領域Ｔ及び素子分離領域３に凹部９を設けることで、活性領域Ｔに第1ピラー１Ａを形成するとともに、活性領域Ｔの段差部１Ｃ及び素子分離領域３に渡って第1ピラー１Ａに隣接する第２ピラー２を形成する。具体的には、第１のマスク５のうち、第1ピラー用の第４のマスク５Ａを活性領域Ｔの半導体基板１上に形成するとともに、第２ピラー用の第５のマスク５Ｂを活性領域Ｔの段差部１Ｃ上に被覆させた埋め込み絶縁膜３Ｃ上から素子分離領域３上にかけて形成し、エッチングすることにより、活性領域Ｔ内に第1ピラー１Ａを形成するとともに、段差部１Ｃを上面とする半導体凸部１Ｂ及び埋め込み絶縁膜３Ｃの一部からなる絶縁体凸部３Ａから構成された第２ピラー２を形成する。
以下に、本実施形態における第２工程について図を参照しながら詳細に説明する。
【００４９】
まず、図７Ａ及び図７Ｂに示すように、活性領域Ｔ及び素子分離領域３に第1のマスク５を形成する。第１のマスク５は、第１ピラー用の第４のマスク５Ａ、第２ピラー用の第５のマスク５Ｂ及び素子分離用の第６のマスク５Ｃとから構成されている。なお、第１ピラー用のマスク５Ａは、第１ピラー１Ａの形成領域である活性領域Ｔ内の半導体基板１上に形成し、第２ピラー用の第５のマスク５Ｂは、第２ピラー２の形成領域である段差部１Ｃ上に被覆させた埋め込み絶縁膜３Ｃ上から素子分離領域３上にかけて形成する。このとき、第４のマスク５Ａと第５のマスク５Ｂとの離間距離を、後述工程にて形成するゲート電極層１０の膜厚の２倍未満とする。また、素子分離用マスク５Ｃは、隣接する活性領域Ｔとは別の活性領域との導通を防止するための素子分離領域３のエッチング保護膜として、活性領域Ｔ及び後述する第２ピラー２の形成領域を囲むように形成する。
【００５０】
次に、図８Ａ及び図８Ｂに示すように、第１のマスク５をマスクとして、第５のマスク５Ｂに覆われていない埋め込み絶縁膜３Ｃを途中までエッチングする絶縁膜ドライエッチングを行う。このときの埋め込み絶縁膜３Ｃのエッチング深さは１００ｎｍ程度とし、エッチングとしては異方性ドライエッチングを用いるとよい。なお、本実施形態における異方性ドライエッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力８ｍＴｏｒｒの下、ＣＦ４とＡｒの混合ガスを２００ｓｃｃｍの流量で導入し、ＲＦパワーを３００Ｗかけて行うとよい。
【００５１】
引き続き、図９Ａ及び図９Ｂに示すように、第１のマスク５をマスクとして、エッチングを行う。具体的には、第４のマスク５Ａ及び第５のマスク５Ｂに覆われていない半導体基板１及び素子分離領域３である埋め込み絶縁膜３Ｃをエッチングするシリコンドライエッチングにより、活性領域Ｔ及び素子分離領域３に凹部９を設けることで、活性領域Ｔ内に第1ピラー１Ａを形成するとともに、活性領域Ｔの段差部１Ｃ及び素子分離領域３に渡って第1ピラー１Ａに隣接する第２ピラー２を形成する。このとき、第２ピラー２は、段差部１Ｃを上面とする半導体凸部１Ｂと埋め込み絶縁膜３Ｃの一部からなる絶縁体凸部３Ａとから構成される。なおこのとき、半導体凸部１Ｂ上面には絶縁体凸部３Ａをなす埋め込み絶縁膜３Ｃの一部からなる絶縁体保護膜３Ｄが形成される。これにより、活性領域Ｔ内に、凹部９により囲まれた第１ピラー１Ａと、第１ピラー１Ａに隣接するように配置され、周囲を凹部９により囲まれた第２ピラー２とを形成することができる。
なお、第４のマスク５Ａに覆われていない半導体基板１のエッチング深さは２００ｎｍ程度とする。また、本実施形態におけるシリコンドライエッチングとしては、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力２０ｍＴｏｒｒの下、ＨＢｒとＣｌ２とＨｅの混合ガスを４００ｓｃｃｍの流量で導入し、ＲＦパワーを５００Ｗかけて行うとよい。また、シリコンエッチングを行う際、素子分離領域３内の凹部９の底部には埋込み絶縁体が残存するようにエッチング量を制御する。
【００５２】
ここで、本実施形態でのシリコンドライエッチングにおける半導体基板であるシリコンのエッチングレートは、埋め込み絶縁膜３Ｃである酸化膜のエッチングレートよりも高く、さらに、上述した絶縁膜ドライエッチングにより埋め込み絶縁膜３Ｃを途中までエッチングしているため、このシリコンドライエッチングにより、第１ピラー１Ａの周囲の凹部９と第２ピラー２の周囲の凹部９との深さが一致するよう制御することができる。なお、本実施形態では、シリコンのエッチングレートは、酸化膜のエッチングレートの２倍と設定した。
【００５３】
（第３工程）
本実施形態において第３工程では、図１０Ａ及び図１０Ｂに示すように、活性領域Ｔ内の凹部９の底面に不純物拡散領域１２を形成する。
以下に、本実施形態における第３工程について図を参照しながら詳細に説明する。
【００５４】
まず、凹部９の内側面に酸化ストッパ膜１６（不図示）を形成する。この酸化ストッパ膜１６は、ＣＶＤ法を用いて、凹部９が完全に埋め込まれない厚み（本例では、１５ｎｍ程度）で、凹部９の内側面に窒化シリコン膜を成膜した後、この窒化シリコン膜を異方性エッチングし、凹部９の内側面のみに窒化シリコン膜を残すことで形成する。
また、このとき、活性領域Ｔ内における凹部９の底部では、半導体基板１の表面（シリコン面）が露出した状態となる。
【００５５】
次に、図１０Ａ及び図１０Ｂに示すように、活性領域Ｔ内の半導体基板１の表面が露出している凹部９底面に、熱酸化法によって酸化シリコンである下部絶縁膜２０を形成する。具体的には、このとき第１ピラー１Ａの側面及び半導体凸部１Ｂの側面は酸化ストッパ膜１６が形成されているため、酸化はされない。さらに、第1ピラー１Ａの上面は第４のマスク５Ａが形成されているため、酸化されない。なお、下部絶縁膜２０の膜厚は１０ｎｍ程度とすることが好ましい。
【００５６】
下部絶縁膜２０を形成した後、イオン注入法を用いて、凹部９の底面に相当する半導体基板１表面に、活性領域Ｔ内の不純物とは異なる導電型を有する不純物イオンを注入して不純物拡散領域１２を形成する。本例では半導体基板１としてＰ型のシリコン基板を用いているため、Ｎ型不純物を注入した不純物拡散領域１２の形成方法について説明する。
まず、イオン注入法を用いて、ヒ素（Ａｓ）等のＮ型不純物を拡散させることにより活性領域Ｔ内の凹部９底面に不純物拡散領域１２を形成する。不純物拡散領域１２は、後の製造工程中に加えられる熱によって拡散し、凹部９の底面から第１ピラー１Ａ側及び第２ピラー２側に広がりを有するように形成される。このイオン注入の実施直後に、窒素雰囲気でのアニール処理を実施してもよい。
不純物拡散領域１２の不純物濃度は、第１ピラー１Ａ側及び第２ピラー２側に最終的に拡散される部分の不純物濃度が、デバイス上必要とされる拡散層抵抗を満足できるように設定され、そのような不純物濃度となるようにイオン注入のドーズ量が設定される。また、不純物をイオン注入する際は、素子分離領域３下の半導体基板1に不純物が導入されないように、注入エネルギー、素子分離領域３の形成領域の深さおよび凹部９の深さを設定しなければならない。また、凹部９は素子分離領域３の形成領域の溝深さよりも浅く形成して、活性領域Ｔと隣接して配置する別の素子と不純物拡散領域１２を介して短絡しないようにする。
なお、本例では注入エネルギーを１０ＫｅＶ、ドーズ量を１×１０１４〜３×１０１５aｔoｍｓ／ｃｍ２とした。
【００５７】
次に、熱リン酸を用いた湿式エッチングによって、凹部９の内側面に形成した酸化ストッパ膜１６を除去する。このとき第１のマスク５も同時にエッチングされるため、湿式エッチング後に第１のマスク５が残存するように湿式エッチングの時間を調節する。
引き続き、第１ピラー１Ａの側面及び半導体凸部１Ｂの側面に形成されている自然酸化膜を、希フッ酸（ＨＦ）を用いた湿式エッチングによって除去して、半導体基板１の清浄なシリコン面を露出させる。このとき、下部絶縁膜２０も同時にエッチングされるため、湿式エッチング後に下部絶縁膜２０が残存するように湿式エッチングの時間を調節する。
【００５８】
（第４工程）
本実施形態において第４工程では、図１１Ａ及び図１１Ｂに示すように、第１ピラー１Ａの側面及び第２ピラー２の側面の一部にゲート絶縁膜８を形成する。
以下に、本実施形態における第４工程について図を参照しながら詳細に説明する。
【００５９】
図１１Ａ及び図１１Ｂに示すように、半導体基板１が露出した第１ピラー１Ａの側面及び第２ピラー２の一部を構成している半導体凸部１Ｂの側面を熱酸化法により酸化することによって、酸化シリコンからなるゲート絶縁膜８を形成する。このとき、ゲート絶縁膜８の膜厚は５ｎｍ程度とすることが好ましい。なお、このとき、半導体凸部１Ｂの側面のうち半導体基板１が露出しているのは絶縁体凸部３Ａと接していない側面のみであるため、絶縁体凸部３Ａと接している面にはゲート絶縁膜８は形成されない。
【００６０】
（第５工程）
本実施形態において第５工程では、図１１Ａ及び図１１Ｂに示すように、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように、窒化チタン膜１０Ｂ及びタングステン膜１０Ａの積層膜からなるゲート電極層１０を形成する。
以下に、本実施形態における第５工程について図を参照しながら詳細に説明する。
【００６１】
図１１Ａ及び図１１Ｂに示すように、第１のマスク５、凹部９の表面に、窒化チタン膜１０Ｂ及びタングステン膜１０Ａをそれぞれ成膜し積層膜を形成する。このとき、窒化チタン膜１０Ｂは１０ｎｍ程度、タングステン膜１０Ａは３０ｎｍ程度とする。その後、異方性エッチングを行い、凹部９の底部に成膜されていた積層膜を除去し、凹部９の内側面に積層膜を分離させることにより、窒化チタン膜１０Ｂ及びタングステン膜１０Ａの積層膜からなるゲート電極層１０を形成する。つまり、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように、ゲート電極層１０を形成させることとなる。
ここで、第４のマスク５Ａと第５のマスク５Ｂとの離間距離を、予めゲート電極層１０の膜厚の２倍未満としているため、第１ピラー１Ａと第２ピラー２との離間距離もゲート電極層１０の膜厚の２倍未満となっている。これにより、第１ピラー１Ａ周囲のゲート電極層１０と、第２ピラー２周囲のゲート電極層１０を接触させることができ、電気的な接続を確実にすることができる。
また、凹部９の内側面のうち、素子分離領域３側の内側面にも、窒化チタン及びタングステンからなる積層膜が形成されることとなるが、これはゲート電極層としては機能するものではない。
なお、本実施形態において、電極層１０のうち、第１ピラー１Ａの周囲に形成された電極層１０は縦型トランジスタのゲート電極として機能し、第２ピラー２の周囲に形成されたゲート電極層１０は、後述する第３コンタクトプラグ１４Ｃとの接続部として機能する。
【００６２】
次に、図１２Ａ及び図１２Ｂに示すように、ＣＶＤ法により酸化シリコンを凹部９内に埋め込むのに十分な厚みで成膜した後に、成膜した酸化シリコン面をＣＭＰにより研磨しながら、ＣＭＰストッパとなる第１のマスク５の表面が露出するまで平坦化を行う。これにより、凹部９内には、ゲート電極層１０を覆うように、酸化シリコンからなる第１層間絶縁膜１８Ａが形成される。
【００６３】
（第６工程）
本実施形態において第６工程では、図１３Ａ〜図１４Ｂに示すように、第１のマスク５を除去した後、第1ピラー１Ａの上面にエピタキシャル半導体層６を成長させる。具体的には、第２工程にて形成した第１のマスク５を除去する工程と、第１ピラー１Ａ上及び第２ピラー２上に第１層間絶縁膜１８Ａの第２サイドウォール絶縁膜７を形成するとともに、第１ピラー１Ａ上面において、第２サイドウォール絶縁膜７に覆われていない第２のマスク１９を除去することにより第１ピラー１Ａ上面を露出させる工程と、第１ピラー１Ａ上面から選択エピタキシャル成長させることにより、エピタキシャル半導体層６を形成する工程と、から概略構成される。
以下に、本実施形態における第６工程について図を参照しながら詳細に説明する。
【００６４】
まず、図１３Ａ及び図１３Ｂに示すように、第２工程にて形成した第１のマスク５を熱りん酸により除去する。これにより、第１ピラー１Ａ上部に形成されている第２のマスク１９である上部絶縁膜１９Ａ及び、第１層間絶縁膜１８Ａの側面の一部が露出した構造となる。
次に、第１ピラー１Ａ上及び第２ピラー２上に第１層間絶縁膜１８Ａの第２サイドウォール絶縁膜７を形成する。具体的には、まず、ＬＰ−ＣＶＤ法を用いて、第１のマスク５の除去により露出した第１層間絶縁膜１８Ａの側面に窒化シリコン膜を成膜した後、この窒化シリコン膜を異方性エッチングし、第１層間絶縁膜１８Ａの側面に窒化シリコン膜を残すことで形成する。なおこの際、第１ピラー１Ａ上面に形成されている上部絶縁膜１９Ａも同時に除去する。これにより、第１ピラー１Ａ上面が露出することとなり、第１ピラー１Ａの上面を底面とし、第２サイドウォール絶縁膜７を側面とした開口部６Ａが形成される。
ここで、異方性エッチングにより第１層間絶縁膜１８Ａの側面に窒化シリコン膜を残す際、第２ピラー２の上面である埋め込み絶縁膜３Ｃも同時にエッチングされるため、半導体凸部１Ｂ上面には、埋め込み絶縁膜３Ｃの一部からなる絶縁体保護膜３Ｄが残存するようにエッチング量を制御する。
【００６５】
次に、図１４Ａ及び図１４Ｂに示すように、開口部６Ａ内において、第１ピラー１Ａ上面から選択エピタキシャル成長させることにより、エピタキシャル半導体層６を形成する。この際に、第２ピラー２の上部には絶縁体保護膜３Ｄが残存するため、半導体基板１であるシリコンの露出は無い。その結果、第２ピラー２からの選択エピタキシャル成長は生じない。なお、エピタキシャル半導体層６部分には、半導体基板１の不純物イオンとは逆の電荷の不純物イオンをイオン注入する。
【００６６】
以上説明した第６工程の後、第１層間絶縁膜１８Ａ、第２ピラー２及びエピタキシャル半導体層６を覆うように第２層間絶縁膜１８Ｂを形成する。その後、エピタキシャル半導体層６上に、第２層間絶縁膜１８Ｂを貫通する第１コンタクトプラグ１４Ａを形成するとともに、不純物拡散領域１２上に第２コンタクトプラグ１４Ｂを形成し、第２ピラー２の上部にゲート電極層１０に接続する第３コンタクトプラグ１４Ｃを形成する。さらにその後、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂ及び第３コンタクトプラグ１４Ｃの上部に配線層１７を形成する。
以下に、第６工程の後工程について説明する。
【００６７】
まず、第１層間絶縁膜１８Ａ、第２ピラー２及びエピタキシャル半導体層６を覆うように、ＣＶＤ法により酸化シリコンからなる第２層間絶縁膜１８Ｂを成膜する。なお、第１層間絶縁膜１８Ａ及び第２層間絶縁膜１８Ｂからなる積層膜を層間絶縁膜１８と呼ぶ。
【００６８】
次に、エピタキシャル半導体層６の上に第２層間絶縁膜１８Ｂを貫通して第１コンタクトプラグ１４Ａを形成する。このとき、第１コンタクトプラグ１４Ａ上面は、第２層間絶縁膜１８Ｂ上面と概略同一面になるよう形成する。
【００６９】
次に、第２層間絶縁膜１８Ｂ、第１層間絶縁膜１８Ａおよび下部絶縁膜２０を貫通して不純物拡散領域１２と導通する第２コンタクトプラグ１４Ｂを形成する。このとき、第２コンタクトプラグ１４Ｂ上面は、第２層間絶縁膜１２上面と概略同一面になるよう形成する。また、第２コンタクトプラグ１４Ｂの幅は、第１ピラー１Ａの側面に形成されているゲート電極層１０と接しないよう設計する。
【００７０】
次に、絶縁体凸部３Ａの上部に、第２層間絶縁膜１８Ｂを貫通し、かつ、第２ピラー２側面に形成されたゲート電極層１０と接続するように第３コンタクトプラグ１４Ｃを形成する。このとき、第３コンタクトプラグ１８Ｂは、絶縁体凸部３Ａの上部であって、半導体凸部１Ｂと反対側の端部に配置されるよう形成する。なお、第３コンタクトプラグ１４Ｃ上面は、第２層間絶縁膜１８Ｂ上面と概略同一面になるよう形成する。また、第３コンタクトプラグ１４Ｃは素子分離領域３の埋め込み絶縁膜３Ｃに達してもかまわない。
また、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂおよび第３コンタクトプラグ１４Ｃの材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積した積層体を例示できる。
【００７１】
次に、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂおよび第３コンタクトプラグ１４Ｃそれぞれに接続する配線層１７を、金属膜を用いて形成する。金属膜の材料としては、タングステン、アルミニウム、銅等を例示できる。
以上の工程によって、図１Ａおよび図１Ｂに示す、本実施形態である半導体装置を製造することができる。
【００７２】
以上のような、本発明を適用した半導体装置では、第２ピラーが半導体基板の一部である半導体凸部と素子分離領域に埋設された埋め込み絶縁体からなる絶縁体凸部とから構成されている。この半導体凸部の上面には埋め込み絶縁膜の一部からなる絶縁体保護膜が被覆されている。つまり、第２ピラーの上面全面に素子分離領域の一部である埋め込み絶縁膜が成膜されている。これにより、第1ピラーの上面にエピタキシャル半導体層を成長させる際に、第２ピラーからのエピタキシャル成長を防ぐことができ、従来の半導体装置の問題であった、エピタキシャル半導体層に相当する上部拡散層と下部拡散層とのショートを防ぐことができる。その結果、縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を得ることができる。
【００７３】
また、第２ピラーの一部は半導体基板の一部である半導体凸部で構成されている。このため、第２ピラーの下部周辺にも不純物拡散領域を形成させることができ、不純物拡散領域を広く確保して寄生抵抗を低減させることができる。
【００７４】
また、本発明の半導体装置の製造方法によれば、素子分離領域により区画された活性領域の周縁部に段差部を設け、この段差部上に素子分離領域をなす埋め込み絶縁膜の一部を被覆させ、絶縁体保護膜を形成する。この段差部上の絶縁体保護膜により、第１ピラーの上面をエピタキシャル成長させる際に段差部を有する第２ピラーからのエピタキシャル成長を防ぐことができる。つまり、第１ピラーをエピタキシャル成長させることによって得られたエピタキシャル半導体層と、第２ピラーの上部とがショートすることを防ぐことができる。その結果、縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を製造することができる。
また、埋め込み絶縁膜の一部を半導体凸部の上面である段差部に被覆させることにより、第２ピラーからのエピタキシャル成長を防止するマスクを形成する工程を新たに設ける必要が無く、効率的に高性能な半導体装置を製造することができる。
【００７５】
また、本発明の半導体装置の製造方法によれば、新たなマスクを追加することなく、第１ピラー１Ａ上にのみにエピタキシャル半導体層を形成することができる。
【符号の説明】
【００７６】
１…半導体基板 １Ａ…第１ピラー １Ｂ…半導体凸部 １Ｃ…段差部 １Ｄ…突起部 ２…第２ピラー ３…素子分離領域 ３Ａ…絶縁体凸部 ３Ｂ…素子分離用の凹部 ３Ｃ…埋め込み絶縁膜 ３Ｄ…絶縁体保護膜 ４…第１サイドウォール絶縁膜 ５…第１のマスク ５Ａ…第４のマスク ５Ｂ…第５のマスク ６…エピタキシャル半導体層 ６Ａ…開口部 ７…第１サイドウォール絶縁膜 ８…ゲート絶縁膜 ９…凹部 １０…ゲート電極 １０Ａ…タングステン膜 １０Ｂ…窒化チタン膜 １２…不純物拡散領域 １４Ａ…第１コンタクトプラグ １４Ｂ…第２コンタクトプラグ １４Ｃ…第３コンタクトプラグ １６…酸化ストッパ膜 １７…配線層 １８層間絶縁膜 １８Ａ…第１層間絶縁膜 １８Ｂ…第２層間絶縁膜 １９…第２のマスク １９Ａ…上部絶縁膜 １９Ｂ…上部窒化膜 ２０…下部絶縁膜 Ｆ…縦型トランジスタ T…活性領域
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化や大容量化の進展に伴い、従来のプレーナ型ＭＯＳトランジスタに代えて、トランジスタを３次元的に形成した縦型トランジスタを用いた半導体装置の開発が進められている。
縦型トランジスタは、半導体基板上に柱状の半導体（以下、ピラー）を形成し、ピラーの先端に上部拡散領域を設け、基端側に下部拡散領域を設け、ピラー側壁にゲート絶縁膜を介してゲート電極を設けることにより、トランジスタやメモリセルなどの半導体素子をピラーの高さ方向に沿って配置した半導体装置である。
【０００３】
このような縦型トランジスタは、ピラーの高さ方向をゲート長方向とすることができるので、一定長以上のゲート長を確保することができ、短チャネル効果を生じないようにすることが可能である。
また、縦型トランジスタは、ピラーの高さ方向に複数の半導体素子を重ねて配置できるので、半導体基板の面積を増やすことなく高密度化できる。
さらに、縦型トランジスタは、部分空乏型または完全空乏型構造の半導体素子を形成することが比較的容易であるとともに、電界集中効果を利用して高速デバイスや低消費電力の半導体素子を形成することができるといった優れた特徴を有している。
以上の理由により、縦型トランジスタは、低コストで、小型化と大容量化を実現できる半導体装置として期待されている。
【０００４】
このような、ピラーを用いた縦型トランジスタは、ゲート電極がピラーの側面に位置し、また、ピラーの上部にはソース又はドレインとなる拡散層が形成されていることから、ゲート電極を上層の配線に接続することは容易ではない。
例えば、ゲート電極をシリコン基板の平坦領域に引き出し、この引き出し電極部分にゲートコンタクトを接続する方法が考えられるが、この方法では、フォトリソグラフィ及びエッチングによりゲート電極をパターニングする必要があり、ゲート電極の加工工程が増えるだけでなく、シリコンピラーによる大きな段差がリソグラフィの妨げとなるため、立体構造のゲート電極を高精細にパターニングすることはきわめて困難である。
【０００５】
また、上部拡散領域としては、ピラーとの抵抗を低減するためにも、ピラーの上面をエピタキシャル成長させたシリコン膜を用いることが望まれている。
【０００６】
そこで、特許文献１には、立体構造のゲート電極をフォトリソグラフィで加工することなく、ゲートコンタクトとゲート電極との接続を確保する技術が提案されている。
【０００７】
また、本発明者らは、従来の縦型トランジスタを用いた半導体装置には以下のような問題点のあることを見出した。
図１５に、従来の縦型トランジスタを用いた半導体装置の断面図を示す。
シリコンからなる半導体基板１０１上には、素子分離領域１０３となる埋め込み絶縁膜が設けられており、活性領域Ｔ’は素子分離領域１０３によって区画されている。
活性領域Ｔ’内には半導体基板１０１がエッチングされることにより第１ピラー１０１Ａが形成されており、活性領域Ｔ’及び素子分離領域１０３に形成された凹部１０９により区画されている。なお、この第１ピラー１０１Ａはトランジスタ素子の電極として機能する。
【０００８】
また、第１ピラー１０１Ａに隣接するように第２ピラー１０２が形成されている。第２ピラー１０２は、活性領域Ｔ’と素子分離領域１０３に渡って形成されており、凹部１０９によって区画されている。
第２ピラー２は、活性領域Ｔ’内の凹部９において半導体凸部１０１Ｂと、埋め込み絶縁膜からなる絶縁体凸部１０３Ａとが一体化されて構成されている。なお、半導体凸部１０１Ｂと絶縁体凸部１０３Ａとは活性領域Ｔ’と素子分離領域１０３との境界部分で接している。
【０００９】
また、第１ピラー１０１Ａ及び第２ピラー１０２の各側面を覆うように、ゲート絶縁膜１０８を介してゲート電極層１１０が形成されている。
なお、第１ピラー１０１Ａの周囲に形成されたゲート電極層１１０と第２ピラー１０２の周囲に形成されたゲート電極層１１０とは、第１ピラー１０１Ａと第２ピラー１０２との間で接している。つまり、第２ピラー１０２の周囲に形成したゲート電極層１１０に接続するように形成している第３コンタクトプラグ１１４Ｃを介して、第１ピラー１０１Ａの周囲に形成したゲート電極層１１０に給電される。
【００１０】
第１ピラー１０１Ａの上面には第１ピラー１０１Ａからエピタキシャル成長したシリコン膜からなるエピタキシャル半導体層１０６が形成されている。
また、このエピタキシャル半導体層１０６の上部には、第１ピラー１０１Ａに接続するための第１コンタクトプラグ１１４Ａが形成されている。
【００１１】
また、第1ピラー１０１Ａの周囲の凹部１０９の底面には不純物拡散領域１１２が形成されている。
【００１２】
ここで、エピタキシャル半導体層１０６を形成する際、第１ピラー１０１Ａの上面のみならず、図１５に示すように、第２ピラー１０２の一部である半導体凸部１０１Ｂの上面からもシリコンが成長してしまい、半導体凸部１０１Ｂ上面から成長したシリコンとエピタキシャル半導体層１０６とがショートしてしまう。その結果、エピタキシャル半導体層１０６から不純物拡散領域１１２への経路として、第１ピラー１０１Ａの他に第２ピラーの半導体凸部１０１Ｂができてしまう。このため、トランジスタ特性が変わり、正常なトランジスタ動作が困難となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
このように、第１ピラー１０１Ａをエピタキシャル成長させると同時に、第２ピラー１０２の一部である半導体凸部１０１Ｂの上面からもエピタキシャル成長してしまい、結果、エピタキシャル半導体層１０６から不純物拡散領域１１２への経路として、第１ピラー１０１Ａの他に第２ピラーの半導体凸部１０１Ｂができてしまう。さらには、上部拡散領域と下部拡散領域とがショートすることにより、リーク電流が発生するおそれもあり、従来の縦型トランジスタを用いた半導体装置の信頼性が低下するといった問題があった。
【００１５】
また特許文献1では、図１５における第２ピラー１０２に相当するピラーの上面に、ピラーを形成する際に用いたシリコン窒化膜を残存させることにより、ピラー上面からのエピタキシャル成長を防ぐ方法が提案されていた。
しかし、ピラー上面のみにシリコン窒化膜を残存させるための工程が必要となるため、製造工程が複雑となり、さらには製造コストがかかってしまう問題があった。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、半導体基板に、活性領域及び前記活性領域を区画する素子分離領域を形成するとともに、前記活性領域の周縁部に段差部を設け、前記段差部上に前記素子分離領域をなす埋め込み絶縁膜の一部を被覆させる第1工程と、前記活性領域及び前記素子分離領域に第1のマスクを形成してエッチングすることにより、前記活性領域及び前記素子分離領域に凹部を設けることで、前記活性領域に第1ピラーを形成するとともに、前記活性領域の前記段差部及び前記素子分離領域に渡って前記第1ピラーに隣接する第２ピラーを形成する第２工程と、前記活性領域内の前記凹部の底面に不純物拡散領域を形成する第３工程と、前記第１ピラーの側面及び前記第２ピラーの側面の一部にゲート絶縁膜を形成する第４工程と、前記第１ピラー及び前記第２ピラーの各側面を覆うようにゲート電極層を形成する第５工程と、前記第１のマスクを除去した後、前記第1ピラーの上面にエピタキシャル半導体層を成長させる第６工程と、を具備してなることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、素子分離領域により区画された活性領域の周縁部に段差部を設け、この段差部上に素子分離領域をなす埋め込み絶縁膜の一部を被覆させる。この段差部上の埋め込み絶縁膜により、後工程において第１ピラーをエピタキシャル成長させる際に段差部を有する第２ピラーからのエピタキシャル成長を防ぐことができる。つまり、第１ピラーをエピタキシャル成長させることによって得られたエピタキシャル半導体層と、第２ピラーの上部とがショートすることを防ぐことができる。その結果、縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１Ａ】本発明の実施形態である半導体装置の一例を示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図２Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２Ｂ】図２Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図３Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３Ｂ】図３Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図４Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図４Ｂ】図４Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図５Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図５Ｂ】図５Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図６Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図６Ｂ】図６Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図７Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図７Ｂ】図７Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図８Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図８Ｂ】図８Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図９Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図９Ｂ】図９Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１０Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１１Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１２Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１２Ｂ】図１２Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１３Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１３Ｂ】図１３Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１４Ａ】本発明の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１４Ｂ】図１４Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１５】従来の半導体装置を示す断面平面模式図である。
【発明を実施するための形態】
【００１９】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２０】
まず、図１Ａおよび図１Ｂに示す、本発明の実施形態である半導体装置の構造について説明する。
なお、図１Ａは本実施形態に係る半導体装置の平面模式図である。また、図１Ｂは、図１Ａに示す線分Ａ−Ａ’による断面模式図である。
【００２１】
本実施形態である半導体装置は、図１Ａおよび図２Ｂに示すように、トランジスタとして機能させるものであり、活性領域Ｔ及び活性領域Ｔを区画する素子分離領域３が形成されて成る半導体基板１と、活性領域Ｔに設けられた凹部９内に形成され、上面が半導体基板１の主面からなり、縦型トランジスタＦのボディ部を成す第１ピラー１Ａと、活性領域Ｔ及び素子分離領域３に渡って形成され、第１ピラー１Ａに隣接する第２ピラー２と、第１ピラー１Ａの側面及び第２ピラー２の側面の一部を覆うゲート絶縁膜８と、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように形成されたゲート電極層１０と、第１ピラー１Ａ上に形成され、縦型トランジスタＦのソース領域またはドレイン領域の一方をなすエピタキシャル半導体層６と、第1ピラー１Ａの周囲の凹部９底面に形成され、縦型トランジスタＦのソース領域またはドレイン領域の他方をなす不純物拡散領域１２と、を具備してなり、第２ピラー２が、活性領域Ｔの凹部９内において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜３Ｃからなる絶縁体凸部３Ａとから構成され、半導体凸部１Ｂの上面が絶縁体凸部３Ａをなす埋め込み絶縁膜３Ｃの一部によって被覆されている。
以下に、本実施形態における半導体装置の一例を、図１Ａ及び図１Ｂを参照しながら詳細に説明する。
【００２２】
シリコンからなる半導体基板１上には、素子分離領域３となる埋め込み絶縁膜３Ｃが設けられている。この素子分離領域３によって活性領域Ｔが区画されている。なお、埋め込み絶縁膜３Ｃとしては酸化シリコンを用いるとよい。
【００２３】
活性領域Ｔ内には、その上面は半導体基板１の主面からなる第１ピラー１Ａが形成されている。第１ピラー１Ａは、柱状の半導体層（シリコン層）であって、凹部９により区画されている。なお、凹部９は、活性領域Ｔ内の半導体基板１及び埋め込み絶縁膜３Ｃを素子分離領域３の深さに達しないようにエッチングして形成されている。また、第１ピラー１Ａは、縦型トランジスタＦのボディ部を成している。
【００２４】
第１ピラー１Ａに隣接するように第２ピラー２が形成されている。第２ピラー２は、活性領域Ｔと素子分離領域３に渡って形成されており、凹部９によって区画されている。
第２ピラー２は、活性領域Ｔ内の凹部９において第1ピラー１Ａから離間して形成された半導体凸部１Ｂと、素子分離領域３に埋設された埋め込み絶縁膜３Ｃからなる絶縁体凸部３Ａとが一体化されて構成されており、所定の方向（図１Ａでは左右方向）に延在する島状のパターンとなっている。なお、半導体凸部１Ｂと絶縁体凸部３Ａとは活性領域Ｔと素子分離領域３との境界部分で接している。
【００２５】
半導体凸部１Ｂは、活性領域Ｔ内の半導体基板１の一部からなり、凹部９によって区画された柱状の半導体層（シリコン層）である。
なお、半導体凸部１Ｂの幅（図１Ａで上下方向の幅）は、例えば５０〜１００ｎｍ程度とすることが好ましい。また、半導体凸部１Ｂの長さ（図１Ａで左右方向の幅）は、例えば２０〜５０ｎｍ程度とすることが好ましい。これは、後述するが、半導体凸部１Ｂの底部に隣接して不純物拡散領域１２が形成されており、半導体凸部１Ｂの長さが短すぎると、この不純物拡散層１２と絶縁体凸部３Ａとが接近することとなり、結果、寄生抵抗が増大するおそれがあるためである。また、半導体凸部１Ｂの長さが長すぎると、トランジスタの小型化が困難となるため好ましくは、２０〜５０ｎｍ程度がよい。
【００２６】
また、半導体凸部１Ｂの上面は、第１ピラー１Ａの上面よりも半導体基板１側の低い位置にあり、この半導体凸部１Ｂ上面には絶縁体凸部３Ａをなす埋め込み絶縁膜３Ｃの一部が被覆され、絶縁体保護膜３Ｄが形成されている。つまり、半導体凸部１Ｂと絶縁体凸部３Ａとからなる第２ピラー２は、図１Ａに示すように平面視すると、第２ピラー２上面が埋め込み絶縁体３Ｃで覆われた構成となっている。
【００２７】
第１ピラー１Ａの側面及び半導体凸部１Ｂの側面のうち絶縁体凸部３Ａと接していない側面には酸化シリコンからなるゲート絶縁膜８が形成されている。また、第１ピラー1Ａ及び第２ピラー２のそれぞれの側面を覆うようにゲート電極層１０が形成されている。
ゲート電極層１０は、窒化チタン膜１０Ｂ及びタングステン膜１０Ａの積層膜からなり、凹部９の内側面に沿って形成されている。なお、窒化チタン膜１０Ｂの膜厚は１０ｎｍ程度、タングステン膜１０Ａの膜厚は３０ｎｍ程度とすることが好ましい。
ここで、凹部９の内側面のうち、素子分離領域３側の内側面にも、窒化チタン及びタングステンからなる積層膜が形成されているが、これはゲート電極層としては機能しない。
【００２８】
ここで、第１ピラー１Ａと第２ピラー２との距離は、ゲート電極層１０の膜厚の２倍未満となるよう設計されている。このように、第１ピラー１Ａと第２ピラー２とを近接配置とすることにより、第１ピラー１Ａ周囲のゲート電極層１０と、第２ピラー２周囲のゲート電極層１０を接触させることができ、電気的な接続を確実にすることができる。
【００２９】
第1ピラー１Ａの周囲の凹部９底面である半導体基板１表面には、縦型トランジスタＦのソース領域またはドレイン領域の一方をなす不純物拡散領域１２が形成されている。また、不純物拡散領域１２は、第１ピラー１Ａと半導体凸部１Ａとの間の凹部９底面にも形成されている。
なお、素子分離領域３は不純物拡散領域１２よりも深く形成されており、素子分離領域３を挟んで隣接する活性領域Ｔとは別の活性領域の不純物拡散領域同士が導通しないようになっている。
また、不純物拡散領域１２は、活性領域Ｔ内の不純物とは異なる導電型を有する不純物イオンが注入されている。
【００３０】
また、活性領域Ｔ内において、不純物拡散領域１２の上面に相当する半導体基板１の表面に酸化シリコンからなる下部絶縁膜２０が形成されている。この下部絶縁膜２０の上にゲート電極層１０が形成されているため、不純物拡散領域１２とゲート電極１０との底部とが電気的に絶縁されている。
【００３１】
凹部９内及び素子分離領域３上を覆うように、酸化シリコン等からなる第１層間絶縁膜１８Ａが積層されている。これにより、ゲート電極層１０は第１層間絶縁膜１８Ａにより覆われる構造となる。
【００３２】
第１ピラー１Ａ上及び第２ピラー２上には、第１層間絶縁膜１８Ａの第２サイドウォール絶縁膜７が形成されている。なお、第１ピラー１Ａ上においては酸化シリコン等からなる上部絶縁膜１９Ａを介して第２サイドウォール絶縁膜７が形成されている。なお、第２サイドウォール絶縁膜７としては例えば窒化シリコンからなる。
【００３３】
第１ピラー１Ａの上部には、上部絶縁膜１９Ａの一部を貫通し、第１ピラー１Ａの上面を底面とし、第２サイドウォール絶縁膜７を側面とした開口部６Ａが形成されている。つまり、開口部６Ａは、第２サイドウォール絶縁膜７を介して第１層間絶縁膜１８Ａに囲まれた構造となっている。
【００３４】
第１ピラー１Ａ上であって、開口部６Ａ内には、縦型トランジスタＦのソース領域またはドレイン領域の他方をなすエピタキシャル半導体層６が形成されている。
このエピタキシャル半導体層６は、第１ピラー1Ａの上面がエピタキシャル成長されたシリコン膜からなり、不純物拡散領域１２と同様に、活性領域Ｔ内の不純物とは異なる導電型を有する不純物イオンが注入されている。
なお、エピタキシャル半導体層６は、開口部６Ａの上部、さらには開口部６Ａ上部から第１層間絶縁膜１８Ａ上面の一部に回り込むように形成されている。
ここで、開口部６Ａの内側面にはサイドウォール絶縁膜７が形成されているため、エピタキシャル半導体層６と、第１ピラー１Ａの周囲に形成されているゲート電極１０とは電気的に絶縁されている。
【００３５】
第１層間絶縁膜１８Ａ、エピタキシャル半導体層６及び第２ピラー２の上部には、第１層間絶縁膜１８Ａと同様の酸化シリコン等からなる第２層間絶縁膜１８Ｂが成膜されている。
【００３６】
エピタキシャル半導体層６の上面には、第１コンタクトプラグ１４Ａが形成されており、エピタキシャル半導体層６を介して第１ピラー１Ａに接続されている。また、第１コンタクトプラグ１４Ａの上面には配線１７が形成されている。
【００３７】
また、不純物拡散領域１２と接続するように不純物拡散領域１２上には第２コンタクトプラグ１４Ｂが形成されている。第２コンタクトプラグ１４Ｂは、第１層間絶縁膜１８Ａおよび第２層間絶縁膜１８Ｂを貫通するように設けられている。なお、第２コンタクトプラグ１４Ｂは、不純物拡散領域１２に電位を与える機能を有している。
【００３８】
絶縁体凸部３Ａの上部には、第２層間絶縁膜１８Ｂを貫通して、ゲート電極層１０と接続するための第３コンタクトプラグ１４Ｃが形成されている。第３コンタクトプラグ１４Ｃは、素子分離領域３の底面の深さに達しないよう設けられている。
なお、本実施形態で第３コンタクトプラグ１４Ｃは、絶縁体凸部３Ａの延在する方向において、半導体凸部１Ｂと反対側の端部に配置されている
【００３９】
また、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂ及び第３コンタクトプラグ１４Ｃはいずれもタングステン等の導電性材料により形成されている。なお、いずれの上面も第２層間絶縁膜１８Ｂの上面と概略同一面となるよう設計されており、さらにいずれの上面にも配線１７が形成されている。
【００４０】
以上のような構成を有する半導体装置は、不純物拡散領域１２が縦型トランジスタＦのソース領域またはドレイン領域の一方として機能し、エピタキシャル半導体層６がソース領域またはドレイン領域の他方として機能する。
また、第１ピラー１Ａの周囲に形成されたゲート電極層１０は、第２ピラー２の周囲に形成されたゲート電極１０を通じて第３コンタクトプラグ１４Ｃに接続されており、さらに第３コンタクトプラグ１４Ｃの上面に形成されている配線１７に接続されている。また、チャネル領域は第１ピラー１Ａの縦方向（図１Ｂにおいて上下方向）に形成され、ゲート絶縁膜８を介したゲート電極１０からの電界によって制御されている。
【００４１】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、半導体基板に、活性領域及び活性領域を区画する素子分離領域を形成するとともに、活性領域の周縁部に段差部を設け、段差部上に素子分離領域をなす埋め込み絶縁膜の一部を被覆させる第1工程と、活性領域及び素子分離領域に第1のマスクを形成してエッチングすることにより、活性領域及び素子分離領域に凹部を設けることで、活性領域に第1ピラーを形成するとともに、活性領域の段差部及び素子分離領域に渡って第1ピラーに隣接する第２ピラーを形成する第２工程と、活性領域内の凹部の底面に不純物拡散領域を形成する第３工程と、第１ピラーの側面及び第２ピラーの側面の一部にゲート絶縁膜を形成する第４工程と、第１ピラー及び第２ピラーの各側面を覆うようにゲート電極層を形成する第５工程と、第１のマスクを除去した後、第1ピラーの上面にエピタキシャル半導体層を成長させる第６工程と、に概略構成される。
なお、図２Ａ〜図１６Ｂは、本発明の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａおよび図１Ｂに示す半導体装置を製造する。
【００４２】
（第１工程）
本実施形態において第１工程は、図２Ａ〜図６Ｂに示すように、半導体基板１の主面上に第２のマスク１９を形成し、第２のマスク１９に覆われていない半導体基板１の主面をエッチングして半導体基板１に段差部１Ｃを設けると同時に半導体基板１の主面を上面とする突起部１Ｄを設け、突起部１Ｄを囲む段差部１Ｃ上に突起部１Ｄの第１サイドウォール絶縁膜４を形成する工程と、第２のマスク１９及び第１サイドウォール絶縁膜４を第３のマスクとして、半導体基板１をエッチングすることにより、素子分離用の凹部３Ｂを設ける工程と、第１サイドウォール絶縁膜４を除去してから、素子分離用の凹部３Ｂ及び段差部１Ｃに埋め込み絶縁膜３Ｃを形成する工程と、から概略構成される。
【００４３】
まず、図２Ａ及び図２Ｂに示すように、加工前の半導体基板１を用意し、後述する活性領域Ｔの形成領域の一部を覆うように、上部絶縁膜１９Ａと上部窒化膜１９Ｂとからなる第２のマスク１９を形成する。なお、上部絶縁膜１９Ａは例えば酸化シリコンからなる。
次に、第２のマスク１９に覆われていない半導体基板１の主面をエッチングして半導体基板１に段差部１Ｃを設けると同時に半導体基板１の主面を上面とする突起部１Ｄを設ける。このときの段差部１Ｃの深さは２０ｎｍ程度とし、エッチングとしては異方性ドライエッチングを用いるとよい。なお、本実施形態における異方性エッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力５０ｍＴｏｒｒの下、Ｃｌ２とＯ２の混合ガスを２００ｓｃｃｍの流量で導入し、ＲＦパワーを４００Ｗかけて行うとよい。
なお、本実施形態では、半導体基板１としてＰ型のシリコン基板を用いるとよい。
【００４４】
次に、図３Ａ及び図３Ｂに示すように、突起部１Ｄを囲む段差部１Ｃ上に、突起部１Ｄの第１サイドウォール絶縁膜４を形成する。このとき第１サイドウォール絶縁膜４は３０ｎｍ程度とし、酸化シリコンを用いるとよい。なお、具体的な形成方法としては、まず、ＬＰ−ＣＶＤ法を用いて酸化シリコンを第２のマスク１９及び半導体基板１上に成膜し、次いで異方性ドライエッチングにより、第２のマスク１９の上面ならびに半導体基板１の上面を露出させる。これにより、突起部１Ｄを囲むように段差部１Ｃ上に膜厚３０ｎｍ程度の第１サイドウォール絶縁膜４を形成する。
なお、半導体基板１のうち、第２のマスク１９と第１サイドウォール絶縁膜４とに覆われた領域が活性領域Ｔとなる。
【００４５】
次に、図４Ａ及び図４Ｂに示すように、第２のマスク１９及び第１サイドウォール絶縁膜４を第３のマスクとして、半導体基板１をエッチングすることにより、素子分離用の凹部３Ｂを設ける。このときの素子分離用の凹部３Ｂの深さは３５０ｎｍ程度とし、エッチングとしては異方性ドライエッチングを用いるとよい。なお、本実施形態における異方性エッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力５０ｍＴｏｒｒの下、Ｃｌ２とＯ２の混合ガスを２００ｓｃｃｍの流量で導入し、ＲＦパワーを８００Ｗかけて行うとよい。
【００４６】
次に、図５Ａ及び図５Ｂに示すように、第１サイドウォール絶縁膜４を除去する。除去方法としては、ＮＨ４ＦとＨＦとＨ２Ｏの混合溶液を用いたウェットエッチングがよい。
第１サイドウォール絶縁膜４の除去後、素子分離用の凹部３Ｂ及び段差部１Ｃ上に埋め込み絶縁膜３ＣをＨＤＰ法（高密度プラズマＣＶＤ法）によって成長させる。その後、上部窒化膜１９ＢをＣＭＰストッパ膜として用いて、第２のマスク１９上の埋め込み絶縁膜３ＣをＣＭＰ（Chemical mechanical polishing）によって除去し平坦化することにより、素子分離用の凹部３Ｂ及び段差部１Ｃ上に埋め込み絶縁膜３Ｃを残留させる。このようにして埋め込み絶縁膜３Ｃからなる素子分離領域３を形成する。なお、埋め込み絶縁体３Ｃとしては、酸化シリコンを用いるとよい。
【００４７】
次に、図６Ａ及び図６Ｂに示すように、上部窒化膜１９Ｂと等しい膜厚分だけ素子分離領域３をウェットエッチングする。ウェットエッチングとしては、ＮＨ４ＦとＨＦとＨ２Ｏの混合溶液を用いるとよい。さらに、ウェットエッチングの後、上部窒化膜１９Ｂを熱りん酸にて除去し、上部絶縁膜１９Ａを露出させる。
【００４８】
（第２工程）
本実施形態において第２工程では、図７Ａ〜図９Ｂに示すように、活性領域Ｔ及び素子分離領域３に第1のマスク５を形成してエッチングすることにより、活性領域Ｔ及び素子分離領域３に凹部９を設けることで、活性領域Ｔに第1ピラー１Ａを形成するとともに、活性領域Ｔの段差部１Ｃ及び素子分離領域３に渡って第1ピラー１Ａに隣接する第２ピラー２を形成する。具体的には、第１のマスク５のうち、第1ピラー用の第４のマスク５Ａを活性領域Ｔの半導体基板１上に形成するとともに、第２ピラー用の第５のマスク５Ｂを活性領域Ｔの段差部１Ｃ上に被覆させた埋め込み絶縁膜３Ｃ上から素子分離領域３上にかけて形成し、エッチングすることにより、活性領域Ｔ内に第1ピラー１Ａを形成するとともに、段差部１Ｃを上面とする半導体凸部１Ｂ及び埋め込み絶縁膜３Ｃの一部からなる絶縁体凸部３Ａから構成された第２ピラー２を形成する。
以下に、本実施形態における第２工程について図を参照しながら詳細に説明する。
【００４９】
まず、図７Ａ及び図７Ｂに示すように、活性領域Ｔ及び素子分離領域３に第1のマスク５を形成する。第１のマスク５は、第１ピラー用の第４のマスク５Ａ、第２ピラー用の第５のマスク５Ｂ及び素子分離用の第６のマスク５Ｃとから構成されている。なお、第１ピラー用のマスク５Ａは、第１ピラー１Ａの形成領域である活性領域Ｔ内の半導体基板１上に形成し、第２ピラー用の第５のマスク５Ｂは、第２ピラー２の形成領域である段差部１Ｃ上に被覆させた埋め込み絶縁膜３Ｃ上から素子分離領域３上にかけて形成する。このとき、第４のマスク５Ａと第５のマスク５Ｂとの離間距離を、後述工程にて形成するゲート電極層１０の膜厚の２倍未満とする。また、素子分離用マスク５Ｃは、隣接する活性領域Ｔとは別の活性領域との導通を防止するための素子分離領域３のエッチング保護膜として、活性領域Ｔ及び後述する第２ピラー２の形成領域を囲むように形成する。
【００５０】
次に、図８Ａ及び図８Ｂに示すように、第１のマスク５をマスクとして、第５のマスク５Ｂに覆われていない埋め込み絶縁膜３Ｃを途中までエッチングする絶縁膜ドライエッチングを行う。このときの埋め込み絶縁膜３Ｃのエッチング深さは１００ｎｍ程度とし、エッチングとしては異方性ドライエッチングを用いるとよい。なお、本実施形態における異方性ドライエッチングは、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力８ｍＴｏｒｒの下、ＣＦ４とＡｒの混合ガスを２００ｓｃｃｍの流量で導入し、ＲＦパワーを３００Ｗかけて行うとよい。
【００５１】
引き続き、図９Ａ及び図９Ｂに示すように、第１のマスク５をマスクとして、エッチングを行う。具体的には、第４のマスク５Ａ及び第５のマスク５Ｂに覆われていない半導体基板１及び素子分離領域３である埋め込み絶縁膜３Ｃをエッチングするシリコンドライエッチングにより、活性領域Ｔ及び素子分離領域３に凹部９を設けることで、活性領域Ｔ内に第1ピラー１Ａを形成するとともに、活性領域Ｔの段差部１Ｃ及び素子分離領域３に渡って第1ピラー１Ａに隣接する第２ピラー２を形成する。このとき、第２ピラー２は、段差部１Ｃを上面とする半導体凸部１Ｂと埋め込み絶縁膜３Ｃの一部からなる絶縁体凸部３Ａとから構成される。なおこのとき、半導体凸部１Ｂ上面には絶縁体凸部３Ａをなす埋め込み絶縁膜３Ｃの一部からなる絶縁体保護膜３Ｄが形成される。これにより、活性領域Ｔ内に、凹部９により囲まれた第１ピラー１Ａと、第１ピラー１Ａに隣接するように配置され、周囲を凹部９により囲まれた第２ピラー２とを形成することができる。
なお、第４のマスク５Ａに覆われていない半導体基板１のエッチング深さは２００ｎｍ程度とする。また、本実施形態におけるシリコンドライエッチングとしては、市販のＩＣＰタイプのプラズマエッチャーを用いて、圧力２０ｍＴｏｒｒの下、ＨＢｒとＣｌ２とＨｅの混合ガスを４００ｓｃｃｍの流量で導入し、ＲＦパワーを５００Ｗかけて行うとよい。また、シリコンエッチングを行う際、素子分離領域３内の凹部９の底部には埋込み絶縁体が残存するようにエッチング量を制御する。
【００５２】
ここで、本実施形態でのシリコンドライエッチングにおける半導体基板であるシリコンのエッチングレートは、埋め込み絶縁膜３Ｃである酸化膜のエッチングレートよりも高く、さらに、上述した絶縁膜ドライエッチングにより埋め込み絶縁膜３Ｃを途中までエッチングしているため、このシリコンドライエッチングにより、第１ピラー１Ａの周囲の凹部９と第２ピラー２の周囲の凹部９との深さが一致するよう制御することができる。なお、本実施形態では、シリコンのエッチングレートは、酸化膜のエッチングレートの２倍と設定した。
【００５３】
（第３工程）
本実施形態において第３工程では、図１０Ａ及び図１０Ｂに示すように、活性領域Ｔ内の凹部９の底面に不純物拡散領域１２を形成する。
以下に、本実施形態における第３工程について図を参照しながら詳細に説明する。
【００５４】
まず、凹部９の内側面に酸化ストッパ膜１６（不図示）を形成する。この酸化ストッパ膜１６は、ＣＶＤ法を用いて、凹部９が完全に埋め込まれない厚み（本例では、１５ｎｍ程度）で、凹部９の内側面に窒化シリコン膜を成膜した後、この窒化シリコン膜を異方性エッチングし、凹部９の内側面のみに窒化シリコン膜を残すことで形成する。
また、このとき、活性領域Ｔ内における凹部９の底部では、半導体基板１の表面（シリコン面）が露出した状態となる。
【００５５】
次に、図１０Ａ及び図１０Ｂに示すように、活性領域Ｔ内の半導体基板１の表面が露出している凹部９底面に、熱酸化法によって酸化シリコンである下部絶縁膜２０を形成する。具体的には、このとき第１ピラー１Ａの側面及び半導体凸部１Ｂの側面は酸化ストッパ膜１６が形成されているため、酸化はされない。さらに、第1ピラー１Ａの上面は第４のマスク５Ａが形成されているため、酸化されない。なお、下部絶縁膜２０の膜厚は１０ｎｍ程度とすることが好ましい。
【００５６】
下部絶縁膜２０を形成した後、イオン注入法を用いて、凹部９の底面に相当する半導体基板１表面に、活性領域Ｔ内の不純物とは異なる導電型を有する不純物イオンを注入して不純物拡散領域１２を形成する。本例では半導体基板１としてＰ型のシリコン基板を用いているため、Ｎ型不純物を注入した不純物拡散領域１２の形成方法について説明する。
まず、イオン注入法を用いて、ヒ素（Ａｓ）等のＮ型不純物を拡散させることにより活性領域Ｔ内の凹部９底面に不純物拡散領域１２を形成する。不純物拡散領域１２は、後の製造工程中に加えられる熱によって拡散し、凹部９の底面から第１ピラー１Ａ側及び第２ピラー２側に広がりを有するように形成される。このイオン注入の実施直後に、窒素雰囲気でのアニール処理を実施してもよい。
不純物拡散領域１２の不純物濃度は、第１ピラー１Ａ側及び第２ピラー２側に最終的に拡散される部分の不純物濃度が、デバイス上必要とされる拡散層抵抗を満足できるように設定され、そのような不純物濃度となるようにイオン注入のドーズ量が設定される。また、不純物をイオン注入する際は、素子分離領域３下の半導体基板1に不純物が導入されないように、注入エネルギー、素子分離領域３の形成領域の深さおよび凹部９の深さを設定しなければならない。また、凹部９は素子分離領域３の形成領域の溝深さよりも浅く形成して、活性領域Ｔと隣接して配置する別の素子と不純物拡散領域１２を介して短絡しないようにする。
なお、本例では注入エネルギーを１０ＫｅＶ、ドーズ量を１×１０１４〜３×１０１５aｔoｍｓ／ｃｍ２とした。
【００５７】
次に、熱リン酸を用いた湿式エッチングによって、凹部９の内側面に形成した酸化ストッパ膜１６を除去する。このとき第１のマスク５も同時にエッチングされるため、湿式エッチング後に第１のマスク５が残存するように湿式エッチングの時間を調節する。
引き続き、第１ピラー１Ａの側面及び半導体凸部１Ｂの側面に形成されている自然酸化膜を、希フッ酸（ＨＦ）を用いた湿式エッチングによって除去して、半導体基板１の清浄なシリコン面を露出させる。このとき、下部絶縁膜２０も同時にエッチングされるため、湿式エッチング後に下部絶縁膜２０が残存するように湿式エッチングの時間を調節する。
【００５８】
（第４工程）
本実施形態において第４工程では、図１１Ａ及び図１１Ｂに示すように、第１ピラー１Ａの側面及び第２ピラー２の側面の一部にゲート絶縁膜８を形成する。
以下に、本実施形態における第４工程について図を参照しながら詳細に説明する。
【００５９】
図１１Ａ及び図１１Ｂに示すように、半導体基板１が露出した第１ピラー１Ａの側面及び第２ピラー２の一部を構成している半導体凸部１Ｂの側面を熱酸化法により酸化することによって、酸化シリコンからなるゲート絶縁膜８を形成する。このとき、ゲート絶縁膜８の膜厚は５ｎｍ程度とすることが好ましい。なお、このとき、半導体凸部１Ｂの側面のうち半導体基板１が露出しているのは絶縁体凸部３Ａと接していない側面のみであるため、絶縁体凸部３Ａと接している面にはゲート絶縁膜８は形成されない。
【００６０】
（第５工程）
本実施形態において第５工程では、図１１Ａ及び図１１Ｂに示すように、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように、窒化チタン膜１０Ｂ及びタングステン膜１０Ａの積層膜からなるゲート電極層１０を形成する。
以下に、本実施形態における第５工程について図を参照しながら詳細に説明する。
【００６１】
図１１Ａ及び図１１Ｂに示すように、第１のマスク５、凹部９の表面に、窒化チタン膜１０Ｂ及びタングステン膜１０Ａをそれぞれ成膜し積層膜を形成する。このとき、窒化チタン膜１０Ｂは１０ｎｍ程度、タングステン膜１０Ａは３０ｎｍ程度とする。その後、異方性エッチングを行い、凹部９の底部に成膜されていた積層膜を除去し、凹部９の内側面に積層膜を分離させることにより、窒化チタン膜１０Ｂ及びタングステン膜１０Ａの積層膜からなるゲート電極層１０を形成する。つまり、第１ピラー１Ａ及び第２ピラー２の各側面を覆うように、ゲート電極層１０を形成させることとなる。
ここで、第４のマスク５Ａと第５のマスク５Ｂとの離間距離を、予めゲート電極層１０の膜厚の２倍未満としているため、第１ピラー１Ａと第２ピラー２との離間距離もゲート電極層１０の膜厚の２倍未満となっている。これにより、第１ピラー１Ａ周囲のゲート電極層１０と、第２ピラー２周囲のゲート電極層１０を接触させることができ、電気的な接続を確実にすることができる。
また、凹部９の内側面のうち、素子分離領域３側の内側面にも、窒化チタン及びタングステンからなる積層膜が形成されることとなるが、これはゲート電極層としては機能するものではない。
なお、本実施形態において、電極層１０のうち、第１ピラー１Ａの周囲に形成された電極層１０は縦型トランジスタのゲート電極として機能し、第２ピラー２の周囲に形成されたゲート電極層１０は、後述する第３コンタクトプラグ１４Ｃとの接続部として機能する。
【００６２】
次に、図１２Ａ及び図１２Ｂに示すように、ＣＶＤ法により酸化シリコンを凹部９内に埋め込むのに十分な厚みで成膜した後に、成膜した酸化シリコン面をＣＭＰにより研磨しながら、ＣＭＰストッパとなる第１のマスク５の表面が露出するまで平坦化を行う。これにより、凹部９内には、ゲート電極層１０を覆うように、酸化シリコンからなる第１層間絶縁膜１８Ａが形成される。
【００６３】
（第６工程）
本実施形態において第６工程では、図１３Ａ〜図１４Ｂに示すように、第１のマスク５を除去した後、第1ピラー１Ａの上面にエピタキシャル半導体層６を成長させる。具体的には、第２工程にて形成した第１のマスク５を除去する工程と、第１ピラー１Ａ上及び第２ピラー２上に第１層間絶縁膜１８Ａの第２サイドウォール絶縁膜７を形成するとともに、第１ピラー１Ａ上面において、第２サイドウォール絶縁膜７に覆われていない第２のマスク１９を除去することにより第１ピラー１Ａ上面を露出させる工程と、第１ピラー１Ａ上面から選択エピタキシャル成長させることにより、エピタキシャル半導体層６を形成する工程と、から概略構成される。
以下に、本実施形態における第６工程について図を参照しながら詳細に説明する。
【００６４】
まず、図１３Ａ及び図１３Ｂに示すように、第２工程にて形成した第１のマスク５を熱りん酸により除去する。これにより、第１ピラー１Ａ上部に形成されている第２のマスク１９である上部絶縁膜１９Ａ及び、第１層間絶縁膜１８Ａの側面の一部が露出した構造となる。
次に、第１ピラー１Ａ上及び第２ピラー２上に第１層間絶縁膜１８Ａの第２サイドウォール絶縁膜７を形成する。具体的には、まず、ＬＰ−ＣＶＤ法を用いて、第１のマスク５の除去により露出した第１層間絶縁膜１８Ａの側面に窒化シリコン膜を成膜した後、この窒化シリコン膜を異方性エッチングし、第１層間絶縁膜１８Ａの側面に窒化シリコン膜を残すことで形成する。なおこの際、第１ピラー１Ａ上面に形成されている上部絶縁膜１９Ａも同時に除去する。これにより、第１ピラー１Ａ上面が露出することとなり、第１ピラー１Ａの上面を底面とし、第２サイドウォール絶縁膜７を側面とした開口部６Ａが形成される。
ここで、異方性エッチングにより第１層間絶縁膜１８Ａの側面に窒化シリコン膜を残す際、第２ピラー２の上面である埋め込み絶縁膜３Ｃも同時にエッチングされるため、半導体凸部１Ｂ上面には、埋め込み絶縁膜３Ｃの一部からなる絶縁体保護膜３Ｄが残存するようにエッチング量を制御する。
【００６５】
次に、図１４Ａ及び図１４Ｂに示すように、開口部６Ａ内において、第１ピラー１Ａ上面から選択エピタキシャル成長させることにより、エピタキシャル半導体層６を形成する。この際に、第２ピラー２の上部には絶縁体保護膜３Ｄが残存するため、半導体基板１であるシリコンの露出は無い。その結果、第２ピラー２からの選択エピタキシャル成長は生じない。なお、エピタキシャル半導体層６部分には、半導体基板１の不純物イオンとは逆の電荷の不純物イオンをイオン注入する。
【００６６】
以上説明した第６工程の後、第１層間絶縁膜１８Ａ、第２ピラー２及びエピタキシャル半導体層６を覆うように第２層間絶縁膜１８Ｂを形成する。その後、エピタキシャル半導体層６上に、第２層間絶縁膜１８Ｂを貫通する第１コンタクトプラグ１４Ａを形成するとともに、不純物拡散領域１２上に第２コンタクトプラグ１４Ｂを形成し、第２ピラー２の上部にゲート電極層１０に接続する第３コンタクトプラグ１４Ｃを形成する。さらにその後、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂ及び第３コンタクトプラグ１４Ｃの上部に配線層１７を形成する。
以下に、第６工程の後工程について説明する。
【００６７】
まず、第１層間絶縁膜１８Ａ、第２ピラー２及びエピタキシャル半導体層６を覆うように、ＣＶＤ法により酸化シリコンからなる第２層間絶縁膜１８Ｂを成膜する。なお、第１層間絶縁膜１８Ａ及び第２層間絶縁膜１８Ｂからなる積層膜を層間絶縁膜１８と呼ぶ。
【００６８】
次に、エピタキシャル半導体層６の上に第２層間絶縁膜１８Ｂを貫通して第１コンタクトプラグ１４Ａを形成する。このとき、第１コンタクトプラグ１４Ａ上面は、第２層間絶縁膜１８Ｂ上面と概略同一面になるよう形成する。
【００６９】
次に、第２層間絶縁膜１８Ｂ、第１層間絶縁膜１８Ａおよび下部絶縁膜２０を貫通して不純物拡散領域１２と導通する第２コンタクトプラグ１４Ｂを形成する。このとき、第２コンタクトプラグ１４Ｂ上面は、第２層間絶縁膜１２上面と概略同一面になるよう形成する。また、第２コンタクトプラグ１４Ｂの幅は、第１ピラー１Ａの側面に形成されているゲート電極層１０と接しないよう設計する。
【００７０】
次に、絶縁体凸部３Ａの上部に、第２層間絶縁膜１８Ｂを貫通し、かつ、第２ピラー２側面に形成されたゲート電極層１０と接続するように第３コンタクトプラグ１４Ｃを形成する。このとき、第３コンタクトプラグ１８Ｂは、絶縁体凸部３Ａの上部であって、半導体凸部１Ｂと反対側の端部に配置されるよう形成する。なお、第３コンタクトプラグ１４Ｃ上面は、第２層間絶縁膜１８Ｂ上面と概略同一面になるよう形成する。また、第３コンタクトプラグ１４Ｃは素子分離領域３の埋め込み絶縁膜３Ｃに達してもかまわない。
また、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂおよび第３コンタクトプラグ１４Ｃの材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積した積層体を例示できる。
【００７１】
次に、第１コンタクトプラグ１４Ａ、第２コンタクトプラグ１４Ｂおよび第３コンタクトプラグ１４Ｃそれぞれに接続する配線層１７を、金属膜を用いて形成する。金属膜の材料としては、タングステン、アルミニウム、銅等を例示できる。
以上の工程によって、図１Ａおよび図１Ｂに示す、本実施形態である半導体装置を製造することができる。
【００７２】
以上のような、本発明を適用した半導体装置では、第２ピラーが半導体基板の一部である半導体凸部と素子分離領域に埋設された埋め込み絶縁体からなる絶縁体凸部とから構成されている。この半導体凸部の上面には埋め込み絶縁膜の一部からなる絶縁体保護膜が被覆されている。つまり、第２ピラーの上面全面に素子分離領域の一部である埋め込み絶縁膜が成膜されている。これにより、第1ピラーの上面にエピタキシャル半導体層を成長させる際に、第２ピラーからのエピタキシャル成長を防ぐことができ、従来の半導体装置の問題であった、エピタキシャル半導体層に相当する上部拡散層と下部拡散層とのショートを防ぐことができる。その結果、縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を得ることができる。
【００７３】
また、第２ピラーの一部は半導体基板の一部である半導体凸部で構成されている。このため、第２ピラーの下部周辺にも不純物拡散領域を形成させることができ、不純物拡散領域を広く確保して寄生抵抗を低減させることができる。
【００７４】
また、本発明の半導体装置の製造方法によれば、素子分離領域により区画された活性領域の周縁部に段差部を設け、この段差部上に素子分離領域をなす埋め込み絶縁膜の一部を被覆させ、絶縁体保護膜を形成する。この段差部上の絶縁体保護膜により、第１ピラーの上面をエピタキシャル成長させる際に段差部を有する第２ピラーからのエピタキシャル成長を防ぐことができる。つまり、第１ピラーをエピタキシャル成長させることによって得られたエピタキシャル半導体層と、第２ピラーの上部とがショートすることを防ぐことができる。その結果、縦型トランジスタとしての機能が低下することなく、安定性の高い半導体装置を製造することができる。
また、埋め込み絶縁膜の一部を半導体凸部の上面である段差部に被覆させることにより、第２ピラーからのエピタキシャル成長を防止するマスクを形成する工程を新たに設ける必要が無く、効率的に高性能な半導体装置を製造することができる。
【００７５】
また、本発明の半導体装置の製造方法によれば、新たなマスクを追加することなく、第１ピラー１Ａ上にのみにエピタキシャル半導体層を形成することができる。
【符号の説明】
【００７６】
１…半導体基板 １Ａ…第１ピラー １Ｂ…半導体凸部 １Ｃ…段差部 １Ｄ…突起部 ２…第２ピラー ３…素子分離領域 ３Ａ…絶縁体凸部 ３Ｂ…素子分離用の凹部 ３Ｃ…埋め込み絶縁膜 ３Ｄ…絶縁体保護膜 ４…第１サイドウォール絶縁膜 ５…第１のマスク ５Ａ…第４のマスク ５Ｂ…第５のマスク ６…エピタキシャル半導体層 ６Ａ…開口部 ７…第１サイドウォール絶縁膜 ８…ゲート絶縁膜 ９…凹部 １０…ゲート電極 １０Ａ…タングステン膜 １０Ｂ…窒化チタン膜 １２…不純物拡散領域 １４Ａ…第１コンタクトプラグ １４Ｂ…第２コンタクトプラグ １４Ｃ…第３コンタクトプラグ １６…酸化ストッパ膜 １７…配線層 １８層間絶縁膜 １８Ａ…第１層間絶縁膜 １８Ｂ…第２層間絶縁膜 １９…第２のマスク １９Ａ…上部絶縁膜 １９Ｂ…上部窒化膜 ２０…下部絶縁膜 Ｆ…縦型トランジスタ T…活性領域
【特許請求の範囲】
【請求項１】
活性領域及び前記活性領域を区画する素子分離領域が形成されて成る半導体基板と、
前記活性領域に設けられた凹部内に形成され、上面が前記半導体基板の主面からなり、縦型トランジスタのボディ部を成す第１ピラーと、
前記活性領域及び前記素子分離領域に渡って形成され、前記第１ピラーに隣接する第２ピラーと、
前記第１ピラーの側面及び前記第２ピラーの側面の一部を覆うゲート絶縁膜と、
前記第１ピラー及び前記第２ピラーの各側面を覆うように形成されたゲート電極層と、
前記第１ピラー上に形成され、前記縦型トランジスタのソース領域またはドレイン領域の一方をなすエピタキシャル半導体層と、
前記第１ピラーの周囲の前記凹部底面に形成され、前記縦型トランジスタのソース領域またはドレイン領域の他方をなす不純物拡散領域と、を具備してなり、
前記第２ピラーが、前記活性領域の前記凹部内において前記第1ピラーから離間して形成された半導体凸部と、前記素子分離領域に埋設された埋め込み絶縁膜からなる絶縁体凸部とから構成され、前記半導体凸部の上面が前記絶縁体凸部をなす前記埋め込み絶縁膜の一部によって被覆されていることを特徴とする半導体装置。
【請求項２】
前記第1ピラーの前記上面よりも前記半導体凸部の上面が低くされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不純物拡散領域が前記第1ピラーと前記半導体凸部との間の前記凹部底面にも形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記エピタキシャル半導体層上に第１コンタクトプラグが形成されていることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記絶縁体凸部は、前記素子分離領域内に設けられた前記凹部によって区画されていることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記不純物拡散領域上に第２コンタクトプラグが形成されていることを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置。
【請求項７】
前記ゲート電極層に接続する第３コンタクトプラグが前記絶縁体凸部の上部に形成されていることを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記第３コンタクトプラグは、前記絶縁体凸部の上部であって、前記半導体凸部と反対側の端部に配置されていることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項９】
前記凹部内及び前記第２ピラー上に第１層間絶縁膜が形成されていることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項１０】
半導体基板に、活性領域及び前記活性領域を区画する素子分離領域を形成するとともに、前記活性領域の周縁部に段差部を設け、前記段差部上に前記素子分離領域をなす埋め込み絶縁膜の一部を被覆させる第1工程と、
前記活性領域及び前記素子分離領域に第1のマスクを形成してエッチングすることにより、前記活性領域及び前記素子分離領域に凹部を設けることで、前記活性領域に第1ピラーを形成するとともに、前記活性領域の前記段差部及び前記素子分離領域に渡って前記第1ピラーに隣接する第２ピラーを形成する第２工程と、
前記活性領域内の前記凹部の底面に不純物拡散領域を形成する第３工程と、
前記第１ピラーの側面及び前記第２ピラーの側面の一部にゲート絶縁膜を形成する第４工程と、
前記第１ピラー及び前記第２ピラーの各側面を覆うようにゲート電極層を形成する第５工程と、
前記第１のマスクを除去した後、前記第1ピラーの上面にエピタキシャル半導体層を成長させる第６工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第1工程が、
前記半導体基板の主面上に第２のマスクを形成し、前記第２のマスクに覆われていない前記主面をエッチングして前記半導体基板に前記段差部を設けると同時に前記主面を上面とする突起部を設け、前記突起部を囲む前記段差部上に前記突起部の第１サイドウォール絶縁膜を形成する工程と、
前記第２のマスク及び前記第１サイドウォール絶縁膜を第３のマスクにして、前記半導体基板をエッチングすることにより、素子分離用の凹部を設ける工程と、
前記第１サイドウォール絶縁膜を除去してから、前記素子分離用の凹部及び前記段差部に埋め込み絶縁膜を形成する工程と、からなることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２工程において、
前記第１のマスクのうち、前記第1ピラー用の第４のマスクを前記活性領域の半導体基板上に形成するとともに、前記第２ピラー用の第５のマスクを前記活性領域の前記段差部上に被覆させた前記埋め込み絶縁膜上から前記素子分離領域上にかけて形成し、エッチングすることにより、前記活性領域内に前記第1ピラーを形成するとともに、前記段差部を上面とする半導体凸部及び前記埋め込み絶縁膜の一部からなる絶縁体凸部から構成された前記第２ピラーを形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２工程において、
前記第１ピラー及び前記第２ピラーを形成するためのエッチングが、前記第５のマスクに覆われていない前記埋め込み絶縁膜を途中までエッチングする絶縁膜ドライエッチングと、前記第４のマスク及び前記第５のマスクに覆われていない前記半導体基板及び前記埋め込み絶縁膜をエッチングするシリコンドライエッチングとからなり、前記シリコンドライエッチングにおける前記半導体基板のエッチングレートが、前記埋め込み絶縁膜のエッチングレートよりも高いことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第４のマスクと前記第５のマスクとの離間距離を、前記ゲート電極層の膜厚の２倍未満とすることを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第５工程と前記第６工程との間において、
前記凹部内に、前記ゲート電極層を覆うように第１層間絶縁膜を形成することを特徴とする請求項１０乃至請求項１４の何れか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第６工程において、
前記第１のマスクを除去する工程と、
前記第１ピラー上及び前記第２ピラー上に前記第１層間絶縁膜の第２サイドウォール絶縁膜を形成するとともに、前記第１ピラー上面において、前記第２サイドウォール絶縁膜に覆われていない前記第２のマスクを除去することにより前記第１ピラー上面を露出させる工程と、
前記第１ピラー上面から選択エピタキシャル成長させることにより、前記エピタキシャル半導体層を形成する工程と、からなることを特徴とする請求項１０乃至請求項１５の何れか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第６工程の後において、
前記第１層間絶縁膜、前記第２ピラー及び前記エピタキシャル半導体層を覆うように第２層間絶縁膜を形成した後に、前記エピタキシャル半導体層上に、前記第２層間絶縁膜を貫通する第１コンタクトプラグを形成することを特徴とする請求項１０乃至請求項１６の何れか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第６工程の後において、
前記不純物拡散領域上に第２コンタクトプラグを形成し、前記第２ピラーの上部に前記ゲート電極層に接続する第３コンタクトプラグを形成することを特徴とする請求項１０乃至請求項１７の何れか一項に記載の半導体装置の製造方法。
【請求項１】
活性領域及び前記活性領域を区画する素子分離領域が形成されて成る半導体基板と、
前記活性領域に設けられた凹部内に形成され、上面が前記半導体基板の主面からなり、縦型トランジスタのボディ部を成す第１ピラーと、
前記活性領域及び前記素子分離領域に渡って形成され、前記第１ピラーに隣接する第２ピラーと、
前記第１ピラーの側面及び前記第２ピラーの側面の一部を覆うゲート絶縁膜と、
前記第１ピラー及び前記第２ピラーの各側面を覆うように形成されたゲート電極層と、
前記第１ピラー上に形成され、前記縦型トランジスタのソース領域またはドレイン領域の一方をなすエピタキシャル半導体層と、
前記第１ピラーの周囲の前記凹部底面に形成され、前記縦型トランジスタのソース領域またはドレイン領域の他方をなす不純物拡散領域と、を具備してなり、
前記第２ピラーが、前記活性領域の前記凹部内において前記第1ピラーから離間して形成された半導体凸部と、前記素子分離領域に埋設された埋め込み絶縁膜からなる絶縁体凸部とから構成され、前記半導体凸部の上面が前記絶縁体凸部をなす前記埋め込み絶縁膜の一部によって被覆されていることを特徴とする半導体装置。
【請求項２】
前記第1ピラーの前記上面よりも前記半導体凸部の上面が低くされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不純物拡散領域が前記第1ピラーと前記半導体凸部との間の前記凹部底面にも形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記エピタキシャル半導体層上に第１コンタクトプラグが形成されていることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記絶縁体凸部は、前記素子分離領域内に設けられた前記凹部によって区画されていることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記不純物拡散領域上に第２コンタクトプラグが形成されていることを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置。
【請求項７】
前記ゲート電極層に接続する第３コンタクトプラグが前記絶縁体凸部の上部に形成されていることを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記第３コンタクトプラグは、前記絶縁体凸部の上部であって、前記半導体凸部と反対側の端部に配置されていることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項９】
前記凹部内及び前記第２ピラー上に第１層間絶縁膜が形成されていることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項１０】
半導体基板に、活性領域及び前記活性領域を区画する素子分離領域を形成するとともに、前記活性領域の周縁部に段差部を設け、前記段差部上に前記素子分離領域をなす埋め込み絶縁膜の一部を被覆させる第1工程と、
前記活性領域及び前記素子分離領域に第1のマスクを形成してエッチングすることにより、前記活性領域及び前記素子分離領域に凹部を設けることで、前記活性領域に第1ピラーを形成するとともに、前記活性領域の前記段差部及び前記素子分離領域に渡って前記第1ピラーに隣接する第２ピラーを形成する第２工程と、
前記活性領域内の前記凹部の底面に不純物拡散領域を形成する第３工程と、
前記第１ピラーの側面及び前記第２ピラーの側面の一部にゲート絶縁膜を形成する第４工程と、
前記第１ピラー及び前記第２ピラーの各側面を覆うようにゲート電極層を形成する第５工程と、
前記第１のマスクを除去した後、前記第1ピラーの上面にエピタキシャル半導体層を成長させる第６工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第1工程が、
前記半導体基板の主面上に第２のマスクを形成し、前記第２のマスクに覆われていない前記主面をエッチングして前記半導体基板に前記段差部を設けると同時に前記主面を上面とする突起部を設け、前記突起部を囲む前記段差部上に前記突起部の第１サイドウォール絶縁膜を形成する工程と、
前記第２のマスク及び前記第１サイドウォール絶縁膜を第３のマスクにして、前記半導体基板をエッチングすることにより、素子分離用の凹部を設ける工程と、
前記第１サイドウォール絶縁膜を除去してから、前記素子分離用の凹部及び前記段差部に埋め込み絶縁膜を形成する工程と、からなることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２工程において、
前記第１のマスクのうち、前記第1ピラー用の第４のマスクを前記活性領域の半導体基板上に形成するとともに、前記第２ピラー用の第５のマスクを前記活性領域の前記段差部上に被覆させた前記埋め込み絶縁膜上から前記素子分離領域上にかけて形成し、エッチングすることにより、前記活性領域内に前記第1ピラーを形成するとともに、前記段差部を上面とする半導体凸部及び前記埋め込み絶縁膜の一部からなる絶縁体凸部から構成された前記第２ピラーを形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２工程において、
前記第１ピラー及び前記第２ピラーを形成するためのエッチングが、前記第５のマスクに覆われていない前記埋め込み絶縁膜を途中までエッチングする絶縁膜ドライエッチングと、前記第４のマスク及び前記第５のマスクに覆われていない前記半導体基板及び前記埋め込み絶縁膜をエッチングするシリコンドライエッチングとからなり、前記シリコンドライエッチングにおける前記半導体基板のエッチングレートが、前記埋め込み絶縁膜のエッチングレートよりも高いことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第４のマスクと前記第５のマスクとの離間距離を、前記ゲート電極層の膜厚の２倍未満とすることを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第５工程と前記第６工程との間において、
前記凹部内に、前記ゲート電極層を覆うように第１層間絶縁膜を形成することを特徴とする請求項１０乃至請求項１４の何れか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第６工程において、
前記第１のマスクを除去する工程と、
前記第１ピラー上及び前記第２ピラー上に前記第１層間絶縁膜の第２サイドウォール絶縁膜を形成するとともに、前記第１ピラー上面において、前記第２サイドウォール絶縁膜に覆われていない前記第２のマスクを除去することにより前記第１ピラー上面を露出させる工程と、
前記第１ピラー上面から選択エピタキシャル成長させることにより、前記エピタキシャル半導体層を形成する工程と、からなることを特徴とする請求項１０乃至請求項１５の何れか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第６工程の後において、
前記第１層間絶縁膜、前記第２ピラー及び前記エピタキシャル半導体層を覆うように第２層間絶縁膜を形成した後に、前記エピタキシャル半導体層上に、前記第２層間絶縁膜を貫通する第１コンタクトプラグを形成することを特徴とする請求項１０乃至請求項１６の何れか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第６工程の後において、
前記不純物拡散領域上に第２コンタクトプラグを形成し、前記第２ピラーの上部に前記ゲート電極層に接続する第３コンタクトプラグを形成することを特徴とする請求項１０乃至請求項１７の何れか一項に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【公開番号】特開２０１２−１０９４３８（Ｐ２０１２−１０９４３８Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５７８７６（Ｐ２０１０−２５７８７６）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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