半導体装置及びその製造方法
【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲートメタル電極及び高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）の高速化に伴い、電界一定のスケーリングのため、トランジスタの微細化が進行している。ＭＯＳＦＥＴには、電子の移動によって電流のオン及びオフを制御するＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略記する。）と、正孔の移動によって電流のオン及びオフを制御するＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと略記する。）の２つのトランジスタがある。ＭＯＳＦＥＴの性能は、電流駆動能力Ｇｍで表すことができ、該電流駆動能力Ｇｍは、キャリアの移動度（μ）と、ゲート幅（Ｗ）と、ゲート電極、ゲート絶縁膜及びシリコン基板により生じるキャパシタの静電容量（ゲート容量）（Ｃｏｘ）とに比例し、また、ゲート長（Ｌ）に反比例する。そこで、ＭＯＳＦＥＴの高速化は、酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）等からなるゲート絶縁膜の薄膜化と、ポリシリコン等からなるゲート電極のゲート長の縮小とによって実現されている。
【０００３】
しかしながら、ＭＯＳＦＥＴの高性能化を実現するには、以下のような課題がある。
【０００４】
ゲート絶縁膜の膜厚が２ｎｍ以下にまで薄膜化した場合は、直接トンネルリーク電流が増加し、ゲート電圧を印加した際の絶縁耐性が著しく劣化する。このため、ＭＯＳＦＥＴの消費電力が増大して、該ＭＯＳＦＥＴの高性能化及び低消費電力化の妨げとなる。ゲート容量Ｃｏｘは、比誘電率（ε）に比例し且つゲート絶縁膜の膜厚（ｄ）に反比例し、すなわち、Ｃｏｘ＝ε０・ε（Ｓ／ｄ）（ε０：真空の比誘電率、Ｓ：ゲート面積）の式で表せる。従って、従来の酸化シリコン（ε：３．９）又は酸窒化シリコンからなるゲート絶縁膜（ε：３．９〜７）よりも比誘電率が大きい高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）を用いることにより、実効ゲート容量を維持しつつ、物理的膜厚を大きくすることができるので、直接トンネルリーク電流を抑制することができる。
【０００５】
Ｈｉｇｈ−ｋ膜に用いる材料として、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）若しくはこれらのシリケートかアルミネート又は希土類酸化物等が注目されている。これらの候補のなかでも、ＨｆＯ２及びＨｆＳｉＯは、比誘電率が比較的に高く、且つ５ｅＶ以上のバンドギャップを持ち、従って、シリコン基板との電子障壁高さが高いことから、次世代の高誘電率ゲート絶縁膜として最も有力である。
【０００６】
次に、ゲート電極として、従来のように、ポリシリコン電極を用いた場合には、空乏層の影響が顕在化するため、ゲート絶縁膜を薄膜化しても、ポリシリコン電極の空乏層容量によって、シリコン酸化膜換算膜厚（ＥＯＴ：equivalent oxide thickness）の薄膜化を効率的に行うことができない。なお、シリコン酸化膜換算膜厚とは、ゲート絶縁膜の材料がシリコン酸化物であると仮定して、ゲート容量から逆算して得られるゲート絶縁膜の膜厚をいう。さらに、ポリシリコン電極の仕事関数は、ポリシリコンにホウ素又はリン等の不純物をイオン注入し、注入された不純物を熱処理によって活性化することにより、ポリシリコン電極とゲート絶縁膜であるＳｉＯ２膜との積層構造において、ドープトポリシリコンの仕事関数をノンドープ状態の４．６５ｅＶから、例えばホウ素をイオン注入することにより５．１５ｅＶにまで向上できる。すなわち、ＮＭＯＳとＰＭＯＳとのしきい値電圧を制御することが可能である。
【０００７】
しかしながら、ポリシリコン電極とＨｉｇｈ−ｋ膜との積層構造においては、フェルミレベルピニングと呼ばれる現象によって、特にＰＭＯＳの実効仕事関数（ｅＷＦ： effective work function）の値が低下することにより、しきい値電圧が上昇して、ＰＭＯＳの低電圧動作が困難となる。ここで、実効仕事関数（ｅＷＦ）とは、ゲートメタル電極のシリコン基板側に作用している実効的な仕事関数をいう。
【０００８】
そこで、ゲート電極材料として、ポリシリコン電極から、空乏層の影響を無視でき、且つフェルミレベルピニングの影響も小さい、ゲートメタル電極への置換が図られている。ゲートメタル電極材料として、チタン若しくはタンタルの窒化物、又はチタン若しくはタンタルの窒化物にアルミニウムを添加した材料が検討されているが、ゲートメタル電極とした場合の仕事関数は、金属固有の仕事関数が支配的となるため、ＰＭＯＳ用のゲートメタル電極としては、実効仕事関数（ｅＷＦ）がシリコン（Ｓｉ）の価電子帯準位に近い窒化チタンアルミニウム（ＴｉＡｌＮ）膜が最も注目されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１８４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体製造プロセスの３２ｎｍ以細の世代におけるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造において、ゲートメタル電極とＨｉｇｈ−ｋ膜との積層構造を用いることが有力となっているなか、低電圧動作を実現するには、ＰＭＯＳ及びＮＭＯＳは共に、シリコン（Ｓｉ）のエネルギーギャップにおけるバンド端に相当する実効仕事関数（ｅＷＦ）が必要であり、例えばＮＭＯＳにはｅＷＦ＝４．２ｅＶ以下を、また、ＰＭＯＳにはｅＷＦ＝４．９ｅＶ以上を達成することが望ましい。そこで、所望の実効仕事関数を得るために、ＮＭＯＳ用としては、ゲートメタル電極とＨｉｇｈ−ｋ膜との界面にキャップ（Ｃａｐ）層としてＬａ２Ｏ３膜を挿入したり、Ｈｉｇｈ−ｋ膜中にランタン（Ｌａ）原子を拡散させたりすることにより、実効仕事関数を制御している。また、ＰＭＯＳには、メタルゲート電極とＨｉｇｈ−ｋ膜との界面にキャップ層としてＡｌ２Ｏ３膜を挿入して、実効仕事関数を制御する手法がある。しかし、Ａｌ２Ｏ３膜はその誘電率が９程度と、Ｈｉｇｈ−ｋ膜の１５〜２５と比べると低いため、Ａｌ原子を多く含む厚いＡｌ２Ｏ３膜を用いると、Ｈｉｇｈ−ｋ膜であるゲート絶縁膜が厚膜化してしまい、高誘電体膜を用いて電気的膜厚を薄膜化した効果が失われてしまう。このため、厚いＡｌ２Ｏ３膜をキャップ膜として用いることはできず、その結果、ｅＷＦ＝４．９ｅＶ以上を達成することは困難である。
【００１１】
従って、ゲート電極に用いる金属材料として、実効仕事関数が高い材料を選択することにより、Ａｌ２Ｏ３膜によって変調される仕事関数の値を小さくすることができる。その結果、膜厚が小さいＡｌ２Ｏ３膜によって所望の、高い実効仕事関数を有するゲートメタル電極を実現できる。そこで、上述したように、ゲートメタル電極として、シリコン（Ｓｉ）の価電子帯準位に近い窒化チタンアルミニウム（ＴｉＡｌＮ）膜、又は炭窒化タンタル（ＴａＣＮ）膜が次世代のゲートメタル電極材料として注目されている。
【００１２】
しかしながら、ゲートメタル電極として、ＴｉＡｌＮ膜又はＴａＣＮ膜を用いた場合は、物理的気相堆積（ＰＶＤ：Physical Vapor Deposition）法により成膜されたＴｉＡｌＮ膜の比抵抗は、〜２３００μΩ・ｃｍ程度と高抵抗であるため、トランジスタのスイッチング応答速度が低下してしまい、高速動作を実現できない。また、ＴａＣＮ膜の場合も、炭素の存在により高抵抗である。このような高抵抗なゲートメタル電極の場合は、たとえ実効仕事関数の値に所望の値を得られたとしても、ゲート電極の抵抗値及びその上層のポリシリコン電極との界面抵抗の上昇により、ＭＯＳＦＥＴにおける駆動能力の低下が避けられない。
【００１３】
従って、金属自体が高い実効仕事関数を持ち、且つ、低抵抗を実現可能な材料、組成及び構造を有するゲートメタル電極の実現が望まれる。
【００１４】
本発明は、前記の問題を解決し、ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を制御（調整）できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置を、第１導電型の半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、高誘電体膜を含み、ゲート電極は、高誘電体膜の上に形成され、第１の金属窒化膜と第２の金属窒化膜とが交互に積層された実効仕事関数調整層を含み、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きい構成とする。
【００１６】
本発明の半導体装置によると、ゲートメタル電極を構成する実効仕事関数調整層が、第１の金属窒化膜と第２の金属窒化膜とが交互に積層されてなり、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きいため、ゲートメタル電極の低抵抗化を図りながら、実効仕事関数を調整することができる。その結果、低抵抗且つ低しきい値動作を実現できるので、トランジスタの高速動作が可能となる。
【００１７】
本発明の半導体装置において、ゲート電極は、実効仕事関数調整層の上に形成され、第２導電型のシリコンからなる上部電極を有していることが好ましい。
【００１８】
本発明の半導体装置において、実効仕事関数調整層は、第１の金属窒化膜と第２の金属窒化膜とを交互に積層してなる積層構造の上に形成され、その主成分が第１の金属窒化膜と同一で且つその膜厚が第１の金属窒化膜よりも大きい第３の金属窒化膜を有していてもよい。
【００１９】
本発明の半導体装置において、第１の金属窒化膜の第１層は、ゲート絶縁膜の上に形成され、第２の金属窒化膜の第１層は、第１層の第１の金属窒化膜の上に形成されていてもよい。
【００２０】
本発明の半導体装置において、第１の金属窒化膜は、その組成にチタンと窒素とを含み、第２の金属窒化膜は、その組成にアルミニウムと窒素とを含んでもよい。
【００２１】
この場合に、第１の金属窒化膜及び第２の金属窒化膜は、不純物として炭素、塩素、フッ素、酸素及びシリコンの少なくとも１つを含んでもよい。
【００２２】
また、この場合に、第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることが好ましい。
【００２３】
本発明の半導体装置において、第１導電型はｐ型であり、高誘電体膜はその組成にハフニウム、ランタン及び酸素を含むことが好ましい。
【００２４】
また、本発明の半導体装置において、第１導電型はｎ型であり、高誘電体膜はその組成にハフニウム及び酸素を含むことが好ましい。
【００２５】
本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上に、高誘電体膜を含むゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と備え、ゲート電極を形成する工程は、ゲート絶縁膜の上に、第１の金属窒化膜と第２の金属窒化膜とを交互に積層することにより、実効仕事関数調整層を形成する工程を含み、第１の金属窒化膜は、第２の金属窒化膜よりも抵抗が小さく、第２の金属窒化膜は、第１の金属窒化膜よりも実効仕事関数の調整量が大きい。
【００２６】
本発明の半導体装置の製造方法によると、ゲートメタル電極を構成する実効仕事関数調整層を、第１の金属窒化膜と第２の金属窒化膜とを交互に積層し、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きい。このため、ゲートメタル電極の低抵抗化を図りながら、実効仕事関数を調整することができ、低抵抗且つ低しきい値動作を実現できるので、トランジスタの高速動作が可能となる。
【００２７】
本発明の半導体装置の製造方法において、ゲート電極を形成する工程は、実効仕事関数調整層の上に、第２導電型のシリコンからなる上部電極を形成する工程を含むことが好ましい。
【００２８】
本発明の半導体装置の製造方法において、実効仕事関数調整層を形成する工程は、第１の金属窒化膜及び第２の金属窒化膜の形成に原子層堆積法を用い、第１の金属窒化膜は、チタンを含む第１のガスと窒素原子を含む第１の窒化材とを用いて形成し、第２の金属窒化膜は、アルミニウムを含む第２のガスと窒素原子を含む第２の窒化材とを用いて形成することが好ましい。
【００２９】
この場合に、実効仕事関数調整層において、第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体装置及びその製造方法によると、高誘電体膜の上に形成されたゲートメタル電極を有する半導体装置において、ゲートメタル電極の低抵抗化によるスイッチング応答速度の向上及び高い実効仕事関数値を得られ、低しきい値動作が可能となるため、ＭＯＳトランジスタの高機能化及び低消費電力化を実現できる。
【図面の簡単な説明】
【００３１】
【図１】図１（ａ）は本発明の一実施形態に係る半導体装置を示す模式的な断面図である。図１（ｂ）はＰＭＯＳにおけるゲート絶縁膜及びゲート電極の構成を示す部分的な拡大断面図である。
【図２】図２（ａ）〜図２（ｅ）は本発明の一実施形態に係る半導体装置のゲート絶縁膜及びゲート電極の形成方法を示す工程順の断面図である。
【図３】本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の形成方法の原料（ソース）投入タイミングを示すチャート図である。
【図４】図４（ａ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の形成メカニズムを説明する断面図である。図４（ｂ）は比較用であって、単層のＴｉＡｌＮからなるゲートメタル電極の形成メカニズムを説明する断面図である。
【図５】図５は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとシート抵抗との関係を示すグラフである。
【図６】図６（ａ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとＥＯＴとの関係を、ＡｌＮ層とＴｉＮ層との先付けの順序による影響と共に示すグラフである。図６（ｂ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとｅＷＦとの関係を、ＡｌＮ層とＴｉＮ層との先付けの順序による影響と共に示すグラフである。
【図７】図７は本発明の一実施形態に係るＰＭＯＳにおけるゲート絶縁膜及びゲート電極の構成を示す拡大断面図である。
【図８】図８（ａ）〜図８（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図９】図９（ａ）〜図９（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【発明を実施するための形態】
【００３２】
（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。
【００３３】
図１（ａ）に示すように、一実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に選択的に形成された素子分離（ＳＴＩ：Shallow Trench Isolation）１０４によって区画されたＰＭＯＳ領域１０５及びＮＭＯＳ領域１０６を有している。
【００３４】
半導体基板１０１における、ＰＭＯＳ領域１０５の上部には、ｎ型拡散層からなるＮウェル１０２が形成され、ＮＭＯＳ領域１０６の上部には、ｐ型拡散層からなるＰウェル１０３が形成されている。
【００３５】
図１（ｂ）の部分拡大図に示すように、ＰＭＯＳを構成する第１のゲート絶縁膜１０９は、例えば、厚さが１．０ｎｍの酸化シリコン（ＳｉＯ２）からなる界面酸化層（ＩＬ：interfacial layer）１０９ａと、厚さが１．７ｎｍのハフニウムシリケート（ＨｆＳｉＯ）又は酸化ハフニウム（ＨｆＯｘ）等からなる第１の高誘電体膜１０９ｂとにより構成される。さらに、第１の高誘電体膜１０９ｂは、しきい値電圧調整用の不純物としてアルミニウム（Ａｌ）原子を含んでいる。
【００３６】
第１のゲート絶縁膜１０９の上には、本実施形態の特徴である、ゲートメタル電極であり、且つ自身の実効仕事関数をｐ型のポリシリコンの仕事関数の値に近づくように調整する第１の実効仕事関数調整層１１０が形成されている。
【００３７】
第１の仕事関数調整層１１０は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとから構成される。ＴｉＮ層１１０ａは、厚さが１．５ｎｍ以上且つ２．５ｎｍ以下であり、ＡｌＮ層１１０ｂは、厚さが０．５ｎｍ以上且つ１．０ｎｍ以下である。本実施形態においては、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂを１サイクルとして、６サイクル分を繰り返して堆積することにより、第１の実効仕事関数調整層１１０が形成されている。
【００３８】
なお、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとには、不純物として炭素（Ｃ）、塩素（Ｃｌ）、フッ素（Ｆ）、酸素（Ｏ）及びシリコン（Ｓｉ）の少なくとも１つを含んでいてもよい。
【００３９】
第１の実効仕事関数調整層１１０の上には、ｐ型のポリシリコンからなり、比較的に厚い第１の上部ゲート電極１１１が形成されている。また、図１に示すように、Ｎウェル１０２の上部で且つ第１のゲート絶縁膜１０９の両側方には、ｐ型の第１のエクステンション領域１０８とｐ型の第１のソースドレイン領域１０７が形成されている。また、第１のゲート絶縁膜１０９、第１の実効仕事関数調整層１１０及び第１の上部ゲート電極１１１の両側面上には、絶縁膜からなる第１のサイドウォール１１２が形成されている。
【００４０】
これに対し、ＮＭＯＳ領域１０６に形成されるＮＭＯＳは、第２のゲート絶縁膜１１５、第２の実効仕事関数調整層１１６及びｎ型のポリシリコンからなる第２の上部ゲート電極１１７、第２のサイドウォール１１８、ｎ型の第２のエクステンション領域１１４及びｎ型の第２のソースドレイン領域１１３により構成される。
【００４１】
ここで、第２のゲート絶縁膜１１５は、詳細な構成は図示していないが、厚さが１．０ｎｍの酸化シリコン（ＳｉＯ２）からなる界面酸化層と、厚さが１．７ｎｍのハフニウムシリケート（ＨｆＳｉＯ）又は酸化ハフニウム（ＨｆＯｘ）等からなる第２の高誘電体膜とにより構成される。さらに、第２の高誘電体膜は、しきい値電圧調整用の不純物としてランタン（Ｌａ）原子を含んでいる。
【００４２】
なお、第２の実効仕事関数調整層１１６の構成は、ＰＭＯＳの第１の実効仕事関数調整層１１１と同一である。
【００４３】
すなわち、本実施形態に係るＰＭＯＳ及びＮＭＯＳを構成するゲート電極は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとを交互に積層してなる実効仕事関数調整層１１０、１１５と、その上に形成されたポリシリコンからなる上部ゲート電極１１１、１１７とが積層されてなる。また、各実効仕事関数調整層１１０、１１６におけるＴｉＮ層１１０ａの厚さは１．５ｎｍ以上且つ２．５ｎｍ以下であり、ＡｌＮ層１１０ｂの厚さは０．５ｎｍ以上且つ１．０ｎｍ以下である。
【００４４】
なお、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとは、必ずしも１層ごとに交互に積層される必要はなく、所望の実効仕事関数に必要なＡｌ量に応じて、例えば、２層のＡｌＮ層１１０ｂに対して１層のＴｉＮ層１１０ａを設ける構成としてもよい。また、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの積層構造は、所望の厚さを得られるまで、繰り返して積層すればよい。
【００４５】
以下、ＰＭＯＳ領域１０５を中心に、第１のゲート絶縁膜１０９、第１の実効仕事関数調整層１１０及び第１の上部ゲート電極１１１の形成方法について図２及び図３を参照しながら説明する。
【００４６】
まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１０１の全面、すなわちＮウェル１０２の上に、厚さが１．０ｎｍのＳｉＯ２からなる界面酸化層１０９ａを形成する。ここでは、界面酸化層１０９ａは、半導体基板１０１の主面を洗浄した後、熱酸化法により、温度が８００℃の酸化性雰囲気により形成する。
【００４７】
次に、図２（ｂ）に示すように、界面酸化層１０９ａの上に、第１の高誘電体膜１０９ｂを形成する。
【００４８】
本実施形態においては、原子層堆積（ＡＬＤ：atomic layer deposition）法を用い、ハフニウム（Ｈｆ）ソースであるＴＤＭＡＨｆ (テトラキスジメチルアミノハフニウム)と、シリコン（Ｓｉ）ソースである３ＤＭＡＳ（トリスジメチルアミノシラン）と、酸化材であるオゾン（Ｏ３）とを交互に基板表面に暴露することにより、物理膜厚が１．７ｎｍのＨｆＳｉＯ (ハフニウムシリケート)膜を形成する。このときのＨｆとＳｉとの組成比は６：４である。
【００４９】
続いて、第１のゲート絶縁膜１０９の表面に対してプラズマ窒化により、結晶化層の分離を抑制するための窒化処理を施し、その後、減圧酸素雰囲気中で温度が１０００℃で、１５秒間のアニールを行う。これにより、ＨｆＳｉＯ膜の表面近傍には窒素が導入されて、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）膜が形成される。この後、導入された窒素の安定化を図るために、温度が８００℃〜１１００℃程度で熱処理を行ってもよい。続いて、第１の高誘電体膜１０９ｂにおけるＰＭＯＳ領域１０５には、しきい値電圧調整用のアルミニウム（Ａｌ）を導入し、図示しないＮＭＯＳ領域１０６の第２の高誘電体膜には、しきい値電圧調整用のランタン（Ｌａ）を導入する。すなわち、第１のゲート絶縁膜１０９は、ＨｆＡｌＳｉＯＮ膜となり、第２のゲート絶縁膜１１５は、ＨｆＬａＳｉＯＮ膜となる。
【００５０】
第１のゲート絶縁膜１０９におけるＡｌの導入方法は、例えば、ＨｆＳｉＯ膜等の第１の高誘電体膜の上に、厚さが０．７ｎｍのいわゆるキャップ膜であるＡｌ酸化（ＡｌＯｘ）膜を堆積して、ＨｆＡｌＳｉＯＮ膜を形成する。また、後述するように、Ａｌ酸化膜の上に厚さが１０ｎｍのＴｉＮ膜を堆積し、温度が６００℃〜１０００℃の熱処理を施して、ＨｆＳｉＯＮ膜中にＡｌを拡散した後、堆積したＴｉＮ膜をウェットエッチングで除去することにより、ＨｆＡｌＳｉＯＮ膜を形成してもよい。
【００５１】
一方、第２のゲート絶縁膜１１５におけるＬａの導入方法は、例えば、ＨｆＳｉＯ膜等の第２の高誘電体膜の上に、厚さが２ｎｍのキャップ膜であるＬａ酸化（ＬａＯｘ）膜を堆積し、その後、温度が６００℃〜１０００℃の熱処理を施して、第２の高誘電体膜中にＬａ原子を拡散する。続いて、第２の高誘電体膜中に拡散していない余剰のＬａ酸化膜をウェットエッチングで除去することにより、ＨｆＬａＳｉＯＮ膜を形成する。
【００５２】
このように、実効仕事関数を変調するＬａ又はＡｌのＨｉｇｈ−ｋ膜中への拡散量は、Ｈｉｇｈ−ｋ膜の上に堆積したキャップ膜の膜厚と、その後の熱処理における熱処理温度と時間とにより制御することができる。
【００５３】
次に、ゲート電極の一部、すなわちゲートメタル電極である第１の実効仕事関数調整層１１０を形成する。なお、ＮＭＯＳを構成する第２の実効仕事関数調整層１１６は、ＰＭＯＳを構成する第１の実効仕事関数調整層１１０と同時に形成される。
【００５４】
上述したように、各実効仕事関数調整層１１０、１１６は、少なくともチタン（Ｔｉ）、アルミニウム（Ａｌ）及び窒素（Ｎ）を含む金属層ではあるが、窒化チタンアルミニウム（ＴｉＡｌＮ）ではない。
【００５５】
まず、図２（ｃ）及び図３に示すように、第１のゲート絶縁膜１０９に対して、基板温度が３００℃〜４００℃で、チタン（Ｔｉ）ソースである四塩化チタン（ＴｉＣｌ４）ガスをＴ１秒間暴露した後、窒素（Ｎ２）ガスによるパージをＴ２秒間行う。その後、アンモニア（ＮＨ３）ガスをＴ３秒暴露し、最後に、ＮＨ３ガスをＮ２ガスでＴ４秒間パージする。この工程により、第１の高誘電体膜１０９ｂの上に、物理膜厚が０．４ｎｍ程度のＴｉＮ層１１０ａが形成される。従って、ＴｉＮ層１１０ａを所望の厚さとするには、図２（ｃ）に示す工程を少なくとも４回程度は繰り返す必要がある。
【００５６】
次に、図２（ｄ）及び図３に示すように、ＴｉＮ層１１０ａに対して、アルミニウム（Ａｌ）ソースであるＴＭＡ（トリメチルアルミニウム）ガスをＴ５秒間暴露する。さらに、このＴＭＡガスをＮ２ガスでＴ６秒間パージする。その後、再びＮＨ３ガスにＴ７秒間暴露し、最後にＮＨ３ガスをＮ２ガスによりＴ８秒間パージする。これにより、ＴｉＮ層１１０ａの上に膜厚が０．１ｎｍ程度のＡｌＮ層１１０ｂが形成される。従って、図２（ｅ）に示すように、ＡｌＮ層１１０ｂを所望の厚さとするには、図２（ｄ）に示す工程を少なくとも５回程度は繰り返す必要がある。この図３に示す一連の工程を１サイクルとして、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂを６サイクル繰り返すことにより、物理膜厚が２０ｎｍの各実効仕事関数調整層１１０、１１６が形成される。
【００５７】
なお、図３に示すように、各ガスの暴露時間Ｔ１〜Ｔ８は、ＡＬＤ装置により異なり、枚葉機の一例としては、Ｔ１が５０ｍｓ、Ｔ２が３ｓ、Ｔ３が３ｓ及びＴ４が１．５ｓである。また、Ｔ５は１００ｍｓ、Ｔ６は３ｓ、Ｔ７は３ｓ及びＴ８は１．５ｓである。なお、バッチ装置のように、チャンバ内の内容積が大きい場合は、Ｔ１が５ｓ、Ｔ２が３０ｓ、Ｔ３が１０ｓ及びＴ４が３０ｓのように、各ガス及びパージの暴露時間はそれぞれ長くなる。
【００５８】
また、本実施形態においては、各実効仕事関数調整層１１０、１１６を構成する、ＡｌとＴｉとの組成比を１：１としたが、ＡｌとＴｉとの組成比は、実効仕事関数を決定するパラメータであり、所望の実効仕事関数によってその組成を変化させればよい。また、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとのＡＬＤの１サイクルにおける膜厚は、それぞれ原子の吸着率により決定されるため、必ずしも同一の膜厚とはならない。各実効仕事関数調整層１１０、１１６の組成比を変更するには、例えば、ＴｉＮ層１１０ａを１層形成した後に、ＡｌＮ層１１０ｂを２層形成すれば、ＴｉとＡｌとの比は１：２となる。
【００５９】
なお、本実施形態においては、例えば、第１の高誘電体膜１０９ｂの上に、先にＴｉＮ層１１０ａを形成する方法を説明したが、先にＡｌＮ層１１０ｂを形成し、その後、ＴｉＮ層１１０ａを形成してもよい。
【００６０】
その後、第１の実効仕事関数調整層１１０の上に、ポリシリコンからなる第１の上部ゲート電極１１１を形成する。
【００６１】
以上のように、本実施形態に係るゲートメタル電極である実効仕事関数調整層を有するＰＭＯＳ及びＮＭＯＳによると、従来のようにゲートメタル電極にＴｉＡｌＮ膜を用いる構成においては、ゲート電極が高抵抗となってＲＣ遅延が発生して、トランジスタの電気的特性が劣化するのに対し、本実施形態においては、所望の実効仕事関数を維持したまま、ＴｉＡｌＮからなるゲートメタル電極よりも低抵抗化が可能となるため、トランジスタの電気的特性が向上する。
【００６２】
図４（ａ）及び図４（ｂ）に第１の仕事関数調整層１１０の製造方法の詳細及びメカニズムを説明する。これは、第２の仕事関数調整層１１６においても、同様である。
【００６３】
上述したように、本実施形態の特徴は、実効仕事関数調整層１１０、１１６が、従来のようにＴｉＡｌＮの単層膜ではなく、ＴｉＮとＡｌＮとの積層膜であり、さらに、本願発明者らは、種々の検討の結果、ＴｉＮ層１１０ａとＡlＮ層１１０ｂとの厚さを変化させることにより、積層構造の形成が可能であるという知見を得ている。
【００６４】
具体的には、比較用の図４（ｂ）に示すように、形成時に、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂの１層当たりのそれぞれの厚さが１．５ｎｍ未満、及び０．５ｎｍ未満の場合は、膜の形成中にＴｉ原子とＡｌ原子とが相互拡散することにより、ＴｉＡｌＮからなる単層膜１１０Ａが形成されてしまう。これに対し、それぞれ１層当たりのＴｉＮ層１１０ａの厚さが１．５ｎｍ以上且つ２．５ｎｍ以下で、その上ＡｌＮ層１１０ｂの厚さが０．５ｎｍ以上且つ１．０ｎｍ以下で積層する場合は、ＴｉＮ層１１０ａとＡlＮ層１１０ｂとで、相互拡散が独立して進行する。従って、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの積層構造を実現できることを突き止めている。
【００６５】
なお、図４（ａ）に示すように、ＴｉＮ／ＡｌＮの積層構造を形成した後のＴｉの濃度及びＡｌの濃度は、ＴｉＮ層１１０ａの内部及びＡｌＮ層１１０ｂの内部においても濃度勾配を有している。すなわち、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとのそれぞれの厚さ方向の中央部分において最も高濃度であり、且つ、ＴｉＮ膜１１０ａとＡｌＮ層１１０ｂとの界面において急激に変化する。このとき、ＴｉＮ層１１０ａがＡｌを含み、逆に、ＡｌＮ層１１０ｂがＴｉを含んでいてもよい。
【００６６】
図５は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの各厚さを変化させた場合のシート抵抗を示している。図５からは、ＴｉＡｌＮの単層領域においては、１層当たりのＴｉＮ層及びＡｌＮ層の厚さが厚膜化するに従い、シート抵抗Ｒｓが単調増加する。これに対し、ＴｉＮ／ＡｌＮの積層領域に相が変化すると、低抵抗なＴｉＮ層１１０ａによって、シート抵抗Ｒｓが減少することが分かる。
【００６７】
すなわち、本実施形態に係る半導体装置、すなわちＭＯＳトランジスタは、従来のＭＯＳトランジスタと比較して、Ｓｉの価電子帯付近の実効仕事関数（ｅＷＦ）値を得ながら、ゲート電極のシート抵抗Ｒｓの低抵抗化を実現することができる。さらに、仕事関数調整層（ゲートメタル電極）にＡｌＮ層を有することにより、上部ゲート電極からの酸素の拡散を抑制することができる。このため、拡散工程時におけるゲート絶縁膜１０９、１１５の膜厚の増大を抑止することができる。
【００６８】
図６（ａ）及び図６（ｂ）は、１層当たりのＴｉＮ層とＡｌＮ層との各厚さを変化させた場合の、図４（ａ）の構造におけるシリコン酸化膜換算膜厚（ＥＯＴ）及び実効仕事関数(ｅＷＦ)との関係を示すグラフである。なお、ゲートメタル電極の厚さは２０ｎｍとしている。参考用として、ＴｉＮからなる単層膜の場合の結果と、第１の高誘電体膜１０９ｂの上に、ＴｉＮ層１１０ａから先に形成した場合の結果（ＴｉＮ先付け）と、ＡｌＮ層１１０ｂから先に形成した場合の結果（ＡｌＮ先付け）とを示している。ＴｉＮ／ＡｌＮからなる積層構造によって実効仕事関数（ｅＷＦ）の値を制御するには、ＴｉＮ／ＡｌＮの積層構造を有さない構造と比べて、ＥＯＴの増大を抑制しつつ、実効仕事関数を高くすることが望ましい。なお、ＴｉＮの単層膜においては、膜厚が２０ｎｍにおいて、ＥＯＴは１．７ｎｍ値度で、ｅＷＦは４．７８ｅＶ程度である。
【００６９】
図６（ａ）に示すＥＯＴの結果から、ＡｌＮを先付けするＡｌＮ先付け構造と比較して、ＴｉＮを先付けするＴｉＮ先付け構造の方がＥＯＴの薄膜化が実現できることが分かる。さらに、１層当たりのＴｉＮ層１１０ａの厚さ及びＡｌＮ層１１０ｂの厚さが０．８ｎｍ以上且つ２．５ｎｍ以下、及び０．３ｎｍ以上且つ１．０ｎｍ以下の各領域において、ＥＯＴが極小領域を持つことが分かる。ここで、ＡｌＮを先付けにすることによるＥＯＴの増大は、ゲートメタル電極と第１の高誘電体膜１０９ｂとの界面におけるＡｌＮ層１１０ｂが絶縁膜として機能するため、又は１層目のＡｌＮ層１１０ｂの形成時に、第１の高誘電体膜１０９ｂにＡｌ原子が拡散した結果、その誘電率が低下したためと考えられる。
【００７０】
さらに、図６（ｂ）に示すｅＷＦの結果から、ＴｉＮ／ＡｌＮの積層構造及びＴｉＡｌＮの単層構造のいずれにおいても、ｅＷＦ＝４．９４ｅＶ以上の高ｅＷＦ値を達成できることが分かる。
【００７１】
以上の結果と、図５に示すシート抵抗の結果とを考慮すると、１層当たりのＴｉＮ層１１０ａの厚さ及びＡｌＮ層１１０ｂの厚さが１．５ｎｍ以上且つ２．５ｎｍ以下、及び０．５ｎｍ以上且つ１．０ｎｍ以下のＴｉＮ／ＡｌＮからなる積層構造となる領域において、低シート抵抗値、ＥＯＴ値の薄膜化及び高ｅＷＦ値を実現できるため、ＭＯＳトランジスタの高速動作が可能となる。
【００７２】
（一実施形態の第１変形例）
上述の一実施形態においては、実効仕事関数調整層であるゲートメタル電極の構造が、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとからなる積層膜を所望の膜厚に達するまで積層を繰り返す構造であったのに対し、本変形例においては、実効仕事関数値に大きく影響するのは、第１の高誘電体膜１０９ｂ膜の直上又はその近傍のＡｌＮ層１１０ｂであること、且つ、ゲートメタル電極全体の抵抗を低抵抗化するのは、ＴｉＮ層１１０ａであることに着目した構造である。
【００７３】
すなわち、本変形例においては、実効仕事関数の値の変調層として、高誘電体膜上において、少なくとも所定の実効仕事関数を得ることができる積層数を持つＡｌＮ／ＴｉＮからなる積層膜を形成し、その後、ゲートメタル電極全体の低抵抗化を図るために、ＡｌＮ／ＴｉＮの積層構造の上に、比較的に厚いＴｉＮ層１１０Ｂを堆積した構造を持つ。ここで、上部のＴｉＮ層１１０Ｂの厚さは、所望のゲートメタル電極の厚さから実効仕事関数値の変調に必要なＴｉＮ／ＡｌＮの積層構造の厚さの差分となる。
【００７４】
このように、本変形例は、ゲートメタル電極をＴｉＮ／ＡｌＮの積層膜を１サイクル又は２サイクル分繰り返し、物理膜厚が最大で７ｎｍ程度のＴｉＮ／ＡｌＮを対とする積層膜を形成した後、形成された積層膜の上に、厚さが１３ｎｍで低抵抗のＴｉＮ層１１０Ｂを堆積することにより、厚さが２０ｎｍのゲートメタル電極を形成する。
【００７５】
このように、本変形例によると、一実施形態よりもさらにゲートメタル電極部分の低抵抗化を図れるため、トランジスタ能力の向上を実現することができる。
【００７６】
（製造方法）
以下、本発明の一実施形態に係る半導体装置（ＣＭＯＳトランジスタ）の製造方法の要部を図８〜図１０に基づいて説明する。
【００７７】
まず、図８（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に、ＳＴＩ法による素子分離１０４を選択的に形成する。その後、半導体基板１０１におけるＰＭＯＳ領域１０５にＮウェル１０２を形成し、そのＮＭＯＳ領域１０６にＰウェル１０２を形成する。
【００７８】
続いて、ＰＭＯＳ領域１０５及びＮＭＯＳ領域１０６を含む半導体基板１０１の上に、厚さが１．５ｎｍ以下の酸化シリコン又は酸窒化シリコンからなる界面酸化層１０９ａを形成する。界面酸化層１０９ａは、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）ガスを含む雰囲気中で、処理温度を７００℃〜１０００℃として形成できる。また、界面酸化層１０９ａとして、シリコン酸窒化膜を形成する場合には、シリコン酸化膜を窒素含有プラズマ照射により窒化処理を行った後、膜質の緻密化を図るために、温度が８００℃〜１１００℃の酸素を含む雰囲気又は窒素を含む雰囲気中で熱処理することが望ましい。
【００７９】
次に、図８（ｂ）に示すように、界面酸化層１０９ａの上に、膜厚が３ｎｍ以下の高誘電体膜１０９Ｂを形成する。高誘電体膜には、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）及び窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）の群から選ばれる少なくとも１つを含むことが好ましい。また、高誘電体膜１０９Ｂには、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、炭素（Ｃ）、塩素（Ｃｌ）、イットリウム（Ｙ）及びゲルマニウム（Ｇｅ）の群から選ばれる少なくとも１つを不純物として含めてもよい。
【００８０】
次に、図８（ｃ）に示すように、高誘電体膜１０９Ｂの上に、例えば膜厚が１０ｎｍ程度のＴｉＮからなるハードマスク膜２０１を形成する。ハードマスク膜２０１は、四塩化チタン（ＴｉＣｌ４）ガスとアンモニア（ＮＨ３）ガスを用いたＡＬＤ法又はＰＶＤ法により形成することが望ましい。その後、図示はしていないが、ハードマスク膜２０１の上にその全面を覆うようにレジストを塗布し、リソグラフィ法により、ＮＭＯＳ領域１０６を開口するレジストパターンを形成する。
【００８１】
次に、図８（ｄ）に示すように、レジストパターンをマスクとして、例えば過酸化水素（Ｈ２Ｏ２）を主成分とする薬液を用いたウェットエッチングにより、レジストパターンのＮＭＯＳ領域１０６に露出するハードマスク膜２０１を選択的に除去する。
【００８２】
次に、図９（ａ）に示すように、ＰＶＤ法又はＡＬＤ法により、ＰＭＯＳ領域１０５におけるハードマスク膜２０１の上と、ＮＭＯＳ領域１０６における、露出した高誘電体膜１０９Ｂの上とに、Ｌａ酸化物（ＬａＯｘ）又はＬａからなるＬａ含有層２０２を形成する。続いて、形成されたＬａ含有層２０２に対して、温度が６００℃〜１０００℃程度の熱処理を行う。これにより、高誘電体膜１０９ＢにおけるＮＭＯＳ領域には、Ｌａ原子を拡散した第２の高誘電体膜と、界面酸化層１０９ａとからなる第２のゲート絶縁膜１１５が形成される。
【００８３】
次に、図９（ｂ）に示すように、例えば塩化水素（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより、熱処理後に残留したＬａ含有層２０２を除去する。
【００８４】
次に、図９（ｃ）に示すように、例えばＨ２Ｏ２を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域１０５に残るハードマスク膜２０１を除去する。なお、図示はしていないが、高誘電体膜１０９ＢにおけるＰＭＯＳ領域１０５に、Ａｌ原子を拡散する場合は、高誘電体膜１０９Ｂを形成した後（図８（ｂ））に、Ａｌ含有層を形成する。その後、ハードマスク層を高誘電体１０９Ｂの上の全面に形成し、ＮＭＯＳ領域１０６のハードマスク層及びＡｌ含有層をウェットエッチングにより除去することにより、ＰＭＯＳ領域１０５に、Ａｌを含む第１の高誘電体膜１０９ｂを形成する。これにより、ＰＭＯＳ領域１０５においては、Ａｌ原子を拡散した第１の高誘電体膜１０９ｂと界面酸化層１０９ａとからなる第１のゲート絶縁膜１０９が形成される。
【００８５】
次に、図９（ｄ）に示すように、ＴｉＣｌ４とＮＨ３とを用いたＡＬＤ法により、第１のゲート絶縁膜１０９及び第２のゲート絶縁膜１１５の上に、膜厚が１．５ｎｍ以上且つ２．５ｎｍ以下のＴｉＮ層１１０ａを形成する。
【００８６】
次に、図１０（ａ）に示すように、ＴＭＡとＮＨ３とを用いたＡＬＤ法により、ＴｉＮ層１１０ａの上の全面に、膜厚が０．５ｎｍ以上１．０ｎｍ以下のＡｌＮ層１１０ｂを形成する。
【００８７】
次に、図１０（ｂ）に示すように、ＡｌＮ層１１０ｂの上に、さらに、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとを交互に堆積することにより、膜厚が１５ｎｍ以上且つ２０ｎｍ以下のＴｉＮ／ＡｌＮの積層構造を持つ実効仕事関数調整層１１０Ｃを形成する。
【００８８】
次に、図１０（ｃ）に示すように、形成された実効仕事関数調整層１１０Ｃの上にポリシリコン膜を形成し、形成したポリシリコン膜のＰＭＯＳ領域１０５には、ホウ素（Ｂ）等のｐ型の不純物を選択的にドープし、また、形成したポリシリコン膜のＮＭＯＳ領域１０６には、ヒ素（Ａｓ）又は燐（Ｐ）等のｎ型の不純物を選択的にドープする。続いて、リソグラフィ法及びエッチング法により、ＰＭＯＳ領域１０５において、ｐ型不純物がドープされたポリシリコン膜、実効仕事関数調整層１１０Ｃ、第１のゲート絶縁膜１０９に対して、また、ＮＭＯＳ領域１０６においては、ｎ型不純物がドープされたポリシリコン膜、実効仕事関数調整層１１０Ｃ、第２のゲート絶縁膜１１５に対して、それぞれゲート電極を得るパターニングを行う。これにより、ＰＭＯＳ領域１０５においては、第１の実効仕事関数調整層１１０及びその上のＴｉＮ／ＡｌＮの積層構造を持つ第１の実効仕事関数調整層１１０からなるゲート電極が形成され、ＮＭＯＳ領域１０６においては、第２の実効仕事関数調整層１１６及びその上のＴｉＮ／ＡｌＮの積層構造を持つ第２の実効仕事関数調整層１１６からなるゲート電極が形成される。
【００８９】
続いて、通常のＣＭＯＳ製造フローに従って、ＰＭＯＳ領域１０５においては、ｐ型の第１のエクステンション領域１０８、第１のサイドウォール１１２及びｐ型の第１のソースドレイン領域１０７を形成する。また、ＮＭＯＳ領域１０６においては、ｎ型の第２のエクステンション領域１１４、第２のサイドウォール１１８及びｎ型の第２のソースドレイン領域１１３を形成して、図１（ａ）に示す、ＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳトランジスタを得る。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置及び半導体装置の製造方法は、ゲートメタル電極の低抵抗化によるスイッチング応答速度の向上及び高い実効仕事関数値を得られる結果、ＭＯＳトランジスタの高機能化及び低消費電力化を実現でき、特に、ゲートメタル電極及び高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００９１】
１０１ 半導体基板
１０２ Ｎウェル
１０３ Ｐウェル
１０４ 素子分離
１０５ ＰＭＯＳ領域
１０６ ＮＭＯＳ領域
１０７ 第１のソースドレイン領域
１０８ 第１のエクステンション領域
１０９ 第１のゲート絶縁膜
１０９ａ 界面酸化層
１０９ｂ 第１の高誘電体膜
１０９Ｂ 高誘電体膜
１１０ 第１の実効仕事関数調整層
１１０Ａ 単層膜
１１０Ｂ ＴｉＮ層（第３の金属窒化膜）
１１０Ｃ 仕事関数調整層
１１０ａ ＴｉＮ層（第１の金属窒化膜）
１１０ｂ ＡｌＮ層（第２の金属窒化膜）
１１１ 第１の上部ゲート電極
１１２ 第１のサイドウォール
１１３ 第２のソースドレイン領域
１１４ 第２のエクステンション領域
１１５ 第２のゲート絶縁膜
１１６ 第２の実効仕事関数調整層
１１７ 第２の上部ゲート電極
１１８ 第２のサイドウォール
２０１ ハードマスク膜
２０２ Ｌａ含有層
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲートメタル電極及び高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）の高速化に伴い、電界一定のスケーリングのため、トランジスタの微細化が進行している。ＭＯＳＦＥＴには、電子の移動によって電流のオン及びオフを制御するＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略記する。）と、正孔の移動によって電流のオン及びオフを制御するＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳと略記する。）の２つのトランジスタがある。ＭＯＳＦＥＴの性能は、電流駆動能力Ｇｍで表すことができ、該電流駆動能力Ｇｍは、キャリアの移動度（μ）と、ゲート幅（Ｗ）と、ゲート電極、ゲート絶縁膜及びシリコン基板により生じるキャパシタの静電容量（ゲート容量）（Ｃｏｘ）とに比例し、また、ゲート長（Ｌ）に反比例する。そこで、ＭＯＳＦＥＴの高速化は、酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）等からなるゲート絶縁膜の薄膜化と、ポリシリコン等からなるゲート電極のゲート長の縮小とによって実現されている。
【０００３】
しかしながら、ＭＯＳＦＥＴの高性能化を実現するには、以下のような課題がある。
【０００４】
ゲート絶縁膜の膜厚が２ｎｍ以下にまで薄膜化した場合は、直接トンネルリーク電流が増加し、ゲート電圧を印加した際の絶縁耐性が著しく劣化する。このため、ＭＯＳＦＥＴの消費電力が増大して、該ＭＯＳＦＥＴの高性能化及び低消費電力化の妨げとなる。ゲート容量Ｃｏｘは、比誘電率（ε）に比例し且つゲート絶縁膜の膜厚（ｄ）に反比例し、すなわち、Ｃｏｘ＝ε０・ε（Ｓ／ｄ）（ε０：真空の比誘電率、Ｓ：ゲート面積）の式で表せる。従って、従来の酸化シリコン（ε：３．９）又は酸窒化シリコンからなるゲート絶縁膜（ε：３．９〜７）よりも比誘電率が大きい高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）を用いることにより、実効ゲート容量を維持しつつ、物理的膜厚を大きくすることができるので、直接トンネルリーク電流を抑制することができる。
【０００５】
Ｈｉｇｈ−ｋ膜に用いる材料として、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）若しくはこれらのシリケートかアルミネート又は希土類酸化物等が注目されている。これらの候補のなかでも、ＨｆＯ２及びＨｆＳｉＯは、比誘電率が比較的に高く、且つ５ｅＶ以上のバンドギャップを持ち、従って、シリコン基板との電子障壁高さが高いことから、次世代の高誘電率ゲート絶縁膜として最も有力である。
【０００６】
次に、ゲート電極として、従来のように、ポリシリコン電極を用いた場合には、空乏層の影響が顕在化するため、ゲート絶縁膜を薄膜化しても、ポリシリコン電極の空乏層容量によって、シリコン酸化膜換算膜厚（ＥＯＴ：equivalent oxide thickness）の薄膜化を効率的に行うことができない。なお、シリコン酸化膜換算膜厚とは、ゲート絶縁膜の材料がシリコン酸化物であると仮定して、ゲート容量から逆算して得られるゲート絶縁膜の膜厚をいう。さらに、ポリシリコン電極の仕事関数は、ポリシリコンにホウ素又はリン等の不純物をイオン注入し、注入された不純物を熱処理によって活性化することにより、ポリシリコン電極とゲート絶縁膜であるＳｉＯ２膜との積層構造において、ドープトポリシリコンの仕事関数をノンドープ状態の４．６５ｅＶから、例えばホウ素をイオン注入することにより５．１５ｅＶにまで向上できる。すなわち、ＮＭＯＳとＰＭＯＳとのしきい値電圧を制御することが可能である。
【０００７】
しかしながら、ポリシリコン電極とＨｉｇｈ−ｋ膜との積層構造においては、フェルミレベルピニングと呼ばれる現象によって、特にＰＭＯＳの実効仕事関数（ｅＷＦ： effective work function）の値が低下することにより、しきい値電圧が上昇して、ＰＭＯＳの低電圧動作が困難となる。ここで、実効仕事関数（ｅＷＦ）とは、ゲートメタル電極のシリコン基板側に作用している実効的な仕事関数をいう。
【０００８】
そこで、ゲート電極材料として、ポリシリコン電極から、空乏層の影響を無視でき、且つフェルミレベルピニングの影響も小さい、ゲートメタル電極への置換が図られている。ゲートメタル電極材料として、チタン若しくはタンタルの窒化物、又はチタン若しくはタンタルの窒化物にアルミニウムを添加した材料が検討されているが、ゲートメタル電極とした場合の仕事関数は、金属固有の仕事関数が支配的となるため、ＰＭＯＳ用のゲートメタル電極としては、実効仕事関数（ｅＷＦ）がシリコン（Ｓｉ）の価電子帯準位に近い窒化チタンアルミニウム（ＴｉＡｌＮ）膜が最も注目されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１８４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体製造プロセスの３２ｎｍ以細の世代におけるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造において、ゲートメタル電極とＨｉｇｈ−ｋ膜との積層構造を用いることが有力となっているなか、低電圧動作を実現するには、ＰＭＯＳ及びＮＭＯＳは共に、シリコン（Ｓｉ）のエネルギーギャップにおけるバンド端に相当する実効仕事関数（ｅＷＦ）が必要であり、例えばＮＭＯＳにはｅＷＦ＝４．２ｅＶ以下を、また、ＰＭＯＳにはｅＷＦ＝４．９ｅＶ以上を達成することが望ましい。そこで、所望の実効仕事関数を得るために、ＮＭＯＳ用としては、ゲートメタル電極とＨｉｇｈ−ｋ膜との界面にキャップ（Ｃａｐ）層としてＬａ２Ｏ３膜を挿入したり、Ｈｉｇｈ−ｋ膜中にランタン（Ｌａ）原子を拡散させたりすることにより、実効仕事関数を制御している。また、ＰＭＯＳには、メタルゲート電極とＨｉｇｈ−ｋ膜との界面にキャップ層としてＡｌ２Ｏ３膜を挿入して、実効仕事関数を制御する手法がある。しかし、Ａｌ２Ｏ３膜はその誘電率が９程度と、Ｈｉｇｈ−ｋ膜の１５〜２５と比べると低いため、Ａｌ原子を多く含む厚いＡｌ２Ｏ３膜を用いると、Ｈｉｇｈ−ｋ膜であるゲート絶縁膜が厚膜化してしまい、高誘電体膜を用いて電気的膜厚を薄膜化した効果が失われてしまう。このため、厚いＡｌ２Ｏ３膜をキャップ膜として用いることはできず、その結果、ｅＷＦ＝４．９ｅＶ以上を達成することは困難である。
【００１１】
従って、ゲート電極に用いる金属材料として、実効仕事関数が高い材料を選択することにより、Ａｌ２Ｏ３膜によって変調される仕事関数の値を小さくすることができる。その結果、膜厚が小さいＡｌ２Ｏ３膜によって所望の、高い実効仕事関数を有するゲートメタル電極を実現できる。そこで、上述したように、ゲートメタル電極として、シリコン（Ｓｉ）の価電子帯準位に近い窒化チタンアルミニウム（ＴｉＡｌＮ）膜、又は炭窒化タンタル（ＴａＣＮ）膜が次世代のゲートメタル電極材料として注目されている。
【００１２】
しかしながら、ゲートメタル電極として、ＴｉＡｌＮ膜又はＴａＣＮ膜を用いた場合は、物理的気相堆積（ＰＶＤ：Physical Vapor Deposition）法により成膜されたＴｉＡｌＮ膜の比抵抗は、〜２３００μΩ・ｃｍ程度と高抵抗であるため、トランジスタのスイッチング応答速度が低下してしまい、高速動作を実現できない。また、ＴａＣＮ膜の場合も、炭素の存在により高抵抗である。このような高抵抗なゲートメタル電極の場合は、たとえ実効仕事関数の値に所望の値を得られたとしても、ゲート電極の抵抗値及びその上層のポリシリコン電極との界面抵抗の上昇により、ＭＯＳＦＥＴにおける駆動能力の低下が避けられない。
【００１３】
従って、金属自体が高い実効仕事関数を持ち、且つ、低抵抗を実現可能な材料、組成及び構造を有するゲートメタル電極の実現が望まれる。
【００１４】
本発明は、前記の問題を解決し、ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を制御（調整）できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置を、第１導電型の半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、高誘電体膜を含み、ゲート電極は、高誘電体膜の上に形成され、第１の金属窒化膜と第２の金属窒化膜とが交互に積層された実効仕事関数調整層を含み、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きい構成とする。
【００１６】
本発明の半導体装置によると、ゲートメタル電極を構成する実効仕事関数調整層が、第１の金属窒化膜と第２の金属窒化膜とが交互に積層されてなり、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きいため、ゲートメタル電極の低抵抗化を図りながら、実効仕事関数を調整することができる。その結果、低抵抗且つ低しきい値動作を実現できるので、トランジスタの高速動作が可能となる。
【００１７】
本発明の半導体装置において、ゲート電極は、実効仕事関数調整層の上に形成され、第２導電型のシリコンからなる上部電極を有していることが好ましい。
【００１８】
本発明の半導体装置において、実効仕事関数調整層は、第１の金属窒化膜と第２の金属窒化膜とを交互に積層してなる積層構造の上に形成され、その主成分が第１の金属窒化膜と同一で且つその膜厚が第１の金属窒化膜よりも大きい第３の金属窒化膜を有していてもよい。
【００１９】
本発明の半導体装置において、第１の金属窒化膜の第１層は、ゲート絶縁膜の上に形成され、第２の金属窒化膜の第１層は、第１層の第１の金属窒化膜の上に形成されていてもよい。
【００２０】
本発明の半導体装置において、第１の金属窒化膜は、その組成にチタンと窒素とを含み、第２の金属窒化膜は、その組成にアルミニウムと窒素とを含んでもよい。
【００２１】
この場合に、第１の金属窒化膜及び第２の金属窒化膜は、不純物として炭素、塩素、フッ素、酸素及びシリコンの少なくとも１つを含んでもよい。
【００２２】
また、この場合に、第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることが好ましい。
【００２３】
本発明の半導体装置において、第１導電型はｐ型であり、高誘電体膜はその組成にハフニウム、ランタン及び酸素を含むことが好ましい。
【００２４】
また、本発明の半導体装置において、第１導電型はｎ型であり、高誘電体膜はその組成にハフニウム及び酸素を含むことが好ましい。
【００２５】
本発明に係る半導体装置の製造方法は、第１導電型の半導体領域の上に、高誘電体膜を含むゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程と備え、ゲート電極を形成する工程は、ゲート絶縁膜の上に、第１の金属窒化膜と第２の金属窒化膜とを交互に積層することにより、実効仕事関数調整層を形成する工程を含み、第１の金属窒化膜は、第２の金属窒化膜よりも抵抗が小さく、第２の金属窒化膜は、第１の金属窒化膜よりも実効仕事関数の調整量が大きい。
【００２６】
本発明の半導体装置の製造方法によると、ゲートメタル電極を構成する実効仕事関数調整層を、第１の金属窒化膜と第２の金属窒化膜とを交互に積層し、第１の金属窒化膜は第２の金属窒化膜よりも抵抗が小さく、且つ、第２の金属窒化膜は第１の金属窒化膜よりも実効仕事関数の調整量が大きい。このため、ゲートメタル電極の低抵抗化を図りながら、実効仕事関数を調整することができ、低抵抗且つ低しきい値動作を実現できるので、トランジスタの高速動作が可能となる。
【００２７】
本発明の半導体装置の製造方法において、ゲート電極を形成する工程は、実効仕事関数調整層の上に、第２導電型のシリコンからなる上部電極を形成する工程を含むことが好ましい。
【００２８】
本発明の半導体装置の製造方法において、実効仕事関数調整層を形成する工程は、第１の金属窒化膜及び第２の金属窒化膜の形成に原子層堆積法を用い、第１の金属窒化膜は、チタンを含む第１のガスと窒素原子を含む第１の窒化材とを用いて形成し、第２の金属窒化膜は、アルミニウムを含む第２のガスと窒素原子を含む第２の窒化材とを用いて形成することが好ましい。
【００２９】
この場合に、実効仕事関数調整層において、第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体装置及びその製造方法によると、高誘電体膜の上に形成されたゲートメタル電極を有する半導体装置において、ゲートメタル電極の低抵抗化によるスイッチング応答速度の向上及び高い実効仕事関数値を得られ、低しきい値動作が可能となるため、ＭＯＳトランジスタの高機能化及び低消費電力化を実現できる。
【図面の簡単な説明】
【００３１】
【図１】図１（ａ）は本発明の一実施形態に係る半導体装置を示す模式的な断面図である。図１（ｂ）はＰＭＯＳにおけるゲート絶縁膜及びゲート電極の構成を示す部分的な拡大断面図である。
【図２】図２（ａ）〜図２（ｅ）は本発明の一実施形態に係る半導体装置のゲート絶縁膜及びゲート電極の形成方法を示す工程順の断面図である。
【図３】本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の形成方法の原料（ソース）投入タイミングを示すチャート図である。
【図４】図４（ａ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の形成メカニズムを説明する断面図である。図４（ｂ）は比較用であって、単層のＴｉＡｌＮからなるゲートメタル電極の形成メカニズムを説明する断面図である。
【図５】図５は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとシート抵抗との関係を示すグラフである。
【図６】図６（ａ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとＥＯＴとの関係を、ＡｌＮ層とＴｉＮ層との先付けの順序による影響と共に示すグラフである。図６（ｂ）は本発明の一実施形態に係る半導体装置のゲートメタル電極である実効仕事関数調整層の各層の厚さとｅＷＦとの関係を、ＡｌＮ層とＴｉＮ層との先付けの順序による影響と共に示すグラフである。
【図７】図７は本発明の一実施形態に係るＰＭＯＳにおけるゲート絶縁膜及びゲート電極の構成を示す拡大断面図である。
【図８】図８（ａ）〜図８（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図９】図９（ａ）〜図９（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【発明を実施するための形態】
【００３２】
（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。
【００３３】
図１（ａ）に示すように、一実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に選択的に形成された素子分離（ＳＴＩ：Shallow Trench Isolation）１０４によって区画されたＰＭＯＳ領域１０５及びＮＭＯＳ領域１０６を有している。
【００３４】
半導体基板１０１における、ＰＭＯＳ領域１０５の上部には、ｎ型拡散層からなるＮウェル１０２が形成され、ＮＭＯＳ領域１０６の上部には、ｐ型拡散層からなるＰウェル１０３が形成されている。
【００３５】
図１（ｂ）の部分拡大図に示すように、ＰＭＯＳを構成する第１のゲート絶縁膜１０９は、例えば、厚さが１．０ｎｍの酸化シリコン（ＳｉＯ２）からなる界面酸化層（ＩＬ：interfacial layer）１０９ａと、厚さが１．７ｎｍのハフニウムシリケート（ＨｆＳｉＯ）又は酸化ハフニウム（ＨｆＯｘ）等からなる第１の高誘電体膜１０９ｂとにより構成される。さらに、第１の高誘電体膜１０９ｂは、しきい値電圧調整用の不純物としてアルミニウム（Ａｌ）原子を含んでいる。
【００３６】
第１のゲート絶縁膜１０９の上には、本実施形態の特徴である、ゲートメタル電極であり、且つ自身の実効仕事関数をｐ型のポリシリコンの仕事関数の値に近づくように調整する第１の実効仕事関数調整層１１０が形成されている。
【００３７】
第１の仕事関数調整層１１０は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとから構成される。ＴｉＮ層１１０ａは、厚さが１．５ｎｍ以上且つ２．５ｎｍ以下であり、ＡｌＮ層１１０ｂは、厚さが０．５ｎｍ以上且つ１．０ｎｍ以下である。本実施形態においては、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂを１サイクルとして、６サイクル分を繰り返して堆積することにより、第１の実効仕事関数調整層１１０が形成されている。
【００３８】
なお、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとには、不純物として炭素（Ｃ）、塩素（Ｃｌ）、フッ素（Ｆ）、酸素（Ｏ）及びシリコン（Ｓｉ）の少なくとも１つを含んでいてもよい。
【００３９】
第１の実効仕事関数調整層１１０の上には、ｐ型のポリシリコンからなり、比較的に厚い第１の上部ゲート電極１１１が形成されている。また、図１に示すように、Ｎウェル１０２の上部で且つ第１のゲート絶縁膜１０９の両側方には、ｐ型の第１のエクステンション領域１０８とｐ型の第１のソースドレイン領域１０７が形成されている。また、第１のゲート絶縁膜１０９、第１の実効仕事関数調整層１１０及び第１の上部ゲート電極１１１の両側面上には、絶縁膜からなる第１のサイドウォール１１２が形成されている。
【００４０】
これに対し、ＮＭＯＳ領域１０６に形成されるＮＭＯＳは、第２のゲート絶縁膜１１５、第２の実効仕事関数調整層１１６及びｎ型のポリシリコンからなる第２の上部ゲート電極１１７、第２のサイドウォール１１８、ｎ型の第２のエクステンション領域１１４及びｎ型の第２のソースドレイン領域１１３により構成される。
【００４１】
ここで、第２のゲート絶縁膜１１５は、詳細な構成は図示していないが、厚さが１．０ｎｍの酸化シリコン（ＳｉＯ２）からなる界面酸化層と、厚さが１．７ｎｍのハフニウムシリケート（ＨｆＳｉＯ）又は酸化ハフニウム（ＨｆＯｘ）等からなる第２の高誘電体膜とにより構成される。さらに、第２の高誘電体膜は、しきい値電圧調整用の不純物としてランタン（Ｌａ）原子を含んでいる。
【００４２】
なお、第２の実効仕事関数調整層１１６の構成は、ＰＭＯＳの第１の実効仕事関数調整層１１１と同一である。
【００４３】
すなわち、本実施形態に係るＰＭＯＳ及びＮＭＯＳを構成するゲート電極は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとを交互に積層してなる実効仕事関数調整層１１０、１１５と、その上に形成されたポリシリコンからなる上部ゲート電極１１１、１１７とが積層されてなる。また、各実効仕事関数調整層１１０、１１６におけるＴｉＮ層１１０ａの厚さは１．５ｎｍ以上且つ２．５ｎｍ以下であり、ＡｌＮ層１１０ｂの厚さは０．５ｎｍ以上且つ１．０ｎｍ以下である。
【００４４】
なお、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとは、必ずしも１層ごとに交互に積層される必要はなく、所望の実効仕事関数に必要なＡｌ量に応じて、例えば、２層のＡｌＮ層１１０ｂに対して１層のＴｉＮ層１１０ａを設ける構成としてもよい。また、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの積層構造は、所望の厚さを得られるまで、繰り返して積層すればよい。
【００４５】
以下、ＰＭＯＳ領域１０５を中心に、第１のゲート絶縁膜１０９、第１の実効仕事関数調整層１１０及び第１の上部ゲート電極１１１の形成方法について図２及び図３を参照しながら説明する。
【００４６】
まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１０１の全面、すなわちＮウェル１０２の上に、厚さが１．０ｎｍのＳｉＯ２からなる界面酸化層１０９ａを形成する。ここでは、界面酸化層１０９ａは、半導体基板１０１の主面を洗浄した後、熱酸化法により、温度が８００℃の酸化性雰囲気により形成する。
【００４７】
次に、図２（ｂ）に示すように、界面酸化層１０９ａの上に、第１の高誘電体膜１０９ｂを形成する。
【００４８】
本実施形態においては、原子層堆積（ＡＬＤ：atomic layer deposition）法を用い、ハフニウム（Ｈｆ）ソースであるＴＤＭＡＨｆ (テトラキスジメチルアミノハフニウム)と、シリコン（Ｓｉ）ソースである３ＤＭＡＳ（トリスジメチルアミノシラン）と、酸化材であるオゾン（Ｏ３）とを交互に基板表面に暴露することにより、物理膜厚が１．７ｎｍのＨｆＳｉＯ (ハフニウムシリケート)膜を形成する。このときのＨｆとＳｉとの組成比は６：４である。
【００４９】
続いて、第１のゲート絶縁膜１０９の表面に対してプラズマ窒化により、結晶化層の分離を抑制するための窒化処理を施し、その後、減圧酸素雰囲気中で温度が１０００℃で、１５秒間のアニールを行う。これにより、ＨｆＳｉＯ膜の表面近傍には窒素が導入されて、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）膜が形成される。この後、導入された窒素の安定化を図るために、温度が８００℃〜１１００℃程度で熱処理を行ってもよい。続いて、第１の高誘電体膜１０９ｂにおけるＰＭＯＳ領域１０５には、しきい値電圧調整用のアルミニウム（Ａｌ）を導入し、図示しないＮＭＯＳ領域１０６の第２の高誘電体膜には、しきい値電圧調整用のランタン（Ｌａ）を導入する。すなわち、第１のゲート絶縁膜１０９は、ＨｆＡｌＳｉＯＮ膜となり、第２のゲート絶縁膜１１５は、ＨｆＬａＳｉＯＮ膜となる。
【００５０】
第１のゲート絶縁膜１０９におけるＡｌの導入方法は、例えば、ＨｆＳｉＯ膜等の第１の高誘電体膜の上に、厚さが０．７ｎｍのいわゆるキャップ膜であるＡｌ酸化（ＡｌＯｘ）膜を堆積して、ＨｆＡｌＳｉＯＮ膜を形成する。また、後述するように、Ａｌ酸化膜の上に厚さが１０ｎｍのＴｉＮ膜を堆積し、温度が６００℃〜１０００℃の熱処理を施して、ＨｆＳｉＯＮ膜中にＡｌを拡散した後、堆積したＴｉＮ膜をウェットエッチングで除去することにより、ＨｆＡｌＳｉＯＮ膜を形成してもよい。
【００５１】
一方、第２のゲート絶縁膜１１５におけるＬａの導入方法は、例えば、ＨｆＳｉＯ膜等の第２の高誘電体膜の上に、厚さが２ｎｍのキャップ膜であるＬａ酸化（ＬａＯｘ）膜を堆積し、その後、温度が６００℃〜１０００℃の熱処理を施して、第２の高誘電体膜中にＬａ原子を拡散する。続いて、第２の高誘電体膜中に拡散していない余剰のＬａ酸化膜をウェットエッチングで除去することにより、ＨｆＬａＳｉＯＮ膜を形成する。
【００５２】
このように、実効仕事関数を変調するＬａ又はＡｌのＨｉｇｈ−ｋ膜中への拡散量は、Ｈｉｇｈ−ｋ膜の上に堆積したキャップ膜の膜厚と、その後の熱処理における熱処理温度と時間とにより制御することができる。
【００５３】
次に、ゲート電極の一部、すなわちゲートメタル電極である第１の実効仕事関数調整層１１０を形成する。なお、ＮＭＯＳを構成する第２の実効仕事関数調整層１１６は、ＰＭＯＳを構成する第１の実効仕事関数調整層１１０と同時に形成される。
【００５４】
上述したように、各実効仕事関数調整層１１０、１１６は、少なくともチタン（Ｔｉ）、アルミニウム（Ａｌ）及び窒素（Ｎ）を含む金属層ではあるが、窒化チタンアルミニウム（ＴｉＡｌＮ）ではない。
【００５５】
まず、図２（ｃ）及び図３に示すように、第１のゲート絶縁膜１０９に対して、基板温度が３００℃〜４００℃で、チタン（Ｔｉ）ソースである四塩化チタン（ＴｉＣｌ４）ガスをＴ１秒間暴露した後、窒素（Ｎ２）ガスによるパージをＴ２秒間行う。その後、アンモニア（ＮＨ３）ガスをＴ３秒暴露し、最後に、ＮＨ３ガスをＮ２ガスでＴ４秒間パージする。この工程により、第１の高誘電体膜１０９ｂの上に、物理膜厚が０．４ｎｍ程度のＴｉＮ層１１０ａが形成される。従って、ＴｉＮ層１１０ａを所望の厚さとするには、図２（ｃ）に示す工程を少なくとも４回程度は繰り返す必要がある。
【００５６】
次に、図２（ｄ）及び図３に示すように、ＴｉＮ層１１０ａに対して、アルミニウム（Ａｌ）ソースであるＴＭＡ（トリメチルアルミニウム）ガスをＴ５秒間暴露する。さらに、このＴＭＡガスをＮ２ガスでＴ６秒間パージする。その後、再びＮＨ３ガスにＴ７秒間暴露し、最後にＮＨ３ガスをＮ２ガスによりＴ８秒間パージする。これにより、ＴｉＮ層１１０ａの上に膜厚が０．１ｎｍ程度のＡｌＮ層１１０ｂが形成される。従って、図２（ｅ）に示すように、ＡｌＮ層１１０ｂを所望の厚さとするには、図２（ｄ）に示す工程を少なくとも５回程度は繰り返す必要がある。この図３に示す一連の工程を１サイクルとして、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂを６サイクル繰り返すことにより、物理膜厚が２０ｎｍの各実効仕事関数調整層１１０、１１６が形成される。
【００５７】
なお、図３に示すように、各ガスの暴露時間Ｔ１〜Ｔ８は、ＡＬＤ装置により異なり、枚葉機の一例としては、Ｔ１が５０ｍｓ、Ｔ２が３ｓ、Ｔ３が３ｓ及びＴ４が１．５ｓである。また、Ｔ５は１００ｍｓ、Ｔ６は３ｓ、Ｔ７は３ｓ及びＴ８は１．５ｓである。なお、バッチ装置のように、チャンバ内の内容積が大きい場合は、Ｔ１が５ｓ、Ｔ２が３０ｓ、Ｔ３が１０ｓ及びＴ４が３０ｓのように、各ガス及びパージの暴露時間はそれぞれ長くなる。
【００５８】
また、本実施形態においては、各実効仕事関数調整層１１０、１１６を構成する、ＡｌとＴｉとの組成比を１：１としたが、ＡｌとＴｉとの組成比は、実効仕事関数を決定するパラメータであり、所望の実効仕事関数によってその組成を変化させればよい。また、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとのＡＬＤの１サイクルにおける膜厚は、それぞれ原子の吸着率により決定されるため、必ずしも同一の膜厚とはならない。各実効仕事関数調整層１１０、１１６の組成比を変更するには、例えば、ＴｉＮ層１１０ａを１層形成した後に、ＡｌＮ層１１０ｂを２層形成すれば、ＴｉとＡｌとの比は１：２となる。
【００５９】
なお、本実施形態においては、例えば、第１の高誘電体膜１０９ｂの上に、先にＴｉＮ層１１０ａを形成する方法を説明したが、先にＡｌＮ層１１０ｂを形成し、その後、ＴｉＮ層１１０ａを形成してもよい。
【００６０】
その後、第１の実効仕事関数調整層１１０の上に、ポリシリコンからなる第１の上部ゲート電極１１１を形成する。
【００６１】
以上のように、本実施形態に係るゲートメタル電極である実効仕事関数調整層を有するＰＭＯＳ及びＮＭＯＳによると、従来のようにゲートメタル電極にＴｉＡｌＮ膜を用いる構成においては、ゲート電極が高抵抗となってＲＣ遅延が発生して、トランジスタの電気的特性が劣化するのに対し、本実施形態においては、所望の実効仕事関数を維持したまま、ＴｉＡｌＮからなるゲートメタル電極よりも低抵抗化が可能となるため、トランジスタの電気的特性が向上する。
【００６２】
図４（ａ）及び図４（ｂ）に第１の仕事関数調整層１１０の製造方法の詳細及びメカニズムを説明する。これは、第２の仕事関数調整層１１６においても、同様である。
【００６３】
上述したように、本実施形態の特徴は、実効仕事関数調整層１１０、１１６が、従来のようにＴｉＡｌＮの単層膜ではなく、ＴｉＮとＡｌＮとの積層膜であり、さらに、本願発明者らは、種々の検討の結果、ＴｉＮ層１１０ａとＡlＮ層１１０ｂとの厚さを変化させることにより、積層構造の形成が可能であるという知見を得ている。
【００６４】
具体的には、比較用の図４（ｂ）に示すように、形成時に、ＴｉＮ層１１０ａ及びＡｌＮ層１１０ｂの１層当たりのそれぞれの厚さが１．５ｎｍ未満、及び０．５ｎｍ未満の場合は、膜の形成中にＴｉ原子とＡｌ原子とが相互拡散することにより、ＴｉＡｌＮからなる単層膜１１０Ａが形成されてしまう。これに対し、それぞれ１層当たりのＴｉＮ層１１０ａの厚さが１．５ｎｍ以上且つ２．５ｎｍ以下で、その上ＡｌＮ層１１０ｂの厚さが０．５ｎｍ以上且つ１．０ｎｍ以下で積層する場合は、ＴｉＮ層１１０ａとＡlＮ層１１０ｂとで、相互拡散が独立して進行する。従って、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの積層構造を実現できることを突き止めている。
【００６５】
なお、図４（ａ）に示すように、ＴｉＮ／ＡｌＮの積層構造を形成した後のＴｉの濃度及びＡｌの濃度は、ＴｉＮ層１１０ａの内部及びＡｌＮ層１１０ｂの内部においても濃度勾配を有している。すなわち、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとのそれぞれの厚さ方向の中央部分において最も高濃度であり、且つ、ＴｉＮ膜１１０ａとＡｌＮ層１１０ｂとの界面において急激に変化する。このとき、ＴｉＮ層１１０ａがＡｌを含み、逆に、ＡｌＮ層１１０ｂがＴｉを含んでいてもよい。
【００６６】
図５は、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとの各厚さを変化させた場合のシート抵抗を示している。図５からは、ＴｉＡｌＮの単層領域においては、１層当たりのＴｉＮ層及びＡｌＮ層の厚さが厚膜化するに従い、シート抵抗Ｒｓが単調増加する。これに対し、ＴｉＮ／ＡｌＮの積層領域に相が変化すると、低抵抗なＴｉＮ層１１０ａによって、シート抵抗Ｒｓが減少することが分かる。
【００６７】
すなわち、本実施形態に係る半導体装置、すなわちＭＯＳトランジスタは、従来のＭＯＳトランジスタと比較して、Ｓｉの価電子帯付近の実効仕事関数（ｅＷＦ）値を得ながら、ゲート電極のシート抵抗Ｒｓの低抵抗化を実現することができる。さらに、仕事関数調整層（ゲートメタル電極）にＡｌＮ層を有することにより、上部ゲート電極からの酸素の拡散を抑制することができる。このため、拡散工程時におけるゲート絶縁膜１０９、１１５の膜厚の増大を抑止することができる。
【００６８】
図６（ａ）及び図６（ｂ）は、１層当たりのＴｉＮ層とＡｌＮ層との各厚さを変化させた場合の、図４（ａ）の構造におけるシリコン酸化膜換算膜厚（ＥＯＴ）及び実効仕事関数(ｅＷＦ)との関係を示すグラフである。なお、ゲートメタル電極の厚さは２０ｎｍとしている。参考用として、ＴｉＮからなる単層膜の場合の結果と、第１の高誘電体膜１０９ｂの上に、ＴｉＮ層１１０ａから先に形成した場合の結果（ＴｉＮ先付け）と、ＡｌＮ層１１０ｂから先に形成した場合の結果（ＡｌＮ先付け）とを示している。ＴｉＮ／ＡｌＮからなる積層構造によって実効仕事関数（ｅＷＦ）の値を制御するには、ＴｉＮ／ＡｌＮの積層構造を有さない構造と比べて、ＥＯＴの増大を抑制しつつ、実効仕事関数を高くすることが望ましい。なお、ＴｉＮの単層膜においては、膜厚が２０ｎｍにおいて、ＥＯＴは１．７ｎｍ値度で、ｅＷＦは４．７８ｅＶ程度である。
【００６９】
図６（ａ）に示すＥＯＴの結果から、ＡｌＮを先付けするＡｌＮ先付け構造と比較して、ＴｉＮを先付けするＴｉＮ先付け構造の方がＥＯＴの薄膜化が実現できることが分かる。さらに、１層当たりのＴｉＮ層１１０ａの厚さ及びＡｌＮ層１１０ｂの厚さが０．８ｎｍ以上且つ２．５ｎｍ以下、及び０．３ｎｍ以上且つ１．０ｎｍ以下の各領域において、ＥＯＴが極小領域を持つことが分かる。ここで、ＡｌＮを先付けにすることによるＥＯＴの増大は、ゲートメタル電極と第１の高誘電体膜１０９ｂとの界面におけるＡｌＮ層１１０ｂが絶縁膜として機能するため、又は１層目のＡｌＮ層１１０ｂの形成時に、第１の高誘電体膜１０９ｂにＡｌ原子が拡散した結果、その誘電率が低下したためと考えられる。
【００７０】
さらに、図６（ｂ）に示すｅＷＦの結果から、ＴｉＮ／ＡｌＮの積層構造及びＴｉＡｌＮの単層構造のいずれにおいても、ｅＷＦ＝４．９４ｅＶ以上の高ｅＷＦ値を達成できることが分かる。
【００７１】
以上の結果と、図５に示すシート抵抗の結果とを考慮すると、１層当たりのＴｉＮ層１１０ａの厚さ及びＡｌＮ層１１０ｂの厚さが１．５ｎｍ以上且つ２．５ｎｍ以下、及び０．５ｎｍ以上且つ１．０ｎｍ以下のＴｉＮ／ＡｌＮからなる積層構造となる領域において、低シート抵抗値、ＥＯＴ値の薄膜化及び高ｅＷＦ値を実現できるため、ＭＯＳトランジスタの高速動作が可能となる。
【００７２】
（一実施形態の第１変形例）
上述の一実施形態においては、実効仕事関数調整層であるゲートメタル電極の構造が、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとからなる積層膜を所望の膜厚に達するまで積層を繰り返す構造であったのに対し、本変形例においては、実効仕事関数値に大きく影響するのは、第１の高誘電体膜１０９ｂ膜の直上又はその近傍のＡｌＮ層１１０ｂであること、且つ、ゲートメタル電極全体の抵抗を低抵抗化するのは、ＴｉＮ層１１０ａであることに着目した構造である。
【００７３】
すなわち、本変形例においては、実効仕事関数の値の変調層として、高誘電体膜上において、少なくとも所定の実効仕事関数を得ることができる積層数を持つＡｌＮ／ＴｉＮからなる積層膜を形成し、その後、ゲートメタル電極全体の低抵抗化を図るために、ＡｌＮ／ＴｉＮの積層構造の上に、比較的に厚いＴｉＮ層１１０Ｂを堆積した構造を持つ。ここで、上部のＴｉＮ層１１０Ｂの厚さは、所望のゲートメタル電極の厚さから実効仕事関数値の変調に必要なＴｉＮ／ＡｌＮの積層構造の厚さの差分となる。
【００７４】
このように、本変形例は、ゲートメタル電極をＴｉＮ／ＡｌＮの積層膜を１サイクル又は２サイクル分繰り返し、物理膜厚が最大で７ｎｍ程度のＴｉＮ／ＡｌＮを対とする積層膜を形成した後、形成された積層膜の上に、厚さが１３ｎｍで低抵抗のＴｉＮ層１１０Ｂを堆積することにより、厚さが２０ｎｍのゲートメタル電極を形成する。
【００７５】
このように、本変形例によると、一実施形態よりもさらにゲートメタル電極部分の低抵抗化を図れるため、トランジスタ能力の向上を実現することができる。
【００７６】
（製造方法）
以下、本発明の一実施形態に係る半導体装置（ＣＭＯＳトランジスタ）の製造方法の要部を図８〜図１０に基づいて説明する。
【００７７】
まず、図８（ａ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に、ＳＴＩ法による素子分離１０４を選択的に形成する。その後、半導体基板１０１におけるＰＭＯＳ領域１０５にＮウェル１０２を形成し、そのＮＭＯＳ領域１０６にＰウェル１０２を形成する。
【００７８】
続いて、ＰＭＯＳ領域１０５及びＮＭＯＳ領域１０６を含む半導体基板１０１の上に、厚さが１．５ｎｍ以下の酸化シリコン又は酸窒化シリコンからなる界面酸化層１０９ａを形成する。界面酸化層１０９ａは、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）ガスを含む雰囲気中で、処理温度を７００℃〜１０００℃として形成できる。また、界面酸化層１０９ａとして、シリコン酸窒化膜を形成する場合には、シリコン酸化膜を窒素含有プラズマ照射により窒化処理を行った後、膜質の緻密化を図るために、温度が８００℃〜１１００℃の酸素を含む雰囲気又は窒素を含む雰囲気中で熱処理することが望ましい。
【００７９】
次に、図８（ｂ）に示すように、界面酸化層１０９ａの上に、膜厚が３ｎｍ以下の高誘電体膜１０９Ｂを形成する。高誘電体膜には、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）及び窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）の群から選ばれる少なくとも１つを含むことが好ましい。また、高誘電体膜１０９Ｂには、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、炭素（Ｃ）、塩素（Ｃｌ）、イットリウム（Ｙ）及びゲルマニウム（Ｇｅ）の群から選ばれる少なくとも１つを不純物として含めてもよい。
【００８０】
次に、図８（ｃ）に示すように、高誘電体膜１０９Ｂの上に、例えば膜厚が１０ｎｍ程度のＴｉＮからなるハードマスク膜２０１を形成する。ハードマスク膜２０１は、四塩化チタン（ＴｉＣｌ４）ガスとアンモニア（ＮＨ３）ガスを用いたＡＬＤ法又はＰＶＤ法により形成することが望ましい。その後、図示はしていないが、ハードマスク膜２０１の上にその全面を覆うようにレジストを塗布し、リソグラフィ法により、ＮＭＯＳ領域１０６を開口するレジストパターンを形成する。
【００８１】
次に、図８（ｄ）に示すように、レジストパターンをマスクとして、例えば過酸化水素（Ｈ２Ｏ２）を主成分とする薬液を用いたウェットエッチングにより、レジストパターンのＮＭＯＳ領域１０６に露出するハードマスク膜２０１を選択的に除去する。
【００８２】
次に、図９（ａ）に示すように、ＰＶＤ法又はＡＬＤ法により、ＰＭＯＳ領域１０５におけるハードマスク膜２０１の上と、ＮＭＯＳ領域１０６における、露出した高誘電体膜１０９Ｂの上とに、Ｌａ酸化物（ＬａＯｘ）又はＬａからなるＬａ含有層２０２を形成する。続いて、形成されたＬａ含有層２０２に対して、温度が６００℃〜１０００℃程度の熱処理を行う。これにより、高誘電体膜１０９ＢにおけるＮＭＯＳ領域には、Ｌａ原子を拡散した第２の高誘電体膜と、界面酸化層１０９ａとからなる第２のゲート絶縁膜１１５が形成される。
【００８３】
次に、図９（ｂ）に示すように、例えば塩化水素（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより、熱処理後に残留したＬａ含有層２０２を除去する。
【００８４】
次に、図９（ｃ）に示すように、例えばＨ２Ｏ２を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域１０５に残るハードマスク膜２０１を除去する。なお、図示はしていないが、高誘電体膜１０９ＢにおけるＰＭＯＳ領域１０５に、Ａｌ原子を拡散する場合は、高誘電体膜１０９Ｂを形成した後（図８（ｂ））に、Ａｌ含有層を形成する。その後、ハードマスク層を高誘電体１０９Ｂの上の全面に形成し、ＮＭＯＳ領域１０６のハードマスク層及びＡｌ含有層をウェットエッチングにより除去することにより、ＰＭＯＳ領域１０５に、Ａｌを含む第１の高誘電体膜１０９ｂを形成する。これにより、ＰＭＯＳ領域１０５においては、Ａｌ原子を拡散した第１の高誘電体膜１０９ｂと界面酸化層１０９ａとからなる第１のゲート絶縁膜１０９が形成される。
【００８５】
次に、図９（ｄ）に示すように、ＴｉＣｌ４とＮＨ３とを用いたＡＬＤ法により、第１のゲート絶縁膜１０９及び第２のゲート絶縁膜１１５の上に、膜厚が１．５ｎｍ以上且つ２．５ｎｍ以下のＴｉＮ層１１０ａを形成する。
【００８６】
次に、図１０（ａ）に示すように、ＴＭＡとＮＨ３とを用いたＡＬＤ法により、ＴｉＮ層１１０ａの上の全面に、膜厚が０．５ｎｍ以上１．０ｎｍ以下のＡｌＮ層１１０ｂを形成する。
【００８７】
次に、図１０（ｂ）に示すように、ＡｌＮ層１１０ｂの上に、さらに、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとを交互に堆積することにより、膜厚が１５ｎｍ以上且つ２０ｎｍ以下のＴｉＮ／ＡｌＮの積層構造を持つ実効仕事関数調整層１１０Ｃを形成する。
【００８８】
次に、図１０（ｃ）に示すように、形成された実効仕事関数調整層１１０Ｃの上にポリシリコン膜を形成し、形成したポリシリコン膜のＰＭＯＳ領域１０５には、ホウ素（Ｂ）等のｐ型の不純物を選択的にドープし、また、形成したポリシリコン膜のＮＭＯＳ領域１０６には、ヒ素（Ａｓ）又は燐（Ｐ）等のｎ型の不純物を選択的にドープする。続いて、リソグラフィ法及びエッチング法により、ＰＭＯＳ領域１０５において、ｐ型不純物がドープされたポリシリコン膜、実効仕事関数調整層１１０Ｃ、第１のゲート絶縁膜１０９に対して、また、ＮＭＯＳ領域１０６においては、ｎ型不純物がドープされたポリシリコン膜、実効仕事関数調整層１１０Ｃ、第２のゲート絶縁膜１１５に対して、それぞれゲート電極を得るパターニングを行う。これにより、ＰＭＯＳ領域１０５においては、第１の実効仕事関数調整層１１０及びその上のＴｉＮ／ＡｌＮの積層構造を持つ第１の実効仕事関数調整層１１０からなるゲート電極が形成され、ＮＭＯＳ領域１０６においては、第２の実効仕事関数調整層１１６及びその上のＴｉＮ／ＡｌＮの積層構造を持つ第２の実効仕事関数調整層１１６からなるゲート電極が形成される。
【００８９】
続いて、通常のＣＭＯＳ製造フローに従って、ＰＭＯＳ領域１０５においては、ｐ型の第１のエクステンション領域１０８、第１のサイドウォール１１２及びｐ型の第１のソースドレイン領域１０７を形成する。また、ＮＭＯＳ領域１０６においては、ｎ型の第２のエクステンション領域１１４、第２のサイドウォール１１８及びｎ型の第２のソースドレイン領域１１３を形成して、図１（ａ）に示す、ＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳトランジスタを得る。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置及び半導体装置の製造方法は、ゲートメタル電極の低抵抗化によるスイッチング応答速度の向上及び高い実効仕事関数値を得られる結果、ＭＯＳトランジスタの高機能化及び低消費電力化を実現でき、特に、ゲートメタル電極及び高誘電体ゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００９１】
１０１ 半導体基板
１０２ Ｎウェル
１０３ Ｐウェル
１０４ 素子分離
１０５ ＰＭＯＳ領域
１０６ ＮＭＯＳ領域
１０７ 第１のソースドレイン領域
１０８ 第１のエクステンション領域
１０９ 第１のゲート絶縁膜
１０９ａ 界面酸化層
１０９ｂ 第１の高誘電体膜
１０９Ｂ 高誘電体膜
１１０ 第１の実効仕事関数調整層
１１０Ａ 単層膜
１１０Ｂ ＴｉＮ層（第３の金属窒化膜）
１１０Ｃ 仕事関数調整層
１１０ａ ＴｉＮ層（第１の金属窒化膜）
１１０ｂ ＡｌＮ層（第２の金属窒化膜）
１１１ 第１の上部ゲート電極
１１２ 第１のサイドウォール
１１３ 第２のソースドレイン領域
１１４ 第２のエクステンション領域
１１５ 第２のゲート絶縁膜
１１６ 第２の実効仕事関数調整層
１１７ 第２の上部ゲート電極
１１８ 第２のサイドウォール
２０１ ハードマスク膜
２０２ Ｌａ含有層
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、高誘電体膜を含み、
前記ゲート電極は、前記高誘電体膜の上に形成され、第１の金属窒化膜と第２の金属窒化膜とが交互に積層された実効仕事関数調整層を含み、
前記第１の金属窒化膜は前記第２の金属窒化膜よりも抵抗が小さく、且つ、前記第２の金属窒化膜は前記第１の金属窒化膜よりも実効仕事関数の調整量が大きいことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記実効仕事関数調整層の上に形成され、第２導電型のシリコンからなる上部電極を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記実効仕事関数調整層は、前記第１の金属窒化膜と前記第２の金属窒化膜とを交互に積層してなる積層構造の上に形成され、その主成分が前記第１の金属窒化膜と同一で且つその膜厚が前記第１の金属窒化膜よりも大きい第３の金属窒化膜を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の金属窒化膜の第１層は、前記ゲート絶縁膜の上に形成され、
前記第２の金属窒化膜の第１層は、前記第１層の第１の金属窒化膜の上に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の金属窒化膜は、その組成にチタンと窒素とを含み、
前記第２の金属窒化膜は、その組成にアルミニウムと窒素とを含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の金属窒化膜及び第２の金属窒化膜は、不純物として、炭素、塩素、フッ素、酸素及びシリコンの少なくとも１つを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、
前記第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１導電型はｐ型であり、
前記高誘電体膜は、その組成にハフニウム、ランタン及び酸素を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１導電型はｎ型であり、
前記高誘電体膜は、その組成にハフニウム及び酸素を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
第１導電型の半導体領域の上に、高誘電体膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と備え、
前記ゲート電極を形成する工程は、前記ゲート絶縁膜の上に、第１の金属窒化膜と第２の金属窒化膜とを交互に積層することにより、実効仕事関数調整層を形成する工程を含み、
前記第１の金属窒化膜は、前記第２の金属窒化膜よりも抵抗が小さく、
前記第２の金属窒化膜は、前記第１の金属窒化膜よりも実効仕事関数の調整量が大きいことを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程は、前記実効仕事関数調整層の上に、第２導電型のシリコンからなる上部電極を形成する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記実効仕事関数調整層を形成する工程は、前記第１の金属窒化膜及び第２の金属窒化膜の形成に原子層堆積法を用い、
前記第１の金属窒化膜は、チタンを含む第１のガスと窒素原子を含む第１の窒化材とを用いて形成し、
前記第２の金属窒化膜は、アルミニウムを含む第２のガスと窒素原子を含む第２の窒化材とを用いて形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記実効仕事関数調整層において、前記第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、前記第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、高誘電体膜を含み、
前記ゲート電極は、前記高誘電体膜の上に形成され、第１の金属窒化膜と第２の金属窒化膜とが交互に積層された実効仕事関数調整層を含み、
前記第１の金属窒化膜は前記第２の金属窒化膜よりも抵抗が小さく、且つ、前記第２の金属窒化膜は前記第１の金属窒化膜よりも実効仕事関数の調整量が大きいことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記実効仕事関数調整層の上に形成され、第２導電型のシリコンからなる上部電極を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記実効仕事関数調整層は、前記第１の金属窒化膜と前記第２の金属窒化膜とを交互に積層してなる積層構造の上に形成され、その主成分が前記第１の金属窒化膜と同一で且つその膜厚が前記第１の金属窒化膜よりも大きい第３の金属窒化膜を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の金属窒化膜の第１層は、前記ゲート絶縁膜の上に形成され、
前記第２の金属窒化膜の第１層は、前記第１層の第１の金属窒化膜の上に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の金属窒化膜は、その組成にチタンと窒素とを含み、
前記第２の金属窒化膜は、その組成にアルミニウムと窒素とを含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の金属窒化膜及び第２の金属窒化膜は、不純物として、炭素、塩素、フッ素、酸素及びシリコンの少なくとも１つを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、
前記第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１導電型はｐ型であり、
前記高誘電体膜は、その組成にハフニウム、ランタン及び酸素を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１導電型はｎ型であり、
前記高誘電体膜は、その組成にハフニウム及び酸素を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
第１導電型の半導体領域の上に、高誘電体膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と備え、
前記ゲート電極を形成する工程は、前記ゲート絶縁膜の上に、第１の金属窒化膜と第２の金属窒化膜とを交互に積層することにより、実効仕事関数調整層を形成する工程を含み、
前記第１の金属窒化膜は、前記第２の金属窒化膜よりも抵抗が小さく、
前記第２の金属窒化膜は、前記第１の金属窒化膜よりも実効仕事関数の調整量が大きいことを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する工程は、前記実効仕事関数調整層の上に、第２導電型のシリコンからなる上部電極を形成する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記実効仕事関数調整層を形成する工程は、前記第１の金属窒化膜及び第２の金属窒化膜の形成に原子層堆積法を用い、
前記第１の金属窒化膜は、チタンを含む第１のガスと窒素原子を含む第１の窒化材とを用いて形成し、
前記第２の金属窒化膜は、アルミニウムを含む第２のガスと窒素原子を含む第２の窒化材とを用いて形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記実効仕事関数調整層において、前記第１の金属窒化膜の膜厚は、１．５ｎｍ以上且つ２．５ｎｍ以下であり、前記第２の金属窒化膜の膜厚は、０．５ｎｍ以上且つ１．０ｎｍ以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１２４２１５（Ｐ２０１２−１２４２１５Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７１５１３（Ｐ２０１０−２７１５１３）
【出願日】平成２２年１２月６日（２０１０．１２．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月６日（２０１０．１２．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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