【課題】小型かつ高性能な半導体装置を提供すること。
【解決手段】ＳｉＣ基板１１上に形成された第１のＧａＮ層１２と、第１のＧａＮ層１２上に形成されたソースパッド２３と、第１のＧａＮ層１２上に形成された複数の円柱状のＧａＮ層１４と、これらの円柱状のＧａＮ層１４の上端に接するように形成された第２のＧａＮ層１６と、第２のＧａＮ層１６上に形成されたドレインパッド２５と、を具備する半導体装置であって、複数の円柱状のＧａＮ層１４は、それぞれ下から順にソース領域１８、ゲート領域１９、ソース領域よりも径が細いドレイン領域１７からなり、ソース領域１８の周囲には第１の絶縁膜２０、ゲート領域１９の周囲にはゲート電極２１、ドレイン領域１７の周囲には所定の空間を介して第２の絶縁膜２２がそれぞれ形成される。 （もっと読む）

【課題】埋め込みビットラインコンタクトホール内にディフュージョンバリアーを形成して素子の特性を改善する。
【解決手段】半導体基板１００をエッチングして複数個のピラーパターンを形成する段階と、前記ピラーパターンの表面に絶縁層を蒸着する段階と、前記ピラーパターンの一側の前記絶縁層の一部を除去して前記ピラーパターンが露出されるコンタクトホールを形成する段階と、前記コンタクトホール内にバリアー膜１７０ａを形成する段階と、前記コンタクトホールと接する前記ピラーパターン内に接合１８０を形成する段階と、前記ピラーパターンの間の底部に前記コンタクトホールと接続して形成された埋め込みビットラインとを含む。 （もっと読む）

【課題】本発明は、エッチングレジストを形成するためのフォトリソグラフィの工程を減らすことを目的とする。
【解決手段】ゲート電極３０、ドレイン電極５２及びソース電極５４を含む薄膜トランジスタを形成する。薄膜トランジスタを覆う第１絶縁膜４４を形成する。第１絶縁膜４４上に第２絶縁膜４６を形成する。第２絶縁膜４６上に透明導電膜１７０を形成する。透明導電膜１７０上にフォトリソグラフィによってパターニングされたエッチングレジスト５０を形成する。エッチングレジスト５０を介して、透明導電膜１７０を第１エッチングによってパターニングして第１透明電極７０を形成する。エッチングレジスト５０を介して、第２絶縁膜４６の第１透明電極７０から露出する表面に対して行う第２エッチングによって第２絶縁膜４６にドレイン電極５２及びソース電極５４の一方の上方に位置する貫通穴４０を形成する。 （もっと読む）

【課題】ＭＲＡＭを含む半導体装置において、ＭＲＡＭの特性を向上することができる技術を提供する。
【解決手段】配線Ｌ３およびデジット配線ＤＬを形成した層間絶縁膜ＩＬ３の表面に対してプラズマ処理を実施する。まず、半導体基板１Ｓをチャンバ内に搬入し、窒素を含有する分子（アンモニアガス）と窒素を含有しない不活性分子（水素ガス、ヘリウム、アルゴン）とからなる混合ガスをチャンバ内に導入する。このとき、窒素を含有する分子の流量よりも窒素を含有しない不活性分子の流量が多い条件で、混合ガスを導入し、混合ガスをプラズマ化してプラズマ処理を実施する。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】リソグラフィ限界以下のゲート長を有するゲート電極の形成方法、及び高周波特性のよいAlGaN/GaN-HEMTの製造方法及びAlGaN/GaN-HEMTを提供する。
【解決手段】基板1表面に第1SiN表面保護層2を成膜する工程と、第1SiN表面保護層表面のレジスト3にリソグラフィ限界のレジスト開口部3aを形成し第1SiN表面保護層をエッチング開口する工程と、第1SiN表面保護層の開口部2a及び第1SiN表面保護層の表面に第2SiN表面保護層4を成膜する工程と、第2SiN表面保護層の表面のレジスト5にリソグラフィ限界のレジスト開口部5aを形成し異方性RIEにて第2SiN表面保護層をエッチングして第2SiN表面保護層の開口部4aと第2SiN表面保護層のサイドウォール4bとを形成する工程と、サイドウォールの内側の基板表面とサイドウォールと第2SiN表面保護層の開口部とを被覆するゲート電極6を形成する工程とを備える。 （もっと読む）

【課題】シリサイド領域と非シリサイド領域が混在する半導体装置において、シリサイド領域の狭ゲート電極間にシリサイドプロテクション膜残りによるシリサイド形成不良を防止し、非シリサイド領域において確実にシリサイド化反応を防止する製造方法を提供する。
【解決手段】同一の半導体基板のシリサイド領域Ａと非シリサイド領域Ｂを備える半導体装置の製造方法は、半導体基板１０１上の全面にゲート電極１０３を覆うように堆積した第１のシリコン酸化膜１０４をエッチングして、ゲート電極１０３の側面に断面Ｉ字状のオフセットサイドウォール１０４ａをシリサイド領域Ａに形成し、シリサイドプロテクション膜１０４ｂを非シリサイド領域Ｂに形成する。続いて、内側サイドウォール１０６、外側サイドウォール１０７、及び不純物拡散層１０８を形成した後、シリサイド領域Ａのゲート電極１０３及び不純物拡散層１０８上に金属シリサイド層１１０を形成する。 （もっと読む）

【課題】ゲート電極周辺の寄生容量を低減させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上に、その上部に絶縁膜を有するゲート電極を形成する。ゲート電極を形成した後、半導体基板とゲート電極を覆う第１シリコン酸化膜を形成する。第１シリコン酸化膜を形成した後、第１シリコン酸化膜を覆う第１シリコン窒化膜を形成する。第１シリコン窒化膜を形成した後、第１シリコン窒化膜を覆う第２シリコン酸化膜を形成する。第２シリコン酸化膜を形成した後、第２シリコン酸化膜をエッチングして、第２シリコン酸化膜をゲート電極の側壁部に残す。第２シリコン酸化膜をゲート電極の側壁部に残す工程の後、半導体基板に不純物拡散層を形成する。不純物拡散層を形成した後、第２シリコン酸化膜を除去する。第２シリコン酸化膜を除去した後、半導体基板を覆う第２シリコン窒化膜を形成する。 （もっと読む）

【課題】放熱性に優れ、高周波高出力で使用可能な、化合物半導体高電子移動度トランジスタを提供する。
【解決手段】支持基板２０の第１の主表面２０ａ上に、チャネル層４０及びバリア層５０が積層されて構成される、化合物半導体高電子移動度トランジスタであって、ソース電極６２が形成された領域を含む、支持基板の領域部分が金属部２２であり、ドレイン電極６４が形成された領域を含む、支持基板の他の領域部分がシリコン部２４で構成される。 （もっと読む）

【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。 （もっと読む）

【課題】ゲート電極のテーパ形状の傾斜度を緩やかにすることができるようにして、ゲート電極の破損が起こらないようにしながら、確実にさらなる微細化を実現した下部電極を形成できるようにする。
【解決手段】ソース電極２及びドレイン電極３を有する半導体領域１上に絶縁膜４を形成し、絶縁膜４上に複数のレジスト層５，６，７を含む積層レジスト８を形成し、積層レジスト８の最下層以外のレジスト層６，７に開口９を形成し、最下層のレジスト層５にリフロー用開口１０を形成し、熱処理を施してリフロー用開口１０に露出している最下層のレジスト層５の一部ＰＴｃをリフローさせ、リフローさせることによって最下層のレジスト層５の表面に形成された傾斜面１１に連なるように最下層のレジスト層５に第１ゲート下部開口１２Ａを形成し、開口９、傾斜面１１及び第１ゲート下部開口１２Ａの形状に応じた形状を持つゲート電極１３を形成する。 （もっと読む）

【課題】耐圧を向上できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ＧａＮ層１０と第１の絶縁層１３と第２の絶縁層１４と電極層とＦＰ電極１７とを備えている。ＧａＮ層１０は、高欠陥領域１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、主表面１０ｃを有する。第１の絶縁層１３は、ＧａＮ層１０の主表面１０ｃにおける高欠陥領域１０ａを覆うように形成されている。第２の絶縁層１４は、ＧａＮ層１０の主表面１０ａにおける低欠陥領域１０ｂの上に形成され、開口部が形成されている。電極層は、開口部の内部に、ＧａＮ層１０の主表面１０ａに接触するように形成されている。ＦＰ電極１７は、電極層に接続するとともに、第２の絶縁層１４に重なるように形成されている。第１の絶縁層１３の厚みＨ１３は、第２の絶縁層１４の厚みＨ１４よりも大きい。 （もっと読む）

【課題】応答特性を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮ層１０と第１および第２の絶縁層１３、１４と電極層とＦＰ電極１７とを備える。ＧａＮ層１０は、高欠陥領域１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、主表面１０ｃを有する。第１の絶縁層１３は、ＧａＮ層１０の主表面１０ｃにおける高欠陥領域１０ａを覆うように形成される。第２の絶縁層１４は、ＧａＮ層１０の主表面１０ａにおける低欠陥領域１０ｂの上に形成され、開口部が形成される。電極層は、開口部の内部に、ＧａＮ層１０の主表面１０ａに接触するように形成される。ＦＰ電極１７は、電極層に接続するとともに、第２の絶縁層１４に重なるように形成される。第１の絶縁層１３は、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有する材料を含む。 （もっと読む）

【課題】炭化珪素（ＳｉＣ）半導体装置において、ＳｉＣ基板との良好なオーミック特性が得られると共に、密着性および耐久性に優れた裏面電極を提供する。
【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１の裏面に形成されたニッケル膜３を含む裏面電極１１と、ＳｉＣ基板１とニッケル膜３との間に介在し、開口部２ａを有するバリア膜２とを備える。ＳｉＣ基板１とニッケル膜３との間においては、バリア膜２の開口部２ａの部分に、ニッケルシリサイドの反応層４が形成されている。 （もっと読む）

ＩＩＩ−Ｎ材料層と、ＩＩＩ−Ｎ材料層の表面上に設けられた絶縁体層と、ＩＩＩ−Ｎ材料層から反対側の絶縁体層上記に設けられたエッチング停止層と、絶縁体層から反対側のエッチング停止層上に設けられた電極画定層とを備えるＩＩＩ−Ｎデバイスを開示する。電極画定層内には、凹部が形成される。凹部内には、電極が形成される。絶縁体は、特に電極とＩＩＩ−Ｎ材料層との間で、正確に制御された厚さを有することができる。 （もっと読む）

【課題】画素部の開口率を高くしながら、駆動回路部の特性を向上させた半導体装置を提供することを課題とする。または、消費電力の低い半導体装置を提供することを課題とする。または、しきい値電圧を制御できる半導体装置を提供することを課題とする。
【解決手段】絶縁面を有する基板と、基板上に設けられた画素部と、画素部を駆動する駆動回路の少なくとも一部を有し、画素部を構成するトランジスタおよび駆動回路を構成するトランジスタは、トップゲートボトムコンタクト型のトランジスタであって、画素部においては、電極および半導体層が透光性を有し、駆動回路における電極は、画素部のトランジスタが有するいずれの電極よりも低抵抗である半導体装置である。 （もっと読む）

【課題】半導体装置において、Ａｕ配線との密着性が強く、より高い熱的安定性を有するバリアメタル層を実現し、更なる特性向上、歩留まり向上を実現する。
【解決手段】半導体装置を、Ａｌ層８を含む電極９，１０と、Ａｕ配線１２と、Ａｌ層８とＡｕ配線１２との間に設けられ、Ａｌ層８の側から順に第１Ｔａ層１４、第１ＴａＮ層１５、第１Ｐｔ層１６を積層した構造を有するバリアメタル層１１とを備えるものとする。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】酸化物半導体層と多結晶シリコン半導体層を共に用い得る有機発光表示装置及びその製造方法を提供する。
【解決手段】基板本体と、基板本体上に形成された第１ゲート電極及び第２半導体層と、第１ゲート電極及び第２半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介在して第１ゲート電極及び第２半導体層上にそれぞれ形成された第１半導体層及び第２ゲート電極と、第１半導体層と少なくとも一部が相接して重畳した複数のエッチングストッパ層と、複数のエッチングストッパ層をそれぞれ露出する複数のコンタクトホールを有し、第１半導体層及び第２ゲート電極上に形成された層間絶縁膜と、層間絶縁膜上に形成され、複数のエッチングストッパ層を通じて第１半導体層とそれぞれ直接的／間接的に接続された第１ソース電極及び第１ドレイン電極と、層間絶縁膜上に形成され、第２半導体層と接続された第２ソース電極及び第２ドレイン電極とを含む。 （もっと読む）