【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ^＋型半導体領域を形成し、ｎ^＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。 （もっと読む）

【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成されたソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。サイドウォールスペーサ１５０は、少なくとも中央部のゲート長方向膜厚よりも上部のゲート長方向膜厚の方が大きくなっている。 （もっと読む）

【課題】コンタクトの抵抗値のばらつきを抑え、歩留りを安定させることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に形成された導電層上に、絶縁膜を形成し、ハロゲンガスを含む第１のガスを用いて絶縁膜をドライエッチングして、導電層の表面を露出させ、露出した導電層に対しハロゲンガスを還元可能な第２のガスを用いて第１のプラズマ処理を行い、露出した導電層に対しＣ元素及びＯ元素を含みハロゲン元素を含まない第３のガスを用いて、第２のプラズマ処理を行う。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】配線やコンタクトホールの寸法の微細化に際しても、コンタクト抵抗の低減を図ることが可能であり、且つ、暗電流の発生が少ない固体撮像素子およびその製造方法を提供する。
【解決手段】固体撮像素子１では、配線２４と転送電極膜１０２とが、２層のコンタクトホールにより接続されている。下側のコンタクトホールＡは、その底部にチタンシリサイド膜１０５が形成されている。そして、上側のコンタクトホールＢは、チタンシリサイドを構成中に含まず、下側のコンタクトホールとの間が中間配線層としてのタングステン膜１０７により接続されている。ここで、上下の両コンタクトホールＡ，Ｂには、純粋なチタンは残っていない。また、撮像画素領域におけるフォトダイオード１２１の上方の層内レンズ膜１２７は、下方のコンタクトホールＡに対して積層上方に選択的に形成されている。 （もっと読む）

【課題】低いチャネル抵抗を具現し、電界効果移動度が高くなる効果がある二重ゲートトランジスタを含む半導体装置及びその製造方法を提供する。
【解決手段】本発明による半導体装置は、下部ゲート電極と、前記下部ゲート電極上の上部ゲート電極と、前記下部ゲート電極と前記上部ゲート電極の間に介在され、前記下部ゲート電極と前記上部ゲート電極を連結するコンタクトプラグと、前記上部ゲート電極と同一の高さに前記上部ゲート電極から離隔して形成された機能電極と、を含む。本発明によれば、電界効果移動度が高い二重ゲートトランジスタを半導体装置に適用させることによって、半導体装置の特性を改善することができる。特に、本発明によれば、別途のマスク工程や蒸着工程を追加する必要がないので、工程コストの上昇や収率減少をもたらすことなく、大面積・高画質の半導体装置を大量生産することができる。 （もっと読む）

【課題】コンタクトホールをより微細に形成することができる薄膜のパターニング方法及び表示パネルの製造方法を提供する。
【解決手段】所定の段差部を有した絶縁層２５を形成する工程と、スパッタ法により前記段差部を覆うようにして前記絶縁層２５上に犠牲層２８を成膜する工程と、前記段差部に対応する領域における前記犠牲層２８のうちの少なくとも一部の除去と、前記除去により前記犠牲層２８から露出された領域における前記絶縁層２５の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層２８の少なくとも一部をウェットエッチングにより除去する工程と、を有する。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）

【課題】薄膜トランジスタにおいて透明導電膜とＡｌ合金膜が直接接続する構造を有する薄膜トランジスタ基板であって、その製造工程において、腐食防止用塗料の塗布や剥離といった工程を設けることなく、ピンホール腐食を防止できるような薄膜トランジスタ基板を提供すること。
【解決手段】薄膜トランジスタにおいて透明導電膜とＡｌ合金膜が直接接続する構造を有する薄膜トランジスタ基板であって、前記Ａｌ合金膜は、Ｇｅを０．１〜５原子％含むと共に、前記Ａｌ合金膜の３倍以上のＧｅを含む第１層と、第１層よりもＧｅ含有率の低いＡｌ合金からなる第２層と、を含む積層構造を有すること。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】本発明は、コンタクト電極の形状を改善し、コンタクト抵抗を低くすることがで
きる。
【解決手段】 半導体基板１０と、半導体基板上１０に形成されたゲート絶縁膜１１と、
半導体基板１０上にワード線方向に沿って配置され、ゲート絶縁膜１１を介して形成され
た浮遊ゲート電極１２と、浮遊ゲート電極１２上に第１ゲート間絶縁膜１３を介して形成
された制御ゲート１４を有する複数のメモリセルトランジスタＭＣと、ゲート絶縁膜１１
上に形成されたボトム電極３２と、ゲート絶縁膜１１及びボトム電極３２に形成された開
口ＥＩＩを通じて半導体基板１０に接するトップ電極３３と、開口ＥＩＩの下に形成され
、半導体基板１０と逆の不純物濃度の型である接続拡散層３１とを有するビット線コンタ
クトＢＣとを備えたことを特徴とする。 （もっと読む）

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。
（もっと読む）

【課題】閾値電圧の高い良好なノーマリオフ特性を有する化合物半導体装置を提供する。
【解決手段】キャリア走行層２１とキャリア供給層２２を有し、二次元キャリアガス層２１１が形成される化合物半導体層２と、化合物半導体層２上に互いに離間して配置され、二次元キャリアガス層２１１とオーミック接続する第１の主電極３及び第２の主電極４と、第１の主電極３と第２の主電極４間で、化合物半導体層２上に配置された金属酸化物半導体膜８と、金属酸化物半導体膜８上に配置された、金属酸化物半導体膜８に接するチタン膜又はチタンを含む化合物膜を有する制御電極５とを備える。 （もっと読む）

【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。 （もっと読む）

【課題】ＧａＮ系の窒化物半導体を用いたデバイスのゲートリセス量の制御性を向上することで、閾値電圧の面内均一性を向上することができる窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、基板１０１上に形成された第１のＧａＮ系半導体からなるバッファ層１０２と、第２のＧａＮ系半導体からなるキャリア走行層１０３と、第３のＧａＮ系半導体からなるキャリア供給層１０４とを備えている。キャリア供給層１０４の上には第１の絶縁膜１０５と、アルミニウムを含む第２の絶縁膜１０６と、第１の絶縁膜１０５より膜厚が厚い第３の絶縁膜１０７とが形成されている。ソース電極１０８及びドレイン電極１０９は第１の絶縁膜１０５上に形成されている。ゲート電極１１０は、リセス構造を含む第２の絶縁膜１０６及び第３の絶縁膜１０７上に形成されている。 （もっと読む）

【課題】製造工程において高温で短時間のアニールを可能にすることにより、イオン注入の工程が不要なＡｌ_ｘＧａ_１−ｘＮ／Ａｌ_ｙＧａ_１−ｙＮヘテロ接合のオーミック電極を備える電子デバイスを提供する。
【解決手段】
電子デバイスは、ワイドバンドギャップ化合物半導体層と、前記ワイドバンドギャップ化合物半導体層上に形成されるオーミック電極とを含む電子デバイスであって、前記ワイドバンドギャップ化合物半導体層は、Ｉｎ_ｉＡｌ_ｊＧａ_ｋＮ（ｉ＋ｊ＋ｋ＝１，０≦ｉ≦１，０＜ｊ≦１，０≦ｋ＜１）からなる化合物半導体バリア層とＡｌ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）からなる化合物半導体チャネル層からなり、前記オーミック電極は、前記化合物半導体バリア層上に密着層が積層され、前記密着層上にオーミック層が積層されて形成された電極であり、前記密着層はＺｒからなるようにする。 （もっと読む）

【課題】耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に混載された低耐圧トランジスタおよび高耐圧トランジスタ上に形成するストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。 （もっと読む）