半導体装置およびその製造方法
【課題】コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成されたソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。サイドウォールスペーサ１５０は、少なくとも中央部のゲート長方向膜厚よりも上部のゲート長方向膜厚の方が大きくなっている。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成されたソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。サイドウォールスペーサ１５０は、少なくとも中央部のゲート長方向膜厚よりも上部のゲート長方向膜厚の方が大きくなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、応力絶縁膜を備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路に要求される高速化を実現するため、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を応力絶縁膜で被覆することにより、チャネル領域中のキャリアの移動度を向上させることが試みられている。Ｎ型ＭＩＳＦＥＴのチャネル領域中の電子の移動度を向上させるためには、チャネル領域にチャネル長方向（ソース−ドレイン間でキャリアが流れる方向に平行な方向）の引っ張り応力を加える応力絶縁膜が用いられる。また、Ｐ型ＭＩＳＦＥＴのチャネル領域中のホールの移動度を向上させるためには、チャネル領域にチャネル長方向の圧縮応力を加える応力絶縁膜が用いられる。
【０００３】
これらの応力絶縁膜によって効果的に移動度を向上させるために、チャネル領域の近くに応力絶縁膜を配置することが望ましい。このような半導体装置の例が、特許文献１に示されている。
【０００４】
図６（ａ）、（ｂ）は、従来の半導体装置を示す断面図である。図６（ａ）に示すように、従来の半導体装置では、半導体基板１上にＭＩＳＦＥＴが設けられている。ＭＩＳＦＥＴは、ゲート絶縁膜上のゲート電極３ａと、サイドウォール４ａと、サイドウォール５ａと、深いソースドレイン領域８と、シリサイド層１０ａとを有している。また、応力絶縁膜１１と、層間絶縁膜２１とが設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−４９１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的にシリコン窒化膜が応力絶縁膜として用いられるが、この膜は層間絶縁膜にコンタクトホールを形成するためのドライエッチング工程において、エッチングストッパー層として用いられる。特に、図６（ａ）に示すように、ゲート電極３ａの側壁が半導体基板の上面に対して垂直である場合、コンタクトホールを形成するためのリソグラフィー工程においてマスク（レジスト１２）の重ね合わせずれが生じてコンタクトホールの位置がゲート電極３ａ側にずれてシリサイド１０ａから部分的に外れたとしても、レジスト１２の開口部１３ａのゲート電極３ａ側下方に設けられた応力絶縁膜１１、すなわちゲート電極３ａの垂直形状を有する側壁上に形成されている応力絶縁膜１１の垂直方向の厚さが厚いため、半導体基板１が削り込まれにくくなっている。
【０００７】
しかしながら、図６（ｂ）に示すように、ゲート電極を形成する際の条件によっては、ゲート電極３ｂのようにゲート電極がテーパー形状を有する場合がある。この場合にマスクの重ね合せずれが生じると、レジスト開口部１３ｂの下方に位置する応力絶縁膜１１、すなわちゲート電極３ａのテーパー形状を有する側壁上に形成されている応力絶縁膜１１の垂直方向の厚さが図６（ａ）に示す場合よりも薄くなる。そのため、コンタクトプラグがシリサイド層１０ｂから外れた位置に形成され、エクステンション領域２に接触する。この場合、リーク電流の増大や、コンタクト抵抗の上昇が発生し、歩留りが低下するという不具合が生じる。
【０００８】
前記の不具合に鑑み、本発明は、コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明の一例に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、前記半導体基板のうち、前記ゲート電極及び前記サイドウォールスペーサを間に挟んで両側に形成されたソースドレイン領域と、前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜とを備えている。また、前記サイドウォールスペーサは、少なくとも高さ方向における中央部のゲート長方向膜厚よりも高さ方向における上部のゲート長方向膜厚の方が大きくなっている。
【００１０】
この構成によれば、サイドウォールスペーサの膜厚が中央部よりも上部で大きくなっているので、例えばゲート電極がテーパー形状を有する場合においても、コンタクトホールを形成する際に応力絶縁膜の高さ方向の十分な厚みを確保することができる。その結果、コンタクトホール形成時にマスクの重ね合せずれが生じて、コンタクトプラグの位置がシリサイド層から部分的に外れても、リーク電流の増大やコンタクト抵抗の上昇を抑えることができる。そのため、半導体装置の歩留り低下や消費電力の増大を抑制することができる。
【００１１】
本発明の一例に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、前記ゲート電極の側壁上及び前記半導体基板上にＬ字状の断面形状を有する第１のサイドウォール部を形成するとともに、前記第１のサイドウォール部をそれぞれ間に挟んで前記ゲート電極の側壁上及び前記半導体基板上にダミーサイドウォール部を形成する工程（ｂ）と、少なくとも前記ゲート電極と前記ダミーサイドウォール部との間に位置する前記第１のサイドウォール部の上部を除去することにより、前記第１のサイドウォール部の上端部上に前記ダミーサイドウォール部、前記ゲート電極、及び前記第１のサイドウォール部とで内壁面が構成された凹部を形成する工程（ｃ）と、前記凹部内を埋める第２のサイドウォール部を形成する工程（ｄ）と、前記ダミーサイドウォール部を選択的に除去することで、前記第１のサイドウォール部と前記第２のサイドウォール部とを有するサイドウォールスペーサを形成する工程（ｅ）と、前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜を形成する工程（ｆ）とを備えている。
【００１２】
この方法によれば、凹部内に第２のサイドウォール部を埋め込むことで、サイドウォールスペーサの上部の膜厚を中央部よりも大きくすることができる。よって、コンタクトホールを形成する際に応力絶縁膜の高さ方向の十分な厚みを確保することができる。よって、この方法によれば、消費電流が抑えられた半導体装置を歩留まり良く製造することが可能となる。
【発明の効果】
【００１３】
本発明に係る半導体装置とその製造方法によると、コンタクトホール形成時にマスクの重ね合せずれが生じてコンタクトプラグの位置がシリサイド層からずれた場合でも、リーク電流の増大や抵抗上昇を低減し、消費電力が低減された半導体装置を歩留まり良く提供することができる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）〜（ｆ）は、本発明の実施形態の一例に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の実施形態の一例に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態の第１の変形例に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｆ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｅ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施形態）
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００１６】
図１（ａ）〜（ｆ）、図２（ａ）〜（ｆ）は、本発明の実施形態の一例に係る半導体装置の製造方法を示す断面図である。
【００１７】
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１００上にゲート絶縁膜１０１と、高さ１００ｎｍのゲート電極１０２とを形成する。ここで、ゲート電極１０２のテーパー角は例えば８８度であり、ゲート電極１０２の側壁の上端位置は、側壁の下端位置よりも約３ｎｍ後退する。なお、ゲート電極１０２の下端の幅（ゲート長）は例えば約４０ｎｍである。
【００１８】
次いで、ゲート電極１０２の側壁上に断面形状がＩ字状で膜厚が５ｎｍ程度のサイドウォール部１３０を形成する。サイドウォール部１３０は、オフセットスペーサであり、本実施形態ではシリコン酸化物（例えば、シリコン酸化膜）を用いて説明するが、シリコン窒化物（例えば、シリコン窒化膜）で構成されていてもよい。
【００１９】
次に、ゲート電極１０２及びサイドウォール部１３０をマスクとして半導体基板１００の上部にヒ素（Ａｓ）等のｎ型不純物イオンを注入してｎ型の浅いソースドレイン領域１０３を形成する。イオン注入は、例えばドーズ量１×１０15ｃｍ-2、注入エネルギーを２ｋｅＶとして行う。
【００２０】
次に、図１（ｂ）に示すように、半導体基板１００上及びゲート電極１０２上に膜厚が例えば１０ｎｍのシリコン酸化物（例えば、シリコン酸化膜）と、膜厚が例えば４０ｎｍのシリコン窒化物（例えば、シリコン窒化膜）とを順次堆積する。その後、これらの膜の一部を異方性ドライエッチングにより除去することにより、ゲート電極１０２の側壁にサイドウォール部１３０を挟んでシリコン酸化物からなり、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４を挟んでゲート電極１０２の側壁上及び半導体基板１００の上面上に形成されたサイドウォール部１０５とを形成する。サイドウォール部１０５は少なくともサイドウォール部１０４との間でエッチング選択性を有する材料で構成されていればよく、ここではシリコン窒化物で構成される。
【００２１】
次に、図１（ｃ）に示すように、ゲート電極１０２、サイドウォール部１０４、１０５をマスクとしてＡｓ等のｎ型不純物イオンを注入することにより、半導体基板１００のうちゲート電極１０２及びサイドウォール部１０４、１０５の両側方に位置する部分に深いｎ型のソースドレイン領域１０６を形成する。イオン注入のドーズ量は例えば５×１０15ｃｍ-2程度で、注入エネルギーは例えば１０ｋｅＶ程度とする。
【００２２】
次に、図１（ｄ）に示すように、ゲート電極１０２とサイドウォール部１０５との間に位置するサイドウォール部１０４の上部をドライエッチングによって１０ｎｍ程度除去する。これにより、サイドウォール部１０４の上端部上に、サイドウォール部１０５とゲート電極１０２、及びサイドウォール部１０４とで内壁面が構成された凹部１０７が形成される。このとき、サイドウォール部１３０がサイドウォール部１０４と同じシリコン酸化物の場合、サイドウォール部１３０の上部もサイドウォール部１０４の上部と同様にドライエッチングによって１０ｎｍ程度除去される。なお、サイドウォール部１３０の上部は必ずしも除去する必要はなく、サイドウォール部１３０としてサイドウォール部１０４と異なるシリコン窒化物を用いた場合、凹部１０７はサイドウォール部１０５とサイドウォール部１３０、及びサイドウォール部１０４とで内壁面が構成される。また、ドライエッチングに代えてウェットエッチングによってサイドウォール部１０４の上部を除去してもよい。この場合には、サイドウォール部１３０のうちサイドウォール部１０５と半導体基板１００との間に挟まれた部分も一部除去される。
【００２３】
次に、図１（ｅ）に示すように、アンモニア過水（ammonia hydrogen peroxide mixture；ＡＰＭ）を用いてサイドウォール部１０５の露出部分を３ｎｍ程度エッチングする。これにより、凹部１０７の側壁を構成するサイドウォール部１０５が３ｎｍ程度エッチングされて後退するため、凹部１０７の幅は拡がる。
【００２４】
次に、図１（ｆ）に示すように、Chemical Vapor Deposition(ＣＶＤ)法などにより厚さ８ｎｍ程度のシリコン酸化物（例えば、シリコン酸化膜）１０８をゲート電極１０２及びサイドウォール部１０５を含む半導体基板１００上の全面に形成する。
【００２５】
次に、図２（ａ）に示すように、異方性エッチングによりシリコン酸化物１０８を除去し、上述の凹部内にシリコン酸化物からなるサイドウォール部１０８ａを残す。なお、シリコン酸化物１０８は、シリサイド工程におけるマスクとしても用いることができる。この場合、ゲート電極上及び深いソースドレイン領域上にシリサイド層を形成しないＭＩＳトランジスタ上にはシリコン酸化物１０８が除去されずに残される。
【００２６】
次に、図２（ｂ）に示すように、熱リン酸を用いてシリコン窒化物からなるサイドウォール部１０５を除去する。ここで、サイドウォール部１０４の上端部上に設けられたサイドウォール部１０８ａの膜厚（ゲート長方向の膜厚）は、少なくともサイドウォール部１０４の高さ方向における中央部の膜厚よりも大きくなっている。すなわち、サイドウォール部１０４、１０８ａ、１３０で構成されるサイドウォールスペーサ１５０の高さ方向における上部の膜厚はサイドウォールスペーサ１５０の膜厚よりも大きくなっている。ここで、サイドウォール部１０４の高さ方向における中央部とは、サイドウォール部１０４のうちゲート電極１０２の側壁に沿って形成された部分の全高さの半分程度の高さ付近を意味する。また、サイドウォール部１０５は、サイドウォール部１０８ａを形成した後に除去されて最終構造には残存しないダミーサイドウォール部である。
【００２７】
次に、図２（ｃ）に示すように、サイドウォールスペーサ１５０をマスクとして、深いソースドレイン領域１０６上にニッケルシリサイドからなるシリサイド層１０９ａを形成するとともに、ゲート電極１０２上にニッケルシリサイドからなるシリサイド層１０９ｂを形成する。このとき、シリサイド層１０９ａのゲート電極１０２に近い方の端部は、サイドウォールスペーサ１５０（サイドウォール部１０４）の端部から、例えば２ｎｍだけ内側（ゲート電極１０２側）に入り込むように形成される。
【００２８】
次に、図２（ｄ）に示すように、半導体基板１００上の全面に、ゲート電極１０３及びサイドウォールスペーサ１５０を覆うように、厚さ４０ｎｍ程度のシリコン窒化物（例えば、シリコン窒化膜）からなる応力絶縁膜１１０を堆積する。ここで、応力絶縁膜１１０は、サイドウォール部１０４のＬ字状に湾曲した表面に接するように形成され、半導体基板１００のうちゲート電極１０２の直下に形成されるチャネル領域にチャネル長方向の引っ張り応力を印加する。これにより、Ｎ型ＭＩＳＦＥＴの移動度向上が図られる。
【００２９】
次に、図２（ｅ）に示すように、ゲート電極１０２上及び半導体基板１００上にシリコン酸化物からなる層間絶縁膜１１１を形成した後、パターンが形成されたレジストを用いたドライエッチングにより、層間絶縁膜１１１にシリサイド層１０９ａに達するコンタクトホール１１３を形成する。この際には、まず応力絶縁膜１１０をエッチングストッパとして層間絶縁膜１１１をエッチングし、その後、応力絶縁膜１１０をエッチングする。その後、レジストを剥離する。
【００３０】
次に、図２（ｆ）に示すように、公知の方法により、タングステン等の金属をコンタクトホール１１３内に埋め込むことで、シリサイド層１０９ａに接続されたコンタクトプラグ１１４を形成する。
【００３１】
以上の方法によって形成されるサイドウォール部１０８ａの膜厚は、サイドウォール部１０４とサイドウォール部１３０との合計膜厚よりも少なくとも３ｎｍ以上大きくすることができる。このため、コンタクトホール１１３を形成する際に、レジストの開口位置が所定の位置からゲート電極１０２寄りにずれた場合であっても応力絶縁膜１１０の高さ方向の厚さをエッチングストッパとして十分な厚さにすることができる。よって、ゲート電極１０２がテーパー状に形成される場合にコンタクトホールを形成する際のリソグラフィー工程においてマスクの重ね合わせずれが生じても、ドライエッチング工程で半導体基板１００が余分に削られるのを抑えることができる。また、レジストの形成位置がシリサイド層１０９ａからずれた場合でも、コンタクトホール１１３が浅いソースドレイン領域１０３上に形成されるのを防ぎ、コンタクト抵抗の上昇を抑えることができる。以上のように、本実施形態の製造方法によれば、コンタクトプラグ１１４の形成位置がずれる場合でも、リーク電流の増大や抵抗上昇などの不具合の発生を抑え、消費電力の小さい半導体装置を高い歩留まりで製造することが可能となる。
【００３２】
以上の方法により作製される半導体装置は、図２（ｆ）に示すように、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成された深いソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。また、サイドウォールスペーサ１５０は、少なくとも高さ方向における中央部の膜厚よりも高さ方向における上部の膜厚の方が大きくなっている。
【００３３】
これにより、ゲート電極１０２の側壁上にサイドウォールスペーサ１５０を介して形成された応力絶縁膜１１０の表面（ゲート電極１０２の側壁と平行方向となる表面）は半導体基板１００の表面に対してほぼ垂直な面となる。従って、ゲート電極１０２の側壁上に形成されている応力絶縁膜１１０の表面のテーパー角はゲート電極１０２のテーパー角に比べて大きくなり、例えばゲート電極１０２のテーパー角が８８度の場合、応力絶縁膜１１０の表面のテーパー角はほぼ９０度となる。
【００３４】
サイドウォールスペーサ１５０は、ゲート電極１０２の側壁上及び半導体基板１００上に形成され、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４の上端部上に形成され、少なくともサイドウォール部１０４（の中央部）の膜厚よりも大きな膜厚を有するサイドウォール部１０８ａとを有している。
【００３５】
ゲート電極１０２は、半導体基板１００の上面に対する側壁の角度が例えば８８度のテーパー形状を有している。なお、テーパー角はこれに限定されない。
【００３６】
また、本実施形態の方法では、サイドウォール部１０８ａを構成するシリコン酸化物１０８として、シリサイド層１０９ａ、１０９ｂを形成するための工程において非シリサイド領域の保護マスクとして形成するシリコン酸化物を利用することができるため、従来の半導体装置の製造方法と比べて工程数は増加しない。
【００３７】
なお、本実施形態では、図１（ａ）に示す工程で、ゲート電極１０２の側壁上にサイドウォール部１３０を形成する例を説明したが、サイドウォール部１３０は必須ではなく、設けられていなくてもよい。
【００３８】
なお、本実施形態の方法において、サイドウォール部１０８ａの形成後、且つサイドウォール部１０５の除去前にシリサイド層１０９ａ、１０９ｂを形成してもよい。
【００３９】
また、本実施形態ではＭＩＳＦＥＴがｎチャネル型である例について説明したが、ＭＩＳＦＥＴがｐチャネル型であり、浅いソースドレイン領域１０３及び深いソースドレイン領域１０６がｐ型であってもよい。この場合、応力絶縁膜１１０はチャネル領域にチャネル長方向の圧縮応力を加えるように形成する。
【００４０】
−第１の変形例に係る半導体装置−
図３は、本発明の実施形態の第１の変形例に係る半導体装置を示す断面図である。
【００４１】
同図に示すように、本変形例に係る半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成された深いソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。また、サイドウォールスペーサ１５０は、少なくとも高さ方向における中央部の膜厚よりも高さ方向における上部の膜厚の方が大きくなっている。
【００４２】
サイドウォールスペーサ１５０は、ゲート電極１０２の側壁上及び半導体基板１００上に形成され、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４上に形成され、少なくともサイドウォール部１０４の高さ方向における中央部の膜厚よりも大きな膜厚を有するサイドウォール部１０８ａとを有している。
【００４３】
ここで、本変形例に係る半導体装置で、サイドウォールスペーサ１５０のうちゲート電極１０２の側壁と接する部分は、高さ方向における中央部から下部に向かうにつれて膜厚が大きくなっている点が図２（ｆ）に示す半導体装置と異なっている。より具体的には、サイドウォール部１０４のうちゲート電極１０２の側壁と接する部分は、高さ方向における中央部から下部に向かうにつれて膜厚が大きくなっている。
【００４４】
この場合でも、本実施形態の半導体装置と同様に、コンタクトホール１１３が浅いソースドレイン領域１０３上に形成されるのを防ぎ、コンタクト抵抗の上昇を抑えることができる。また、コンタクトプラグ１１４の形成位置がずれる場合でも、リーク電流の増大や抵抗上昇などの不具合の発生を抑え、消費電力の小さい半導体装置を高い歩留まりで製造することが可能となる。
【００４５】
−第２の変形例に係る半導体装置−
本発明の実施形態の第２の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。図４（ａ）〜（ｆ）、図５（ａ）〜（ｅ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
【００４６】
まず、図４（ａ）に示すように、シリコン等からなる半導体基板１００上にゲート絶縁膜１０１と、高さ１００ｎｍのゲート電極１０２とを形成する。ここで、ゲート電極１０２のテーパー角は例えば８９度であり、ゲート電極１０２の側壁の上端位置は、側壁の下端位置よりも約２ｎｍ後退する。なお、ゲート電極１０２の下端の幅は例えば約４０ｎｍである。
【００４７】
次いで、ゲート電極１０２の側壁上に膜厚が５ｎｍ程度のサイドウォール部１３０を形成する。
【００４８】
次に、ゲート電極１０２及びサイドウォール部１３０をマスクとして半導体基板１００の上部にｎ型不純物イオンを注入して浅いソースドレイン領域１０３を形成する。イオン注入条件は、図１（ａ）に示す工程と同じとする。
【００４９】
次に、半導体基板１００上及びゲート電極１０２上に膜厚が例えば１０ｎｍのシリコン酸化物と、膜厚が例えば４０ｎｍのシリコン窒化物とを順次堆積する。その後、これらの膜の一部を異方性ドライエッチングにより除去することにより、ゲート電極１０２の側壁にシリコン酸化物からなり、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４を挟んでゲート電極１０２の側壁上及び半導体基板１００の上面上に形成されたサイドウォール部１０５とを形成する。
【００５０】
次に、図４（ｂ）に示すように、ゲート電極１０２、サイドウォール部１０４、１０５をマスクとしてＡｓ等のｎ型不純物イオンを注入することにより、半導体基板１００のうちゲート電極１０２及びサイドウォール部１０４、１０５の両側方に位置する部分に深いソースドレイン領域１０６を形成する。イオン注入条件は、図１（ｃ）に示す工程と同じとする。
【００５１】
次に、図４（ｃ）に示すように、サイドウォール部１０４の上部をドライエッチングによって１０ｎｍ程度除去する。これにより、サイドウォール部１０４の上端部上に、サイドウォール部１０５とゲート電極１０２、及びサイドウォール部１０４とで内壁面が構成された凹部２０７が形成される。このとき、サイドウォール部１３０がサイドウォール部１０４と同じシリコン酸化物の場合、サイドウォール部１３０の上部もサイドウォール部１０４の上部と同様にドライエッチングによって１０ｎｍ程度除去される。なお、サイドウォール部１３０の上部は必ずしも除去する必要はなく、サイドウォール部１３０としてサイドウォール部１０４と異なるシリコン窒化物を用いた場合、凹部２０７はサイドウォール部１０５とサイドウォール部１３０、及びサイドウォール部１０４とで内壁面が構成される。また、ドライエッチングに代えてウェットエッチングによってサイドウォール部１０４の上部を除去してもよい。この場合には、サイドウォール部１０４のうちサイドウォール部１０５と半導体基板１００との間に挟まれた部分も一部除去される。ここまでの工程は、図１（ａ）〜（ｄ）に示す工程と同様である。
【００５２】
次に、サイドウォール部１０４の露出部分を例えば酸素プラズマに晒すことにより酸化することにより、サイドウォール部１０４の表面上に膜厚が約２ｎｍの酸化層２０５ａを形成する。ここで、半導体基板１００の上面上及びゲート電極１０２の露出部分上にも酸化層２０５ａは形成される。
【００５３】
次に、図４（ｅ）に示すように、ＣＶＤ法などにより厚さ８ｎｍ程度のシリコン酸化物２０８をゲート電極１０２上、サイドウォール部１０５上、及び半導体基板１００上に形成する。
【００５４】
次に、図４（ｆ）に示すように、ウェットエッチングによりシリコン酸化物２０８及び酸化層２０５ａの一部を除去し、凹部２０７内にシリコン酸化物２０８の一部であるサイドウォール部２０８ａと、サイドウォール部２０８ａの側面上に形成され、酸化層２０５ａの一部であるサイドウォール部２０５ｂとを形成する。なお、ウエットエッチングに代えてドライエッチングによりシリコン酸化物２０８及び酸化層２０５ａの除去を行ってもよい。
【００５５】
次に、図５（ａ）に示すように、熱リン酸を用いてシリコン窒化物からなるサイドウォール部１０５を除去する。ここで、サイドウォール部１０４上に設けられたサイドウォール部２０８ａとサイドウォール部２０５ｂとの合計膜厚は、少なくともサイドウォール部１０４の高さ方向における中央部の膜厚よりも大きくなっている。すなわち、サイドウォール部１０４、２０５ｂ、２０８ａ、１３０で構成されるサイドウォールスペーサ１５０の高さ方向における上部の膜厚はサイドウォールスペーサ１５０の高さ方向における中央部の膜厚よりも大きくなっている。
【００５６】
次に、図５（ｂ）に示すように、サイドウォールスペーサ１５０をマスクとして、深いソースドレイン領域１０６上にニッケルシリサイドからなるシリサイド層２０９ａを形成するとともに、ゲート電極１０２上にニッケルシリサイドからなるシリサイド層２０９ｂを形成する。このとき、シリサイド層２０９ａのゲート電極１０２に近い方の端部は、サイドウォールスペーサ１５０（サイドウォール部１０４）の端部から、例えば２ｎｍだけ内側（ゲート電極１０２側）に入り込むように形成される。
【００５７】
次に、図５（ｃ）に示すように、厚さ４０ｎｍ程度のシリコン窒化物からなる応力絶縁膜２１０を堆積する。ここで、応力絶縁膜２１０は、半導体基板１００のうちゲート電極１０２の直下に形成されるチャネル領域にチャネル長方向の引っ張り応力を印加する。これにより、Ｎ型ＭＩＳＦＥＴの移動度向上が図られる。
【００５８】
次に、図５（ｄ）に示すように、ゲート電極１０２上及び半導体基板１００上にシリコン酸化物からなる層間絶縁膜２１１を形成した後、パターンが形成されたレジストを用いたドライエッチングにより、層間絶縁膜２１１にシリサイド層２０９ａに達するコンタクトホール２１３を形成する。この際には、まず応力絶縁膜２１０をエッチングストッパとして層間絶縁膜２１１をエッチングし、その後応力絶縁膜２１０をエッチングする。その後、レジストを剥離する。
【００５９】
次に、図５（ｅ）に示すように、公知の方法により、タングステン等の金属をコンタクトホール２１３内に埋め込むことで、シリサイド層２０９ａに接続されたコンタクトプラグ２１４を形成する。
【００６０】
以上の方法によって形成されるサイドウォール部２０８ａとその側面（両側面）上のサイドウォール部２０５ｂとの合計膜厚は、サイドウォール部１０４とサイドウォール部１３０との合計膜厚よりも少なくとも２ｎｍ以上大きくすることができる。このため、コンタクトホール２１３を形成する際に、レジストの開口位置が所定の位置からゲート電極１０２寄りにずれた場合であっても応力絶縁膜２１０の高さ方向の厚さをエッチングストッパとして十分な厚さにすることができる。よって、ゲート電極１０２がテーパー状に形成される場合にコンタクトホールを形成する際のリソグラフィー工程においてマスクの重ね合わせずれが生じても、ドライエッチング工程で半導体基板１００が余分に削られるのを抑えることができる。また、レジストの形成位置がシリサイド層２０９ａからずれた場合でも、コンタクトホール２１３が浅いソースドレイン領域１０３上に形成されるのを防ぎ、コンタクト抵抗の上昇を抑えることができる。以上のように、本実施形態の製造方法によれば、コンタクトプラグ２１４の形成位置がずれる場合でも、リーク電流の増大や抵抗上昇などの不具合の発生を抑え、消費電力の小さい半導体装置を高い歩留まりで製造することが可能となる。
【００６１】
以上の方法により作製される半導体装置は、図５（ｅ）に示すように、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成された深いソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜２１０とを備えている。また、サイドウォールスペーサ１５０は、少なくとも高さ方向における中央部の膜厚よりも高さ方向における上部の膜厚の方が大きくなっている。
【００６２】
サイドウォールスペーサ１５０は、ゲート電極１０２の側壁上及び半導体基板１００上に形成され、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４上に形成されたサイドウォール部２０８ａと、サイドウォール部２０８ａの側面上に形成されたサイドウォール部２０５ｂとを有している。また、サイドウォール部２０８ａと、その（両）側面上に形成されたサイドウォール部２０５ｂとの膜厚の合計は、サイドウォール部１０４の高さ方向における中央部の膜厚よりも大きくなっている。
【００６３】
また、ゲート電極１０２の側壁上にサイドウォール部１３０がさらに設けられる場合には、サイドウォール部２０８ａと、その（両）側面上に形成されたサイドウォール部２０５ｂとの膜厚の合計は、サイドウォール部１３０とサイドウォール部１０４の高さ方向における中央部との合計膜厚よりも大きくなっている。
【００６４】
また、本変形例に係る方法では、サイドウォール部２０８ａを構成するシリコン酸化物２０８として、シリサイド層２０９ａ、２０９ｂを形成するための工程で用いられるマスクを利用することができるため、従来の半導体装置の製造方法と比べて工程数の増加は抑えられている。
【００６５】
なお、本変形例では、図４（ａ）に示す工程で、ゲート電極１０２の側壁上にサイドウォール部１３０を形成する例を説明したが、サイドウォール部１３０は必須ではなく、設けられていなくてもよい。
【００６６】
なお、本変形例に係る方法において、サイドウォール部２０５ｂ、２０８ａの形成後、且つサイドウォール部１０５の除去前にシリサイド層２０９ａ、２０９ｂを形成してもよい。
【００６７】
また、本変形例ではＭＩＳＦＥＴがｎチャネル型である例について説明したが、ＭＩＳＦＥＴがｐチャネル型であり、浅いソースドレイン領域１０３及び深いソースドレイン領域１０６がｐ型であってもよい。この場合、応力絶縁膜２１０はチャネル領域にチャネル長方向の圧縮応力を加えるように形成する。
【００６８】
なお、以上で説明した実施形態及びその変形例は本発明の一例であって、各部材の構成材料、膜厚、高さ、コンタクトホールの形成位置、イオン注入の条件等は、本発明の趣旨を逸脱しない範囲で変更可能である。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明の一例に係る半導体装置は、リーク電流や抵抗の上昇が低減されており、種々の電子機器の信頼性を向上させるのに有用である。
【符号の説明】
【００７０】
１００ 半導体基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ 浅いソースドレイン領域
１０４、１０５、１０８ａ、１３０、２０５ｂ、２０８ａ サイドウォール部
１０６ 深いソースドレイン領域
１０７、２０７ 凹部
１０８、２０８ シリコン酸化物
１０９ａ、１０９ｂ、２０９ａ、２０９ｂ シリサイド層
１１０、２１０ 応力絶縁膜
１１１、２１１ 層間絶縁膜
１１３、２１３ コンタクトホール
１１４、２１４ コンタクトプラグ
１５０ サイドウォールスペーサ
２０５ａ 酸化層
【技術分野】
【０００１】
本明細書に記載された技術は、応力絶縁膜を備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路に要求される高速化を実現するため、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を応力絶縁膜で被覆することにより、チャネル領域中のキャリアの移動度を向上させることが試みられている。Ｎ型ＭＩＳＦＥＴのチャネル領域中の電子の移動度を向上させるためには、チャネル領域にチャネル長方向（ソース−ドレイン間でキャリアが流れる方向に平行な方向）の引っ張り応力を加える応力絶縁膜が用いられる。また、Ｐ型ＭＩＳＦＥＴのチャネル領域中のホールの移動度を向上させるためには、チャネル領域にチャネル長方向の圧縮応力を加える応力絶縁膜が用いられる。
【０００３】
これらの応力絶縁膜によって効果的に移動度を向上させるために、チャネル領域の近くに応力絶縁膜を配置することが望ましい。このような半導体装置の例が、特許文献１に示されている。
【０００４】
図６（ａ）、（ｂ）は、従来の半導体装置を示す断面図である。図６（ａ）に示すように、従来の半導体装置では、半導体基板１上にＭＩＳＦＥＴが設けられている。ＭＩＳＦＥＴは、ゲート絶縁膜上のゲート電極３ａと、サイドウォール４ａと、サイドウォール５ａと、深いソースドレイン領域８と、シリサイド層１０ａとを有している。また、応力絶縁膜１１と、層間絶縁膜２１とが設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−４９１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的にシリコン窒化膜が応力絶縁膜として用いられるが、この膜は層間絶縁膜にコンタクトホールを形成するためのドライエッチング工程において、エッチングストッパー層として用いられる。特に、図６（ａ）に示すように、ゲート電極３ａの側壁が半導体基板の上面に対して垂直である場合、コンタクトホールを形成するためのリソグラフィー工程においてマスク（レジスト１２）の重ね合わせずれが生じてコンタクトホールの位置がゲート電極３ａ側にずれてシリサイド１０ａから部分的に外れたとしても、レジスト１２の開口部１３ａのゲート電極３ａ側下方に設けられた応力絶縁膜１１、すなわちゲート電極３ａの垂直形状を有する側壁上に形成されている応力絶縁膜１１の垂直方向の厚さが厚いため、半導体基板１が削り込まれにくくなっている。
【０００７】
しかしながら、図６（ｂ）に示すように、ゲート電極を形成する際の条件によっては、ゲート電極３ｂのようにゲート電極がテーパー形状を有する場合がある。この場合にマスクの重ね合せずれが生じると、レジスト開口部１３ｂの下方に位置する応力絶縁膜１１、すなわちゲート電極３ａのテーパー形状を有する側壁上に形成されている応力絶縁膜１１の垂直方向の厚さが図６（ａ）に示す場合よりも薄くなる。そのため、コンタクトプラグがシリサイド層１０ｂから外れた位置に形成され、エクステンション領域２に接触する。この場合、リーク電流の増大や、コンタクト抵抗の上昇が発生し、歩留りが低下するという不具合が生じる。
【０００８】
前記の不具合に鑑み、本発明は、コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明の一例に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、前記半導体基板のうち、前記ゲート電極及び前記サイドウォールスペーサを間に挟んで両側に形成されたソースドレイン領域と、前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜とを備えている。また、前記サイドウォールスペーサは、少なくとも高さ方向における中央部のゲート長方向膜厚よりも高さ方向における上部のゲート長方向膜厚の方が大きくなっている。
【００１０】
この構成によれば、サイドウォールスペーサの膜厚が中央部よりも上部で大きくなっているので、例えばゲート電極がテーパー形状を有する場合においても、コンタクトホールを形成する際に応力絶縁膜の高さ方向の十分な厚みを確保することができる。その結果、コンタクトホール形成時にマスクの重ね合せずれが生じて、コンタクトプラグの位置がシリサイド層から部分的に外れても、リーク電流の増大やコンタクト抵抗の上昇を抑えることができる。そのため、半導体装置の歩留り低下や消費電力の増大を抑制することができる。
【００１１】
本発明の一例に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、前記ゲート電極の側壁上及び前記半導体基板上にＬ字状の断面形状を有する第１のサイドウォール部を形成するとともに、前記第１のサイドウォール部をそれぞれ間に挟んで前記ゲート電極の側壁上及び前記半導体基板上にダミーサイドウォール部を形成する工程（ｂ）と、少なくとも前記ゲート電極と前記ダミーサイドウォール部との間に位置する前記第１のサイドウォール部の上部を除去することにより、前記第１のサイドウォール部の上端部上に前記ダミーサイドウォール部、前記ゲート電極、及び前記第１のサイドウォール部とで内壁面が構成された凹部を形成する工程（ｃ）と、前記凹部内を埋める第２のサイドウォール部を形成する工程（ｄ）と、前記ダミーサイドウォール部を選択的に除去することで、前記第１のサイドウォール部と前記第２のサイドウォール部とを有するサイドウォールスペーサを形成する工程（ｅ）と、前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜を形成する工程（ｆ）とを備えている。
【００１２】
この方法によれば、凹部内に第２のサイドウォール部を埋め込むことで、サイドウォールスペーサの上部の膜厚を中央部よりも大きくすることができる。よって、コンタクトホールを形成する際に応力絶縁膜の高さ方向の十分な厚みを確保することができる。よって、この方法によれば、消費電流が抑えられた半導体装置を歩留まり良く製造することが可能となる。
【発明の効果】
【００１３】
本発明に係る半導体装置とその製造方法によると、コンタクトホール形成時にマスクの重ね合せずれが生じてコンタクトプラグの位置がシリサイド層からずれた場合でも、リーク電流の増大や抵抗上昇を低減し、消費電力が低減された半導体装置を歩留まり良く提供することができる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）〜（ｆ）は、本発明の実施形態の一例に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の実施形態の一例に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態の第１の変形例に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｆ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｅ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施形態）
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００１６】
図１（ａ）〜（ｆ）、図２（ａ）〜（ｆ）は、本発明の実施形態の一例に係る半導体装置の製造方法を示す断面図である。
【００１７】
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１００上にゲート絶縁膜１０１と、高さ１００ｎｍのゲート電極１０２とを形成する。ここで、ゲート電極１０２のテーパー角は例えば８８度であり、ゲート電極１０２の側壁の上端位置は、側壁の下端位置よりも約３ｎｍ後退する。なお、ゲート電極１０２の下端の幅（ゲート長）は例えば約４０ｎｍである。
【００１８】
次いで、ゲート電極１０２の側壁上に断面形状がＩ字状で膜厚が５ｎｍ程度のサイドウォール部１３０を形成する。サイドウォール部１３０は、オフセットスペーサであり、本実施形態ではシリコン酸化物（例えば、シリコン酸化膜）を用いて説明するが、シリコン窒化物（例えば、シリコン窒化膜）で構成されていてもよい。
【００１９】
次に、ゲート電極１０２及びサイドウォール部１３０をマスクとして半導体基板１００の上部にヒ素（Ａｓ）等のｎ型不純物イオンを注入してｎ型の浅いソースドレイン領域１０３を形成する。イオン注入は、例えばドーズ量１×１０15ｃｍ-2、注入エネルギーを２ｋｅＶとして行う。
【００２０】
次に、図１（ｂ）に示すように、半導体基板１００上及びゲート電極１０２上に膜厚が例えば１０ｎｍのシリコン酸化物（例えば、シリコン酸化膜）と、膜厚が例えば４０ｎｍのシリコン窒化物（例えば、シリコン窒化膜）とを順次堆積する。その後、これらの膜の一部を異方性ドライエッチングにより除去することにより、ゲート電極１０２の側壁にサイドウォール部１３０を挟んでシリコン酸化物からなり、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４を挟んでゲート電極１０２の側壁上及び半導体基板１００の上面上に形成されたサイドウォール部１０５とを形成する。サイドウォール部１０５は少なくともサイドウォール部１０４との間でエッチング選択性を有する材料で構成されていればよく、ここではシリコン窒化物で構成される。
【００２１】
次に、図１（ｃ）に示すように、ゲート電極１０２、サイドウォール部１０４、１０５をマスクとしてＡｓ等のｎ型不純物イオンを注入することにより、半導体基板１００のうちゲート電極１０２及びサイドウォール部１０４、１０５の両側方に位置する部分に深いｎ型のソースドレイン領域１０６を形成する。イオン注入のドーズ量は例えば５×１０15ｃｍ-2程度で、注入エネルギーは例えば１０ｋｅＶ程度とする。
【００２２】
次に、図１（ｄ）に示すように、ゲート電極１０２とサイドウォール部１０５との間に位置するサイドウォール部１０４の上部をドライエッチングによって１０ｎｍ程度除去する。これにより、サイドウォール部１０４の上端部上に、サイドウォール部１０５とゲート電極１０２、及びサイドウォール部１０４とで内壁面が構成された凹部１０７が形成される。このとき、サイドウォール部１３０がサイドウォール部１０４と同じシリコン酸化物の場合、サイドウォール部１３０の上部もサイドウォール部１０４の上部と同様にドライエッチングによって１０ｎｍ程度除去される。なお、サイドウォール部１３０の上部は必ずしも除去する必要はなく、サイドウォール部１３０としてサイドウォール部１０４と異なるシリコン窒化物を用いた場合、凹部１０７はサイドウォール部１０５とサイドウォール部１３０、及びサイドウォール部１０４とで内壁面が構成される。また、ドライエッチングに代えてウェットエッチングによってサイドウォール部１０４の上部を除去してもよい。この場合には、サイドウォール部１３０のうちサイドウォール部１０５と半導体基板１００との間に挟まれた部分も一部除去される。
【００２３】
次に、図１（ｅ）に示すように、アンモニア過水（ammonia hydrogen peroxide mixture；ＡＰＭ）を用いてサイドウォール部１０５の露出部分を３ｎｍ程度エッチングする。これにより、凹部１０７の側壁を構成するサイドウォール部１０５が３ｎｍ程度エッチングされて後退するため、凹部１０７の幅は拡がる。
【００２４】
次に、図１（ｆ）に示すように、Chemical Vapor Deposition(ＣＶＤ)法などにより厚さ８ｎｍ程度のシリコン酸化物（例えば、シリコン酸化膜）１０８をゲート電極１０２及びサイドウォール部１０５を含む半導体基板１００上の全面に形成する。
【００２５】
次に、図２（ａ）に示すように、異方性エッチングによりシリコン酸化物１０８を除去し、上述の凹部内にシリコン酸化物からなるサイドウォール部１０８ａを残す。なお、シリコン酸化物１０８は、シリサイド工程におけるマスクとしても用いることができる。この場合、ゲート電極上及び深いソースドレイン領域上にシリサイド層を形成しないＭＩＳトランジスタ上にはシリコン酸化物１０８が除去されずに残される。
【００２６】
次に、図２（ｂ）に示すように、熱リン酸を用いてシリコン窒化物からなるサイドウォール部１０５を除去する。ここで、サイドウォール部１０４の上端部上に設けられたサイドウォール部１０８ａの膜厚（ゲート長方向の膜厚）は、少なくともサイドウォール部１０４の高さ方向における中央部の膜厚よりも大きくなっている。すなわち、サイドウォール部１０４、１０８ａ、１３０で構成されるサイドウォールスペーサ１５０の高さ方向における上部の膜厚はサイドウォールスペーサ１５０の膜厚よりも大きくなっている。ここで、サイドウォール部１０４の高さ方向における中央部とは、サイドウォール部１０４のうちゲート電極１０２の側壁に沿って形成された部分の全高さの半分程度の高さ付近を意味する。また、サイドウォール部１０５は、サイドウォール部１０８ａを形成した後に除去されて最終構造には残存しないダミーサイドウォール部である。
【００２７】
次に、図２（ｃ）に示すように、サイドウォールスペーサ１５０をマスクとして、深いソースドレイン領域１０６上にニッケルシリサイドからなるシリサイド層１０９ａを形成するとともに、ゲート電極１０２上にニッケルシリサイドからなるシリサイド層１０９ｂを形成する。このとき、シリサイド層１０９ａのゲート電極１０２に近い方の端部は、サイドウォールスペーサ１５０（サイドウォール部１０４）の端部から、例えば２ｎｍだけ内側（ゲート電極１０２側）に入り込むように形成される。
【００２８】
次に、図２（ｄ）に示すように、半導体基板１００上の全面に、ゲート電極１０３及びサイドウォールスペーサ１５０を覆うように、厚さ４０ｎｍ程度のシリコン窒化物（例えば、シリコン窒化膜）からなる応力絶縁膜１１０を堆積する。ここで、応力絶縁膜１１０は、サイドウォール部１０４のＬ字状に湾曲した表面に接するように形成され、半導体基板１００のうちゲート電極１０２の直下に形成されるチャネル領域にチャネル長方向の引っ張り応力を印加する。これにより、Ｎ型ＭＩＳＦＥＴの移動度向上が図られる。
【００２９】
次に、図２（ｅ）に示すように、ゲート電極１０２上及び半導体基板１００上にシリコン酸化物からなる層間絶縁膜１１１を形成した後、パターンが形成されたレジストを用いたドライエッチングにより、層間絶縁膜１１１にシリサイド層１０９ａに達するコンタクトホール１１３を形成する。この際には、まず応力絶縁膜１１０をエッチングストッパとして層間絶縁膜１１１をエッチングし、その後、応力絶縁膜１１０をエッチングする。その後、レジストを剥離する。
【００３０】
次に、図２（ｆ）に示すように、公知の方法により、タングステン等の金属をコンタクトホール１１３内に埋め込むことで、シリサイド層１０９ａに接続されたコンタクトプラグ１１４を形成する。
【００３１】
以上の方法によって形成されるサイドウォール部１０８ａの膜厚は、サイドウォール部１０４とサイドウォール部１３０との合計膜厚よりも少なくとも３ｎｍ以上大きくすることができる。このため、コンタクトホール１１３を形成する際に、レジストの開口位置が所定の位置からゲート電極１０２寄りにずれた場合であっても応力絶縁膜１１０の高さ方向の厚さをエッチングストッパとして十分な厚さにすることができる。よって、ゲート電極１０２がテーパー状に形成される場合にコンタクトホールを形成する際のリソグラフィー工程においてマスクの重ね合わせずれが生じても、ドライエッチング工程で半導体基板１００が余分に削られるのを抑えることができる。また、レジストの形成位置がシリサイド層１０９ａからずれた場合でも、コンタクトホール１１３が浅いソースドレイン領域１０３上に形成されるのを防ぎ、コンタクト抵抗の上昇を抑えることができる。以上のように、本実施形態の製造方法によれば、コンタクトプラグ１１４の形成位置がずれる場合でも、リーク電流の増大や抵抗上昇などの不具合の発生を抑え、消費電力の小さい半導体装置を高い歩留まりで製造することが可能となる。
【００３２】
以上の方法により作製される半導体装置は、図２（ｆ）に示すように、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成された深いソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。また、サイドウォールスペーサ１５０は、少なくとも高さ方向における中央部の膜厚よりも高さ方向における上部の膜厚の方が大きくなっている。
【００３３】
これにより、ゲート電極１０２の側壁上にサイドウォールスペーサ１５０を介して形成された応力絶縁膜１１０の表面（ゲート電極１０２の側壁と平行方向となる表面）は半導体基板１００の表面に対してほぼ垂直な面となる。従って、ゲート電極１０２の側壁上に形成されている応力絶縁膜１１０の表面のテーパー角はゲート電極１０２のテーパー角に比べて大きくなり、例えばゲート電極１０２のテーパー角が８８度の場合、応力絶縁膜１１０の表面のテーパー角はほぼ９０度となる。
【００３４】
サイドウォールスペーサ１５０は、ゲート電極１０２の側壁上及び半導体基板１００上に形成され、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４の上端部上に形成され、少なくともサイドウォール部１０４（の中央部）の膜厚よりも大きな膜厚を有するサイドウォール部１０８ａとを有している。
【００３５】
ゲート電極１０２は、半導体基板１００の上面に対する側壁の角度が例えば８８度のテーパー形状を有している。なお、テーパー角はこれに限定されない。
【００３６】
また、本実施形態の方法では、サイドウォール部１０８ａを構成するシリコン酸化物１０８として、シリサイド層１０９ａ、１０９ｂを形成するための工程において非シリサイド領域の保護マスクとして形成するシリコン酸化物を利用することができるため、従来の半導体装置の製造方法と比べて工程数は増加しない。
【００３７】
なお、本実施形態では、図１（ａ）に示す工程で、ゲート電極１０２の側壁上にサイドウォール部１３０を形成する例を説明したが、サイドウォール部１３０は必須ではなく、設けられていなくてもよい。
【００３８】
なお、本実施形態の方法において、サイドウォール部１０８ａの形成後、且つサイドウォール部１０５の除去前にシリサイド層１０９ａ、１０９ｂを形成してもよい。
【００３９】
また、本実施形態ではＭＩＳＦＥＴがｎチャネル型である例について説明したが、ＭＩＳＦＥＴがｐチャネル型であり、浅いソースドレイン領域１０３及び深いソースドレイン領域１０６がｐ型であってもよい。この場合、応力絶縁膜１１０はチャネル領域にチャネル長方向の圧縮応力を加えるように形成する。
【００４０】
−第１の変形例に係る半導体装置−
図３は、本発明の実施形態の第１の変形例に係る半導体装置を示す断面図である。
【００４１】
同図に示すように、本変形例に係る半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成された深いソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。また、サイドウォールスペーサ１５０は、少なくとも高さ方向における中央部の膜厚よりも高さ方向における上部の膜厚の方が大きくなっている。
【００４２】
サイドウォールスペーサ１５０は、ゲート電極１０２の側壁上及び半導体基板１００上に形成され、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４上に形成され、少なくともサイドウォール部１０４の高さ方向における中央部の膜厚よりも大きな膜厚を有するサイドウォール部１０８ａとを有している。
【００４３】
ここで、本変形例に係る半導体装置で、サイドウォールスペーサ１５０のうちゲート電極１０２の側壁と接する部分は、高さ方向における中央部から下部に向かうにつれて膜厚が大きくなっている点が図２（ｆ）に示す半導体装置と異なっている。より具体的には、サイドウォール部１０４のうちゲート電極１０２の側壁と接する部分は、高さ方向における中央部から下部に向かうにつれて膜厚が大きくなっている。
【００４４】
この場合でも、本実施形態の半導体装置と同様に、コンタクトホール１１３が浅いソースドレイン領域１０３上に形成されるのを防ぎ、コンタクト抵抗の上昇を抑えることができる。また、コンタクトプラグ１１４の形成位置がずれる場合でも、リーク電流の増大や抵抗上昇などの不具合の発生を抑え、消費電力の小さい半導体装置を高い歩留まりで製造することが可能となる。
【００４５】
−第２の変形例に係る半導体装置−
本発明の実施形態の第２の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。図４（ａ）〜（ｆ）、図５（ａ）〜（ｅ）は、第２の変形例に係る半導体装置の製造方法を示す断面図である。
【００４６】
まず、図４（ａ）に示すように、シリコン等からなる半導体基板１００上にゲート絶縁膜１０１と、高さ１００ｎｍのゲート電極１０２とを形成する。ここで、ゲート電極１０２のテーパー角は例えば８９度であり、ゲート電極１０２の側壁の上端位置は、側壁の下端位置よりも約２ｎｍ後退する。なお、ゲート電極１０２の下端の幅は例えば約４０ｎｍである。
【００４７】
次いで、ゲート電極１０２の側壁上に膜厚が５ｎｍ程度のサイドウォール部１３０を形成する。
【００４８】
次に、ゲート電極１０２及びサイドウォール部１３０をマスクとして半導体基板１００の上部にｎ型不純物イオンを注入して浅いソースドレイン領域１０３を形成する。イオン注入条件は、図１（ａ）に示す工程と同じとする。
【００４９】
次に、半導体基板１００上及びゲート電極１０２上に膜厚が例えば１０ｎｍのシリコン酸化物と、膜厚が例えば４０ｎｍのシリコン窒化物とを順次堆積する。その後、これらの膜の一部を異方性ドライエッチングにより除去することにより、ゲート電極１０２の側壁にシリコン酸化物からなり、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４を挟んでゲート電極１０２の側壁上及び半導体基板１００の上面上に形成されたサイドウォール部１０５とを形成する。
【００５０】
次に、図４（ｂ）に示すように、ゲート電極１０２、サイドウォール部１０４、１０５をマスクとしてＡｓ等のｎ型不純物イオンを注入することにより、半導体基板１００のうちゲート電極１０２及びサイドウォール部１０４、１０５の両側方に位置する部分に深いソースドレイン領域１０６を形成する。イオン注入条件は、図１（ｃ）に示す工程と同じとする。
【００５１】
次に、図４（ｃ）に示すように、サイドウォール部１０４の上部をドライエッチングによって１０ｎｍ程度除去する。これにより、サイドウォール部１０４の上端部上に、サイドウォール部１０５とゲート電極１０２、及びサイドウォール部１０４とで内壁面が構成された凹部２０７が形成される。このとき、サイドウォール部１３０がサイドウォール部１０４と同じシリコン酸化物の場合、サイドウォール部１３０の上部もサイドウォール部１０４の上部と同様にドライエッチングによって１０ｎｍ程度除去される。なお、サイドウォール部１３０の上部は必ずしも除去する必要はなく、サイドウォール部１３０としてサイドウォール部１０４と異なるシリコン窒化物を用いた場合、凹部２０７はサイドウォール部１０５とサイドウォール部１３０、及びサイドウォール部１０４とで内壁面が構成される。また、ドライエッチングに代えてウェットエッチングによってサイドウォール部１０４の上部を除去してもよい。この場合には、サイドウォール部１０４のうちサイドウォール部１０５と半導体基板１００との間に挟まれた部分も一部除去される。ここまでの工程は、図１（ａ）〜（ｄ）に示す工程と同様である。
【００５２】
次に、サイドウォール部１０４の露出部分を例えば酸素プラズマに晒すことにより酸化することにより、サイドウォール部１０４の表面上に膜厚が約２ｎｍの酸化層２０５ａを形成する。ここで、半導体基板１００の上面上及びゲート電極１０２の露出部分上にも酸化層２０５ａは形成される。
【００５３】
次に、図４（ｅ）に示すように、ＣＶＤ法などにより厚さ８ｎｍ程度のシリコン酸化物２０８をゲート電極１０２上、サイドウォール部１０５上、及び半導体基板１００上に形成する。
【００５４】
次に、図４（ｆ）に示すように、ウェットエッチングによりシリコン酸化物２０８及び酸化層２０５ａの一部を除去し、凹部２０７内にシリコン酸化物２０８の一部であるサイドウォール部２０８ａと、サイドウォール部２０８ａの側面上に形成され、酸化層２０５ａの一部であるサイドウォール部２０５ｂとを形成する。なお、ウエットエッチングに代えてドライエッチングによりシリコン酸化物２０８及び酸化層２０５ａの除去を行ってもよい。
【００５５】
次に、図５（ａ）に示すように、熱リン酸を用いてシリコン窒化物からなるサイドウォール部１０５を除去する。ここで、サイドウォール部１０４上に設けられたサイドウォール部２０８ａとサイドウォール部２０５ｂとの合計膜厚は、少なくともサイドウォール部１０４の高さ方向における中央部の膜厚よりも大きくなっている。すなわち、サイドウォール部１０４、２０５ｂ、２０８ａ、１３０で構成されるサイドウォールスペーサ１５０の高さ方向における上部の膜厚はサイドウォールスペーサ１５０の高さ方向における中央部の膜厚よりも大きくなっている。
【００５６】
次に、図５（ｂ）に示すように、サイドウォールスペーサ１５０をマスクとして、深いソースドレイン領域１０６上にニッケルシリサイドからなるシリサイド層２０９ａを形成するとともに、ゲート電極１０２上にニッケルシリサイドからなるシリサイド層２０９ｂを形成する。このとき、シリサイド層２０９ａのゲート電極１０２に近い方の端部は、サイドウォールスペーサ１５０（サイドウォール部１０４）の端部から、例えば２ｎｍだけ内側（ゲート電極１０２側）に入り込むように形成される。
【００５７】
次に、図５（ｃ）に示すように、厚さ４０ｎｍ程度のシリコン窒化物からなる応力絶縁膜２１０を堆積する。ここで、応力絶縁膜２１０は、半導体基板１００のうちゲート電極１０２の直下に形成されるチャネル領域にチャネル長方向の引っ張り応力を印加する。これにより、Ｎ型ＭＩＳＦＥＴの移動度向上が図られる。
【００５８】
次に、図５（ｄ）に示すように、ゲート電極１０２上及び半導体基板１００上にシリコン酸化物からなる層間絶縁膜２１１を形成した後、パターンが形成されたレジストを用いたドライエッチングにより、層間絶縁膜２１１にシリサイド層２０９ａに達するコンタクトホール２１３を形成する。この際には、まず応力絶縁膜２１０をエッチングストッパとして層間絶縁膜２１１をエッチングし、その後応力絶縁膜２１０をエッチングする。その後、レジストを剥離する。
【００５９】
次に、図５（ｅ）に示すように、公知の方法により、タングステン等の金属をコンタクトホール２１３内に埋め込むことで、シリサイド層２０９ａに接続されたコンタクトプラグ２１４を形成する。
【００６０】
以上の方法によって形成されるサイドウォール部２０８ａとその側面（両側面）上のサイドウォール部２０５ｂとの合計膜厚は、サイドウォール部１０４とサイドウォール部１３０との合計膜厚よりも少なくとも２ｎｍ以上大きくすることができる。このため、コンタクトホール２１３を形成する際に、レジストの開口位置が所定の位置からゲート電極１０２寄りにずれた場合であっても応力絶縁膜２１０の高さ方向の厚さをエッチングストッパとして十分な厚さにすることができる。よって、ゲート電極１０２がテーパー状に形成される場合にコンタクトホールを形成する際のリソグラフィー工程においてマスクの重ね合わせずれが生じても、ドライエッチング工程で半導体基板１００が余分に削られるのを抑えることができる。また、レジストの形成位置がシリサイド層２０９ａからずれた場合でも、コンタクトホール２１３が浅いソースドレイン領域１０３上に形成されるのを防ぎ、コンタクト抵抗の上昇を抑えることができる。以上のように、本実施形態の製造方法によれば、コンタクトプラグ２１４の形成位置がずれる場合でも、リーク電流の増大や抵抗上昇などの不具合の発生を抑え、消費電力の小さい半導体装置を高い歩留まりで製造することが可能となる。
【００６１】
以上の方法により作製される半導体装置は、図５（ｅ）に示すように、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成された深いソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜２１０とを備えている。また、サイドウォールスペーサ１５０は、少なくとも高さ方向における中央部の膜厚よりも高さ方向における上部の膜厚の方が大きくなっている。
【００６２】
サイドウォールスペーサ１５０は、ゲート電極１０２の側壁上及び半導体基板１００上に形成され、断面形状がＬ字状のサイドウォール部１０４と、サイドウォール部１０４上に形成されたサイドウォール部２０８ａと、サイドウォール部２０８ａの側面上に形成されたサイドウォール部２０５ｂとを有している。また、サイドウォール部２０８ａと、その（両）側面上に形成されたサイドウォール部２０５ｂとの膜厚の合計は、サイドウォール部１０４の高さ方向における中央部の膜厚よりも大きくなっている。
【００６３】
また、ゲート電極１０２の側壁上にサイドウォール部１３０がさらに設けられる場合には、サイドウォール部２０８ａと、その（両）側面上に形成されたサイドウォール部２０５ｂとの膜厚の合計は、サイドウォール部１３０とサイドウォール部１０４の高さ方向における中央部との合計膜厚よりも大きくなっている。
【００６４】
また、本変形例に係る方法では、サイドウォール部２０８ａを構成するシリコン酸化物２０８として、シリサイド層２０９ａ、２０９ｂを形成するための工程で用いられるマスクを利用することができるため、従来の半導体装置の製造方法と比べて工程数の増加は抑えられている。
【００６５】
なお、本変形例では、図４（ａ）に示す工程で、ゲート電極１０２の側壁上にサイドウォール部１３０を形成する例を説明したが、サイドウォール部１３０は必須ではなく、設けられていなくてもよい。
【００６６】
なお、本変形例に係る方法において、サイドウォール部２０５ｂ、２０８ａの形成後、且つサイドウォール部１０５の除去前にシリサイド層２０９ａ、２０９ｂを形成してもよい。
【００６７】
また、本変形例ではＭＩＳＦＥＴがｎチャネル型である例について説明したが、ＭＩＳＦＥＴがｐチャネル型であり、浅いソースドレイン領域１０３及び深いソースドレイン領域１０６がｐ型であってもよい。この場合、応力絶縁膜２１０はチャネル領域にチャネル長方向の圧縮応力を加えるように形成する。
【００６８】
なお、以上で説明した実施形態及びその変形例は本発明の一例であって、各部材の構成材料、膜厚、高さ、コンタクトホールの形成位置、イオン注入の条件等は、本発明の趣旨を逸脱しない範囲で変更可能である。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明の一例に係る半導体装置は、リーク電流や抵抗の上昇が低減されており、種々の電子機器の信頼性を向上させるのに有用である。
【符号の説明】
【００７０】
１００ 半導体基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ 浅いソースドレイン領域
１０４、１０５、１０８ａ、１３０、２０５ｂ、２０８ａ サイドウォール部
１０６ 深いソースドレイン領域
１０７、２０７ 凹部
１０８、２０８ シリコン酸化物
１０９ａ、１０９ｂ、２０９ａ、２０９ｂ シリサイド層
１１０、２１０ 応力絶縁膜
１１１、２１１ 層間絶縁膜
１１３、２１３ コンタクトホール
１１４、２１４ コンタクトプラグ
１５０ サイドウォールスペーサ
２０５ａ 酸化層
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記半導体基板のうち、前記ゲート電極及び前記サイドウォールスペーサを間に挟んで両側に形成されたソースドレイン領域と、
前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜とを備え、
前記サイドウォールスペーサは、少なくとも高さ方向における中央部のゲート長方向膜厚よりも高さ方向における上部のゲート長方向膜厚の方が大きくなっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記サイドウォールスペーサは、前記ゲート電極の側壁上及び前記半導体基板上に形成され、断面形状がＬ字状の第１のサイドウォール部と、前記第１のサイドウォール部の上端部上に形成され、少なくとも前記第１のサイドウォール部の高さ方向における中央部のゲート長方向膜厚よりも大きなゲート長方向膜厚を有する第２のサイドウォール部とを有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記サイドウォールスペーサは、前記第１のサイドウォール部と前記ゲート電極の側壁との間に挟まれた第３のサイドウォール部をさらに有している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記サイドウォールスペーサは、前記ゲート電極の側壁上及び前記半導体基板上に形成され、断面形状がＬ字状の第１のサイドウォール部と、前記第１のサイドウォール部上端部上に形成された第２のサイドウォール部と、前記第２のサイドウォール部の側面上に形成された第３のサイドウォール部とを有しており、
前記第２のサイドウォール部と、その側面上に形成された前記第３のサイドウォール部とのゲート長方向膜厚の合計は、前記第１のサイドウォール部の高さ方向における中央部のゲート長方向膜厚よりも大きくなっている半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記サイドウォールスペーサは、前記第１のサイドウォール部と前記ゲート電極の側壁との間に挟まれた第３のサイドウォール部をさらに有している半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記ゲート電極の側壁はテーパー形状を有する半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記ソースドレイン領域の上に形成されたシリサイド層をさらに備えている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記応力絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記シリサイド層に到達するコンタクトプラグとをさらに備えている半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記ソースドレイン領域はｎ型である半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記応力絶縁膜は、前記半導体基板のうち前記ゲート電極の下方に位置するチャネル領域にチャネル長方向の引っ張り応力を加える半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記サイドウォールスペーサのうち前記ゲート電極の側壁と接する部分は、高さ方向における中央部から下部に向かうにつれてゲート長方向膜厚が大きくなっている半導体装置。
【請求項１２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
前記ゲート電極の側壁上及び前記半導体基板上にＬ字状の断面形状を有する第１のサイドウォール部を形成するとともに、前記第１のサイドウォール部をそれぞれ間に挟んで前記ゲート電極の側壁上及び前記半導体基板上にダミーサイドウォール部を形成する工程（ｂ）と、
少なくとも前記ゲート電極と前記ダミーサイドウォール部との間に位置する前記第１のサイドウォール部の上部を除去することにより、前記第１のサイドウォール部の上端部上に前記ダミーサイドウォール部、前記ゲート電極、及び前記第１のサイドウォール部とで内壁面が構成された凹部を形成する工程（ｃ）と、
前記凹部内を埋める第２のサイドウォール部を形成する工程（ｄ）と、
前記ダミーサイドウォール部を選択的に除去することで、前記第１のサイドウォール部と前記第２のサイドウォール部とを有するサイドウォールスペーサを形成する工程（ｅ）と、
前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｄ）で形成される前記第２のサイドウォール部のゲート長方向膜厚は、前記第１のサイドウォール部の高さ方向における中央部のゲート長方向膜厚よりも大きい半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記第１のサイドウォール部の上部を除去して前記凹部を形成する工程（ｃ１）と、
前記第１のサイドウォール部の上部をさらに除去するとともに、前記ダミーサイドウォール部の一部を除去することで前記凹部の幅を広げる工程（ｃ２）と、
前記工程（ｃ２）の後に、前記凹部内に埋め込まれた前記第２のサイドウォール部を形成する工程（ｃ３）とを含んでいる半導体装置の製造方法。
【請求項１５】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記第１のサイドウォール部の上部を除去して前記凹部を形成する工程（ｃ１）と、
前記工程（ｃ１）の後、前記少なくともダミーサイドウォール部の露出部分に酸化層を形成する工程（ｃ２）と、
前記凹部に埋め込まれた前記第２のサイドウォール部を形成するとともに、前記酸化層のうち前記第２のサイドウォール部の側面上に形成された部分を選択的に残す工程（ｃ３）とを含んでいる半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記半導体基板のうち、前記ゲート電極及び前記サイドウォールスペーサを間に挟んで両側に形成されたソースドレイン領域と、
前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜とを備え、
前記サイドウォールスペーサは、少なくとも高さ方向における中央部のゲート長方向膜厚よりも高さ方向における上部のゲート長方向膜厚の方が大きくなっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記サイドウォールスペーサは、前記ゲート電極の側壁上及び前記半導体基板上に形成され、断面形状がＬ字状の第１のサイドウォール部と、前記第１のサイドウォール部の上端部上に形成され、少なくとも前記第１のサイドウォール部の高さ方向における中央部のゲート長方向膜厚よりも大きなゲート長方向膜厚を有する第２のサイドウォール部とを有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記サイドウォールスペーサは、前記第１のサイドウォール部と前記ゲート電極の側壁との間に挟まれた第３のサイドウォール部をさらに有している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記サイドウォールスペーサは、前記ゲート電極の側壁上及び前記半導体基板上に形成され、断面形状がＬ字状の第１のサイドウォール部と、前記第１のサイドウォール部上端部上に形成された第２のサイドウォール部と、前記第２のサイドウォール部の側面上に形成された第３のサイドウォール部とを有しており、
前記第２のサイドウォール部と、その側面上に形成された前記第３のサイドウォール部とのゲート長方向膜厚の合計は、前記第１のサイドウォール部の高さ方向における中央部のゲート長方向膜厚よりも大きくなっている半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記サイドウォールスペーサは、前記第１のサイドウォール部と前記ゲート電極の側壁との間に挟まれた第３のサイドウォール部をさらに有している半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記ゲート電極の側壁はテーパー形状を有する半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記ソースドレイン領域の上に形成されたシリサイド層をさらに備えている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記応力絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記シリサイド層に到達するコンタクトプラグとをさらに備えている半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記ソースドレイン領域はｎ型である半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記応力絶縁膜は、前記半導体基板のうち前記ゲート電極の下方に位置するチャネル領域にチャネル長方向の引っ張り応力を加える半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記サイドウォールスペーサのうち前記ゲート電極の側壁と接する部分は、高さ方向における中央部から下部に向かうにつれてゲート長方向膜厚が大きくなっている半導体装置。
【請求項１２】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
前記ゲート電極の側壁上及び前記半導体基板上にＬ字状の断面形状を有する第１のサイドウォール部を形成するとともに、前記第１のサイドウォール部をそれぞれ間に挟んで前記ゲート電極の側壁上及び前記半導体基板上にダミーサイドウォール部を形成する工程（ｂ）と、
少なくとも前記ゲート電極と前記ダミーサイドウォール部との間に位置する前記第１のサイドウォール部の上部を除去することにより、前記第１のサイドウォール部の上端部上に前記ダミーサイドウォール部、前記ゲート電極、及び前記第１のサイドウォール部とで内壁面が構成された凹部を形成する工程（ｃ）と、
前記凹部内を埋める第２のサイドウォール部を形成する工程（ｄ）と、
前記ダミーサイドウォール部を選択的に除去することで、前記第１のサイドウォール部と前記第２のサイドウォール部とを有するサイドウォールスペーサを形成する工程（ｅ）と、
前記ゲート電極、前記サイドウォールスペーサ、及び前記半導体基板の上面を覆う応力絶縁膜を形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｄ）で形成される前記第２のサイドウォール部のゲート長方向膜厚は、前記第１のサイドウォール部の高さ方向における中央部のゲート長方向膜厚よりも大きい半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記第１のサイドウォール部の上部を除去して前記凹部を形成する工程（ｃ１）と、
前記第１のサイドウォール部の上部をさらに除去するとともに、前記ダミーサイドウォール部の一部を除去することで前記凹部の幅を広げる工程（ｃ２）と、
前記工程（ｃ２）の後に、前記凹部内に埋め込まれた前記第２のサイドウォール部を形成する工程（ｃ３）とを含んでいる半導体装置の製造方法。
【請求項１５】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記第１のサイドウォール部の上部を除去して前記凹部を形成する工程（ｃ１）と、
前記工程（ｃ１）の後、前記少なくともダミーサイドウォール部の露出部分に酸化層を形成する工程（ｃ２）と、
前記凹部に埋め込まれた前記第２のサイドウォール部を形成するとともに、前記酸化層のうち前記第２のサイドウォール部の側面上に形成された部分を選択的に残す工程（ｃ３）とを含んでいる半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２４３９００（Ｐ２０１１−２４３９００Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１７０２８（Ｐ２０１０−１１７０２８）
【出願日】平成２２年５月２１日（２０１０．５．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月２１日（２０１０．５．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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