薄膜のパターニング方法及び表示パネルの製造方法
【課題】コンタクトホールをより微細に形成することができる薄膜のパターニング方法及び表示パネルの製造方法を提供する。
【解決手段】所定の段差部を有した絶縁層２５を形成する工程と、スパッタ法により前記段差部を覆うようにして前記絶縁層２５上に犠牲層２８を成膜する工程と、前記段差部に対応する領域における前記犠牲層２８のうちの少なくとも一部の除去と、前記除去により前記犠牲層２８から露出された領域における前記絶縁層２５の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層２８の少なくとも一部をウェットエッチングにより除去する工程と、を有する。
【解決手段】所定の段差部を有した絶縁層２５を形成する工程と、スパッタ法により前記段差部を覆うようにして前記絶縁層２５上に犠牲層２８を成膜する工程と、前記段差部に対応する領域における前記犠牲層２８のうちの少なくとも一部の除去と、前記除去により前記犠牲層２８から露出された領域における前記絶縁層２５の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層２８の少なくとも一部をウェットエッチングにより除去する工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜のパターニング方法及び表示パネルの製造方法に関する。
【背景技術】
【０００２】
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示パネルが開発されている。
【０００３】
アクティブマトリクス型の液晶表示パネルは、表示領域に、複数の表示画素がマトリクス状に配列されている。即ち、互いに対向するように配置された２枚の基板のうちの一方に、複数の画素電極がマトリクス状に配列されている。そして、複数の画素電極のそれぞれは、それぞれに対応した薄膜トランジスタにおけるソース・ドレイン電極のうちの一方（例えばソース電極）に接続されている。また、薄膜トランジスタにおけるソース・ドレイン電極のうちの他方は、列方向に沿って延伸する信号線に接続されている。さらに、薄膜トランジスタにおけるゲート電極は、行方向に沿って延伸する走査線に接続されている。
【０００４】
ここで、薄膜トランジスタにより生じる段差を平坦化するために薄膜トランジスタの上層には、絶縁性材料からなる平坦化膜が形成されている。そして、平坦化膜の上層には透明な導電性材料からなる画素電極が形成されている。画素電極は、平坦化膜に形成されたコンタクトホールを介して薄膜トランジスタのソース電極に電気的に接続されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０４２６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
平坦化膜に形成されるコンタクトホールは、画素電極とソース電極とを電気的に接続するためにソース電極と重なる領域に形成される。これは、ソース電極と画素電極とを直接的に接触させることに加え、コンタクトホールを形成する際にソース電極よりも下の層をエッチングしてしまわないようにソース電極をストッパーとして用いているためである。そして、ソース電極は信号線と同一の層としてこの信号線と一括的に形成されるが、信号線は低抵抗な導電性材料で形成する必要があり、このような低抵抗な導電性材料は遮光性を有している。したがって、コンタクトホールの面積が大きくなるとソース電極の面積も大きくする必要があり、このような場合には、画素における遮光領域が大きくなり画素の開口率が低下してしまうという問題があった。
【０００７】
そこで、本発明は、コンタクトホールをより微細に形成することができる薄膜のパターニング方法及び表示パネルの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、請求項１に記載の薄膜のパターニング方法は、所定の段差部を有した絶縁層を形成する工程と、スパッタ法により前記段差部を覆うようにして前記絶縁層上に犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、を有することを特徴とする。
【０００９】
また、請求項２に記載の薄膜のパターニング方法は、請求項１に記載の薄膜のパターニング方法において、前記犠牲層は、モリブデンまたはモリブデンを含有する合金からなることを特徴とする。
【００１０】
また、請求項３に記載の薄膜のパターニング方法は、請求項２に記載の薄膜のパターニング方法において、フッ素系ガスと酸素とが混合されたガスをエッチングガスにして前記ドライエッチングを行うことを特徴とする。
【００１１】
また、請求項４に記載の薄膜のパターニング方法は、請求項３に記載の薄膜のパターニング方法において、前記ドライエッチングを行う工程の前に、前記段差に対応する領域における前記犠牲層のうちの少なくとも一部がレジストマスクから露出するように前記犠牲層上に前記レジストマスクを形成する工程を有し、前記ドライエッチングは、前記レジストマスクから露出された領域における前記犠牲層のうちの少なくとも一部が残存するように行うことを特徴とする。
【００１２】
また、請求項５に記載の薄膜のパターニング方法は、請求項４に記載の薄膜のパターニング方法において、前記絶縁層を形成する工程の前に、クロムまたはクロム合金からなる金属層を形成する工程を有し、前記段差は、少なくとも一部が前記金属層と重なるように形成されることを特徴とする。
【００１３】
また、請求項６に記載の薄膜のパターニング方法は、請求項５に記載の薄膜のパターニング方法において、燐酸と硝酸と酢酸と水とが混合された液をエッチング液にして前記ウェットエッチングを行うことを特徴とする。
【００１４】
また、請求項７に記載の薄膜のパターニング方法は、請求項６に記載の薄膜のパターニング方法において、前記絶縁膜が窒化シリコンからなることを特徴とする。
【００１５】
また、請求項８に記載の薄膜のパターニング方法は、所定の段差部を有した絶縁層を形成する工程と、前記段差部に対応する領域と他の領域との間で結晶構造が異なるように前記絶縁層上に犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、を有することを特徴とする。
【００１６】
また、請求項９に記載の薄膜のパターニング方法は、所定の段差部を有した絶縁層を形成する工程と、前記段差部に対応する領域と他の領域との間でドライエッチングでのエッチング速度が異なるように前記絶縁層上に犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、前記ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、を有することを特徴とする。
【００１７】
また、請求項１０に記載の表示パネルの製造方法は、薄膜トランジスタを有した表示パネルの製造方法であって、クロムまたはクロム合金からなる金属層を有したソース・ドレイン電極を形成する工程と、所定の段差部が形成されるように且つ前記段差部のうちの少なくとも一部が前記ソース・ドレイン電極に重なるように絶縁層を形成する工程と、モリブデンまたはモリブデンを含有する合金からなる犠牲層をスパッタ法により前記段差部を覆うようにして前記絶縁層上に成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、フッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、燐酸と硝酸と酢酸と水とが混合された液をエッチング液にしたウェットエッチングにより、前記ドライエッチングで残存した前記犠牲層の少なくとも一部を除去する工程と、を有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、コンタクトホールをより微細に形成することができる。
【図面の簡単な説明】
【００１９】
【図１】液晶表示パネルの説明図であり、（ａ）は概略平面図、（ｂ）概略断面図。
【図２】薄膜トランジスタアレイの等価回路的平面図。
【図３】第１の基板に形成される多層膜における画素部分の拡大平面図。
【図４】図３におけるＡ―Ａ’線に沿う断面図。
【図５】第１の基板に形成する薄膜の形成方法の説明図であり、第１の基板に第１の導電層を成膜した状態の断面図。
【図６】第１の基板に形成する薄膜の形成方法の説明図であり、第１の導電層をパターニングした状態の断面図。
【図７】第１の基板に形成する薄膜の形成方法の説明図であり、第１の絶縁層、半導体層及びエッチング防止層を成膜した状態の断面図。
【図８】第１の基板に形成する薄膜の形成方法の説明図であり、エッチング防止層をパターニングした状態の断面図。
【図９】第１の基板に形成する薄膜の形成方法の説明図であり、オーミックコンタクト層及び第２の絶縁層を成膜した状態の断面図。
【図１０】第１の基板に形成する薄膜の形成方法の説明図であり、第２の導電層をパターニングした状態の断面図。
【図１１】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁膜上にフォトレジストをパターニングした状態の断面図。
【図１２】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁膜上にフォトレジストをパターニングした状態の平面図。
【図１３】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁層に段差を形成した状態の断面図。
【図１４】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁層上に犠牲層を成膜した状態の断面図。
【図１５】第１の基板に形成する薄膜の形成方法の説明図であり、犠牲層上にフォトレジストをパターニングした状態の断面図。
【図１６】第１の基板に形成する薄膜の形成方法の説明図であり、犠牲層上にフォトレジストをパターニングした状態の平面図。
【図１７】犠牲層における結晶構造の説明図。
【図１８】第１の基板に形成する薄膜の形成方法の説明図であり、フォトレジスト及び犠牲層をマスクにして第２の絶縁膜にコンタクトホールが形成された状態の断面図。
【図１９】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁膜上に第３の導電層を成膜した状態の断面図。
【発明を実施するための形態】
【００２０】
以下、本発明を実施するための形態を、図面を参照して説明する。
図１（ａ）及び図１（ｂ）に示すように、アクティブマトリクス型の液晶表示パネル１は、第１の基板２と第２の基板３とが互いに対向するように配置されている。第１の基板２と第２の基板３は、枠形状に形成されたシール材４により貼りあわされている。また、第１の基板２と第２の基板３との間には、シール材４に囲まれた領域に液晶が充填されることにより、液晶層５が形成されている。そして、液晶表示パネル１は、表示領域６に、複数の表示画素がマトリクス状に配列されている。
【００２１】
図２は、第１の基板２に形成される薄膜トランジスタアレイの等価回路的平面図である。第１の基板２には、１つの表示画素に対して１つの画素電極７が対応するようにして、表示領域６に、複数の画素電極７がマトリクス状に配列されている。そして、複数の画素電極７のそれぞれは、それぞれに対応した薄膜トランジスタ８におけるソース・ドレイン電極のうちの一方、例えば、ソース電極Ｓ１に接続されている。また、薄膜トランジスタ８におけるソース・ドレイン電極のうちの他方、例えばドレイン電極Ｄ１は、列方向に沿って延伸する信号線１０に接続されている。さらに、薄膜トランジスタ８におけるゲート電極Ｇ１は、行方向に沿って延伸する走査線９に接続されている。また、画素電極７との間に補助容量Ｃｓを形成するための補助容量線１１が走査線９に平行するようにして配置されている。
【００２２】
ここで、薄膜トランジスタ８は、スイッチング素子として機能し、例えばｎＭＯＳ型の薄膜トランジスタを用いることができる。走査線９は、薄膜トランジスタ８のゲート電極Ｇ１に対して薄膜トランジスタ８をオン／オフ制御するための走査信号を供給するためのものである。信号線１０は、薄膜トランジスタ８を介して画素電極７にデータ信号を供給するためのものである。そして、走査線９は第１の外部接続端子１２を介して走査ドライバに電気的に接続される。信号線１０は第２の外部接続端子１３を介して信号ドライバ１２に電気的に接続される。補助容量線１１は第３の外部接続端子１４を介して対向電極駆動回路に電気的に接続されるとともにトランスファ電極１５を介して第２の基板３に形成された対向電極１６に電気的に接続される。即ち、補助容量線１１と対向電極１６は互いに等しい電位に設定される。
【００２３】
次に、第１の基板２に成膜される各薄膜の層構成について説明する。図３は、画素部分の拡大平面図であり、図４は、図３におけるＡ―Ａ’線に沿う断面図である。ガラス等の透明な部材からなる第１の基板２上には、第１の導電層として、走査線９及び補助容量線１１が形成されている。走査線９のうち薄膜トランジスタ８に対応する領域は該薄膜トランジスタ８におけるゲート電極Ｇ１として形成されている。第１の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。そして、第１の導電層は、透明な絶縁性の材料からなる第１の絶縁層２０により覆われている。第１の絶縁層２０は、ゲート絶縁膜としても機能するものであり、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
【００２４】
第１の絶縁層２０上には、第２の導電層として、ソース電極Ｓ１、ドレイン電極Ｄ１及び信号線１０が形成されている。第２の導電層は、半導体層２１、オーミックコンタクト層２２及び金属層２３が、順に積層された多層構造に形成されている。そして、半導体層２１は、アモルファスシリコンまたはポリシリコンなどの半導体により形成されている。オーミックコンタクト層２２は、アモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体により形成されている。金属層２３は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。本実施形態の場合は、詳細は後述するが、特にクロムまたはクロムを含有するクロム合金で形成することが好ましい。なお、薄膜トランジスタ８におけるチャネルに対応する領域には、半導体層２１とオーミックコンタクト層２２との間の層として、絶縁性材料からなるエッチング防止層２４が設けられている。
【００２５】
第２の導電層は、透明な絶縁性の材料からなる第２の絶縁層２５により覆われている。第２の絶縁層２５は、薄膜トランジスタ８や信号線１０等によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機材料、または、ポリイミド系の樹脂またはアクリル系の樹脂等の有機材料で形成されている。
【００２６】
第２の絶縁層２５上には、第３の導電層として画素電極７が形成されている。第３の導電層は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明な導電性材料により形成されている。なお、第２の絶縁層２５には、ソース電極Ｓ１に対応する領域にコンタクトホール２６が形成され、このコンタクトホール２６を介して画素電極７がソース電極Ｓ１に電気的に接続されている。
【００２７】
次に、上述したような第１の基板２上に形成されている各薄膜の形成方法について、図５−図１９に基づいて説明する。まず、ガラス等の透明な部材からなる第１の基板２を準備し、図５に示すように、第１の基板２の一面に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法により第１の導電層４０として成膜する。なお、第１の導電層は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。
【００２８】
次に、第１の導電層４０上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第１の導電層４０をエッチングし、その後、フォトレジストを剥離することにより、図６に示すように、パターニングされた第１の導電層４０として、走査線９及び補助容量線１１が形成される。なお、走査線９のうち薄膜トランジスタ８に対応する領域は該薄膜トランジスタ８におけるゲート電極Ｇ１として形成される。
【００２９】
次に、パターニングされた第１の導電層４０を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第１の絶縁層２０として成膜する。ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）が用いられる。
【００３０】
次に、図７に示すように、第１の絶縁層２０上にプラズマＣＶＤ法等によりアモルファスシリコンまたはポリシリコンからなる半導体層２１を成膜し、その後、半導体層２１上に窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）等の無機絶縁材料をプラズマＣＶＤ法等によりエッチング防止層２４として成膜する。なお、第１の絶縁層２０、半導体層２１及びエッチング防止層２４は、連続的に成膜されることが好ましい。
【００３１】
次に、エッチング防止層２４上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分のエッチング防止層２４をエッチングし、その後、フォトレジストを剥離することにより、チャネルに対応する領域に残存するようにパターニングされたエッチング防止層２４が形成される（図８）。
【００３２】
次に、パターニングされたエッチング防止層２４を覆うようにして、第１の基板２上にアモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体をオーミックコンタクト層２２として成膜し、その後、オーミックコンタクト層２２上に、クロムまたはクロムを含有するクロム合金等からなる遮光性の金属層２３を、スパッタ法またはＣＶＤ法により成膜する（図９）。
【００３３】
ここで、上述のように、半導体層２１、オーミックコンタクト層２２及び金属層２３が順次成膜されることによって、半導体層２１、オーミックコンタクト層２２及び金属層２３の積層膜としての第２の導電層４１が形成される。
【００３４】
次に、金属層２３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の半導体層２１、オーミックコンタクト層２２及び金属層２３を一括的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第２の導電層４１として、ソース電極Ｓ１、ドレイン電極Ｄ１及び信号線１０が形成される（図１０）。なお、エッチング防止層２４により覆われている領域における半導体層２１は、エッチング防止層２４により保護されることによってエッチングされずに残存する。そして、エッチング防止層２４に大凡重なる領域の半導体層２１をチャネル領域とした薄膜トランジスタ８が形成される。
【００３５】
次に、パターニングされた第２の導電層４１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第２の絶縁層２５として成膜する。本実施形態では、第２の絶縁層２５として窒化シリコン膜を成膜した場合について説明する。なお、第２の絶縁層２５は、無機材料で形成する場合に限定するものではなく、ポリイミド系の樹脂またはアクリル系の樹脂等の有機材料で形成してもよい。
【００３６】
次に、第２の絶縁層２５上に、フォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。このとき、図１１及び図１２に示すように、パターニングされたフォトレジスト５０は、ソース電極Ｓ１と重なる領域の一部がフォトレジスト５０から露出するように形成されている。そして、フォトレジスト５０は、該フォトレジスト５０の縁部が走査線９の延伸方向及び補助容量線１１の延伸方向に沿うように形成されている。ここで、図１２には、図を明確にする目的で、フォトレジスト５０の縁部に斜めの短いハッチングが記入されている。
【００３７】
次に、フォトレジスト５０をマスクにしてフォトレジスト５０から露出された部分の第２の絶縁層２５をドライエッチングによりハーフエッチングすることで、図１３に示すように、第２の絶縁層２５に段差部２７を形成する。なお、エッチングガスには、例えば、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いることができる。
【００３８】
次に、フォトレジスト５０を剥離し、段差部２７が形成された第２の絶縁層２５を覆うようにして、第１の基板２上に、モリブデンまたはモリブデンを含有するモリブデン合金からなる導電材料を犠牲層２８としてスパッタ法により成膜する（図１４）。
【００３９】
次に、犠牲層２８上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジスト５１をパターニングする。このとき、図１５、図１６に示すように、パターニングされたフォトレジスト５１は、第２の絶縁層２５に形成された段差部２７のうちのソース電極と重なる領域における段差部２７ａがフォトレジスト５１から露出するように形成されている。ここで、図１６では、図を明確にする目的で、フォトレジスト５１からの露出領域５１ａ、即ち、フォトレジスト５１の開口部５１ａを塗りつぶして示している。
【００４０】
そして、パターニングされたフォトレジスト５１をマスクとしてこのフォトレジスト５１から露出された部分の犠牲層に対してドライエッチングを行う。このとき、エッチングガスには、例えば、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いる。
【００４１】
ところで、犠牲層２８は、スパッタ法により成膜されている。このため、犠牲層２８での結晶構造は、少なくとも第２の絶縁層２５が平坦な領域に対応する箇所（以下、平坦領域２８ａと記す）では、図１７に示されるような、所謂、柱状構造になっている。しかし、段差部２７に対応する箇所（以下、段差領域２８ｂと記す）では、犠牲層２８の成膜時に基板平面方向から成長してくる結晶粒と段差の壁面方向から成長してくる結晶粒とがせめぎ合うため、平坦領域２８ａでの柱状構造とは異なる結晶構造になっている。したがって、エッチングガスにＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いて、このような犠牲層２８に対してドライエッチングを行った場合、段差領域２８ｂと平坦領域２８ａとの間でエッチング速度が異なる。より具体的には、段差領域２８ｂのエッチング速度が平坦領域２８ａのエッチング速度よりも速くなる。
【００４２】
また、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスは、第２の絶縁層２５として成膜された窒化シリコン膜をエッチングするが、第２の導電層４１の最上層膜として形成されたクロムに対しては影響を与えない。
【００４３】
したがって、パターニングされたフォトレジスト５１をマスクとしてこのフォトレジスト５１から露出された部分の犠牲層２８に対してドライエッチングを行うと、図１８に示すように、フォトレジスト５１から露出された部分のうちの犠牲層２８における段差領域２８ｂとこの段差領域２８ｂに重なる領域の第２の絶縁層２５とがともに選択的に除去される。即ち、第２の絶縁層２５に形成された段差部２７の延伸方向に対して直交する方向において、第２の絶縁層２５の開口幅Ｗａがフォトレジスト５１の開口幅Ｗｂよりも狭く形成されることで、フォトレジスト５１をパターニングする際の精細度よりもさらに微細なコンタクトホール２６が第２の絶縁層２５に形成される。
【００４４】
なお、段差領域２８ｂ下の第２の絶縁層２５を平坦領域２８ａ下の第２の絶縁層２５よりも先に犠牲層２８から露出させ、且つ、平坦領域２８ａにおける犠牲層２８が消失するよりも前に段差領域２８ｂ下の第２の絶縁層２５の除去を完了させるためには、犠牲層２８の厚さが１０ｎｍ〜２０ｎｍになるように犠牲層２８を成膜し、且つ、段差部２７での高低差（段差）が５０ｎｍ〜３００ｎｍ程度になるように第２の絶縁膜２５をハーフエッチングし、且つ、第２の絶縁膜２５の厚さが段差部２７での高低差（段差）の大凡２〜３倍の厚さになるように第２の絶縁層２５を前記ハーフエッチングに先立って成膜することが好ましい。ここで、第２の絶縁層２５の厚さが犠牲層２８の厚さよりも厚いのにもかかわらず、第２の絶縁層２５のエッチングが先に完了するのは、犠牲層２８として形成されるモリブデンのエッチング速度よりも第２の絶縁層２５として形成される窒化シリコンのエッチング速度の方が十分に速いためである。
【００４５】
そして、このようなドライエッチングの次に、フォトレジスト５１を剥離するとともに、残存している犠牲層２８をウェットエッチングにより除去する。このウェットエッチングでは、エッチング液として、燐酸、硝酸、酢酸及び水の混合液を用いれば、酸化シリコンからなる第２の絶縁層２５及びクロムからなる金属膜２３に対して影響を与えることなく犠牲層２８を除去することができる。
【００４６】
即ち、本実施形態では、モリブデンまたはモリブデンを含有するモリブデン合金により犠牲層２８を形成し、窒化シリコンにより第２の絶縁層２５を形成し、クロムまたはクロムを含有するクロム合金により金属層２３を形成することにより、金属層２３をストッパーにした犠牲層２８及び第２の絶縁層２５に対するドライエッチングを可能にするとともに、金属層２３及び第２の絶縁膜２５への影響を抑制しながら犠牲層２８をウェットエッチングにより除去することができる。なお、犠牲層２８は、その一部を例えば位置合わせマーカ等として表示領域６の外側に残存させてもよい。
【００４７】
次にコンタクトホール２６が形成された第２の絶縁層２５を覆うようにして、第１の基板２上に、ＩＴＯ等の透明性の導電材料をスパッタ法等により第３の導電層４２として成膜する（図１９）。
【００４８】
次に、第３の導電層４２上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第３の導電層４２をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第３の導電層４２として、画素電極７が形成され、図３及び図４に示したような多層膜が得られる。
【００４９】
上述したように本実施形態では、ソース電極Ｓ１と画素電極７とを電気的に接続するコンタクトホール２６を、フォトレジストをパターニングする際の精細度よりもさらに微細に形成することができるため、第２の絶縁層２５のコンタクトホール２６をより小さく形成することができ、よって、コンタクトホール２６に対応させてソース電極Ｓ１も小さく形成でき、画素の開口率を向上させることができる。例えば、フォトレジスト５１の露出領域５１ａが３μｍ×３μｍの方形形状であった場合、犠牲層２８を形成しないときには、フォトレジスト５１の露出領域５１ａと大凡同じ形状である３μｍ×３μｍの方形形状のコンタクトホール２６が第２の絶縁層２５に形成されることになるが、本実施形態のように犠牲層２８を形成したときには、大凡１μｍ×３μｍの方形形状に形成することができる。
【００５０】
なお、上述の実施形態では、第２の絶縁層をハーフエッチングすることにより第２の絶縁層に段差部を形成したが、他の方法により第２の絶縁層に段差部を形成してもよい。例えば、第２の絶縁層よりも下層側に段差部を有した所定のパターンを形成しこの段差部形状に追従するように第２の絶縁層を成膜することで、第２の絶縁層に段差部を形成してもよい。
【００５１】
上述した実施の形態は、本発明の一例に過ぎず、多層膜の層構造および配線パターン等を含め、具体的な構成は本発明の作用効果を奏する範囲において適宜設計変更できるものである。
【符号の説明】
【００５２】
１ 表示パネル
２、３ 基板
５ 液晶層
７ 画素電極
８ 薄膜トランジスタ
９ 走査線
１０ 信号線
１１ 補助容量線
２０ 第１の絶縁層
２３ 金属層
２５ 第２の絶縁層
２６ コンタクトホール
２８ 犠牲層
５０、５１ フォトレジスト
Ｇ１ ゲート電極
Ｄ１ ドレイン電極
Ｓ１ ソース電極
【技術分野】
【０００１】
本発明は、薄膜のパターニング方法及び表示パネルの製造方法に関する。
【背景技術】
【０００２】
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示パネルが開発されている。
【０００３】
アクティブマトリクス型の液晶表示パネルは、表示領域に、複数の表示画素がマトリクス状に配列されている。即ち、互いに対向するように配置された２枚の基板のうちの一方に、複数の画素電極がマトリクス状に配列されている。そして、複数の画素電極のそれぞれは、それぞれに対応した薄膜トランジスタにおけるソース・ドレイン電極のうちの一方（例えばソース電極）に接続されている。また、薄膜トランジスタにおけるソース・ドレイン電極のうちの他方は、列方向に沿って延伸する信号線に接続されている。さらに、薄膜トランジスタにおけるゲート電極は、行方向に沿って延伸する走査線に接続されている。
【０００４】
ここで、薄膜トランジスタにより生じる段差を平坦化するために薄膜トランジスタの上層には、絶縁性材料からなる平坦化膜が形成されている。そして、平坦化膜の上層には透明な導電性材料からなる画素電極が形成されている。画素電極は、平坦化膜に形成されたコンタクトホールを介して薄膜トランジスタのソース電極に電気的に接続されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０４２６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
平坦化膜に形成されるコンタクトホールは、画素電極とソース電極とを電気的に接続するためにソース電極と重なる領域に形成される。これは、ソース電極と画素電極とを直接的に接触させることに加え、コンタクトホールを形成する際にソース電極よりも下の層をエッチングしてしまわないようにソース電極をストッパーとして用いているためである。そして、ソース電極は信号線と同一の層としてこの信号線と一括的に形成されるが、信号線は低抵抗な導電性材料で形成する必要があり、このような低抵抗な導電性材料は遮光性を有している。したがって、コンタクトホールの面積が大きくなるとソース電極の面積も大きくする必要があり、このような場合には、画素における遮光領域が大きくなり画素の開口率が低下してしまうという問題があった。
【０００７】
そこで、本発明は、コンタクトホールをより微細に形成することができる薄膜のパターニング方法及び表示パネルの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、請求項１に記載の薄膜のパターニング方法は、所定の段差部を有した絶縁層を形成する工程と、スパッタ法により前記段差部を覆うようにして前記絶縁層上に犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、を有することを特徴とする。
【０００９】
また、請求項２に記載の薄膜のパターニング方法は、請求項１に記載の薄膜のパターニング方法において、前記犠牲層は、モリブデンまたはモリブデンを含有する合金からなることを特徴とする。
【００１０】
また、請求項３に記載の薄膜のパターニング方法は、請求項２に記載の薄膜のパターニング方法において、フッ素系ガスと酸素とが混合されたガスをエッチングガスにして前記ドライエッチングを行うことを特徴とする。
【００１１】
また、請求項４に記載の薄膜のパターニング方法は、請求項３に記載の薄膜のパターニング方法において、前記ドライエッチングを行う工程の前に、前記段差に対応する領域における前記犠牲層のうちの少なくとも一部がレジストマスクから露出するように前記犠牲層上に前記レジストマスクを形成する工程を有し、前記ドライエッチングは、前記レジストマスクから露出された領域における前記犠牲層のうちの少なくとも一部が残存するように行うことを特徴とする。
【００１２】
また、請求項５に記載の薄膜のパターニング方法は、請求項４に記載の薄膜のパターニング方法において、前記絶縁層を形成する工程の前に、クロムまたはクロム合金からなる金属層を形成する工程を有し、前記段差は、少なくとも一部が前記金属層と重なるように形成されることを特徴とする。
【００１３】
また、請求項６に記載の薄膜のパターニング方法は、請求項５に記載の薄膜のパターニング方法において、燐酸と硝酸と酢酸と水とが混合された液をエッチング液にして前記ウェットエッチングを行うことを特徴とする。
【００１４】
また、請求項７に記載の薄膜のパターニング方法は、請求項６に記載の薄膜のパターニング方法において、前記絶縁膜が窒化シリコンからなることを特徴とする。
【００１５】
また、請求項８に記載の薄膜のパターニング方法は、所定の段差部を有した絶縁層を形成する工程と、前記段差部に対応する領域と他の領域との間で結晶構造が異なるように前記絶縁層上に犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、を有することを特徴とする。
【００１６】
また、請求項９に記載の薄膜のパターニング方法は、所定の段差部を有した絶縁層を形成する工程と、前記段差部に対応する領域と他の領域との間でドライエッチングでのエッチング速度が異なるように前記絶縁層上に犠牲層を成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、前記ドライエッチングにより連続して行う工程と、前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、を有することを特徴とする。
【００１７】
また、請求項１０に記載の表示パネルの製造方法は、薄膜トランジスタを有した表示パネルの製造方法であって、クロムまたはクロム合金からなる金属層を有したソース・ドレイン電極を形成する工程と、所定の段差部が形成されるように且つ前記段差部のうちの少なくとも一部が前記ソース・ドレイン電極に重なるように絶縁層を形成する工程と、モリブデンまたはモリブデンを含有する合金からなる犠牲層をスパッタ法により前記段差部を覆うようにして前記絶縁層上に成膜する工程と、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、フッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、燐酸と硝酸と酢酸と水とが混合された液をエッチング液にしたウェットエッチングにより、前記ドライエッチングで残存した前記犠牲層の少なくとも一部を除去する工程と、を有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、コンタクトホールをより微細に形成することができる。
【図面の簡単な説明】
【００１９】
【図１】液晶表示パネルの説明図であり、（ａ）は概略平面図、（ｂ）概略断面図。
【図２】薄膜トランジスタアレイの等価回路的平面図。
【図３】第１の基板に形成される多層膜における画素部分の拡大平面図。
【図４】図３におけるＡ―Ａ’線に沿う断面図。
【図５】第１の基板に形成する薄膜の形成方法の説明図であり、第１の基板に第１の導電層を成膜した状態の断面図。
【図６】第１の基板に形成する薄膜の形成方法の説明図であり、第１の導電層をパターニングした状態の断面図。
【図７】第１の基板に形成する薄膜の形成方法の説明図であり、第１の絶縁層、半導体層及びエッチング防止層を成膜した状態の断面図。
【図８】第１の基板に形成する薄膜の形成方法の説明図であり、エッチング防止層をパターニングした状態の断面図。
【図９】第１の基板に形成する薄膜の形成方法の説明図であり、オーミックコンタクト層及び第２の絶縁層を成膜した状態の断面図。
【図１０】第１の基板に形成する薄膜の形成方法の説明図であり、第２の導電層をパターニングした状態の断面図。
【図１１】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁膜上にフォトレジストをパターニングした状態の断面図。
【図１２】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁膜上にフォトレジストをパターニングした状態の平面図。
【図１３】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁層に段差を形成した状態の断面図。
【図１４】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁層上に犠牲層を成膜した状態の断面図。
【図１５】第１の基板に形成する薄膜の形成方法の説明図であり、犠牲層上にフォトレジストをパターニングした状態の断面図。
【図１６】第１の基板に形成する薄膜の形成方法の説明図であり、犠牲層上にフォトレジストをパターニングした状態の平面図。
【図１７】犠牲層における結晶構造の説明図。
【図１８】第１の基板に形成する薄膜の形成方法の説明図であり、フォトレジスト及び犠牲層をマスクにして第２の絶縁膜にコンタクトホールが形成された状態の断面図。
【図１９】第１の基板に形成する薄膜の形成方法の説明図であり、第２の絶縁膜上に第３の導電層を成膜した状態の断面図。
【発明を実施するための形態】
【００２０】
以下、本発明を実施するための形態を、図面を参照して説明する。
図１（ａ）及び図１（ｂ）に示すように、アクティブマトリクス型の液晶表示パネル１は、第１の基板２と第２の基板３とが互いに対向するように配置されている。第１の基板２と第２の基板３は、枠形状に形成されたシール材４により貼りあわされている。また、第１の基板２と第２の基板３との間には、シール材４に囲まれた領域に液晶が充填されることにより、液晶層５が形成されている。そして、液晶表示パネル１は、表示領域６に、複数の表示画素がマトリクス状に配列されている。
【００２１】
図２は、第１の基板２に形成される薄膜トランジスタアレイの等価回路的平面図である。第１の基板２には、１つの表示画素に対して１つの画素電極７が対応するようにして、表示領域６に、複数の画素電極７がマトリクス状に配列されている。そして、複数の画素電極７のそれぞれは、それぞれに対応した薄膜トランジスタ８におけるソース・ドレイン電極のうちの一方、例えば、ソース電極Ｓ１に接続されている。また、薄膜トランジスタ８におけるソース・ドレイン電極のうちの他方、例えばドレイン電極Ｄ１は、列方向に沿って延伸する信号線１０に接続されている。さらに、薄膜トランジスタ８におけるゲート電極Ｇ１は、行方向に沿って延伸する走査線９に接続されている。また、画素電極７との間に補助容量Ｃｓを形成するための補助容量線１１が走査線９に平行するようにして配置されている。
【００２２】
ここで、薄膜トランジスタ８は、スイッチング素子として機能し、例えばｎＭＯＳ型の薄膜トランジスタを用いることができる。走査線９は、薄膜トランジスタ８のゲート電極Ｇ１に対して薄膜トランジスタ８をオン／オフ制御するための走査信号を供給するためのものである。信号線１０は、薄膜トランジスタ８を介して画素電極７にデータ信号を供給するためのものである。そして、走査線９は第１の外部接続端子１２を介して走査ドライバに電気的に接続される。信号線１０は第２の外部接続端子１３を介して信号ドライバ１２に電気的に接続される。補助容量線１１は第３の外部接続端子１４を介して対向電極駆動回路に電気的に接続されるとともにトランスファ電極１５を介して第２の基板３に形成された対向電極１６に電気的に接続される。即ち、補助容量線１１と対向電極１６は互いに等しい電位に設定される。
【００２３】
次に、第１の基板２に成膜される各薄膜の層構成について説明する。図３は、画素部分の拡大平面図であり、図４は、図３におけるＡ―Ａ’線に沿う断面図である。ガラス等の透明な部材からなる第１の基板２上には、第１の導電層として、走査線９及び補助容量線１１が形成されている。走査線９のうち薄膜トランジスタ８に対応する領域は該薄膜トランジスタ８におけるゲート電極Ｇ１として形成されている。第１の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。そして、第１の導電層は、透明な絶縁性の材料からなる第１の絶縁層２０により覆われている。第１の絶縁層２０は、ゲート絶縁膜としても機能するものであり、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
【００２４】
第１の絶縁層２０上には、第２の導電層として、ソース電極Ｓ１、ドレイン電極Ｄ１及び信号線１０が形成されている。第２の導電層は、半導体層２１、オーミックコンタクト層２２及び金属層２３が、順に積層された多層構造に形成されている。そして、半導体層２１は、アモルファスシリコンまたはポリシリコンなどの半導体により形成されている。オーミックコンタクト層２２は、アモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体により形成されている。金属層２３は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。本実施形態の場合は、詳細は後述するが、特にクロムまたはクロムを含有するクロム合金で形成することが好ましい。なお、薄膜トランジスタ８におけるチャネルに対応する領域には、半導体層２１とオーミックコンタクト層２２との間の層として、絶縁性材料からなるエッチング防止層２４が設けられている。
【００２５】
第２の導電層は、透明な絶縁性の材料からなる第２の絶縁層２５により覆われている。第２の絶縁層２５は、薄膜トランジスタ８や信号線１０等によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機材料、または、ポリイミド系の樹脂またはアクリル系の樹脂等の有機材料で形成されている。
【００２６】
第２の絶縁層２５上には、第３の導電層として画素電極７が形成されている。第３の導電層は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明な導電性材料により形成されている。なお、第２の絶縁層２５には、ソース電極Ｓ１に対応する領域にコンタクトホール２６が形成され、このコンタクトホール２６を介して画素電極７がソース電極Ｓ１に電気的に接続されている。
【００２７】
次に、上述したような第１の基板２上に形成されている各薄膜の形成方法について、図５−図１９に基づいて説明する。まず、ガラス等の透明な部材からなる第１の基板２を準備し、図５に示すように、第１の基板２の一面に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法により第１の導電層４０として成膜する。なお、第１の導電層は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。
【００２８】
次に、第１の導電層４０上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第１の導電層４０をエッチングし、その後、フォトレジストを剥離することにより、図６に示すように、パターニングされた第１の導電層４０として、走査線９及び補助容量線１１が形成される。なお、走査線９のうち薄膜トランジスタ８に対応する領域は該薄膜トランジスタ８におけるゲート電極Ｇ１として形成される。
【００２９】
次に、パターニングされた第１の導電層４０を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第１の絶縁層２０として成膜する。ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）が用いられる。
【００３０】
次に、図７に示すように、第１の絶縁層２０上にプラズマＣＶＤ法等によりアモルファスシリコンまたはポリシリコンからなる半導体層２１を成膜し、その後、半導体層２１上に窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）等の無機絶縁材料をプラズマＣＶＤ法等によりエッチング防止層２４として成膜する。なお、第１の絶縁層２０、半導体層２１及びエッチング防止層２４は、連続的に成膜されることが好ましい。
【００３１】
次に、エッチング防止層２４上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分のエッチング防止層２４をエッチングし、その後、フォトレジストを剥離することにより、チャネルに対応する領域に残存するようにパターニングされたエッチング防止層２４が形成される（図８）。
【００３２】
次に、パターニングされたエッチング防止層２４を覆うようにして、第１の基板２上にアモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体をオーミックコンタクト層２２として成膜し、その後、オーミックコンタクト層２２上に、クロムまたはクロムを含有するクロム合金等からなる遮光性の金属層２３を、スパッタ法またはＣＶＤ法により成膜する（図９）。
【００３３】
ここで、上述のように、半導体層２１、オーミックコンタクト層２２及び金属層２３が順次成膜されることによって、半導体層２１、オーミックコンタクト層２２及び金属層２３の積層膜としての第２の導電層４１が形成される。
【００３４】
次に、金属層２３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の半導体層２１、オーミックコンタクト層２２及び金属層２３を一括的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第２の導電層４１として、ソース電極Ｓ１、ドレイン電極Ｄ１及び信号線１０が形成される（図１０）。なお、エッチング防止層２４により覆われている領域における半導体層２１は、エッチング防止層２４により保護されることによってエッチングされずに残存する。そして、エッチング防止層２４に大凡重なる領域の半導体層２１をチャネル領域とした薄膜トランジスタ８が形成される。
【００３５】
次に、パターニングされた第２の導電層４１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁材料をプラズマＣＶＤ法等により第２の絶縁層２５として成膜する。本実施形態では、第２の絶縁層２５として窒化シリコン膜を成膜した場合について説明する。なお、第２の絶縁層２５は、無機材料で形成する場合に限定するものではなく、ポリイミド系の樹脂またはアクリル系の樹脂等の有機材料で形成してもよい。
【００３６】
次に、第２の絶縁層２５上に、フォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。このとき、図１１及び図１２に示すように、パターニングされたフォトレジスト５０は、ソース電極Ｓ１と重なる領域の一部がフォトレジスト５０から露出するように形成されている。そして、フォトレジスト５０は、該フォトレジスト５０の縁部が走査線９の延伸方向及び補助容量線１１の延伸方向に沿うように形成されている。ここで、図１２には、図を明確にする目的で、フォトレジスト５０の縁部に斜めの短いハッチングが記入されている。
【００３７】
次に、フォトレジスト５０をマスクにしてフォトレジスト５０から露出された部分の第２の絶縁層２５をドライエッチングによりハーフエッチングすることで、図１３に示すように、第２の絶縁層２５に段差部２７を形成する。なお、エッチングガスには、例えば、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いることができる。
【００３８】
次に、フォトレジスト５０を剥離し、段差部２７が形成された第２の絶縁層２５を覆うようにして、第１の基板２上に、モリブデンまたはモリブデンを含有するモリブデン合金からなる導電材料を犠牲層２８としてスパッタ法により成膜する（図１４）。
【００３９】
次に、犠牲層２８上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジスト５１をパターニングする。このとき、図１５、図１６に示すように、パターニングされたフォトレジスト５１は、第２の絶縁層２５に形成された段差部２７のうちのソース電極と重なる領域における段差部２７ａがフォトレジスト５１から露出するように形成されている。ここで、図１６では、図を明確にする目的で、フォトレジスト５１からの露出領域５１ａ、即ち、フォトレジスト５１の開口部５１ａを塗りつぶして示している。
【００４０】
そして、パターニングされたフォトレジスト５１をマスクとしてこのフォトレジスト５１から露出された部分の犠牲層に対してドライエッチングを行う。このとき、エッチングガスには、例えば、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いる。
【００４１】
ところで、犠牲層２８は、スパッタ法により成膜されている。このため、犠牲層２８での結晶構造は、少なくとも第２の絶縁層２５が平坦な領域に対応する箇所（以下、平坦領域２８ａと記す）では、図１７に示されるような、所謂、柱状構造になっている。しかし、段差部２７に対応する箇所（以下、段差領域２８ｂと記す）では、犠牲層２８の成膜時に基板平面方向から成長してくる結晶粒と段差の壁面方向から成長してくる結晶粒とがせめぎ合うため、平坦領域２８ａでの柱状構造とは異なる結晶構造になっている。したがって、エッチングガスにＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスを用いて、このような犠牲層２８に対してドライエッチングを行った場合、段差領域２８ｂと平坦領域２８ａとの間でエッチング速度が異なる。より具体的には、段差領域２８ｂのエッチング速度が平坦領域２８ａのエッチング速度よりも速くなる。
【００４２】
また、ＣＦ4やＳＦ6等のフッ素系ガスとＯ2との混合ガスは、第２の絶縁層２５として成膜された窒化シリコン膜をエッチングするが、第２の導電層４１の最上層膜として形成されたクロムに対しては影響を与えない。
【００４３】
したがって、パターニングされたフォトレジスト５１をマスクとしてこのフォトレジスト５１から露出された部分の犠牲層２８に対してドライエッチングを行うと、図１８に示すように、フォトレジスト５１から露出された部分のうちの犠牲層２８における段差領域２８ｂとこの段差領域２８ｂに重なる領域の第２の絶縁層２５とがともに選択的に除去される。即ち、第２の絶縁層２５に形成された段差部２７の延伸方向に対して直交する方向において、第２の絶縁層２５の開口幅Ｗａがフォトレジスト５１の開口幅Ｗｂよりも狭く形成されることで、フォトレジスト５１をパターニングする際の精細度よりもさらに微細なコンタクトホール２６が第２の絶縁層２５に形成される。
【００４４】
なお、段差領域２８ｂ下の第２の絶縁層２５を平坦領域２８ａ下の第２の絶縁層２５よりも先に犠牲層２８から露出させ、且つ、平坦領域２８ａにおける犠牲層２８が消失するよりも前に段差領域２８ｂ下の第２の絶縁層２５の除去を完了させるためには、犠牲層２８の厚さが１０ｎｍ〜２０ｎｍになるように犠牲層２８を成膜し、且つ、段差部２７での高低差（段差）が５０ｎｍ〜３００ｎｍ程度になるように第２の絶縁膜２５をハーフエッチングし、且つ、第２の絶縁膜２５の厚さが段差部２７での高低差（段差）の大凡２〜３倍の厚さになるように第２の絶縁層２５を前記ハーフエッチングに先立って成膜することが好ましい。ここで、第２の絶縁層２５の厚さが犠牲層２８の厚さよりも厚いのにもかかわらず、第２の絶縁層２５のエッチングが先に完了するのは、犠牲層２８として形成されるモリブデンのエッチング速度よりも第２の絶縁層２５として形成される窒化シリコンのエッチング速度の方が十分に速いためである。
【００４５】
そして、このようなドライエッチングの次に、フォトレジスト５１を剥離するとともに、残存している犠牲層２８をウェットエッチングにより除去する。このウェットエッチングでは、エッチング液として、燐酸、硝酸、酢酸及び水の混合液を用いれば、酸化シリコンからなる第２の絶縁層２５及びクロムからなる金属膜２３に対して影響を与えることなく犠牲層２８を除去することができる。
【００４６】
即ち、本実施形態では、モリブデンまたはモリブデンを含有するモリブデン合金により犠牲層２８を形成し、窒化シリコンにより第２の絶縁層２５を形成し、クロムまたはクロムを含有するクロム合金により金属層２３を形成することにより、金属層２３をストッパーにした犠牲層２８及び第２の絶縁層２５に対するドライエッチングを可能にするとともに、金属層２３及び第２の絶縁膜２５への影響を抑制しながら犠牲層２８をウェットエッチングにより除去することができる。なお、犠牲層２８は、その一部を例えば位置合わせマーカ等として表示領域６の外側に残存させてもよい。
【００４７】
次にコンタクトホール２６が形成された第２の絶縁層２５を覆うようにして、第１の基板２上に、ＩＴＯ等の透明性の導電材料をスパッタ法等により第３の導電層４２として成膜する（図１９）。
【００４８】
次に、第３の導電層４２上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第３の導電層４２をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第３の導電層４２として、画素電極７が形成され、図３及び図４に示したような多層膜が得られる。
【００４９】
上述したように本実施形態では、ソース電極Ｓ１と画素電極７とを電気的に接続するコンタクトホール２６を、フォトレジストをパターニングする際の精細度よりもさらに微細に形成することができるため、第２の絶縁層２５のコンタクトホール２６をより小さく形成することができ、よって、コンタクトホール２６に対応させてソース電極Ｓ１も小さく形成でき、画素の開口率を向上させることができる。例えば、フォトレジスト５１の露出領域５１ａが３μｍ×３μｍの方形形状であった場合、犠牲層２８を形成しないときには、フォトレジスト５１の露出領域５１ａと大凡同じ形状である３μｍ×３μｍの方形形状のコンタクトホール２６が第２の絶縁層２５に形成されることになるが、本実施形態のように犠牲層２８を形成したときには、大凡１μｍ×３μｍの方形形状に形成することができる。
【００５０】
なお、上述の実施形態では、第２の絶縁層をハーフエッチングすることにより第２の絶縁層に段差部を形成したが、他の方法により第２の絶縁層に段差部を形成してもよい。例えば、第２の絶縁層よりも下層側に段差部を有した所定のパターンを形成しこの段差部形状に追従するように第２の絶縁層を成膜することで、第２の絶縁層に段差部を形成してもよい。
【００５１】
上述した実施の形態は、本発明の一例に過ぎず、多層膜の層構造および配線パターン等を含め、具体的な構成は本発明の作用効果を奏する範囲において適宜設計変更できるものである。
【符号の説明】
【００５２】
１ 表示パネル
２、３ 基板
５ 液晶層
７ 画素電極
８ 薄膜トランジスタ
９ 走査線
１０ 信号線
１１ 補助容量線
２０ 第１の絶縁層
２３ 金属層
２５ 第２の絶縁層
２６ コンタクトホール
２８ 犠牲層
５０、５１ フォトレジスト
Ｇ１ ゲート電極
Ｄ１ ドレイン電極
Ｓ１ ソース電極
【特許請求の範囲】
【請求項１】
所定の段差部を有した絶縁層を形成する工程と、
スパッタ法により前記段差部を覆うようにして前記絶縁層上に犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、
を有することを特徴とする薄膜のパターニング方法。
【請求項２】
前記犠牲層は、モリブデンまたはモリブデンを含有する合金からなることを特徴とする請求項１に記載の薄膜のパターニング方法。
【請求項３】
フッ素系ガスと酸素とが混合されたガスをエッチングガスにして前記ドライエッチングを行うことを特徴とする請求項２に記載の薄膜のパターニング方法。
【請求項４】
前記ドライエッチングを行う工程の前に、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部がレジストマスクから露出するように前記犠牲層上に前記レジストマスクを形成する工程を有し、
前記ドライエッチングは、前記レジストマスクから露出された領域における前記犠牲層のうちの少なくとも一部が残存するように行うことを特徴とする請求項３に記載の薄膜のパターニング方法。
【請求項５】
前記絶縁層を形成する工程の前に、クロムまたはクロム合金からなる金属層を形成する工程を有し、
前記段差部は、少なくとも一部が前記金属層と重なるように形成されることを特徴とする請求項４に記載の薄膜のパターニング方法。
【請求項６】
燐酸と硝酸と酢酸と水とが混合された液をエッチング液にして前記ウェットエッチングを行うことを特徴とする請求項５に記載の薄膜のパターニング方法。
【請求項７】
前記絶縁膜が窒化シリコンからなることを特徴とする請求項６に記載の薄膜のパターニング方法。
【請求項８】
所定の段差部を有した絶縁層を形成する工程と、
前記段差部に対応する領域と他の領域との間で結晶構造が異なるように前記絶縁層上に犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、
を有することを特徴とする薄膜のパターニング方法。
【請求項９】
所定の段差部を有した絶縁層を形成する工程と、
前記段差部に対応する領域と他の領域との間でドライエッチングでのエッチング速度が異なるように前記絶縁層上に犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、前記ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、
を有することを特徴とする薄膜のパターニング方法。
【請求項１０】
薄膜トランジスタを有した表示パネルの製造方法であって、
クロムまたはクロム合金からなる金属層を有したソース・ドレイン電極を形成する工程と、
所定の段差部が形成されるように且つ前記段差部のうちの少なくとも一部が前記ソース・ドレイン電極に重なるように絶縁層を形成する工程と、
モリブデンまたはモリブデンを含有する合金からなる犠牲層をスパッタ法により前記段差を覆うようにして前記絶縁層上に成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、フッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、
燐酸と硝酸と酢酸と水とが混合された液をエッチング液にしたウェットエッチングにより、前記ドライエッチングで残存した前記犠牲層の少なくとも一部を除去する工程と、
を有することを特徴とする表示パネルの製造方法。
【請求項１】
所定の段差部を有した絶縁層を形成する工程と、
スパッタ法により前記段差部を覆うようにして前記絶縁層上に犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、
を有することを特徴とする薄膜のパターニング方法。
【請求項２】
前記犠牲層は、モリブデンまたはモリブデンを含有する合金からなることを特徴とする請求項１に記載の薄膜のパターニング方法。
【請求項３】
フッ素系ガスと酸素とが混合されたガスをエッチングガスにして前記ドライエッチングを行うことを特徴とする請求項２に記載の薄膜のパターニング方法。
【請求項４】
前記ドライエッチングを行う工程の前に、前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部がレジストマスクから露出するように前記犠牲層上に前記レジストマスクを形成する工程を有し、
前記ドライエッチングは、前記レジストマスクから露出された領域における前記犠牲層のうちの少なくとも一部が残存するように行うことを特徴とする請求項３に記載の薄膜のパターニング方法。
【請求項５】
前記絶縁層を形成する工程の前に、クロムまたはクロム合金からなる金属層を形成する工程を有し、
前記段差部は、少なくとも一部が前記金属層と重なるように形成されることを特徴とする請求項４に記載の薄膜のパターニング方法。
【請求項６】
燐酸と硝酸と酢酸と水とが混合された液をエッチング液にして前記ウェットエッチングを行うことを特徴とする請求項５に記載の薄膜のパターニング方法。
【請求項７】
前記絶縁膜が窒化シリコンからなることを特徴とする請求項６に記載の薄膜のパターニング方法。
【請求項８】
所定の段差部を有した絶縁層を形成する工程と、
前記段差部に対応する領域と他の領域との間で結晶構造が異なるように前記絶縁層上に犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、
を有することを特徴とする薄膜のパターニング方法。
【請求項９】
所定の段差部を有した絶縁層を形成する工程と、
前記段差部に対応する領域と他の領域との間でドライエッチングでのエッチング速度が異なるように前記絶縁層上に犠牲層を成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、前記ドライエッチングにより連続して行う工程と、
前記ドライエッチングで残存した前記犠牲層の少なくとも一部をウェットエッチングにより除去する工程と、
を有することを特徴とする薄膜のパターニング方法。
【請求項１０】
薄膜トランジスタを有した表示パネルの製造方法であって、
クロムまたはクロム合金からなる金属層を有したソース・ドレイン電極を形成する工程と、
所定の段差部が形成されるように且つ前記段差部のうちの少なくとも一部が前記ソース・ドレイン電極に重なるように絶縁層を形成する工程と、
モリブデンまたはモリブデンを含有する合金からなる犠牲層をスパッタ法により前記段差を覆うようにして前記絶縁層上に成膜する工程と、
前記段差部に対応する領域における前記犠牲層のうちの少なくとも一部の除去と、前記除去により前記犠牲層から露出された領域における前記絶縁層の除去とを、フッ素系ガスと酸素とが混合されたガスをエッチングガスにしたドライエッチングにより連続して行う工程と、
燐酸と硝酸と酢酸と水とが混合された液をエッチング液にしたウェットエッチングにより、前記ドライエッチングで残存した前記犠牲層の少なくとも一部を除去する工程と、
を有することを特徴とする表示パネルの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１８】
【図１９】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１８】
【図１９】
【図１７】
【公開番号】特開２０１１−２２２６８８（Ｐ２０１１−２２２６８８Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−８９３０７（Ｐ２０１０−８９３０７）
【出願日】平成２２年４月８日（２０１０．４．８）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月８日（２０１０．４．８）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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