【課題】デジタル回路と高周波回路とを混載した半導体装置において、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくする。
【解決手段】高周波回路１００の第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、デジタル回路２００の第２トランジスタ２２０，２４０の第２ゲート電極２２４，２４４から第２コンタクト２６２，２６６までの距離ｂより大きい。第１コンタクト１６２，１６６は第１トランジスタ１２０，１４０のドレイン１２６，１４６に接続しており、第２コンタクト２６２，２６６は第２トランジスタ２２０，２４０のドレイン２２６，２４６に接続している。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】チャネル領域に高い引張応力を加えることのできる、半導体装置を提供すること。
【解決手段】半導体層２上には、Ｓｉ−Ｎ結合を３以上有するＳｉを含むＳｉＮ膜からなる引張応力窒化膜１５が形成されている。この引張応力窒化膜１５は、ＦＴＩＲ（フーリエ変換型赤外分光）法により、Ｓｉ-Ｈピーク面積およびＮ-Ｈピーク面積を求めたときに、Ｓｉ-Ｈピーク面積に対するＮ-Ｈピーク面積の比が２．５〜２．７の範囲内となる構造を有している。 （もっと読む）

【課題】電界効果トランジスタのオン抵抗の増大や電流コラプスの増加を改善することである。
【解決手段】本発明にかかる電界効果トランジスタは、第１の半導体層６と当該第１の半導体層６とヘテロ接合した第２の半導体層４とを含む半導体構造と、第１の半導体層６上に形成されたソース電極８、ドレイン電極１０、及びゲート電極９と、第１の半導体層６上に形成された金属内包フラーレンを少なくとも含む保護膜１１と、を有する。保護膜１１の材料は、金属を内包したフラーレンと絶縁材料とが混合した材料でもよく、また、金属を内包したフラーレンと金属を内包しないフラーレンとが混合した材料でもよい。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。 （もっと読む）

【課題】電子と正孔の相互作用による、磁化方向が略平行なときの電流Ｉ_Ｄ^Ｐと、磁化方向が略反平行なときの電流Ｉ_Ｄ^ＡＰとの差の絶対値の減少を抑制することを可能にする。
【解決手段】表面にｎ型の半導体領域が設けられた半導体基板１０と、半導体領域上に離間して設けられたソース電極３０ａおよびドレイン電極３０ｂであって、ドレイン電極は半導体領域上に設けられ半導体領域の半導体よりもバンドギャップが大きくかつ価電子帯端が半導体領域の半導体の価電子帯端よりも低いエネルギーを有するｎ型の第１半導体層３１ｂと、第１半導体層上に設けられた第１強磁性層３４ｂとを有し、ソース電極は半導体領域上に設けられた第２強磁性層３４ａを有する、ソース電極およびドレイン電極と、ソース電極とドレイン電極との間の半導体領域に設けられたゲート電極２４と、を備え、第１および第２強磁性層のうちの一方は磁化方向が不変であり、他方は磁化方向が可変である。 （もっと読む）

【課題】ＳｉＧｅのチャネルを有する半導体装置の高性能化及び高信頼化をはかる。
【解決手段】シリコンを主成分とする半導体基板１０１の一主面に設けられ、素子分離絶縁膜１０２によって区画された素子形成領域１０３と、チャネル領域となるＳｉ及びＧｅを主成分とし素子形成領域１０３上に設けられた半導体膜１０４と、半導体膜１０４上にゲート絶縁膜１０５を介して設けられたゲート電極１０６と、チャネル領域を挟んで半導体膜１０４及び基板１０１に形成されＳ／Ｄ領域１１０と、ゲート電極１０６の両側面に設けられた側壁絶縁膜１０９と、Ｓ／Ｄ領域１１０上の側壁絶縁膜１０９で区画されたＳ／Ｄコンタクト領域上に半導体膜１０４と金属との反応により形成され、且つＳ／Ｄコンタクト領域以外の半導体膜１０４よりも薄い膜厚に形成された金属化合物膜１１１とを備えた。 （もっと読む）

【課題】強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。 （もっと読む）

【課題】半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化することを可能にするとともに、抵抗を可及的に低くすることを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａと、を備え、酸化膜がＴｉ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。 （もっと読む）

【課題】異なる積層構造を有する異なる導電型のトランジスタにおいて、ゲート電極における形状不良の抑制を図る。
【解決手段】半導体装置の製造方法は、第１導電型のＭＩＳＦＥＴを有する第１領域及び第２導電型のＭＩＳＦＥＴを有する第２領域における半導体基板１上に、ゲート絶縁膜３を形成する工程と、前記第１領域における前記ゲート絶縁膜上に、第１金属材料層４を形成する工程と、前記第１領域における前記第１金属材料層上及び前記第２領域における前記ゲート絶縁膜上に、第２金属材料層７からなる第２ゲート電極７ａ及び７ｂをそれぞれ形成する工程と、前記第１領域及び前記第２領域における前記第２ゲート電極の側面に、第１側壁絶縁膜１１ａ及び１１ｂをそれぞれ形成する工程と、前記第１側壁絶縁膜をマスクとして、前記第１領域における前記第１金属材料層を加工して第１ゲート電極４ａを形成する工程と、を具備する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）

【課題】配線層に銅配線を使用する半導体装置において、半導体基板の裏面に付着した銅原子が半導体基板の裏面から内部へと拡散することを抑制し、半導体基板の主面に形成されているＭＩＳＦＥＴなどの半導体素子の特性劣化を抑制できる技術を提供する。
【解決手段】半導体基板１Ｓの主面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ａとし、半導体基板１Ｓの裏面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ｂとする。本実施の形態１の特徴は、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にある。このように、銅配線の形成工程の前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することにより、半導体基板１Ｓの裏面から銅原子（銅化合物を含む）が拡散することを防止できる。 （もっと読む）

【課題】半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜１０４又は第１金属膜１０９を形成し（第１工程）、形成されたシリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜１１０を形成する（第２工程）。 （もっと読む）

【課題】プロセス工程数を増加させることなく、レイアウト面積が小さく且つ駆動能力が高いＭｕｌｔｉ−Ｆｉｎ型トランジスタを実現できるようにする。
【解決手段】半導体装置は、シリコンからなる基板１００の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層１１０及び複数のドレイン拡散層１１１（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜１０５を介在させて形成されたゲート電極１０６とを有している。複数のＦｉｎ部における少なくとも一方の端部には、少なくとも２つのＦｉｎ部と電気的に接続されたソース拡散層部コンタクトプラグ１２０が形成されている。 （もっと読む）

【課題】ゲート電極との短絡を抑えたセルフアラインコンタクトを有する、製造コストの低い半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、それぞれ半導体基板２上に形成され、それぞれゲート電極４ａ、４ｂを有し、互いの間のソース・ドレイン領域８ａを共有する隣接したトランジスタ１ａ、１ｂと、ゲート電極４ａ上に形成された絶縁膜１１ａと、ゲート電極４ｂ上に形成された絶縁膜１１ａよりも厚さの厚い領域を有する絶縁膜１１ｂと、ソース・ドレイン領域８ａに接続され、その中心位置がゲート電極４ａ、４ｂの間の中心位置よりもゲート電極４ｂ側に位置するＳＡＣ１４と、を有する。 （もっと読む）