【課題】 従来のＪ−ＦＥＴでは、動作領域内のゲート領域（トップゲート領域）は、動作領域外周に設けられた深いゲート領域を介してのみ、半導体基板（バックゲート領域）と接続していた。このため動作領域の中央と外周ではゲート抵抗にばらつきが生じ、ゲート抵抗の増加によるノイズ電圧の増加や、不均一動作によるゲインの低下が問題であった。
【解決手段】 格子状のゲート領域（トップゲート領域）を有するＪ−ＦＥＴにおいて、行列状にソース領域と交互に配置されていたドレイン領域の一部を深いゲート領域に置き換え、動作領域内にも深いゲート領域を設ける。ドレイン領域を一部省くことで生じるドレイン電流の流れない無効領域をできる限り減らすため、ソース領域が配置されるセルについてドレイン電流が流れない方向のゲート領域を短くする。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】半導体チップの割れや欠けを防止し、デバイス特性を向上することができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】半導体チップ１０の素子端部の側面には、分離層３が設けられている。また、半導体チップ１０の素子端部には、凹部４によってひさし部５が形成されている。コレクタ層６は、半導体チップ１０の裏面に設けられ、凹部４の側壁２２および底面２３に延在し、分離層３に接続されている。コレクタ層６の表面全体には、コレクタ電極７が設けられている。凹部４の側壁２２上のコレクタ電極７は、最表面の電極膜の厚さが０．０５μｍ以下となっている。半導体チップ１０の裏面に設けられたコレクタ電極７は、はんだ層１１を介して、絶縁基板１２上に接合されている。はんだ層１１は、半導体チップ１０の裏面の平坦部２１に設けられたコレクタ電極７を覆うように設けられている。 （もっと読む）

【課題】結晶シリコン基板を用いた太陽電池セルの製造工程において、シリコン基板中の内部応力、基板の反りの発生を抑制しつつｐ型拡散層および裏面電極を形成することが可能なｐ型拡散層形成組成物、および、これを用いて形成された太陽電池セルの提供を提供する。
【解決手段】ｐ型拡散層形成組成物を、金属粒子と、アクセプタ元素を含むガラス粒子と、樹脂と、溶剤と、を含んで構成する。また、半導体基板上に該ｐ型拡散層形成組成物を塗布した後、熱処理することで形成されたｐ型拡散層および電極を備える太陽電池セルである。 （もっと読む）

【課題】小型化を実現し、かつ耐圧の高い半導体装置を提供すること。
【解決手段】活性領域１０と分離領域３０との間に設けられた耐圧構造部２０は、順方向耐圧構造領域４０と逆方向耐圧構造領域５０とからなる。順方向耐圧構造領域４０および逆方向耐圧構造領域５０には、複数のフィールドリミッティングリング（ＦＬＲ）４１，５１と、複数のフィールドプレート（ＦＰ）４４，５４が設けられている。複数のＦＰ４４のうち、最も逆方向耐圧構造領域５０のＦＰ（第１順方向ＦＰ）４５は、分離領域３０側に張り出すように設けられている。複数のＦＰ５４のうち、最も順方向耐圧構造領域４０のＦＰ（第１逆方向ＦＰ）５５は、活性領域１０側に張り出すように設けられている。順方向の電圧印加時、第１逆方向ＦＰ５５は、分離領域３０から伸びる空乏層を止める。逆方向の電圧印加時、第１順方向ＦＰ４５は、活性領域１０から伸びる空乏層を止める。 （もっと読む）

【課題】低コストで高品質の半導体装置、および当該半導体装置の製造に用いる貼り合せ基板、およびこれらの製造方法を提供する。
【解決手段】半導体素子の製造方法は、単結晶半導体部材を準備する工程（Ｓ１０）と、支持基材を準備する工程（Ｓ２０）と、支持基材と単結晶半導体部材とを、炭素を含む接合層を介して接合する工程（Ｓ３０）と、単結晶半導体部材の表面にエピタキシャル層を形成する工程（Ｓ４０）と、エピタキシャル層を利用して半導体素子を形成する工程（Ｓ５０）と、半導体素子を形成する工程（Ｓ５０）の後、接合層を酸化することにより分解して支持基材から単結晶半導体部材を分離する工程（Ｓ６０）と、支持基材から分離された単結晶半導体部材を分割する工程（Ｓ８０）とを備える。 （もっと読む）

【課題】裏面電極／半導体基板の間のエネルギー障壁が低く、半導体デバイスのオン抵抗が低減され、裏面電極の露出面の耐腐食性が良好で、かつ、裏面電極と半導体基板との密着性が良好で、裏面電極の材料コストを抑えることが可能な半導体デバイスを提供する。
【解決手段】裏面電極３００は、Ｓｉ基板１０１側から順にＴｉシリサイド層３０１とＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造、又はＳｉ基板１０１側から順にＴｉシリサイド層３０１とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造を有する。裏面電極３００は、Ｓｉ基板１０１にＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とを順次成膜した後にシンター処理を行ってＴｉシリサイド層３０１を生成し、その後Ａｕ層３０５を成膜して製造されたものであることが好ましい。 （もっと読む）

【課題】簡便なプロセスの採用が可能で、過電流耐性の高い構成を有した炭化珪素半導体装置を得る。
【解決手段】中央のドット状の半導体領域５は、輪郭部分が太線で示されているが、当該太線で示されるリング状領域に、ドット状の半導体領域５より深い位置にｐ型不純物が達する電流制限部５ａ（大深度部）が形成されている。ドット状の半導体領域５のｐ型不純物の到達深さが０．２〜０．４μｍであるのに対して、リング状の電流制限部５ａでは、ドリフト層である半導体層１の厚さの３分の１以下となる深さに設定される。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】薄板化に伴うＳｉＣ基板の反りを修正するＳｉＣ半導体素子の製造方法の提供を目的とする。
【解決手段】本発明の半導体素子の製造方法は、（ａ）表面側に素子活性領域が形成されたＳｉＣ基板１を準備する工程と、（ｂ）ＳｉＣ基板１の表面を平坦面に固定し、裏面を研削する工程と、（ｃ）ＳｉＣ基板１の表面を平坦面に固定したまま、研削によるＳｉＣ基板の反りを相殺する応力を付与する内部応力層を、ＳｉＣ基板内部に形成する工程とを備える。 （もっと読む）

【課題】ＩＧＢＴにおいて、Ｐ型コレクタ層におけるキャリア濃度の変化を抑制し、オン電圧のばらつきを低減可能な技術を提供することを目的とする。
【解決手段】半導体装置は、表面側にＭＯＳＦＥＴ構造１が形成されたＮ型半導体基板２と、Ｎ型半導体基板２の裏面に形成されたＰ型コレクタ層４とを備える。そして、Ｐ型コレクタ層４上にストライプ状に互いに離間して形成された、ＡｌとＳｉとのＡｌ合金からなるＡｌＳｉ電極７ａを含む積層構造の裏面電極７を備える。 （もっと読む）

【課題】バイポーラトランジスタや縦型ＦＥＴ等の縦型デバイスを、絶縁膜マスクを用いた選択成長による、ボトムアップ構造にするすることで、精密な制御を要求される工程を削減できる製造方法を提供する。
【解決手段】導電性基板２０の第１主表面上に、第１絶縁膜３２、金属膜４２及び第２絶縁膜５２を順次に形成する。次に、第１絶縁膜、金属膜及び第２絶縁膜の、中央領域の部分を除去することにより、導電性基板を露出する成長用開口部７０を形成する。次に、成長用開口部内に、半導体成長部８２，８４を形成する。次に、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域の部分７２を除去することにより、金属膜を露出する引出電極用開口部を形成する。次に、引出電極用開口部内７２に、引出電極９０を形成する。次に、半導体成長部上及び導電性基板の第２主表面上にオーミック電極９２を形成する。 （もっと読む）

【課題】本発明は、簡素な製造工程でありながら、ボイドを発生させずにトランジスタセルの高密度化を実現する半導体装置の製造方法を提供することを目的とする。
【解決手段】半導体層６０にトレンチ型のゲート９０が形成され、該ゲート９０の両側に拡散層５０が形成されたトランジスタセルを複数含むセル部６１と、該セル部６１を囲むガードリング部６２とを有する半導体装置の製造方法であって、
前記ゲート９０及び前記拡散層５０が形成された前記半導体層６０の表面に、層間絶縁膜１２０を形成する工程と、
前記セル部６１に形成された前記層間絶縁膜１２０を、エッチバックにより薄膜化する工程と、
前記層間絶縁膜１２０の前記拡散層５０上の位置に、孔状又は溝状のコンタクト部１３０を形成する工程と、
前記層間絶縁膜１２０上に、金属膜１４０を形成する工程と、を含むことを特徴とする。 （もっと読む）

【課題】順方向サージ耐圧と順方向降下電圧ＶＦとのトレードオフ特性を改善することが可能で、かつ、逆方向漏れ電流ＩＲが増加してしまうことのないショットキーバリアダイオードを提供する。
【解決手段】第１主面及び当該第１主面の反対面である第２主面を有し、炭化珪素からなるｎ型の半導体基体１１０と、半導体基体１１０における第１主面上に形成されたバリアメタル層１１８と、半導体基体１１０における第１主面側の表面に部分的に形成され、高濃度のｐ型不純物を含有する小数キャリア注入層１２８と、小数キャリア注入層１２８の直下にのみカーボンが導入されたカーボン導入層１３２とを備えるショットキーバリアダイオード１００。 （もっと読む）

【課題】本発明は、コレクタ電極に含まれるアルミニウムがコレクタ層へ拡散することを防止でき、かつ安定した電気特性を有する電力半導体装置およびその製造方法を提供することを目的とする。
【解決手段】基板の表面に形成されたエミッタおよびゲートと、該基板の裏面に形成されたコレクタ層と、該コレクタ層の該基板と接する面と反対の面に形成された酸化膜と、該酸化膜の該コレクタ層と接する面と反対の面に形成された、アルミニウムを含むコレクタ電極と、を備えたことを特徴とする。 （もっと読む）

【課題】スイッチング素子による高温の悪影響を回避して、誤点弧を防止する回路をスイッチング素子と同一の基板上に配置した半導体装置を提供する。
【解決手段】基板５上の導電体パターン５１，５２上にＮチャネル型のＭＯＳＦＥＴ１０、及びＮチャネル型で半導体材料が炭化珪素からなるＪＦＥＴ３０を各別に近接して配置し、ＭＯＳＦＥＴ１０のゲート電極１３とＪＦＥＴ３０のドレイン電極３１とをリード線６１で接続する。ＭＯＳＦＥＴ１０をオン／オフに制御する外部からの駆動信号がＪＦＥＴ３０のソース電極３２及びドレイン電極３１間を伝播するときに、ソース電極３２及びゲート電極３３間のゲート電圧の低／高に応じてＪＦＥＴ３０のチャネル抵抗を大／小に変更することにより、ＭＯＳＦＥＴ１０のドレイン電極１１及びソース電極１２間のスイッチング波形の前縁を、後縁に比較して緩やかな傾斜にする。 （もっと読む）

【課題】本発明は、スパッタ装置の処理能力を損なうことなく、スパッタに異常がないときは金属薄膜の反射率を面内で均一にすることができる半導体装置を提供することを目的とする。
【解決手段】本願の発明にかかる半導体装置の製造方法は、シリコン基板にスパッタ成長により金属膜を形成する第１スパッタ工程と、該第１スパッタ工程の後に該第１スパッタ工程よりも高いＤＣパワーでさらに金属膜をスパッタ成長させる第２スパッタ工程と、該第１スパッタ工程と該第２スパッタ工程の後に、該第１スパッタ工程および該第２スパッタ工程で形成された金属膜の反射率の均一性を測定する検査工程とを備えたことを特徴とする。 （もっと読む）

【課題】半導体装置のオン抵抗をより低減させる。
【解決手段】第１導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第１導電型の半導体ピラー領域と、前記第１導電型の半導体ピラー領域の表面に選択的に設けられた第２導電型のベース領域と、前記第２導電型のベース領域の表面に選択的に設けられたソース領域と、前記第１導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第２導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第１の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間の通電を制御する制御電極と、を備える。 （もっと読む）

【課題】微小凹部を形成することにより、光電変換装置の光電変換効率および安定性を向上させる。
【解決手段】ガラス基板２と、ガラス基板２の主表面の少なくとも一部を覆い、基板側とは反対側の表面に凹凸形状を有する透明導電膜３とを備えている。凹凸形状は、最大高さが５０ｎｍ以上１２００ｎｍ以下である凸部を有している。凸部の表面上に、局部山頂の間隔が２ｎｍ以上２５ｎｍ以下である微小凹部が形成されている。 （もっと読む）

【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。 （もっと読む）