サージ電流保護を伴う広域バンドギャップ半導体デバイスおよび該デバイスの製造方法を記載する。該デバイスは、高ドーピングｎ型基板上で成長させた第１のエピタキシャル層をプラズマエッチングして形成される低ドーピングｎ型領域および第１のエピタキシャル層上に成長させた第２のエピタキシャル層をプラズマエッチングすることにより形成される多数の高ドーピングｐ型領域を含む。ｐ型領域上およびｎ型基板の背面にオーミックコンタクトを形成する。ｎ型領域の上面にショットキーコンタクトを形成する。通常の操作条件では、デバイス内の電流はショットキーコンタクトを通って流れる。しかし該デバイスは、ｐ型領域からの少数キャリアの注入によって引き起こされる伝導性変調による非常に高い電流密度に耐えることができる。 （もっと読む）

【課題】チャネル領域の電位に対するゲート電極の制御性を向上させ、且つ電流駆動力が高くすることを可能にする。
【解決手段】半導体基板１に形成された、特定の導電型の不純物を含む半導体領域３と、半導体領域中に相互に向かい合う様に形成され、金属または金属と半導体領域をなす半導体との化合物を含むソースおよびドレイン領域４ａ、４ｂと、ソースおよびドレイン領域と、ソース領域とドレイン領域との間の半導体領域を覆うとともにソースおよびドレイン領域のそれぞれの一部を覆うように形成された絶縁膜５と、絶縁膜上に形成されたゲート電極６と、を有し、ソースおよびドレイン領域間の半導体領域の少なくとも一部の領域上に於ける絶縁膜とゲート電極との界面は、ソースおよびドレイン領域と半導体領域との接合部の上に於ける絶縁膜とゲート電極との界面よりも半導体領域側に存在する。 （もっと読む）

少なくとも４ＧＨｚの周波数で動作する場合に、４０Ｗ／ｍｍ以上の電力密度を持つ電界効果トランジスタを提供する。１３５Ｖのドレイン電圧で、少なくとも４０Ｗ／ｍｍの電力密度を提供することができる。また、２８Ｖ乃至４８Ｖのドレインバイアスを与え、１０ＧＨｚで動作させる場合、６０％以上のＰＡＥと少なくとも５Ｗ／ｍｍの電力密度を有するトランジスタを提供する。
（もっと読む）

【課題】順方向動作時の特性劣化を改善する。
【解決手段】ヘテロ半導体領域３に接する第１の電極４は、第１の電極４とドリフト領域２の仕事関数差が少なくともヘテロ半導体領域３とドリフト領域２の仕事関数差よりも大きくなるように選択された金属材料により形成されている。これにより、ヘテロ半導体領域３とドリフト領域２のヘテロ接合部の障壁高さよりも高い接合となるために、漏れ電流が生じず、本来のヘテロ接合が示すＩＶ波形を得ることができる。 （もっと読む）

【課題】リセス量の制御が容易で，かつリセス時にダメージを受けにくい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置が，半導体基板上に配置され，開口を有し，かつＳｉおよびＧｅを含む層と，この開口に対応して配置されるゲートとを有する。 （もっと読む）

【課題】 本発明の目的はビルトイン電圧の低減を図り得る半導体装置を提供する。
【解決手段】 第１導電型の半導体基板２０の一方の面にアノードのための電極３０と、前記半導体基板の他方の面にカソードのための電極４０と、半導体基板の一方の面層に所定の間隔で高濃度の第２導電型のチャネル制御領域２３とを備え、該各チャネル制御領域に前記アノード電極が電気的に接続された半導体装置において、前記一方の面層において前記各チャネル制御領域間に低濃度の第１導電型のチャネル領域２２と、前記第１導電型のチャネル領域および前記アノード電極間に高濃度の第１導電型のオーミック接触領域２４とを備える。 （もっと読む）

【課題】大電流化が可能な電力用半導体素子、その製造方法及びその駆動方法を提供する。
【解決手段】半導体装置１において、半導体層２内にストライプ状のゲート電極６を設け、半導体層２上に層間絶縁膜１１を設ける。そして、層間絶縁膜１１を貫通するように、ゲート電極６と同じ方向に延びるエミッタプラグ１２及びゲートプラグ１３を設ける。エミッタプラグ１２は、Ｎ型層４を貫通させてＰ型層３に接続し、ゲートプラグ１３は、ゲート電極６内に埋め込み、その長手方向に沿ってゲート電極６に接続する。また、絶縁膜１１上にエミッタパッド１４及びゲートパッド１５を設け、エミッタプラグ１２をエミッタパッド１４に接続し、ゲートプラグ１３をその長手方向の一端部においてゲートパッド１５に接続する。 （もっと読む）

【課題】 自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成することができる半導体装置の製造方法及びこの製造方法により形成された半導体装置を提供する。
【解決手段】 層間絶縁膜９にソース領域３が露出されたユニバーサルコンタクトホール７を開口し、ユニバーサルコンタクトホール７から半導体基板１００に第１導電型（Ｐ型）不純物を注入してユニバーサルコンタクトホール７の底面中央に露出するソース領域３を基板領域と同じ導電型の第１導電型領域５にする。ユニバーサルコンタクト１３はユニバーサルコンタクトホール７底面周縁部に露出するソース領域３に電気的に接続されている。基板領域とソース領域のコンタクトの位置関係が一定となりソース領域における電流の不均衡が解消される。 （もっと読む）

モノリシックＩＣのＦＥＴ及びショットキーダイオードは第１導電型の第１シリコン領域内に終端する一組のトレンチを含む。第１導電型の第２シリコン領域によって離間された第２導電型の２つの本体領域が、一組のトレンチの間に設けられている。第１導電型のソース領域は本体領域の各々の上に設けられている。接触開口部は一組のトレンチの間においてソース領域よりも下方の深度にまで拡がっている。相互接続層は接触開口部を充填して、ソース領域及び第２シリコン領域と電気的に接触している。相互接続層が第２シリコン領域と電気的に接触する位置において、ショットキー接触が形成されている。
（もっと読む）

【課題】ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置において、マイクロパイプだけでなく基底面内転位及び積層欠陥も低減すること。
【解決手段】マイクロパイプを有するＳｉＣ単結晶基板１上に、ＳｉＣエピタキシャル成長層２を化学的気相成長させるＳｉＣ基板の製造方法であって、ＳｉＣ単結晶基板１の表面近傍又はＳｉＣエピタキシャル成長層２の中間領域に、ブリスタリングが生じない条件で水素又は希ガス元素のイオン注入を行う工程を備えている。 （もっと読む）

【課題】従来よりも高い遮断性能と高温に強い特性を有する半導体装置（スイッチ素子：いわゆるトランジスタ）を提供する。
【解決手段】第一導電型の炭化珪素半導体基体１００の上に形成した第一導電型のエピタキシャル領域２と、エピタキシャル領域２とはバンドギャップが異なり、かつエピタキシャル領域２とヘテロ接合する第二導電型の多結晶シリコン領域３と、ヘテロ接合部の一部に接するようにゲート絶縁膜９を介して形成されたゲート電極８とを有する半導体装置であって、前記ヘテロ接合部に逆バイアスを印加したときに、多結晶シリコン領域３の一部は空乏化しないように、多結晶シリコン領域３の不純物濃度と厚さを設定した半導体装置。順方向はショットキー接合ダイオードと同等の特性が得られ、遮断時には多結晶シリコン領域３側からの伝導電子の供給元を抑えられるため、ヘテロ接合界面のヘテロ障壁を介した漏れ電流を大幅に低減できる。 （もっと読む）

【課題】オーミックコンタクト抵抗が低減できるようなオーミックコンタクト形成のためのアニール処理を施した、炭化ケイ素(000-1)面上に絶縁膜を有する半導体装置の製造方法および半導体装置を提供すること。
【解決手段】炭化ケイ素半導体の(000-1)面8上に、少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面8上に接するように絶縁膜18を形成する工程と、絶縁膜18の一部を除去し開口部を形成する工程と、開口部の少なくとも一部にコンタクトメタル20を堆積する工程と、熱処理によりコンタクトメタル20と炭化ケイ素の反応層21を形成する工程とを有する炭化ケイ素半導体装置の製造方法において、前記熱処理を不活性ガスと水素の混合ガス中にて実施することを特徴とする炭化ケイ素半導体装置の製造方法である。 （もっと読む）

【課題】 本発明の目的はパッケージサイズの低減化を図り得る半導体装置を提供する。
【解決手段】 半導体基板１の一方の面に備えた第１電極３への逆方向電圧の印加によって生じる電界集中を空乏層の形成で緩和するためのガードリングを前記一方の面に備えた半導体装置１０において、ガードリングは、空乏層を前記半導体基板の他方の面に誘因するためのコンタクト領域７と、誘因された空乏層を前記他方の面において展開するための展開領域８とを備えることを特徴とする。 （もっと読む）

【課題】Ｐ＋層を形成する時にステッパーマスクを用いることなく、約２．０μｍの幅を有するＰ＋層を、約２．５μｍの幅を有するＰ−層の外縁よりも内側に配置する
【解決手段】Ｐ−層５上にＰ＋層７を配置する工程を含む半導体装置の製造方法において、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａと同じものをＰ＋層７を形成する時に用い、Ｐ−層５を形成するための熱処理よりも、Ｐ＋層７を形成するための熱処理を弱くした。好ましくは、Ｐ−層５を形成する時に用いられた酸化膜３の開口３ａに形成された新たな酸化膜３ｂに対してリンデポジションを行う工程を、Ｐ＋層７を形成する工程の前に設けた。 （もっと読む）

【課題】高い貫通転位密度を有するコア部の配置の影響を低減することができ素子面積を大きくできる構造のダイオードを提供する。
【解決手段】第１導電型窒化ガリウム系半導体層１５の第１及び第３の領域１５ａ、１５ｃはそれぞれ貫通転位密度Ｄ_１より小さい貫通転位密度Ｄ_１１、Ｄ_１３を有する。第２の領域１５ｂは貫通転位密度Ｄ_１より大きい貫通転位密度Ｄ_１２を有する。電極１７ａ、１７ｂは第１および第３の領域１５ａ、１５ｃにショットキ接合を成す。保護絶縁膜１８は、電極１７ａ、１７ｂ上にそれぞれ位置する第１および第２の開口を有すると共に、電極１７ａ、１７ｂのエッジを覆う。絶縁層１９は、第２の領域１５ｂと保護絶縁膜１８との間に設けられている。配線導体２０は、保護絶縁膜１８上に設けられると共に、保護絶縁膜１８の第１および第２の開口を通して電極１７ａ、１７ｂに接続される。 （もっと読む）

第１導電タイプのドリフト領域及び当該ドリフト領域内の第２導電タイプのウェル領域を含み、当該ウェル領域及び当該ドリフト領域の間でｐｎ接合を形成する半導体パワートランジスタである。第１導電タイプの第１ハイドープシリコン領域が当該ウェル領域にありかつ第２ハイドープシリコン領域が当該ドリフト領域にある。当該第２ハイドープシリコン領域が当該ウェル領域から横方向に離間されており、導電状態において当該と連ジスたがバイアスするときに電流が当該ドリフト領域を介して第１と第２ハイドープシリコン領域の間を横方向に流れる。当該ドリフト領域内に当該電流の流れに対して垂直方向に伸長する複数のトレンチの各々が当該トレンチ側壁の少なくとも一部及び導電性電極の少なくとも１つをライニングする誘電層を含む。
（もっと読む）

【課題】 素子破壊を防止し得る炭化珪素半導体装置を提供する。
【解決手段】 本発明の炭化珪素半導体装置は、第１導電型の炭化珪素基板２０と、該炭化珪素基板の一方の面にアノードのための電極３０と、炭化珪素基板の他方の面にカソードのための電極４０と、炭化珪素基板の一方の面側の層の所定位置で所定の間隔を有してアノード電極と電気的なコンタクトを得る第２導電型の炭化珪素領域５０と、炭化珪素基板の他方の面側の層において、一方の面層からの空乏層のリーチスルーを誘因すべく、第２導電型の領域に対向する位置でカソード電極と電気的なコンタクトを得る第１導電型の高濃度領域をリーチスルー誘因領域６０として備える。 （もっと読む）

【課題】電流破壊を起こしにくい半導体装置を提供すること。
【解決手段】Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル領域２が積層され、Ｎ−型炭化珪素エピタキシャル領域２中の所定領域にはＰ型の電界緩和領域１０が形成され、エピタキシャル領域２表面および電界緩和領域１０表面の所定領域上にＮ型多結晶シリコン領域４およびＰ型多結晶シリコン領域３が形成され、エピタキシャル領域２とＮ型多結晶シリコン領域４との界面に隣接しゲート絶縁膜５を介してゲート電極６が配置され、Ｎ型多結晶シリコン領域４およびＰ型多結晶シリコン領域３にはソース電極８が接続し、Ｎ＋型炭化珪素基板１の裏面にはドレイン電極９が形成されている半導体装置において、電界緩和領域１０とソース電極８とがＰ型多結晶シリコン領域３を介してオーミック接続していることを特徴とする半導体装置を構成する。 （もっと読む）

【課題】 キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供する。
【解決手段】 シリコン基板１００上にゲート絶縁膜１０３を介してゲート電極１０４を有し、ゲート電極１０４の側面に第一の側壁絶縁膜１０５を有し、第一の側壁絶縁膜１０５の側面に第二の側壁絶縁膜１０６を有し、第二の側壁絶縁膜１０６の下方に第一のソース／ドレイン層１０８を有し、第二の側壁絶縁膜１０６の外側に第一のソース／ドレイン層１０８と接し、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層１１０を有する第二のソース／ドレイン層１１１を有し、第二のソース／ドレイン層１１１のゲルマニウム層１１０上にジャーマナイド層１１３を有する。 （もっと読む）

【課題】複雑な装置等を必要とせず、可視光に感度がなく、且つ、応答速度の速い紫外線センサを提供すること。
【解決手段】紫外線センサは、光起電力型のものであり、酸化亜鉛単結晶基板１１と、その＋ｃ面上に形成されたショットキー電極１２からなる紫外線受光部を備える。ショットキー電極１２は、紫外線透過性を呈するような膜厚を有しており、例えば、Ｐｔ，Ｒｕ，Ｐｄ，Ａｕ，Ｎｉ，Ｉｒ，Ｏｓ，Ｒｅ，Ｒｈ，Ｔｅ又はＷからなる層を少なくとも一層備えたものを用いることができる。 （もっと読む）