【課題】半導体装置の発光解析により半導体装置の故障箇所を精度よく検出可能な発光解析装置および発光解析方法を提供する。
【解決手段】発光解析システムは、制御部１と、画像取得部２と、画像記憶部３と、座標合わせ部４と、比較部５と、駆動装置６と、発光検出器７と、画像表示部８と、を備えている。終了テストパターンアドレスを変化させながら複数の合成発光積分画像を取得し、終了テストパターンアドレスが小さい順、すなわち開始テストパターンアドレスに近い終了テストパターンアドレスから順に良品および不良品半導体装置の合成発光積分画像の比較を行う。そのため、不良品半導体装置における異常な発光が生じる頻度が小さい場合や、良品半導体装置との発光の差異がタイミングの差異のみである場合でも、合成発光積分画像の差異を検出でき、故障箇所を特定できる。 （もっと読む）

【課題】半導体チップの小型化を妨げたり、回路設計を煩雑にしたりすることなく、前工程においてケルビンコンタクト法を用いた半導体集積回路の電気特性検査を行うことを可能とする。
【解決手段】検査装置のプローブカードは、コイル型プローブ針とその内側に配置されたポゴピン型プローブ針とで構成されたケルビンコンタクト用プローブ針および２端子測定用プローブ針を備えている。ウエハのチップ領域１Ａに形成された電極パッド２、３は、ケルビンコンタクト用プローブ針が接触する電極パッド３の面積をＢ、２端子測定用プローブ針が接触する電極パッド２の面積をＡとしたとき、Ａ≦Ｂ＜２Ａの関係にある。 （もっと読む）

【課題】 スクライブコーナモニタ、半導体ウェーハ及びモニタ方法に関し、処理後の溶剤処理を含めたプラズマ処理に伴う加工バラツキや、ダメージの影響を精度良く検出する。
【解決手段】 半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと、前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第１の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第２の端子とを設ける。 （もっと読む）

【課題】 複数の溝によって複数の電極に区画される、絶縁基板上に成膜された導電性薄膜の特性をより細やかに測定することが薄膜特性測定方法を提供する。
【解決手段】 本発明は、溝を挟んだ２つの電極間の電気的特性を測定するものである。溝を挟む一方の電極における溝に面した沿面側部分と、溝と、溝を挟む他方の電極における溝に面した沿面側部分とでなる部分を、コンデンサとみなして、コンデンサに対する特性測定方法を適用して、溝を挟んだ２つの電極間の電気的特性を測定する。 （もっと読む）

【課題】大規模な半導体集積回路における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体集積回路評価方法を提供する
【解決手段】評価セルアレイ１１，１２中のトランジスタＴｒの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、５σ以内の分布から外れたものを、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂを用いて判定（閾値Ｖｔｈ判定）する。そして、閾値Ｖｔｈが５σ以内の分布から外れたトランジスタＴｒに対して、トランジスタ特性の測定を行う。そして、上述の閾値Ｖｔｈ判定を行う際には、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間のオフセット差により閾値Ｖｔｈの判定結果にバラツキが生じることを避けるため、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂのオフセット差に応じた基準電流ＲＥＦを設定し、同一の入力に対して複数のセンスアンプの判定結果を一致させる。 （もっと読む）

【課題】キャリア濃度と局所的電気特性（広がり抵抗、静電容量特性及び非線形誘電率特性を含む）との相関を従来よりも正確に求めることができる走査プローブ顕微鏡用標準試料及びキャリア濃度測定方法を提供する。
【解決手段】標準試料１０は、シリコン単結晶よりなる半導体基板１の上に、不純物を添加せずにエピタキシャル成長させたシリコン膜よりなる不活性層３と、不純物を添加してエピタキシャル成長させたシリコン膜よりなる活性層２Ａ〜２Ｆと、を交互に積層して形成される。各活性層２Ａ〜２Ｆはそれぞれ異なるキャリア濃度（不純物濃度）を有しており、キャリア濃度が少なく電気抵抗率の大きな不活性層３で分離されている。このため、異なる活性層間での信号電流のリークを抑制して、キャリア濃度と局所的電気特性との相関を正確に求めることができる。 （もっと読む）

【課題】
半導体製造工程で発生した欠陥の特性を正確に推定することのできる半導体検査装置および半導体検査方法を提供する。
【解決手段】
先ず、構成が既知の欠陥部を有する参照試料を用いて、電位コントラストと、前記欠陥部の電気特性との対応関係（第１の検量線）を求める(S120-S125)。また、被検査ウエハにおける正常部の電気特性を測定する。次に、被検査ウエハの正常部の電気特性と先の第１の検量線に基づいて、被検査ウエハが有する正常部に、構成が既知の欠陥を付加して、被検査ウエハにおける欠陥部の電位コントラストと電気特性との関係（第２の検量線）を算出する(S126-S131)。欠陥部の電位コントラストを実測することにより、第２の検量線を用いて被検査ウエハに実際に含まれる欠陥部の電気特性を推定することができる(S132-S133)。 （もっと読む）

【課題】ウエハ面内の複数のチップに対し、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行えるようにする。
【解決手段】半導体チップ１０は、対向する左辺Ｓ１及び右辺Ｓ２を有する矩形の主面１０８を有する。主面１０８上には、半導体素子１０４Ａ及びＢと、配線Ｌ１１及びＬ１２が形成されている。配線Ｌ１１は、左辺Ｓ１から右辺Ｓ２に到達するように形成されるとともに、半導体素子１０４Ａに結合されている。配線Ｌ１２は、少なくとも左辺Ｓ１に接するように形成されるとともに、半導体素子１０４Ｂに結合されている。さらに、右辺Ｓ２上における配線Ｌ１１の端部（ＴＲ０）と左辺Ｓ１上における配線Ｌ１２の端部（ＴＬ０）は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。 （もっと読む）

【課題】測定パターンに含まれる電極数を低減することのできる、半導体集積回路装置、及びそのテスト方法を提供する。
【解決手段】複数の第１チェーンと、複数の第２チェーンと、前記複数の第１チェーンの各々の一端に接続される、第１共通電極と、前記複数の第２チェーンの各々の一端に接続される、第２共通電極と、複数の選択電極とを具備する。前記複数の選択電極の各々は、前記複数の第１チェーンのうちのいずれかの他端と、前記複数の第２チェーンのうちの何れかの他端とに接続される。テスト対象チェーンが前記複数の第１チェーンの中から選ばれた場合に、前記第１共通電極には、第１基準電圧が印加され、前記第２共通電極には、第２基準電圧が印加され、前記複数の選択電極のうちで前記テスト対象チェーンに接続された対象選択電極には、前記第２基準電圧が印加され、前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値が求められる。 （もっと読む）

【課題】半導体チップをＴＤＤＢ寿命によって分別できるようにする。
【解決手段】信頼性基準記憶部２１０は、第１配線層と、第１配線層の上に位置する第２配線層の重ね合わせ誤差の大きさに基づいて、半導体装置を３つ以上の信頼性ランクに分けるための基準データを記憶する。誤差記憶部２３０は、複数の半導体チップ１２が切り出される半導体ウェハ１０の面内の複数点で測定された重ね合わせ誤差を記憶する。誤差算出部２４０は、半導体ウェハ１０の面内における複数の半導体チップ１２の座標、及び誤差記憶部２３０が記憶している重ね合わせ誤差に基づいて、複数の半導体チップ１２別に重ね合わせ誤差を算出する。信頼性情報付与部２５０は、複数の半導体チップ１２別の重ね合わせ誤差と基準データに基づいて、複数の半導体チップ１２それぞれに信頼性ランクを示す信頼性情報を付与する。 （もっと読む）

【課題】張り合わせウェーハであっても、その上に形成された各デバイスをオンウェーハ状態で確実に通電検査を行うことができるデバイス搭載ウェーハの提供、オンウェーハ状態での通電検査を確実に行うことができるデバイスチップ及びデバイスチップの製造方法の提供を課題とする。
【解決手段】支持基板用ウェーハ１１に張り合わせ界面１４を介して半導体層１２を張り合わせた張り合わせウェーハを用い、スクライブライン１０ａで区分された複数のチップ領域１０ｂにそれぞれ半導体デバイス１３を構成してなるデバイス搭載ウェーハ１０であって、前記スクライブライン１０ａに沿って前記張り合わせ界面１４を越える深さの電気的隔離溝１５を形成することで、前記各半導体デバイス１３を電気的に分離独立させた状態に構成してある。 （もっと読む）

【課題】ダイシング性の低下を抑制することと、ダイシングの際における半導体ウェハのチッピングの拡大を抑制することとを両立させる。
【解決手段】半導体ウェハ１に、複数の配線層を形成し、それぞれ複数の配線層の一部を含む半導体チップとなるチップ構成部２を複数形成し、相互に隣り合うチップ構成部２を何れかの配線層に含まれる接続配線３を介して相互に電気的に接続する。複数のダミーメタル５からなるダミーメタルパターン６を、複数の配線層のうち、接続配線３の上層と下層とのうちの少なくとも何れか１つの配線層において、接続配線３の配置領域及びその近傍と対応する範囲にのみ形成する。相互に隣り合うチップ構成部２の間において接続配線３と交差するように延伸するスクライブ線４に沿って、半導体ウェハ１を切断することによって、チップ構成部２の各々を相互に分離させて半導体チップを形成する。 （もっと読む）

【目的】 本発明の目的は、実装時間を短縮することができ且つ高温テストに対応することができるプローブカードを提供する。
【構成】 プローブカードは、ＳＴ基板２００と、ＳＴ基板２００の下面に配設された複数のプローブユニット１００ａとを備えている。ＳＴ基板２００の下面には複数の接続用電極２１１が設けられている。プローブユニット１００ａは、プローブ基板１１０と、プローブ基板１１０の下面上に一体形成された複数のプローブ１２０と、複数のボンディングワイヤ１３０とを有する。プローブ基板１１０の下面には複数の電極１１３及び電極１１３とプローブ１２０とを各々接続する複数の導電ライン１１２が形成されている。ボンディングワイヤ１３０は電極１１３と接続用電極２１１とを各々接続する。 （もっと読む）

【課題】接続配線のインピーダンスの増大を抑制することと、半導体ウェハのダイシング性を向上させることとを両立させる技術の提供。
【解決手段】半導体ウェハ１に、複数の配線層を形成し、それぞれ複数の配線層の一部を含む半導体チップとなるチップ構成部２を複数形成し、相互に隣り合うチップ構成部２を何れかの配線層に含まれる接続配線３を介して相互に電気的に接続する。接続配線３において、チップ構成部２に対する接続端３ａよりも、これら接続端３ａの間に位置する中間部３ｂの方が、幅狭となるように、接続配線３を形成する。相互に隣り合うチップ構成部２の間において接続配線３と交差するように延伸するスクライブ線４に沿って、半導体ウェハ１を切断することによって、チップ構成部２の各々を相互に分離させて半導体チップを形成する。 （もっと読む）

【課題】ウェーハ・レベルの試験装置を使用しながら、ウェーハ・レベルで高速で簡単な方法を使って統計データを得るシステムおよび方法を提供する。
【解決手段】本システムおよび方法は、任意のチップのＤＵＴの全ての並列ストレスを実施してストレス時間を短くし、それから、そのチップの他のＤＵＴをストレスがかかった状態に保ってリラクゼーションが起こるのを防ぎながら、そのチップの各ＤＵＴを個々に試験することができるようにする。１つの応用では、得られた統計データによって、トランジスタ・デバイスの負温度バイアス不安定性（ＮＴＢＩ）現象の解析が可能になる。統計データを得ることは、ＮＢＴＩの挙動が知られているために、デバイスが小さくなるにつれてＮＢＴＩにとってますます非常に重要になる可能性があるが、本構造および方法は、僅かな適切な調整によって、多くの技術の信頼性メカニズムを得るために多数のＤＵＴにストレスを加えるように使用され得る。 （もっと読む）

【課題】半導体チップの側部に生じた欠損やクラックによるシールリングのダメージを検出して、半導体チップの信頼性向上を図ることが可能な検査方法を提供する。
【解決手段】半導体基板上に、能動素子及び電極パッドを形成した能動領域Ａと、これを囲むシールリング５を含む環状の周辺領域Ｃとを形成して構成され、さらに周辺領域Ｃのうちシールリング５の外側に、能動領域Ａを囲むと共に両端が隣り合って位置する線状を呈して一端７ａが半導体基板に接地された検査用配線７、及び、この他端に接続された検査用パッド９を形成した半導体チップ１に対し、キャピラリにより電極パッド３とパッケージ１１の接続端子面１３とをボンディングワイヤ１５により電気接続する工程において、キャピラリの先端部から引き出されたボンディングワイヤ１５を検査用パッド９に押し当てることで、キャピラリにより検査用配線７の電気的な導通状態を検出する。 （もっと読む）

【課題】ＰＭＯＳとＮＭＯＳの各々について、プロセス特性を判定することができるプロセスモニタ回路およびプロセス特性の判定方法を提供する。
【解決手段】プロセスモニタ回路は、入力信号の変化を検出して同一極性の一定のパルス幅の信号を出力するパルス発生回路と、選択信号に応じて、パルス発生回路の出力信号またはその反転信号を切り替えて出力する第１の選択回路と、相対的に速いインバータと遅いインバータとが交互に接続され、第１の選択回路の出力を入力して遅延する遅延回路と、選択信号に応じて、遅延回路の出力信号の反転信号または遅延回路の出力信号を切り替えて出力する第２の選択回路と、第２の選択回路の出力信号をカウントするカウンタとを備える。カウンタのカウント値のうちの最下位ビットがパルス発生回路に入力信号として入力され、最上位ビットが外部へ出力される。 （もっと読む）

【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。
【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。 （もっと読む）

【課題】接触等の測定不具合による特定の半導体集積回路チップへの不良集中による歩留まりの低下を防ぐ方法の提供。
【解決手段】各々半導体ウェハ１１１上に形成された単一のチップを検査するための複数セットのプローブ群１０５と、当該プローブ群１０５を保持するプローブカード１０４と、プローブ群１０５がそれぞれ半導体ウェハ１１１上の対応するチップ電極に接触するようにプローブカード１０４を移動させる制御部１１０と、プローブカード１０４を通じて複数チップの電気的試験を同時に行うＬＳＩテスタ１０１からの個々の良否判定結果を検知する検知部１０７とを設ける。制御部１１０は、検知部１０７が複数セットのプローブ群１０５のうちいずれかでチップの不良を検知した場合に、検査に使用したセット以外のセットのプローブ群を使用して再検査するように、半導体ウェハ１１１に対してプローブカード１０４を相対的に移動させる。 （もっと読む）

【目的】チップのスクリーニング試験において、試験装置を構成するコンタクトプローブのメンテナンスを短時間で行うことができる半導体チップの試験装置と試験方法を提供する。
【解決手段】ＩＧＢＴチップ２０が破壊した場合に、ＩＧＢＴチップ２０のエミッタ電極に付いたコンタクトプローブ４の圧接痕とＩＧＢＴチップ２０の破壊痕の距離を測定し、この距離が判定基準距離（例えば０．５ｍｍ）以下のときにコンタクトプローブ４を有するコンタクトブロック３をメンテナンスすることで、従来のようにＩＧＢＴチップの破壊が発生する都度、コンタクトプローブをメンテナンスしていた場合と比べて、試験装置停止時間及びメンテナンスコストの低減ができる。 （もっと読む）