【課題】裏面側にポリバックシールとしてポリシリコン膜が形成されたウェーハの表面側のＣ−Ｖプロファイルのばらつきを効果的に抑制しながら、正確かつ容易にシリコンウェーハの電気特性を測定することができる電気特性測定方法を提供する。
【解決手段】裏面側にポリシリコン膜２を形成したシリコンウェーハ１の電気特性測定方法において、前記シリコンウェーハ１の表面側には、陽極となる金属を蒸着させ、裏面側には、前記ポリシリコン膜の表面上に金属ペースト５を塗布した後に、該金属ペースト５を乾燥させ、該乾燥させた金属ペースト５を介して陰極４に接触させ、前記陽極及び陰極４の間に電圧をかけることによりＣ−Ｖ特性を測定する。 （もっと読む）

【課題】チッピング検出用配線が他の部材で覆われている状態であっても、ダイシングによって電子部品を形成した後に、チッピング検出用配線の導通状態を検出するための電圧を印加できる基板を提供する。
【解決手段】電子部品４０は、互いに平行を成す一方の主面４１ａと他方の主面４１ｂが矩形状の基体４１を有する。基体４１の一方の主面４１ａには、第一チッピング検出用配線４２が配されている。また、基体４１の他方の主面４１ｂには、第二チッピング検出用配線４４が配されている。第一チッピング検出用配線４２は貫通配線４３ａを介して第二チッピング検出用配線４４に電気的に接続される。 （もっと読む）

【課題】 本発明は、デバイス製造工程終了後（デバイス製品）のＧＯＩ特性の評価結果と近いＧＯＩ特性の評価結果を、ウェーハ段階で事前に得ることができ、デバイス製造工程終了後のウェーハ品質に起因する耐圧不良を予測することが可能となるシリコン単結晶ウェーハの評価方法を提供する。
【解決手段】デバイス製造に用いるシリコン単結晶ウェーハの評価方法であって、少なくとも、シリコン単結晶ウェーハの表面にゲート酸化膜を形成した後、デバイス製造シミュレーション熱処理を行ない、その後、前記ゲート酸化膜のＧＯＩ特性を評価することを特徴とするシリコン単結晶ウェーハの評価方法。 （もっと読む）

【課題】本発明は、半導体素子の故障解析方法及び故障解析装置に係り、故障箇所を位置精度よく特定して解析することにある。
【解決手段】コントローラに、半導体素子への電力供給により該半導体素子の裏面から発せられる光を撮像手段にて検出させることにより該半導体素子の故障箇所を特定させる。次に、半導体素子の表面電極側に配置された圧痕用プローブを該半導体素子の表面電極に接触させ、かかる状況において、半導体素子の表面電極側から該表面電極へレーザを走査照射した場合に得られる走査位置と電流量との関係を示した電流像に基づいて、半導体素子の表面電極上で圧痕用プローブが接触する接触箇所を特定させる。そして、半導体素子上で特定した故障箇所と接触箇所との位置ズレ量に基づいて、圧痕用プローブを前記半導体素子の表面電極に接触させる位置を変更させる。 （もっと読む）

【課題】ＬＳＩチップの製造コストを低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板に形成され、第１の電源配線を含む第１の電源配線層を備える複数のＬＳＩ領域と、前記半導体基板に形成された第１の電源端子と、前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と前記第１の電源端子とを電気的に接続する第２の電源配線を含む第２の電源配線層と、を備える。少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界にバリアメタル膜が形成されている。 （もっと読む）

【課題】 コンタクト抵抗を精度よく測定することが可能な測定方法を提供する。
【解決手段】 実施形態に係るテストデバイスは、コンタクト抵抗を測定するためのテストデバイスであって、拡散層上に形成され、互いに分離された第１のシリサイド層１０２、第２のシリサイド層１０４及び第３のシリサイド層２０２と、第１のシリサイド層に接続された第１の電極１０８と、第２のシリサイド層に接続された第２の電極１１０と、第１のシリサイド層に接続された第３の電極１１２と、第３のシリサイド層に接続された第４の電極１１４とを備え、第１の電極及び第２の電極によって第１のシリサイド層から第２のシリサイド層に定電流が流され、第３の電極及び第４の電極によって第１のシリサイド層と拡散層との間で電位差が測定される。 （もっと読む）

【課題】工程間時間に基づいた工程解析を容易に行うことができる工程解析システムを提供すること。
【解決手段】実施形態の工程解析システムは、基準判定部が、各ロットの工程間時間が基準範囲内であるか否かを工程毎に判定する。割合算出部は、前記工程間時間が基準範囲外となったロットの割合を工程毎に算出する。基準外工程抽出部は、前記割合が所定値以上である工程を基準範囲外工程として抽出し、所定期間における抽出回数を前記工程毎に記憶部に記憶させる。工程抽出部は、前記抽出回数に基づいて、トラブル発生の可能性がある工程を抽出する。相関関係算出部は、抽出された工程で処理されたロット内の基板が有する回路パターンに関する特性と、前記工程間時間と、の相関関係を算出する。限界値算出部は、前記相関関係に基づいて、前記工程間時間の限界値を算出する。 （もっと読む）

【課題】半導体基板の薄化工程および薄化後の工程において半導体基板を補強し、且つ補強したまま素子特性が取得できる半導体装置の製造方法および補強板を提供する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法では、半導体基板１１を接着剤４２で覆い、補強板３０を第１パッド１６、１７、１８と第１貫通孔３１、３２、３３が上下重なるように接合する。半導体基板１１を第２の面１１ｂ側から所定の厚さになるまで除去し、所定の処理を施した後、電極膜１９を形成する。第１貫通孔３１、３２、３３に接着剤４０の除去液４３を注入して、第１パッド１６、１７、１８を露出させる。第１パッド１６、１７、１８に第１貫通孔３１、３２、３３を通してプローブ４５、４６、４７を当接し、プローブ４５と電極膜１９の間の電流を測定する。第１貫通孔３１、３２、３３に除去液５１を注入し、半導体基板１１と補強板３０を分離する。 （もっと読む）

【課題】ウエハテストで仕様最大電圧の試験を行うときに、半導体素子の電極間の距離を広げる方法や高価なプローバを使用する方法を用いずに、高電圧印加時の空気放電を防止することができる半導体素子試験方法および半導体素子試験装置を提供する。
【解決手段】複数の半導体素子が作成されたウエハに対し、該半導体素子の電気的特性を検査する半導体素子試験方法であって、上記複数の半導体素子のうち検査対象の半導体素子の電極を、外部端子と電気的に接続させるステップ（Ｓ１１）と、上記電極と上記外部端子とが電気的に接続された状態で、上記検査対象の半導体素子の表面に、供給部から電離性の低い液体または気体を供給するステップ（Ｓ１２）と、上記表面が上記液体または気体で覆われた状態で、上記検査対象の半導体素子に、電圧印加部から上記外部端子を介して試験電圧を印加するステップ（Ｓ１３）とを含む。 （もっと読む）

【課題】配線溝へのめっきの埋め込み性を安定させることができる半導体装置の製造方法等を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、めっき処理によって金属膜を埋め込んで検査パターン１０を形成する形成工程と、検査パターン１０の特性を検出する検出工程と、検出工程によって検出された検査パターン１０の特性に基づいて、前記めっき処理の条件を調整する調整工程とを含む。前記形成工程は、３層以上の配線層１１〜１３に亘って形成され、かつ中間層にスタックドビア２２を有するパターンを、前記検査パターン１０として形成する。 （もっと読む）

【課題】インプリントパターンの欠陥の有無の検査を効率化する。
【解決手段】下地層１上に導電層２を形成し、導電層２上にインプリントパターン４を形成し、インプリントパターン４に電解液６を接触させ、電解液６に電極７を接触させ、導電層２と電極６との間に電圧を印加し、導電層２と電極７との間に流れる電流を計測し、その電流の計測結果に基づいてインプリントパターン４の欠陥の有無を判定する。 （もっと読む）

【課題】絶縁ゲートバイポーラトランジスタに大電流を流さなくとも飽和電圧特性、及びターンオフ損失特性を検査可能にする。
【解決手段】Ｎ−層１０の主面に、ｐ型のＰ−ベース領域１１、当該Ｐ−ベース領域１１に形成されたｎ型のＮ＋エミッタ領域１２、及び当該Ｎ＋エミッタ領域１２に隣接した絶縁ゲート１５をそれぞれ設け、前記Ｎ−層１０の他主面側に、ｐ型のＰ＋コレクタ層１６を設けたＩＧＢＴ２に対し、前記絶縁ゲート１５にゲート電圧Ｖｇを印加したときの電子電流Ｉｅと、前記Ｐ＋コレクタ層１６から前記Ｎ−層１０に注入されるホールによるホール電流Ｉｈとを測定し、前記電子電流Ｉｅに前記ホール電流Ｉｈを加えたコレクタ電流Ｉｃに対する前記ホール電流Ｉｈの比と、飽和電圧特性及び／又はターンオフ特性との相関に基づいて、飽和電圧特性及び／又はターンオフ特性の良否を検査する。 （もっと読む）

【課題】コンタクトとゲート電極との間隔を効率よく測定できるようにする。
【解決手段】第１ゲート電極３１０と第１コンタクト３２０の距離と、リーク電流量の大きさの相関を示す変換用データを予め準備しておく。そして、第１ゲート電極３１０と第１コンタクト３２０の間のリーク電流量を測定し、測定したリーク電流量を、上記した変換用データを用いて第１ゲート電極３１０と第１コンタクト３２０の距離に変換する。そして、第１ゲート電極３１０と第１コンタクト３２０の距離の測定値と、この距離の設計値との差から、第１ゲート電極３１０を形成するための露光処理と、第１コンタクト３２０を形成するための露光処理と、の間の重ねあわせ誤差を測定することができる。 （もっと読む）

【課題】測定時におけるスイッチング素子の破損の可能性を低くする。
【解決手段】ウエハに形成された複数のスイッチング素子のリーク電流を測定する測定装置であって、ウエハに形成された複数のスイッチング素子のそれぞれの端子と電気的に接続するプローブと、ウエハに形成された複数のスイッチング素子のそれぞれにプローブを介して互いに異なる位相で変化する変化電圧を印加する電圧印加部と、オフ状態における複数のスイッチング素子のそれぞれに流れるリーク電流を測定する電流測定部とを備える測定装置を提供する。 （もっと読む）

【課題】 本発明では、シリコン単結晶ウェーハの評価方法において、５ｎｍ以上の比較的厚い酸化珪素膜をシリコン単結晶ウェーハの表面に容易に形成することができ、かつ安定してＣ−Ｖ特性を測定することのできるシリコン単結晶ウェーハの評価方法を提供する。
【解決手段】 シリコン単結晶ウェーハの表面に酸化珪素膜を堆積させ、該酸化珪素膜上に水銀電極を接合してＣ−Ｖ特性を測定することを特徴とするシリコン単結晶ウェーハの評価方法。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタを製造する途中で、絶縁ゲート型電界効果トランジスタに悪影響を与えるチャージアップが生じているのを検出することができる半導体装置製造工程におけるチャージアップ検出方法を提供する。
【解決手段】絶縁体１０上の半導体層１２に、素子分離領域１８によって素子分離された絶縁ゲート型電界効果トランジスタ用の第１の活性層１６と検出素子用の第２の活性層１６とを形成し、前記第１の活性層と第２の活性層上に第１および第２の絶縁膜２２をそれぞれ形成し、少なくとも第１および第２の絶縁膜２２上に第１および第２の導体２４をそれぞれ形成し、第１および第２の導体２４に電荷が供給される処理を行い、その後、第２の活性層１６の形状を検出する。 （もっと読む）

【課題】特性測定用のステージにゴミがある場合でも、ウェハ状態でのチップ形成箇所のピエゾ効果による漏れ電流の誤判定が起こり難い半導体装置を提供すること。
【解決手段】ｎ半導体基板１の裏面側に形成したｎフィールドストップ層９と、このｎフィールドストップ層９の表面層に形成したｐコレクタ層１０とからなる裏面拡散層１６の厚さが５μｍ以下と薄い場合に、Ｔｉ膜１１，１３、やＮｉ膜１４などの積層膜で形成される裏面電極１９のその積層膜に０．３μｍ〜４μｍの厚さのＡｌ−Ｓｉ膜１２を挟み応力緩衝することで、ピエゾ効果によるウェハ状態でのチップの漏れ電流の誤判定率を低下させる。 （もっと読む）

【課題】例えばクラック発生などに起因する大量生産段階での低歩留りという問題を防止できる半導体集積回路を提供する。
【解決手段】パッドメタルの下に回路を有する半導体集積回路において、パッド開口部分のパッドメタルの少なくとも下全面に、互いに同一の電位を有する配線メタルを形成し、当該配線メタルの電位を上記パッドメタルと異なる電位に設定した。また、上記配線メタル、及び上記配線メタル以外の電位を有する別の配線メタルは、上記パッドメタルよりも下層に形成される。さらに、上記半導体集積回路の複数のパッドにおいて、バッド開口部分のパッドメタルの少なくとも下全面に形成された複数の配線メタルは互いに同一の電位に設定される。 （もっと読む）

【課題】層間絶縁膜に生じたボイドを高感度に検出する。
【解決手段】この半導体装置は、多層配線層（非図示、以下略）と、多層配線層中に形成された第一ＴＥＧパターン（非図示）を備える。第一ＴＥＧパターンは、互いに平行に延伸した複数の第一下層配線４０２と、層間絶縁膜（非図示）を貫通し、平面視で第一下層配線４０２間に位置する第一ビア６０２と、多層配線層の最上層（非図示）に形成され、第一ビア６０２に接続している第一端子７６２と、上記した同一の最上層に形成され、第一下層配線４０２に接続している第二端子７６４と、を備える。 （もっと読む）

【課題】半導体装置の不純物分布を短時間で且つ少ない手間で測定することが可能な方法を提供する。
【解決手段】この不純物分布測定方法は、ｐ型半導体領域及びｎ型半導体領域を備える半導体装置の不純物分布を測定する方法であって、ｐ型半導体領域及びｎ型半導体領域に逆バイアス電圧を印加しつつ、ｐ型半導体領域及びｎ型半導体領域を含む観察面のＳＥＭ像を取得する観察工程を含む。観察工程の際、ｐ型半導体領域から放出される二次電子のエネルギー分布Ｇ２１のピークＰ２１を含み、且つｎ型半導体領域から放出される二次電子のエネルギー分布Ｇ２２のピークＰ２２を含まないエネルギー範囲Ｅ１の二次電子を選択的に検出することにより、ＳＥＭ像を取得する。 （もっと読む）