【課題】半導体チップを製造する際のダイシング精度の悪化を防止するとともに、流通後のＴＥＧを用いた測定の実行を完全に防止する。
【解決方法】半導体装置は、複数の製品領域と、それら製品領域間に設けられたスクライブ領域とを備える。複数の製品領域のそれぞれは、プロービング用電極３４、４０とセンス電極３６、３８を少なくとも有するＴＥＧ３０を有している。ＴＥＧ３０には、ＴＥＧ内の他の部分と比較して電流許容量が低く設定されているセンス配線３６ａ、３８ａが設けられている。半導体装置では、センス配線３６ａ、３８ａに所定電流以下の電流が印加された状態でＴＥＧ３０の特性を測定することができる。その一方、センス配線３６ａ、３８ａに所定電流を越える電流を印加するとセンス配線３６ａ、３８ａが破壊される。 （もっと読む）

【課題】シリコンウェーハ上の高濃度にドープされたエピタキシャル層の抵抗率であっても、従来に比べて正確且つ容易に測定することができるエピタキシャル層の抵抗率の測定方法を提供する。
【解決手段】シリコン単結晶ウェーハ上に形成されたエピタキシャル層の抵抗率を測定する方法であって、少なくとも、エピタキシャル成長装置に、モニターウェーハとしてＳＯＩウェーハを投入し、該ＳＯＩウェーハのＳＯＩ層上に、前記シリコン単結晶ウェーハの主表面に成長させるエピタキシャル層の成長条件と同一条件でモニターエピタキシャル層を成長させ、その後、前記モニターエピタキシャル層の膜厚及び抵抗値を測定して前記モニターエピタキシャル層の抵抗率を算出し、該算出された抵抗率を、前記シリコン単結晶ウェーハの主表面に成長させる前記エピタキシャル層の抵抗率とすることを特徴とするエピタキシャル層の抵抗率測定方法。 （もっと読む）

【課題】液晶ドライバ等の半導体集積回路装置においては、その形状が極端に細長いため、長手方向にプロセス特性がばらつくと、所望のデバイス特性が得られない。そこで、実製品ウエハにプロセスモニタ用の検査用素子を各種配置して、それらを測定することによって、プロセス特性のばらつきを監視している。しかし、ウエハ内におけるグローバルなプロセスばらつきは、比較的抽出しやすいものの、チップ内の局所的なプロセスばらつきの高精度の抽出は、大幅に検査用素子密度を上げない限り、困難であることが、本願発明者等により明らかにされた。
【解決手段】本願の一つの発明は、半導体集積回路装置の製造方法において、ウエハ上のチップ領域の近傍に複数のテスト素子領域を異なるピッチで配列し、プローブテストにおいて、それらを電気的に計測することにより、プロセスの局所的ばらつきをモニタするものである。 （もっと読む）

【課題】測定時において疑似ピークが現れないＤＬＴＳ測定用電極を提供する。
【解決手段】シリコン基板上に設けられたアンチモンからなるショットキー電極１２ａと、シリコン基板１０の表面１０ａとショットキー電極１２ａとの間に設けられたチタンからなる密着膜１２ｂとを備える。本発明によれば、ショットキー電極の材料としてアンチモンを用いていることから、ＤＬＴＳ測定において疑似ピークがほとんど現れず、しかも、測定時におけるリーク電流を抑制することが可能となる。このため、シリコンウェーハに含まれている重金属の種類や濃度を正確且つ高感度に評価することが可能となる。 （もっと読む）

【課題】 常温時の高精度なチャックトップ上面の平面度を常温時に限らず昇温時や冷却時にも高精度に維持することができるウェハプローバ用ウェハ保持体を提供する。
【解決手段】 本発明のウェハプローバ用ウェハ保持体は、ウェハ載置面を有するチャックトップと、チャックトップにおいてウェハ載置面とは反対側の面に設置される温度制御手段と、前記チャックトップ及び／又は前記温度制御手段を支持する支持体と、該支持体の下部に設置された底板とを有し、該底板の熱膨張係数が、前記チャックトップの熱膨張係数以上であり、前記チャックトップ、支持体、底板の熱伝導率をそれぞれＫ１、Ｋ２、Ｋ３としたとき、Ｋ１＞Ｋ２かつＫ３＞Ｋ２であることを特徴とする。 （もっと読む）

本発明は、電力端子（２．１，２．２）と、該電力端子から電気的に絶縁されている、制御電圧（Ｕ２）を印加するための制御端子（２．０）とを有する半導体構成素子（２）、並びに、半導体構成素子の電気的な特性を測定するために制御端子に接触接続するための制御端子コンタクト面（３）を有する電気的な回路装置（１，１ａ，１ｂ，３１，５１，６１，７１）に関する。接続装置（６，３２）、特にアンチヒューズ又は回路ユニットが設けられている。接続装置を介して制御端子を直列ユニット（４；３４；７８，７４）と電気的に接続可能であり、接続装置を、制御端子が直列ユニットと電気的に接続されていない非導通状態から、制御端子が直列ユニットと電気的に接続されている導通状態に移行可能である。アンチヒューズを半導体構成素子に集積することができる。
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【課題】 機械的特性及び電気的特性のいずれもが良好なプローブを提供することにある。
【解決手段】 電気的試験用プローブは、ニッケル・ボロン合金で形成された針本体部と、該針本体部から下方へ突出しかつ該針本体部と異なる導電性材料で形成された針先部とを備える。前記ニッケル・ボロン合金の結晶サイズは最大で５０ｎｍであり、前記ボロンの含有量は０．０２以上、０．２０ｗｔ％以下である。 （もっと読む）

【課題】プロービング状態におけるウエハの反りを可及的に抑え、かつ十分な観測視野が得ることが可能なウエハプローバ、及び当該ウエハプローバを用いた故障解析方法を提供する。
【解決手段】ウエハ１に対して固浸レンズ２３を用いた裏面解析を行うためのウエハプローバ１０であって、
ウエハ１を支持する表面に設けられた凹部１１ａと、この凹部１１ａの底面１１ａ２の一部を貫通する開口部１１ｂとを有するウエハステージ１１と、
凹部１１ａにｘ−ｙ方向に移動可能に収容され、ウエハ１を支持し、開口部１１ｂよりも小さい観測口１２ａを有する、可動プレート１２と、
を備える。 （もっと読む）

【課題】データ入出力パッドとテストパッド間の経路や当該経路途中の回路の不良を検出することを可能とする方法を提供する。
【解決手段】半導体装置のテストのためのテストパッド（第２パッド２２）と内部回路２３との接続経路に、データ入出力のためのマイクロバンプパッド（第１パッド２１）が配置されている。このため、前記第２パッド２２を用いたテスト時に、前記内部回路２３までの全経路の段線不良、回路不良が検出できる。 （もっと読む）

【課題】 半導体基板のリーク電流による評価方法において、測定のための構造が単純であっても、安定した測定を行うことができ、デバイス活性領域を感度良く評価することができる半導体基板の評価方法を提供する。
【解決手段】 半導体基板をリーク電流により評価する方法であって、少なくとも、前記半導体基板の表面部にＰＮ接合を形成する工程と、前記ＰＮ接合による内部電界と同等の第一の電圧Ｖ_１を前記ＰＮ接合に印加してリーク電流を測定し、第一のリーク電流値Ｉ_１を得る工程と、前記第一の電圧Ｖ_１よりも高い第二の電圧Ｖ_２を前記ＰＮ接合に印加してリーク電流を測定し、第二のリーク電流値Ｉ_２を得る工程と、リーク電流値Ｉを、計算式Ｉ＝Ｉ_２−（Ｖ_２／Ｖ_１）^１／２×Ｉ_１に従って算出する工程とを含み、前記算出したリーク電流値Ｉにより前記半導体基板を評価する半導体基板の評価方法。 （もっと読む）

【課題】 光励起を利用したワイドギャップ半導体のバンドギャップ電子物性の計測方法を実現する。
【解決手段】 ワイドギャップ半導体であるｎ−ＧａＮ膜１３の表面に、当該ワイドギャップ半導体とショットキー接合が可能な透光性を有する有機金属膜を形成するショットキー電極形成工程により、バンドギャップが広くて仕事関数が大きいという特徴を有する導電性の有機金属膜１５をワイドギャップ半導体のショットキー電極として形成し、単色光照射部２３により、単色光として、例えば、十分に波長分解能の高い単色光を有機金属膜１５側から分光照射し、電圧パルス発生部２１により、有機金属膜１５が形成されたワイドギャップ半導体ｎ−ＧａＮ膜１３に所定のタイミングで所定電圧強度のパルス電圧を印加し、インピーダンス計測部２２により、有機金属膜１５が形成されたワイドギャップ半導体ｎ−ＧａＮ膜１３のインピーダンスを検出する。 （もっと読む）

【目的】載置台の表面に付着した異物を除去し易く、半導体ウエハまたは半導体チップの裏面に、キズやクラックなどの欠陥を発生させない半導体試験装置を提供する。
【解決手段】この半導体試験装置は、載置台１と、載置台１を上下に移動させる移動手段６と、半導体チップ９の図示しない表面電極（エミッタ電極やゲート電極）と接触し電流を流すプローブ４と、載置台１に付着した異物を吹き飛ばすクリーニング機構であるブローノズル５とで構成され、載置台１の表面をシリコンより硬度が高い材料である、たとえば、超硬合金で形成する。 （もっと読む）

【課題】ゲート酸化膜耐圧評価用ＴＥＧにおけるゲート酸化膜の耐圧異常箇所を、確実にＴＥＭ観察できる半導体装置、及び、その評価解析方法を提供すること。
【解決手段】半導体基板１上に絶縁領域２ａに囲まれたアイランド１ａが形成され、アイランド１ａ表面に形成されたゲート酸化膜２上にて複数本のゲート電極３、４が形成され、奇数本目の各ゲート電極３の一端は、絶縁領域２ａ上にて第１相互接続部３ｂに接続され、偶数本目の各ゲート電極４の他端は、絶縁領域２ａ上にて第２相互接続部４ｂに接続され、第１相互接続部３ｂは、絶縁領域２ａ上に形成された第１パッド３ａに接続され、第２相互接続部４ｂは、絶縁領域２ａ上に形成された第２パッド４ａに接続され、ゲート電極３、４の幅は、０．１μｍ以上０．５μｍ以下であり、ゲート電極３、４の幅とゲート電極３、４間の間隔との和となる最小ゲートピッチは、０．２μｍ以上である。 （もっと読む）

【課題】インライン特性化のための装置を提供する。
【解決手段】当該装置は、第１の電圧および第２の電圧が順次印加される、熱的に分離された被試験デバイスと、第１の電圧および第２の電圧が順次印加されている間に、第１の温度および第２の温度をそれぞれ実質的に同時に、被試験デバイスに与える局部加熱素子と、被試験デバイスの温度を測定する温度感知ユニットとを含む。 （もっと読む）

【課題】パターン位置ずれ検査精度を向上させる位置ずれ検査パターンを有する手段の提供。
【解決手段】複数のＦＥＴと、素子形成領域の周囲の領域に、ＦＥＴのドレイン電極、ソース電極と同時に形成され、それぞれ一定の間隔で設けられた複数対の基準検査パターン１９と、ＦＥＴのゲート電極と同時に形成され、複数対の基準検査パターン１９の間に、それぞれ基準検査パターン１９の間隔と異なる間隔で設けられた複数の被検査対象検査パターン２０と、複数の被検査対象検査パターン２０および複数対の基準検査パターン１９に接触するように設けられた金属抵抗層１８と、それぞれの被検査対象検査パターン２０およびこれらの各パターン２０の一方において隣接する基準検査パターン１９の間の第１の抵抗と、それぞれの被検査対象検査パターン２０およびこれらの各パターン２０の他方において隣接する基準検査パターン１９の間の第２の抵抗とを測定する手段による。 （もっと読む）

【課題】FDSOIトランジスタの電気性能を評価するための方法を提供する。
【解決手段】基板３に電圧V_BG>0またはV_BG<0を印加し、ゲート１５に印加される電圧V_FGに応じてFDSOIトランジスタのキャパシタンスおよび/またはコンダクタンスを測定する段階と、モデル化トランジスタの誘電体-半導体界面における欠陥密度D_it1、D_it2の選択された理論値について、FDSOIトランジスタと等価な電気回路によってモデル化されたトランジスタのキャパシタンスおよび/またはコンダクタンスの理論値を計算する段階と、FDSOIトランジスタのキャパシタンスおよび/またはコンダクタンスの測定値とモデル化トランジスタのキャパシタンスおよび/またはコンダクタンスの理論値との比較によって、FDSOIトランジスタの対応する界面におけるD_it1、D_it2の真の値を決定する段階とを含む。 （もっと読む）

【課題】抵抗メモリ素子の抵抗測定方法及び抵抗測定システムを提供すること。
【解決手段】抵抗メモリ素子の抵抗測定方法及び抵抗測定システムにおいて、前記抵抗メモリ素子の抵抗測定のために、まず、データ書き込みパルスを印加した後、抵抗読み取りパルスを印加する。前記抵抗読み取りパルスを印加した時のパルス波形から前記抵抗メモリ素子のセルを通して、降下する微少電圧と、これを使い、抵抗メモリ素子の抵抗を測定する。前記方法によると、抵抗メモリ素子のセルにデータを記録した直後の抵抗メモリ素子の抵抗を正確に測定することができる。 （もっと読む）

【課題】電子デバイスの絶縁性薄膜の信頼性評価を行う方法を提供する。
【解決手段】本発明の一態様は、ＭＬＣＣ２を用意する工程と、前記第１の導電体が抵抗素子４の一方端に電気的に接続され、前記抵抗素子の他方端が第１の直流電源５に電気的に接続され、前記第１の直流電源が前記第２の導電体に電気的に接続され、前記抵抗素子の一方端及び他方端それぞれが増幅器７の入力側に電気的に接続され、前記増幅器の出力側が周波数分析器８に電気的に接続された接続状態で、前記増幅器の出力を前記周波数分析器によって分析することで得られるPool Frenkel電流に基づく１／ｆ特性を示す範囲の電流ゆらぎの大きさを測定する工程と、前記工程で測定された１／ｆ電流ゆらぎの大きさが大きい場合は、前記絶縁性薄膜の質が悪いと判定し、前記工程で測定された１／ｆ電流ゆらぎの大きさが小さい場合は、前記絶縁性薄膜の質が良いと判定する工程とを具備する。 （もっと読む）

【課題】半導体モジュールの歩留まり、生産性を向上させる。
【解決手段】表面構造と裏面電極を有する複数の半導体素子が配列された半導体基板の主面に、導電性を有するシートを固着し、その主面にシートが固着された状態で、半導体基板を第１の支持台上で半導体チップに分断し、分断された複数の半導体チップを第２の支持台上に前記シートを介して載置し、載置された複数の半導体チップの動特性試験を第２の支持台上で連続して行う。これにより、縦型半導体素子の動特性試験において発生するクラックから進展・伝播する亀裂が抑制され、半導体モジュールの歩留まり、生産性が向上する。 （もっと読む）

【課題】ソフトブレークダウンの判定条件を一意に決定することを可能にする、ゲート絶縁膜の絶縁破壊寿命の評価方法を提供する。
【解決手段】ＭＯＳ型素子のゲート絶縁膜の絶縁破壊寿命を評価する際に、ＭＯＳ型素子のゲート絶縁膜のソフトブレークダウンに至る寿命分布のワイブル傾きを決定する工程Ｓ１と、その後、決定したワイブル傾きから、ソフトブレークダウンの検知条件を決定する工程Ｓ２と、決定した検知条件を使用して、絶縁破壊試験を行う工程Ｓ３とを行う。 （もっと読む）