【課題】スリープモード中にレジスタ等にソフトエラーが生じても、異常動作を回避する。
【解決手段】マイコン２の動作に重要な意味をもつ情報が格納される保持回路１６と、保持回路１７とは、多重化された格納回路を提供する。これら保持回路１６、１７には、同じ情報が書き込まれ、格納される。マイコン２がスリープモード中に、ソフトエラーなど何らかの理由により保持回路１６、１７に不一致が生じることがある。この場合、ＥＸＯＲゲート１８、ＡＮＤゲート１５、およびＯＲゲート１２を介して、ウェイクアップ信号がマイコン２に与えられる。マイコン２は、臨時的に通常モードに復帰し、保持回路１６、１７を再設定する。この結果、保持回路１６、１７のソフトエラーによるマイコン２の異常動作を回避することができる。 （もっと読む）

【課題】第１の記憶手段の動作状態が異常である場合に、入力されたデータを第１の記憶手段に代えて第２の記憶手段に記憶させるタイミングを、そのデータの重要度に応じて制御する。
【解決手段】ＣＰＵは、記憶部の動作状態に異常があると判定した場合、自装置の処理の履歴における処理の頻度に基づいて、入力されたデータをＲＡＭの代替記憶領域に記憶させる処理の期間である代替期間を決定し、データに対して特定される各々の重要度について、決定された代替期間においてその重要度以上の重要度のデータを代替記憶領域に記憶させる処理を許可する代替許可期間を設定する。そして、記憶部の動作状態に異常があると判定した後に、新たなデータが入力されると、データの入力されたタイミングがそのデータの重要度に対応する代替許可期間内である場合には、入力されたデータをＲＡＭの代替記憶領域に記憶させる。 （もっと読む）

【課題】動作時間を短縮しつつ、半導体記憶装置のデータを修正する半導体装置及び電子機器を提供すること。
【解決手段】選択回路８は、ＣＰＵ２及び誤り訂正回路５と、第１及び第２メモリＭｅ１，Ｍｅ２との間に配置される。選択回路８は、アドレスデータＤａに基づいて、ＣＰＵ２に指定された一方の第１又は第２メモリＭｅ１，Ｍｅ２に対応するメモリ書き込みデータＤｗｍを第１又は第２メモリ書き込みデータＤｗｍ１，Ｄｗｍ２として出力し、ＣＰＵ２に指定されていない他方の第１又は第２メモリＭｅ１，Ｍｅ２に対応する訂正メモリデータＤｍｔを第１又は第２メモリ書き込みデータＤｗｍ１，Ｄｗｍ２として出力する。 （もっと読む）

【課題】圧縮情報を活用することで、分散メモリ・Ｉ／Ｏ構成及び共有メモリ・Ｉ／Ｏ構成で、高速かつ高信頼に故障を検出する。
【解決手段】複数の演算処理装置と、当該演算処理装置が情報の入出力を行うための分散メモリ・Ｉ／Ｏと、当該演算処理装置のそれぞれ及び当該分散メモリ・Ｉ／Ｏに接続されている複数の比較圧縮手段と、を備え、前記複数の比較圧縮手段が、前記演算処理装置と前記分散メモリ・Ｉ／Ｏがやり取りする情報を圧縮し、前記複数の比較圧縮手段相互間で当該圧縮した情報を交換及び比較し、比較結果が不一致の場合に、前記複数の演算処理装置の何れか或いは全てが故障していると判断する。 （もっと読む）

【課題】キューを揮発性の記憶領域上に確保して処理速度を上げ、任意の時点で待ち時間なくキューを停止できるメッセージキューイングシステムを提供する。
【解決手段】メッセージキューイングシステムは、メッセージの受信に応じて形成するキューを揮発性記憶装置３１、不揮発性記憶装置３３のいずれかを用いて管理するか判定を行い、当該判定によって、キューの管理に用いる記憶装置が揮発性記憶装置３１であると判定された場合は、受信メッセージを揮発性記憶装置３１を用いて管理し、キューの停止指示に応じて、揮発性記憶装置３１のキューイングされたメッセージを不揮発性記憶装置３３に退避させてから停止し、当該判定によって、キューの管理に用いる記憶装置３１が不揮発性記憶装置３３であると判定された場合は、キューの停止指示に応じて、揮発性記憶装置３１のキューイングされたメッセージを不揮発性記憶装置３３に退避させる処理を経ずに停止する。 （もっと読む）

【課題】不揮発性メモリのアクセス速度や装置への過負荷等といった性能面への影響を低減可能とする。
【解決手段】ブート実行手段３２０は、各種制御プログラム１０１ｉ〜１０３ｉをロードエリア２１０にロードし、かつ照合用エリア２２０に対して制御プログラム１０１ｉのイメージ１０１０ｉをコピーする。照合復旧・前処理プログラム１０２ｉは、制御プログラム１０１ｉのイメージと照合用エリア２２０上の同イメージ１０１０ｉを照合する。一致する場合に制御プログラム１０１ｉを実行させる。相違がある場合に不揮発性メモリ１００上の制御プログラム１０１ｉのイメージをロードエリア２１０に再ロードし、照合用エリア２２０上にコピーし、制御プログラム１０１ｉを実行させる。その後、照合復旧・後処理プログラム１０３ｉは、再度照合処理を実行し、一致する場合に照合復旧・前処理プログラム１０２ｉ＋１を実行させる。 （もっと読む）

【課題】セルフリフレッシュ機能を有するＳＤＲＡＭを備える複合機において、消費電力の低減のためにプロセッサを停止させる省電力モードから、通常動作モードへの移行にかかる時間を短縮する。
【解決手段】プロセッサ３２は、停止が解除された時及び電源投入時に初期動作プログラムを実行する。プロセッサ３２は、初期動作プログラムに基づいて、ＳＤＲＡＭ３４のセルフリフレッシュモードを解除し、プロセッサ３２による外部リフレッシュに切り替える。プロセッサ３２は、初期動作プログラムに基づいて、ＳＤＲＡＭ３４内に通常動作プログラムが正しく保持されていることを確認する。ＳＤＲＡＭ３４内に通常動作プログラムが正しく保持されていない場合は、プロセッサ３２は、初期動作プログラムに基づいて、フラッシュメモリ３３内の初期動作プログラムをＳＤＲＡＭ３４内に転送する。 （もっと読む）

【課題】消費電力を低減させるとともに、信号品質を維持することが可能なメモリ制御装置及び制御方法を提供すること。
【解決手段】本発明の一態様に係るメモリ制御装置は、ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子に接続可能なメモリ制御装置であり、診断装置２、メモリ終端抵抗制御部７、ＥＣＣ回路８を備える。メモリ終端抵抗制御部７は、複数のメモリ素子毎にＯＤＴを使用とするか未使用とするかを制御するためのＯＤＴ制御信号を出力するＥＣＣ回路８は、複数のメモリ素子から送出されるデータのエラーを検出する。診断装置２は、システム運用中において、ＯＤＴ使用状況及びエラーの情報に基づいて、複数のメモリ素子のＯＤＴ使用設定を切り換える。 （もっと読む）

メモリデバイス及びシステムは、可変負荷にわたる電圧許容誤差に対処するための電圧センスラインを含む。該メモリデバイス及びシステムは、メモリモジュール上の回路構成に結合された第１の複数ピンと、該メモリモジュール上の電力レールに結合された第２の複数ピンとを有したメモリモジュールコネクタを備える。該第２の複数ピンは、外部から該メモリモジュールへの該電力レールの監視を可能にする。
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【課題】マルチコアＣＰＵモジュールを搭載し、メインＣＰＵ上で動作しているアプリケーション処理を中断することなく、サブＣＰＵでメモリ診断を行う計算機システムを得る。
【解決手段】計算機システム１は、マルチコアＣＰＵモジュール４を搭載し、メインＣＰＵ２とサブＣＰＵ３上で、それぞれ、ＯＳ１とＯＳ２が動作し、ＯＳ１はアプリケーション１１と障害対処処理を行う障害対処処理部１４を動作させ、ＯＳ２は、定期的にメモリ５の診断を行うメモリ診断処理部１３と、メモリ診断処理部１３の診断結果を障害対処処理部１４に通知する障害監視処理部１２とを動作させ、障害対処処理部１４は、メモリ障害の通知を受けると、計算機システム１を停止させるようにする。 （もっと読む）

【課題】テストコストの低減に対して有利な半導体記憶装置及びその自己テスト方法を提供する。
【解決手段】半導体記憶装置は、不揮発性メモリ１１と前記不揮発性メモリの入出力データを格納するバッファ１３とを備える主記憶部１と、揮発性メモリを備える前記主記憶部のバッファ部２と、データ入出力ピンを有する自己テストインターフェイス５０と、前記主記憶部と前記バッファ部とを制御する制御部３０とを具備し、前記制御部は、前記データ入出力ピンを介して自己テストインターフェイスから前記バッファへデータを格納し（Ｓ１）、前記バッファの格納データを、前記揮発性メモリへ書き込み（Ｓ２）、前記揮発性メモリから読み出したデータを前記バッファへ格納し（Ｓ４）、前記バッファの格納データを前記自己テストインターフェイスから読み出し、判定させる（Ｓ５）。 （もっと読む）

【課題】データプロセッサにおいて複数のメモリに対して共通のメモリパトロール回路を用いることができるようにする。
【解決手段】読み出しデータに対して誤り訂正を行って出力するメモリ（２）をＣＰＵ（１）の制御に従って定期的にリードアクセスすることによって前記メモリが保持するデータに対するメンテナンスを支援するメモリパトロール回路（４）を有する。メモリパトロール回路はＣＰＵが接続するバス(ＳＢＵＳ)を介してメモリに接続され、メモリに対して一対一対応の密結合とはされていない。メモリパトロール回路によるパトロール動作の範囲はＣＰＵの設定によって決まり、前記メモリからエラーの通知を受取ったときは当該エラーに係るデータのアドレスをメモリパトロール回路の記憶回路(４１)に保持すると共に、例えばエラーフラグ格納領域(４４)にエラーフラグをセットし、或いはＣＰＵに割り込みを要求する。 （もっと読む）

【課題】エラー発生時のダウンタイム、サービスコール数、ユーザーの手間を低減しつつ、リブート後にリブート前の処理をスムーズに再開する。
【解決手段】ＣＰＵ１２もしくはＤＭＡＣ１１ｂは処理対象データーをＲＡＭ１３に記憶させる際にＲＡＭ１３に記憶された処理対象データーのスタートアドレスとサイズ情報を領域レジスタ１１ｃに記憶させ、所定条件により自動リブートを行う際に、ＣＰＵ１２は上記スタートアドレスとサイズ情報に基づきＲＡＭ１３の処理対象データーを記憶された領域についてＲＡＭテストを行わずにリブートし、ＣＰＵ１２はリブート完了後に上記スタートアドレスとサイズ情報に基づき処理対象データーを特定して該処理対象データーの処理を行う。 （もっと読む）

【課題】揮発性記憶部に、一定期間の間、データを一定に保持するために必要な処理が行われなくても、当該揮発性記憶部に記憶されたデータの消失を防止可能な技術を提供することを目的とする。
【解決手段】コンピュータ装置１は、ＤＲＡＭ４と、保持能力値取得部６と、個数決定部７と、制御部８とを備える。保持能力値取得部６は、ＤＲＡＭ４の保持能力値を決定する。個数決定部７は、保持能力値に基づいて、記憶対象のデータが、ＤＲＡＭ４に記憶されるべき個数を決定する。制御部８は、記憶対象のデータを、個数決定部７で決定した個数だけＤＲＡＭ４に記憶する。 （もっと読む）

【課題】プログラムとデフラグとを並行して実行した場合に、不揮発性メモリに格納されたデータに発生する不整合を未然に防止する。
【解決手段】メモリとデフラグ部とメモリ保護部とバッファメモリとＣＰＵとＭＭＵとが接続され、バッファメモリは、デフラグのコピー元とコピー先とのメモリのアドレスとコピー先フラグとを含み、デフラグ部は、デフラグ部の状態フラグを備え、メモリページ切り替えのタイミングで、デフラグのコピー元とコピー先とのメモリのアドレスをバッファメモリに格納しデフラグし、メモリ保護部は、ＣＰＵからメモリの参照または更新の命令と対象メモリのアドレスを受信し、状態フラグが非アイドル状態の場合、デフラグのコピー元とコピー先と、コピー先フラグと、命令と、命令の対象アドレスとに基づいて、参照または更新の命令の対象アドレスを再決定するか、ＣＰＵに失敗を通知する。 （もっと読む）

【課題】情報処理装置について、装置構成を複雑化させることなく、動作の高速化と高信頼性を実現する。
【解決手段】本発明の一例である情報処理装置１は、プロセッサ２と、プロセッサ２に使用される不揮発性メモリ３と、プロセッサ２から不揮発性メモリ３への書き込みが発生した場合に、書き込み位置の重複回数を抑えるために当該書き込み位置がずれるように書き込みアドレスを発生させるアドレス発生手段１６と、書き込みの新しさを表わす順序情報１９を発生させる順序発生手段１７と、アドレス発生手段１６によって発生された書き込みアドレスに対して、順序発生手段１７によって発生された順序情報１９を対応付けて、書き込み情報２１を記憶する書き込み制御手段１８とを具備する。 （もっと読む）

【課題】故障を即時かつ確実に検出して不安定な状態で処理し続けることを阻止する。
【解決手段】第一プロセッサが所定のプログラムを実行した結果として出力する第一情報から第一誤り検出符号を生成する。そして、第一プロセッサと同一の演算結果を出力するべく構成されている第二プロセッサがプログラムを実行した結果として出力する第二情報から第二誤り検出符号を生成する。そして、第一情報と第二情報が同一であるか否かを検出するとともに、第一誤り検出符号と第二誤り検出符号が同一であるか否かを検出し、検出の結果に基づいて第一情報あるいは第二情報のメインメモリへの書き込みを制御する。 （もっと読む）

メモリボールトと関連した動作パラメータの第１群を監視するため、メモリボールトと関連した動作パラメータの第２群を調整するため、および、ホストデバイスへの警報および報告動作を実行するために作動する、システムおよび方法が本明細書において開示される。
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【課題】本構成を有さない場合に比べ、メモリに対する異常データの書込みに対処することができるメモリ制御装置及びメモリ制御プログラムを提供する。
【解決手段】生成した識別子をＩＤレジスタ３２に設定し、データバス３０に出力された合成データに含まれる識別子とＩＤレジスタ３２に設定されている識別子が一致する場合は、比較回路３４により出力された、ＬレベルのＷＥ信号によりＮＶＭ２０に書込データが書込まれ、記憶される。 （もっと読む）

【課題】過渡エラー制約を受ける電子システム用の処理手法を提案し、過渡エラーの様相を検出し、それらを修正することである。
【解決手段】本発明は、過渡エラー制約を受ける電子システムの処理手順に関し、単一物理チャネルにある二つの仮想チャネルが所定のリアルタイムサイクルでタイミングよく多重化され（使用の前に票決できるように、仮想チャネルの各実行から生じるデータは記憶されている）、エラーが検出された場合には、処理中のリアルタイムサイクルは禁止され、再ロードされたコンテキスト始まる次のサイクルの仮実行からなる再開始を行うように異常のないコンテキストが再ロードされる。本発明は、また、メモリアクセスの監視装置にも関する。 （もっと読む）