【課題】適切な入力パラメータ値セットを特定する。
【解決手段】設定されている入力変数値セットの各々について、当該入力変数値セットの各々について実測出力変数値を格納する実測出力変数値格納部に格納されているデータから実測出力変数値のばらつきに関連する指標値を算出する。そして、所定のシミュレータに、候補の入力パラメータ値セット及び入力変数値セットの各々に対する計算出力変数値を算出させて、当該計算出力変数値と、該当入力変数値セットについての実測出力変数値との差を、該当入力変数値セットについての指標値を用いて評価した部分誤差を全ての入力変数値セットについて考慮した結果である全体誤差を算出する処理を繰り返して、当該全体誤差が最小となる候補の入力パラメータ値セットを特定する。 （もっと読む）

Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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【課題】メッシュ部が設けられた場合であってもクロックスキューを正確に見積もることができる、タイミング解析装置、タイミング解析方法、及びタイミング解析プログラムを提供すること。
【解決手段】回路データを取得する回路データ取得部と、前記回路データに基づいて、前記クロック源から前記クロック供給先に至る２つのパスを、第１パス及び第２パスとして設定するパス設定部と、前記第１パスにおける前記メッシュ部の出力端である第１出力端と、前記第２パスにおける前記メッシュ部の出力端である第２出力端との間の距離を、接続点間距離として算出する、距離算出部と、前記接続点間距離に基づいて、前記クロック信号が前記クロック源から前記メッシュ部の出力端に到達するまでの時間がどれだけばらつくかを示すグローバル係数を決定する、グローバル係数決定部と、前記グローバル係数に基づいて、前記第１パス及び前記２パスにおけるクロック供給タイミングを検証する、タイミング検証部とを具備する。 （もっと読む）

【課題】ＥＣＯにより半導体集積回路のレイアウト変更を行う際に、レイアウト変更に用いるＥＣＯ対象セルを効率良く選出する。
【解決手段】半導体集積回路設計装置として動作するコンピュータ１００は、第１の候補抽出処理を行って、レイアウト変更がなされるレイアウトパターンに配置された複数のＥＣＯ対象セルから候補を抽出し、抽出された各候補から、レイアウト変更に用いるＥＣＯ対象セルを選出する。第１の候補抽出処理は、「抽出された候補が、レイアウト変更がなされる場所におけるソース側のセルであるソースセルの出力端子負荷容量の制限範囲内にある」第１の条件と、「ソースセルに対応するターゲット側のセルであるターゲットセルが、抽出された候補の出力端子負荷容量の制限範囲にある」第２の条件のうちの片方の条件を基準として候補を抽出する処理である。 （もっと読む）

【課題】ＬＳＩ開発の設計、検証に必要なプロセスを削減し、短期間で高品質なＬＳＩの開発を行う。
【解決手段】ＨＤＬ変換装置１０に入力されるアサーション記述ファイル２０からプロパティを抽出するアサーションプロパティ抽出部１１と、アサーション記述言語とハードウェア記述言語との変換に用いる変換情報を記憶したアサーション言語−ＨＤＬ言語変換データベース１３と、抽出したプロパティを変換情報に基づいて、ハードウェア記述言語の動作記述に変換し、該動作記述を含むＨＤＬファイル４０として出力するＨＤＬ変換部１２とを備える。 （もっと読む）

【課題】プロセッサを備えるシステムを、精度を維持しながら高速でシミュレーションするシミュレーション装置の実現。
【解決手段】プロセッサ1を備えるシステムのシミュレーション装置であって、命令単位シミュレーションでレイテンシ算出可能な動作をシミュレーションする命令レベルシミュレーション部21と、命令単位シミュレーションでレイテンシ算出不可能な動作についてサイクル単位シミュレーションする論理レベルシミュレーション部22と、使用する資源が使用可能になる時刻情報を格納する資源管理表を備える資源管理部23と、を備え、レイテンシ算出不可能な動作のサイクル単位シミュレーションを論理レベルシミュレーション部22で実行し、シミュレーション結果に基づいて資源が使用可能になる時刻情報を、前記資源管理部に通知する。 （もっと読む）

【目的】 回路トポロジ制約を含む制約式を用いて、個人の技量に依存せず、コンピュータのタクト時間を短縮できる半導体装置の自動設計システムの構築を目的とする。
【構成】 回路図内に含まれるトランジスタのそれぞれの回路定数を制約式に基づいて算出する第１の手段と、回路定数が反映された回路図に対して電気的特性の算出を行う第２の手段と、電気的特性の算出結果が設計仕様を満たすようになるまで、パラメータへの代入値を変更しながら上記手段の処理をループさせる第３の手段と、キルヒホッフの電流則を反映する制約条件を回路図から抽出して制約式に含ませる第４の手段とを、出力制御部１０７とシミュレータ制御部１０４と入力制御部１０５と回路シミュレータ部１０３とトポロジ制約抽出部１０６で構成することを特徴とする。 （もっと読む）

【課題】非線形要素の特性が区分折れ線近似された非線形システムの動作点を高速且つ確実に収束することができる方法等を提供する。
【解決手段】解ｘ^（ｎ）が属する非線形要素の動作区間を特定する動作区間特定処理と、動作区間における非線形要素の直線の傾き及び切片を計算し、傾き及び切片から非線形システムを表す方程式を線形化した式に基づいて、解ｘ^(ｎ)を求める処理と、解ｘ^（ｎ）が属する前記非線形要素の動作区間と、解ｘ^{（ｎ−１）}が属する動作区間とが一致した場合に解ｘ^（ｎ）を求める解とする処理とを備え、動作区間特定処理では、Ｘ軸を基準としたときの解ｘ^（ｎ）が属する第１動作区間と、Ｙ軸を基準としたときの解ｘ^（ｎ）が属する第２動作区間とをそれぞれ求め、第１動作区間及び第２動作区間のうち解ｘ^{（ｎ−１）}が属する動作区間に近い方を非線形要素の動作区間として特定する。 （もっと読む）

【課題】
電子回路部品及び接続部のモデル化が容易で、リターンパスを正確に再現できる連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラムを提供することを課題とする。
【解決手段】
電子回路部品が接続される複数の導電層が存在する空間内における電磁界解析と前記電子回路部品の回路解析とを連携して行う連携解析シミュレーション装置であって、前記電子回路部品と前記複数の導電層を接続する複数の接続部を含む区間又は領域に仮想的な導電部である仮想導電部を生成する仮想導電部生成部と、前記導電層に前記接続部が接続される位置において、前記仮想導電部と前記導電層を仮想的に接続する仮想接続部を生成する仮想接続部生成部と、を備える。 （もっと読む）

【課題】論理的に開かないフォールスパスを削除した解析を行うことができ、現実と相関が取れた解析結果を得ることができるディレイ解析装置を提供する。
【解決手段】ディレイ解析装置であって、集積回路上で信号伝播が遅延するパスとなり得るパスの始点ラッチと終点ラッチに関するデータを取得する取得部１０１と、始点ラッチから終点ラッチまでの間のピンごとに仮定故障を設定し、始点ラッチ、終点ラッチ間のパスが開くか否かの判定を設定ごとに行う判定部１０３と、パスが開かないと判定された場合のピンでは分布が後段に伝播しないように統計的タイミング解析を行う解析部１０４とを有する。 （もっと読む）

【課題】ノイズ発生による回路性能の変化を把握するとともに、ノイズによる性能劣化を回避するクロックツリーの設計を支援する。
【解決手段】設計支援装置１００は、対象回路設計情報１０１を取得すると、ノイズによる影響を把握するためアナログ回路に関する情報を取得して、ノイズ入力タイミングと性能変化との関係を検証する（ステップＳ１１０）。また、ノイズを発生させる回路を把握するためデジタル回路に関する情報を取得し、回路内で発生するノイズを算出する（ステップＳ１２０）。そして、ステップＳ１１０，１２０にて得た情報を用いてノイズの入力タイミングを回路性能への影響の小さいタイミングに調整する（ステップＳ１３０）。最後に、回路全体の動作タイミングを、特定した入力タイミングの期間と、ステップＳ１２０によって算出されたノイズのピークとが重複しないようなタイミングに調整したクロックツリーを設計する（ステップＳ１４０）。 （もっと読む）

【課題】切り欠き等の複雑な形状を含むＰＤＮを、高速に解析することができるパワーインテグリティ解析装置を提供する。
【解決手段】パワーインテグリティ解析装置１は、多層構造の回路基板に含まれる電源層及びグラウンド層の形状とその配置を示す構造情報を入力する構造情報入力部１０と、電源層及びグラウンド層を格子状に分割し、対向する２つの単位面によって挟まれた３次元領域を単位セルとして画定する単位セル画定部１１と、各単位セルに単位セル等価回路の基本構成を適用し各単位セルの単位面の大きさと単位面間の距離とに基づいて、各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結して全体の等価回路を生成する等価回路生成部１３と、所定の位置に電圧を印加したときに他の位置に生じる電圧値を計算するパワーインテグリティ計算部１４とを備える。 （もっと読む）

【課題】効率的かつ正確な協調シミュレーションを実現させること。
【解決手段】検証支援装置１００は、ソフトウェアシミュレータ１１０や、ハードウェアシミュレータ１２０それぞれから他のシミュレータに対して実行対象データの転送を行う際に、各シミュレータの仕様に応じた処理時間のズレを特定し、特定したズレを調整したスケジューリングを行う。また、検証支援装置１００は、ソフトウェアシミュレータ１１０からハードウェアシミュレータ１２０への通信ポート数に制限がある場合、通信ポートのビジー状態を把握して適切な通信経路を選択する機能も備えている。したがって、効率的な通信処理が可能となり、他のシミュレータの機能を活かした協調シミュレーションが可能となる。 （もっと読む）

【課題】プロセス変動が回路特性に及ぼす影響を予測可能とするシミュレーション方法を提供する。
【解決手段】ＭＯＳＦＥＴを有する半導体回路のばらつき解析用に、ＭＯＳＦＥＴのＳＰＩＣＥパラメータの設定値を算出する回路シミュレーション装置であって、当該回路シミュレーション装置は、ＭＯＳＦＥＴのばらつき特性に影響を及ぼす変数として、ＭＯＳＦＥＴの製造条件又は素子構造に関する変数を含み、当該変数により定義される物理量とＳＰＩＣＥパラメータとの間に物理的な相関を有する普遍的関数により構成された中間モデル式を記憶する記憶部１０１と、この中間モデル式に含まれる変数に関する情報を設定するための設定部１０２と、設定部に設定された情報と、記憶部に記憶された中間モデル式とに基づいて、ＳＰＩＣＥパラメータの設定値を算出する算出部１０３と、上記半導体回路のプロセス変動依存性を出力する出力部１０４とを備える。 （もっと読む）

【課題】設計者における最適化処理時間を削減しつつ、要求仕様を満たす又は満たさない場合でも当該要求仕様に近い回路を自動設計する。
【解決手段】特定の機能を有する回路構成とプロセス制約条件との組み合わせにて、要求仕様の各項目についての解仕様空間における非劣解であるパレート最適解の集合を抽出し、さらに回路構成及びプロセス制約条件との全ての組み合わせについてのパレート最適解と、各プロセス制約条件についてのパレート最適解とをさらに抽出する。このようなデータを設計者に頒布することによって、パレート最適解を生成する時間を節約することができるようになり、設計者は、このようなデータを用いて希望する機能を有する最適な回路を設計することができるようになる。 （もっと読む）

【課題】効率的な時分割多重化論理回路挿入を行う論理エミュレーションの提供。
【解決手段】ハードウェア記述言語により記述した内部論理機能ブロック接続状態を論理分割し、該分割した機能ブロックを接続する論理的接続ピン数が物理的ピン数を超えると判定したとき、論理的接続ピン数が物理的ピン数以下に収まるように時分割多重化回路を挿入したＦＰＧＡ用データを生成する第１機能と、該生成したＦＰＧＡ用データを用い、コンピュータの１システムクロック期間中に、予め設定した多重化起動トリガ数にピン多重度数を乗算した数の駆動クロックを発生させ、該論理エミュレーションを実行する第２機能と、時分割多重化回路が多段挿入されている接続状態を検出し、該多段挿入を禁止するように物理的論理素子用データを修正する第３機能と、この修正物理的論理素子用データを用いて設定した最大駆動クロック数により論理エミュレーションを実行する第４機能とを実行させるもの。 （もっと読む）

【課題】半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法。
【解決手段】半導体抵抗素子１０２と、半導体抵抗素子１０２の端子部上に、半導体抵抗素子１０２の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトＣＴと、複数のコンタクトＣＴ上に形成された配線１０１と、を備えた半導体回路のシミュレーション方法。１つのコンタクトＣＴの抵抗値と、長手方向において隣接するコンタクトＣＴ間の半導体抵抗素子１０２による寄生抵抗値との比を、定数ｋとして定義し、半導体抵抗素子１０２の端子部と、複数のコンタクトＣＴと、を含む寄生抵抗ネットを、定数ｋを用いることによりモデル化する。 （もっと読む）

【課題】半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法。
【解決手段】端子部と抵抗本体部とを有するウェル抵抗素子１０２と、端子部上に形成されたコンタクトＣＴと、を備えた半導体回路のシミュレーション方法。コンタクトＣＴと抵抗本体部との間の端子部の寄生抵抗Ｒｔ０を、次式によりモデル化する（ただし、ρ_０、Ｌ'_０、Ｗ'_０：フィッティングパラメータ、Ｌ'：前記ウェル抵抗素子の長手方向の前記端子部の長さ、Ｗ'：前記ウェル抵抗素子の幅方向の前記端子部の幅）。
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【課題】効率的に回路の設計を行なうことができる回路設計支援システム、回路設計支援方法及び回路設計支援プログラムを提供する。
【解決手段】回路設計支援サーバ２０の制御部２１は、作成したテンプレートについて動作検証を実行する。この場合、制御部２１は、テンプレート回路に含まれるデバイスの属性をデバイス管理データ記憶部２２から特定して、属性の組み合わせパターンを生成して、パターン検証処理を実行する。検証した結果、すべてのパターンにおいて不具合がない場合には、制御部２１は、作成したテンプレートをテンプレート管理データ記憶部２４に登録する。設計者が信号種別から信号名を選択した場合、設計者端末１０は、この信号名に関連付けられたシェープデータを回路設計支援サーバ２０のテンプレート管理データ記憶部２４から取得して表示する。 （もっと読む）

【課題】効率的な検証工程の情報を提供すること。
【解決手段】優先度決定部１ｅは、設計対象の設計仕様が備える処理手順の検証要求に応じて、処理手順を検証する検証用情報の少なくとも１つを選択し、選択した検証用情報が有する処理手順の実行を制約する条件を示すパラメータに応じてパラメータの優先度を決定する。検証順位決定部１ｆは、優先度決定部１ｅにより決定された優先度に基づいて選択された検証用情報の検証順位を決定する。出力部１ｇは、優先度決定部１ｅにより選択された検証用情報を識別する情報を、検証順位を明示して出力する。 （もっと読む）