【課題】誘電体層の厚さを均一化させることにより耐電圧特性を向上させ、熱衝撃によるクラックを抑制して信頼性を向上するとともに、静電容量の大容量化を具現した積層セラミック電子部品とその製造方法を提供する。
【解決手段】平均厚さが１μｍ以下である複数の誘電体層１が積層されたセラミック本体と、上記誘電体層１に形成され、下記数式で表される連結性が９０％以上である内部電極層２とを含み、上記誘電体層１に対する上記内部電極層２の厚さ比率が０．８〜１．３である。
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【課題】シリコン基板に設けられた穴の内部に導電体と誘電体を配置することにより、キャパシタを構成してなるキャパシタ構造体において、穴をより深くしたり、穴の平面形状を複雑な形状とすることなく、導電体間の対向面積を増加させて容量値の増大が実現できるようにする。
【解決手段】穴２０は、シリコン基板１０の一方の主面に開口する有底穴であり、穴２０の内部にはシリコン基板１０よりなる突起２１が設けられ、穴２０の底面は、突起２１による凹凸面とされており、穴２０の内部では、穴２０の底面および側面に、これらの面側から第１の導電体３１、誘電体４０、第２の導電体３２が順次積層されているとともに、第１の導電体３１および誘電体４０は、突起２１による凹凸面の形状を承継した層形状とされている。 （もっと読む）

【課題】実装の方向性を無くしつつ、高ＥＳＲ化及び低ＥＳＬ化を図ることができる積層コンデンサを提供する。
【解決手段】積層コンデンサ１では、ＥＳＲ制御部が静電容量部の上下に分離配置されている。したがって、実装時に積層コンデンサ１を上下任意に配置できる。また、積層コンデンサ１では、各ＥＳＲ制御部に接続される外部電極３，４が物理的に離間している。これにより、実装面と反対側のＥＳＲ制御部は、中央の静電容量部と同様に機能することとなる。したがって、積層コンデンサ１全体では、単体のＥＳＲ制御部が存在する場合と等価となり、高ＥＳＲ化を実現できる。さらに、積層コンデンサ１では、外部電極３，４が物理的に離間していない場合に比べて外部電極３，４間の最小電流ループ距離が短くなる。これにより、低ＥＳＬ化を実現できる。 （もっと読む）

【課題】高い静電容量を有するとともに、優れた高温負荷寿命を有し、かつ誘電損失の低い積層セラミックコンデンサを提供する。
【解決手段】複数の誘電体層５と複数の内部電極層７とが交互に積層されたコンデンサ本体１と、該コンデンサ本体１の前記内部電極層７が露出した端面に設けられた外部電極３とを有する積層セラミックコンデンサであって、前記誘電体層５がチタン酸バリウムを主結晶粒子として含有する誘電体磁器からなり、前記誘電体層５が、隣接する前記内部電極層７間において、粒径の大きい主結晶粒子を含む領域と粒径の小さい主結晶粒子を含む領域とを有している。 （もっと読む）

【課題】外部電極の端部における応力集中によりセラミック素体のクラックを抑制することを可能とする電子部品を提供する。
【解決手段】第１，第２の外部電極５，６が、セラミック素体２の側面を覆う外部電極本体部と、外部電極本体部に繋がっており、セラミック素体２の上面及び下面に至っている折り返し部とを有する。セラミック素体２内に、複数の補強電極７，８が形成されている。複数の補強電極７，８のうち少なくとも１つの補強電極の端部が、セラミック素体２の上面または下面において、折り返し部における厚膜電極層５ａ，６ａよりもセラミック素体２の内側において露出している。めっき層５ｂ，６ｂが、厚膜電極層５ａ，６ａ及び少なくとも１つの補強電極の露出している部分を覆うように形成されており、それによって折り返し部において、厚膜電極層５ａ，６ａの内側端縁よりめっき層５ｂ，６ｂの内側端縁が内側に位置している、電子部品１。 （もっと読む）

【課題】誘電体層を薄層化しても、高い比誘電率を有し、低誘電損失で信頼性の高い積層型セラミック電子部品を提供すること。
【解決手段】誘電体層（厚みｔ１）と電極層（厚みｔ２）とが積層された素子本体を有する積層型セラミック電子部品であって、誘電体層（２）が、ＡＢＯ_３（ＡはＢａを含み、ＣａまたはＳｒを含んでもよい、ＢはＴｉを含み、ＺｒまたはＨｆを含んでもよい）で表される化合物を含み、化合物１００モルに対し、ＭｇＯを０．７５〜２．０モル、Ｙ、Ｄｙ、Ｈｏ等の酸化物を酸化物換算で０．４〜１．０モル、ＳｉＯ_２を０．４〜０．８モル含み、電極層が形成されるべき領域に電極層が形成されていない電極不存在部（３０）の少なくとも一部には、Ｍｇを含む偏析相（２０）が形成されており、電極層（３）の線被覆率が６０〜９０％、０．３≦ｔ１≦２．０、０．３≦ｔ２＜１．０である。 （もっと読む）

【課題】面取りされた丸み部においても外部電極が確実に連続して設けられるようなコンデンサを提供する。
【解決手段】複数の誘電体層６が積層され、第１主面Ａと端面との間に丸み部を有する積層体２と、積層体２の誘電体層６間に設けられた内部電極３と、内部電極３に接続されるように積層体２の端面に設けられ、丸み部を経て第１主面Ａに延在する延在部を有した外部電極４とを具備しており、第１主面Ａ側の誘電体層６の厚みは、端部側が中央部側より小さくなっているコンデンサ１である。 （もっと読む）

【課題】 焼成後のクラックやノンラミネーション等の構造欠陥を有効に防止でき、かつ耐圧不良が改善された積層セラミック電子部品の製造方法を提供すること。
【解決手段】 セラミック粒子を含むグリーンシートの形成工程と、導電性粒子を含む電極ペーストを用いて電極パターンを形成する工程と、電極パターンと相補関係にある余白パターンを余白セラミック粒子を含む余白ペーストを用いて形成する工程とを有し、電極パターンの単位体積あたりの導電性粒子の質量をｄ１、電極パターン厚みをｔ１、余白パターンの単位体積あたりの余白セラミック粒子の質量をｄ２、余白セラミック粒子の平均粒子径をｒ２、余白パターン厚みをｔ２、セラミック粒子の平均粒子径をｒ３とした場合に、０．９≦ｒ２／ｒ３≦１．１、０．７≦ｔ２／ｔ１≦０．９および１．２５≦ｄ１／ｄ２≦１．６７である電子部品の製造方法。 （もっと読む）

【課題】焼成後のクラック等の構造欠陥が抑制され、かつショート不良を防止できる積層型電子部品の製造方法を提供すること。
【解決手段】グリーンシート２０と電極パターン３０と余白パターン４０とを有する積層体ユニットを複数形成する工程と、積層体ユニットを積層する工程と、を有し、積層工程において、第１の積層体ユニットの余白パターンの表面であって、第２の積層体ユニットのグリーンシートの表面と接触する面を第１面４０ａとし、第２の積層体ユニットのグリーンシートの表面であって、第１の積層体ユニットの余白パターンの表面と接触する面を第２面２０ａとした場合に、第１面４０ａの表面粗さＳｚ１と第２面２０ａの表面粗さＳｚ２との差ΔＳｚが０．６０〜１．６０μｍであって、Ｓｚ１およびＳｚ２は非接触方式により測定される積層型電子部品の製造方法。 （もっと読む）

【課題】製造が容易であり、製造コストの低減を図ることが可能な積層型コンデンサを提供すること。
【解決手段】積層体２では、誘電体層３２を介在させて第１の内部電極層２０と第２の内部電極層２６とが交互に積層されている。第１の内部電極層２０は、第１の側面４に引き出されるように伸びる第１の内部電極２２と、第３の側面８に引き出されるように伸びる第２の内部電極２４とを有する。第２の内部電極層２６は、第２の側面６に引き出されるように伸びる第３の内部電極２８と、第４の側面１０に引き出されるように伸びる第４の内部電極３０とを有する。第２の内部電極２４と第４の内部電極３０とにより、第１の容量成分が形成される。第１の内部電極２２と第４の内部電極３０とにより、第２の容量成分が形成される。第２の内部電極２４と第３の内部電極２８とにより、第３の容量成分が形成される。 （もっと読む）

【課題】本発明は積層セラミックキャパシタに関する。
【解決手段】本発明による積層セラミックキャパシタは、内部電極及び誘電体層が交互に積層された積層セラミックキャパシタにおいて、前記内部電極の長さをＡとし、前記内部電極が有する気孔を除いた内部電極の長さの総合をＢとする場合、Ｂ／Ａを内部電極の連結性と定義し、前記内部電極のうち一端から一定の長さだけの区間を外側区間、前記外側区間を除いた残りの内部電極区間を内側区間、前記内部電極の一端から前記積層セラミックキャパシタの一面までの誘電体層を縁区間と定義する場合、前記外側区間の長さは前記縁区間の０．１〜０．３倍であり、前記外側区間の内部電極は前記内側区間の内部電極よりも低い連結性を有するように形成される。 （もっと読む）

【課題】本発明は積層セラミックキャパシタに関する。
【解決手段】本発明による積層セラミックキャパシタは、内部電極及び誘電体層が交互に積層されて形成された有効層と、上記有効層の上面及び下面に誘電体層が積層されて形成された保護層とを含み、上記保護層の厚さは上記有効層内の内部電極の平均厚さと誘電体層の平均厚さの和の１０．０から３０．０倍である。 （もっと読む）

【課題】静電容量を安定的に確保しながら、熱衝撃によるセラミック積層体のクラック及び絶縁破壊を効果的に防止することができる積層セラミックキャパシタを提供する。
【解決手段】内部電極４及び誘電体層６が交互に積層された有効層２０と、この有効層２０の上面及び下面に誘電体層６が積層されて形成された保護層１０とを含む。有効層２０は積層方向において外側部、内側部及び外側部の順で構成され、外側部の内部電極の厚さは内側部の内部電極の厚さより薄く形成され、外側部の厚さは保護層１０の厚さの０．１から０．５倍である。 （もっと読む）

【課題】ギャップ寸法が狭い複数の外部端子電極が主面に形成されたセラミック電子部品を得るために、集合部品を複数のブレイク誘導穴がミシン目のように配列された所定のブレイクラインに沿ってブレイクするとき、狭いギャップ寸法のために、円滑なブレイクが不可能となることがある。
【解決手段】集合部品４１は、ブレイク誘導穴４８，４９が通るブレイクライン上において、外部端子電極用導電性ペースト膜４３と交差する第１の領域４６と交差しない第２の領域４７とを有する。複数のブレイク誘導穴は、第１の領域４６および第２の領域４７に跨るように配置された、少なくとも１つの跨りブレイク誘導穴４９を含む。 （もっと読む）

【課題】積層型チップキャパシタに関する。
【解決手段】積層型チップキャパシタは、対向する第１及び第２側面と上下面を有するキャパシタ本体と、上記本体内で交代に配置される複数の第１及び第２内部電極と、上記第１及び第２側面にそれぞれ形成され、下部エッジを囲んで下面に一部延長された第１及び第２外部電極と、上記下面に形成された第３外部電極とを含む。上記第１及び第２内部電極はキャパシタ本体の下面に垂直に配置される。上記それぞれの第１内部電極は上記第１側面及び下面に引出された第１リードと上記第２側面及び下面に引出された第２リードを具備し、上記それぞれの第２内部電極は上記第１及び第２リードの間から下面に引出された第３リードを具備する。上記第１乃至第３リードは、上記キャパシタ本体の外面に露出した各リードのエッジの全体の長さにわたって上記第１乃至第３外部電極とそれぞれ接触して連結される。 （もっと読む）

本発明は電気的多層コンポーネントに関し、この電気的多層コンポーネントは、複数の交互に積層配置したセラミック層（２）及び少なくとも１つの電極層（３）を有して一体品構成とした基体（１）を備える。基体（１）は、互いに対向する２つの端面（４，４′）及び互いに対向する２つの側面（５，５′）と共に、複数個の外部電極（６，６′）及び少なくとも３個の内部電極（７，８，９）を有する。内部電極（７，８，９）は、それぞれ１個の外部電極（６，６′）に割り当てて接続する。端面（４，４′）のうち少なくとも一方から延在する少なくとも１個の第１内部電極（７）、及び端面（４，４′）の他方から延在する少なくとも１個の第２内部電極（８）は、互いに第１間隔（ａ）をとって離間する。さらに、側面（５，５′）の一方から第３内部電極（９）が延在し、第３内部電極（９）は、第１内部電極（７）又は前記第２内部電極（８）に対して第２間隔（ｂ）をとって離間する。 （もっと読む）

【課題】 内部電極間隔の寸法制御が容易なセラミックコンデンサ及びその製造方法を提供する。
【解決手段】 本発明に係るセラミックコンデンサ１Ａにおいては、櫛歯状の一対の内部電極１８ａ、１８ｂ、１８ｃは基板１０の基板面に対して垂直に立設されており、セラミック誘電体２１はその一対の内部電極１８ａ、１８ｂ、１８ｃの間隙Ｇに充填されている。そのため、内部電極１８ａ、１８ｂ、１８ｃの寸法はセラミック誘電体２１が形成される前後において実質的に変化せず、内部電極形成時の寸法が維持される。このように、このセラミックコンデンサ１Ａによれば、内部電極１８ａ、１８ｂ、１８ｃの寸法を容易に制御することができるため、内部電極間隔の寸法制御についても容易におこなうことができる。 （もっと読む）

【課題】 内部電極の面方向が実装面と直交するように配向した状態で実装される積層コンデンサにおいて、Ｓ２１通過特性が悪化することを防止する。
【解決手段】 複数組の第１および第２の内部電極２３，２４が、少なくとも１組の第１および第２の内部電極２３，２４によってそれぞれ与えられる２個のコンデンサユニット３４，３５を構成するようにし、２個のコンデンサユニット３４，３５が、互いの間に、各コンデンサユニットを構成している第１および第２の内部電極２３，２４間の間隔より広い間隔３６を隔てて位置され、それによって、コンデンサ本体２５の積層方向での第１および第２の内部電極２３，２４の全体としての分布領域Ｄが広げられるようにする。 （もっと読む）

【課題】 機械的強度の向上が図られたセラミックコンデンサの製造方法を提供する。
【解決手段】 本発明に係るセラミックコンデンサ１Ａの製造方法においては、櫛歯状の一対の内部電極１８ａ、１８ｂ、１８ｃを基板１０の基板面に対して垂直に立設した後、その一対の内部電極１８ａ、１８ｂ、１８ｃのそれぞれの端面を露出させ、その露出した端面に一対の外部電極２４Ａ、２４Ｂを形成する。このように、このセラミックコンデンサ１Ａの製造方法においては、各内部電極１８ａ、１８ｂ、１８ｃが櫛歯状に一体成型されており、その端面を露出させた上でその端面に外部電極２４Ａ、２４Ｂを形成することで、確実かつ容易に外部電極を形成することができる。 （もっと読む）

【課題】コンデンサ等を配線基板に内蔵する場合、半導体チップと外部との間で誘電率が低い信号配線を構成し、信号の伝送遅延を抑制可能な配線基板を提供する。
【解決手段】本発明の配線基板１０は、半導体チップ２００（搭載部品）を載置し、上下を貫通する収容穴部１１ａが開口されたコア材１１と、収容穴部１１ａに収容されくり抜き部１００ａが形成されたコンデンサ１００（内蔵部品）と、コア材１１の上下にそれぞれ絶縁層及び導体層を交互に積層形成した配線積層部１２、１３と、収容穴部１１ａとコンデンサ１００の間隙部、及びくり抜き部１００ａに充填されコンデンサ１００の材料より誘電率が低い樹脂充填材５０、５１と、樹脂充填材５１を貫通するスルーホール導体６０を備えている。スルーホール導体６０は第１配線積層部１２を介して半導体チップ１００に接続される信号配線として用いられ、低い誘電率により信号の伝送遅延を抑制し得る。 （もっと読む）