【課題】デバイスの損傷を防ぎ、保護することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】基板１上に配線層３が形成された第１の積層体１０と、第１の積層体１０の主面上にその主面を重ねて配設され、基板上１１に配線層１３が形成された第２の積層体２０と、第１の積層体１０または第２の積層体２０の少なくとも一方の基板上に形成された機能素子とによって構成された半導体装置１００に対して、第１の積層体１０及び第２の積層体２０の主面に垂直な方向から見て、機能素子２，１２の周囲に配設され、第１の積層体１０と第２の積層体２０の界面を貫通する貫通金属部材２９を設ける。また、この貫通金属部材２９は、第１の積層体１０と第２の積層体２０を接合した後に、第１の積層体１０と第２の積層体２０を貫通する貫通孔を設け、貫通孔内に金属を埋め込むことで形成できる。 （もっと読む）

【課題】結晶欠陥が可及的に少なく、従来よりも抵抗率の低い高質のグラフェンを備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板の上方に設けられた配線とを具備する。前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有する。前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向する。 （もっと読む）

【課題】基板上への薄膜の成膜速度を上げ、かつトレンチやビアホールの底面に効率よく薄膜を成膜できる薄膜の形成方法を提供すること。
【解決手段】本発明の成膜方法は、開口幅又は開口径が３μｍ以下で、かつ、アスペクト比が１以上の段差であるトレンチ又はビアホールを有する基板上に薄膜を成膜する成膜方法であり、真空排気可能な処理室に、基板を支持する第１の電極と、前記基板に対向するように配置されターゲットを支持する第２の電極と、前記第２の電極の外側に配置されて当該第２の電極の内側にカスプ磁界を形成する複数のマグネットと、を備え、
前記処理室にＮｅを含む処理ガスを導入し、前記第１の電極と前記第２の電極の少なくとも一方にプラズマ形成用の高周波電力を供給すると共に、前記第２の電極上にカスプ磁場を生成してプラズマを発生させ、ターゲット物質をトレンチ又はビアホールを有する基板上に成膜する。 （もっと読む）

【課題】容量素子を備え、電気的特性の安定化が可能な半導体装置を提供する。
【解決手段】半導体基体１上の配線層に形成されている配線と絶縁層とからなる容量素子１０を備える。そして、容量素子１０の形成領域内の半導体基体１１上に形成されている導体パターンと、導体パターンの電位を固定するための電位固定端子２８とを備える半導体装置を構成する。 （もっと読む）

【課題】微細配線においてボイドの発生を確実に防ぐ。
【解決手段】層間絶縁膜１０２、１０３に形成された開口部１２の底面及び側壁、並びに、開口部１２以外の層間絶縁膜１０３上にあるフィールド部に、第一の金属を含むシード膜を形成し、シード膜上にレジストを形成して、開口部１２をレジストで埋め込んだ後、開口部１２の底面上に形成されたシード膜にレジストを残しつつレジストの一部を除去して、開口部１２の側壁２０２Ａ、Ｂの上部からフィールド部２０３にわたって形成されたシード膜を露出させ、開口部１２の側壁の上部、及び、フィールド部２０３に位置するシード膜上に、第一の金属よりも抵抗率が高い第二の金属を含むカバー膜を形成した後、レジストを除去してシード膜を露出させ、露出させたシード膜に、第一の金属を含むめっき膜を形成するものである。 （もっと読む）

【課題】隣接する画素の間に設ける絶縁膜は、バンク、隔壁、障壁、土手などとも呼ばれ
、薄膜トランジスタのソース配線や、薄膜トランジスタのドレイン配線や、電源供給線の
上方に設けられる。特に、異なる層に設けられたこれらの配線の交差部は、他の箇所に比
べて大きな段差が形成される。隣接する画素の間に設ける絶縁膜を塗布法で形成した場合
においても、この段差の影響を受けて、部分的に薄くなる箇所が形成され、その箇所の耐
圧が低下されるという問題がある。
【解決手段】段差が大きい凸部近傍、特に配線交差部周辺にダミー部材を配置し、その上
に形成される絶縁膜の凹凸形状を緩和する。また、上方配線の端部と下方配線の端部とが
一致しないように、上方配線と下方配線の位置をずらして配置する。 （もっと読む）

【課題】貫通孔の側面のスキャロップ形状及びアンダーカットを修復する。
【解決手段】半導体装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に配置され、前記第１の基板と前記第２の基板とを接着する接着層と、を備え、前記第２の基板及び前記接着層には、前記第２の基板及び前記接着層を貫通する貫通孔が形成されており、前記貫通孔の側面には、凹部が形成されており、前記凹部には、少なくとも有機骨格を有する樹脂が埋め込まれており、前記貫通孔の中には、導電体が形成されている。 （もっと読む）

【課題】Ｎｉシリサイドを用いてＳｉＣ上で信頼性の高い低抵抗の電極を低コストで得る。
【解決手段】ｎ型ＳｉＣ層１１上にＮｉ層１２が形成される（図１（ａ））。熱処理を行うことによってＮｉ層１２のＮｉとｎ型ＳｉＣ層１１のＳｉとを反応させ、Ｎｉシリサイド層１３を形成させる（図１（ｂ））。この状態で酸化雰囲気中で熱処理を行う（図１（ｄ））。還元雰囲気中で例えば３００〜４００℃で熱処理を行う（図１（ｆ）：還元処理工程）。これにより、酸化層１５は還元され、Ｎｉ等で構成された還元層１６となる。この還元層１６は、ウェットエッチングで除去することができる（図１（ｇ）：エッチング工程）。その後、Ｎｉシリサイド層１３の上に配線層となるＴｉ／Ａｌ層３０を形成する（図１（ｈ））。 （もっと読む）

【課題】小型化、薄型化、軽量化を実現した半導体装置の提供を課題とする。また、作製時間を短縮し、歩留まりを向上することができる半導体装置の作製方法の提供を課題とする。
【解決手段】トランジスタと、トランジスタ上に設けられた絶縁層と、絶縁層に設けられた開口部を介して、トランジスタのソース領域又はドレイン領域に電気的に接続された第１の導電層（ソース配線又はドレイン配線に相当）と、絶縁層及び第１の導電層上に設けられた第１の樹脂層と、第１の樹脂層に設けられた開口部を介して、第１の導電層に電気的に接続された導電性粒子を含む層と、第２の樹脂層及びアンテナとして機能する第２の導電層が設けられた基板とを有する。上記構成の半導体装置において、第２の導電層は、導電性粒子を含む層を介して、第１の導電層に電気的に接続されている。また、第２の樹脂層は、第１の樹脂層上に設けられている。 （もっと読む）

【課題】プロセス再現性が高く、微細なホールを効率よく低コストで形成することができるホール形成方法、並びに、該ホール形成方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステムの提供。
【解決手段】基材上にピラー形成液を付与してピラーを形成するピラー形成工程と、前記ピラーが形成された基材上に絶縁膜形成材料を付与して絶縁膜を形成する絶縁膜形成工程と、前記ピラーを除去して前記絶縁膜に開口部を形成するピラー除去工程と、前記開口部が形成された絶縁膜を熱処理する熱処理工程とを含むホール形成方法である。 （もっと読む）

【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第１の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第２の導電層を形成して素子形成層を形成し、第２の導電層上に第１の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 （もっと読む）

【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅ，Ｃｅａ〜Ｃｅｄ，Ｃｅｋ，Ｃｅｌに分割され、前記複数の部分領域のうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａに絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ２０とする。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備える。前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、上面、下面及び両側面において前記ビアと接触していることを特徴とする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】高い耐電圧特性、および耐リーク特性を有する配線構造を備える半導体装置、およびその製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置は、半導体素子が設けられた半導体基板と、前記半導体基板上に形成された、上下層の導電部材を電気的に接続する接続部材と、前記接続部材と同じ層に形成された第１の絶縁膜と、前記接続部材の上面の一部と接する第１の領域、および前記第１の領域上に位置し、前記第１の領域よりも幅の広い第２の領域を含む配線と、前記第１の絶縁膜上に、前記配線の前記第１の領域の側面の上側から少なくとも一部、および前記第２の領域の底面に接して形成された第２の絶縁膜と、を有する。 （もっと読む）

【課題】成膜原料としてコバルトカルボニルを用いてＣｏ膜を成膜する場合に、下地との密着性を良好にすることができる成膜方法を提供すること。
【解決手段】処理容器１内に基板Ｗを配置し、処理容器１内に気体状のコバルトカルボニルを供給し、基板Ｗ上でコバルトカルボニルを熱分解させて基板Ｗ上にＣｏ膜を成膜するにあたり、基板ＷのＣｏ膜の下地が、Ｃｏ膜との界面近傍に混合層を形成する材料で構成されており、基板Ｗの加熱温度を１９０〜３００℃とする。 （もっと読む）

【課題】導電性ビアおよびそれを形成する方法に関する。
【解決手段】導電性ビアが、導電性接触構造と該導電性接触構造上に配置された誘電体層の突出部との間に配置された部分を含む。１つの実施形態において、突出部は、導電性接触構造上にアンダーカット層を形成し、次に、該導電性接触構造およびアンダーカット層上に誘電体層を形成することによって形成される。誘電体層に空洞を形成し、誘電体層の突出部を形成するようにアンダーカット層の材料が該空洞を通して除去される。導電性ビアの導電性材料は次に、突出部の下および空洞に形成される。 （もっと読む）

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】レジストの膜減りによって残すべき配線がエッチングされることを防止すると共に、露光機による配線パターニング時のフォーカスずれを抑制し、配線の線幅にバラツキが生じることを防止する。
【解決手段】スクライブライン内において、スクライブラインの両側では層間絶縁膜２、４、６が存在せず半導体基板１の表面が露出する領域を設け、スクライブラインの中央位置、つまり溝Ｔの間に挟まれた領域には層間絶縁膜２、４、６を残す。これにより、スクライブラインとチップとの境界位置近傍において、第３配線層７を形成する際のマスクとして用いるレジスト２１が膜減りすることを抑制できる。したがって、レジスト２１の膜減りによって残すべき配線がエッチングされることを防止できると共に、露光機による第３配線層７のパターニング時のフォーカスずれを抑制でき、第３配線層７の線幅にバラツキが生じることを防止することが可能となる。 （もっと読む）