【課題】メタルキャップ層の信頼性と生産性とを向上させた半導体装置の製造方法及び半導体装置の製造装置を提供する。
【解決手段】ＺｒＢターゲットをＡｒガスでスパッタし、第２層間絶縁膜１１と、第１配線１３と、にＺｒＢｘ（ｘ＝０．５〜４．０）を主成分にした共通する第１メタルキャップ層１６を積層した。また、ＺｒＢターゲットをＡｒガスでスパッタし、ハードマスク３２と、第２配線３４と、にＺｒＢｘ（ｘ＝０．５〜４．０）を主成分にした共通する第２メタルキャップ層３７を積層した。 （もっと読む）

【課題】界面破壊現象が発生しない炭素ナノチューブ配線の形成方法及びこれを利用した半導体素子配線の形成方法が開示されている。
【解決手段】基板上に酸化金属膜を形成した後、前記酸化金属膜上に前記酸化金属膜の表面を露出させる開口を含む絶縁膜パターンを形成する。前記開口に露出された前記酸化金属膜を炭素ナノチューブの成長が可能な触媒金属膜パターンに形成する。前記触媒金属膜パターンから炭素ナノチューブを成長させて炭素ナノチューブ配線を形成する。前述した炭素ナノチューブ配線の形成方法は、前記絶縁膜パターンと触媒金属膜パターンとの間で炭素ナノチューブが成長する現象を防止することができる。 （もっと読む）

【課題】隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減したコンタクトプラグを形成する。
【解決手段】配線構造１４から露出するシリコン基板１１の表面に、単結晶シリコン層をエピタキシャル成長し、第１コンタクト層２１を形成するステップと、第１コンタクト層２１の表面を露出するコンタクトホール２４を有する層間絶縁膜２３を形成するステップと、コンタクトホール２４から露出する第１コンタクト層２１の表面に単結晶シリコン層をエピタキシャル成長し、第２コンタクト層２５を形成するステップとを有する。 （もっと読む）

【課題】金属膜の充電特性を改善させることのできる半導体素子の金属（例えば、銅）配線及びその製造方法を提供する。
【解決手段】基板（３０）上に一つ以上の絶縁層（３２）を形成し、前記絶縁層（３２）上に形成されたリセスを埋め込む金属層が電気メッキされる前に、前記金属配線は基板に形成されているリセス上に拡散阻止層及びシード層（３４）を電気メッキして形成する。その後、前記シード層を阻止層上に形成した後に電解研磨し（３６）、前記シード層の電解研磨後、銅物質層が電気メッキ工程（３８）を用いて前記研磨されたシード層上に形成されて前記リセスを埋め込む。 （もっと読む）

【課題】本発明は、半導体素子の製造装置及びこれを用いた半導体素子の製造方法を提供するためのものである。
【解決手段】半導体素子の製造装置は、基板を移送するトランスファーチャンバーと、トランスファーチャンバーに連結され、基板の上に珪化窒化チタニウム層を形成するための第１工程チャンバーと、トランスファーチャンバーに連結され、珪化窒化チタニウム層の上にタンタリウム層を形成するための第２工程チャンバーと、トランスファーチャンバーに連結され、タンタリウム層の上に銅シード層を形成するための第３工程チャンバーと、を含む。これによって、効率よく銅配線を形成することができる。 （もっと読む）

誘電材料層などのパターニングされた誘電層に基づいてシリサイデーションプロセスを実行することによって、各々の金属シリサイド部位を各々のコンタクト領域に非常に局所的なやり方で供給することができ、一方で、全体の金属シリサイド量を著しく減らすことができる。このようにして、金属シリサイドが電界効果トランジスタのチャネル領域に及ぼす悪影響を著しく減らすことができ、なおかつコンタクト抵抗を小さく維持することができる。
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【課題】複数層の埋め込み配線を有する半導体集積回路装置において、埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐ。
【解決手段】たとえば、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上かつ約１．４４μｍ未満であり、Ｃｕ配線４３の幅およびプラグ４３Ｐの径が約０．１８μｍである場合において、Ｃｕ配線３３Ｗ上にてＣｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐを２個以上配置する。 （もっと読む）

【課題】絶縁膜に凹部を形成する際のエッチングレートの面内傾向を調整して、凹部の形状のばらつきを低減する。
【解決手段】半導体装置１００の製造方法は、半導体ウェハ上に第１の層間絶縁膜１０８を形成し、第１の層間絶縁膜１０８上に第２のエッチング阻止膜１１０を形成し、第２のエッチング阻止膜１１０を貫通して複数の凹部を第１の層間絶縁膜１０８に選択的に形成する工程を含む。ここで、第２のエッチング阻止膜１１０は、半導体ウェハの位置に応じて厚さが異なるように形成される。 （もっと読む）

【課題】密着性に優れ、高い信頼性を確保することが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１００と、半導体基板１００上に形成され、溝１１ａ（スルーホール１１ｂを含む）を有する第１絶縁膜１０と、溝１１ａ内に形成され、第１金属（例えばチタニウム（Ｔｉ））を含む金属膜（ドーピング材膜１３）と、金属膜（ドーピング材膜１３）の側面に形成された下地膜１４と、下地膜１４の側面に形成され、第２金属（例えば銅（Ｃｕ））よりなり、下地膜１４と接する面に第１金属（例えばＴｉ）を含む領域（ドーピング材含有層１５ａ）を有する金属めっき膜（銅めっき膜１５）とを有する。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】高集積化、微細加工化等の技術が今後進展した場合であっても、消費電力を低く抑えることのできるＤＲＡＭ等の半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１と、前記半導体基板１に形成されたトランジスタ１００と、前記トランジスタ１００と電気的に接続されている容量コンタクトである第一の電気素子３と、前記第一の電気素子と電気的に接続されている容量素子である第二の電気素子４００と、を有する半導体装置であって、 前記第一の電気素子３と前記第二の電気素子４００とは、前記第一の電気素子３と前記第二の電気素子４００との双方を通る前記半導体基板表面と平行な平面aーa、bーbが少なくとも二つ存在する様に接続されていることを特徴とする半導体装置。 （もっと読む）

【課題】 電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを得る。
【解決手段】 ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の底部近傍の側面は凹んでおり、この凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接している。 （もっと読む）

【課題】接触抵抗の低減されたポリシリコンプラグを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上の絶縁層に形成されたホール中に、ポリシリコンプラグが埋めこまれた構造を有する半導体装置の製造方法において、半導体基板上の絶縁層にホールを形成する工程と、前記ホールを埋めるようにポリシリコンを形成させるポリシリコン形成工程と、前記ポリシリコンを、水素雰囲気下で加熱する水素ベーク工程と、を具備する。 （もっと読む）

【課題】半導体素子の製造時のアニール処理において、タングステンプラグ構造のコンタクトのバリアメタルを構成するＴi膜が、アニール時のガス雰囲気中あるいは堆積された膜中から発生する水素をトラップするため、アニールの効果が低下する。
【解決手段】コンタクトの底面及び側壁面にＴi膜を形成し、アニール処理を加えて底面にＣ４９相のＴiシリサイド膜を形成する。未反応のＴi膜を除去した後、ＴiＮ膜８２を底面及び側壁面に形成する。再びアニール処理を加えてＣ４９相のＴiシリサイド膜をＣ５４相のＴiシリサイド膜８０に相転移させる。コンタクトホールの残存するスペースにタングステンを堆積してタングステンプラグ８４を形成する。 （もっと読む）

【課題】
絶縁膜に形成した深孔内に王冠構造のキャパシタを設ける場合、深孔内壁に形成した第１の上部電極とプレートとなる第２の上部電極との間に誘電体が介在するため、上部電極相互の接続が困難になる問題を解決する。
【解決手段】
深孔の内壁に形成される第１の上部電極２２７を導体膜２２４、導体プラグ２３６ａを介して配線２４１ａに接続し、プレートとなる第２の上部電極２３１を導体プラグ２３９ａを介して配線２４１ａに接続する構成とし、第１の上部電極と第２の上部電極を接続する。 （もっと読む）

【課題】
下層合わせマークとホトレジストの間に、可視光に対し不透明な金属膜が介在した場合、下層合わせマークが検出できなくなり、パターン形成を困難にする問題を解決する。
【解決手段】
合わせマークの下に絶縁膜が位置する構成とし、マークホール内に合わせマークと絶縁膜の多層膜から成る、段差が拡大された合わせマークを自己整合で予め形成しておき、その上に対象とする金属膜を形成する。金属膜自身が合わせマークを反映する段差を有しているので、確実な合わせを可能とする。 （もっと読む）

【課題】基材の内部に空隙を形成するための方法を提供する。
【解決手段】基材を用意する工程；少なくとも１つの犠牲材料前駆体の堆積によって犠牲材料を堆積する工程；複合層を堆積する工程；該複合層中のポロゲン材料を除去して多孔質層を形成する工程；及び積層基材を除去媒体と接触させて前記犠牲材料を実質的に除去し、前記基材の内部に空隙を与える工程を含み、前記少なくとも１つの犠牲材料前駆体が、有機ポロゲン、シリコン、極性溶媒に可溶な金属酸化物、及びそれらの混合物からなる群より選択される方法が提供される。 （もっと読む）

【課題】 デュアル配線型集積回路チップ及びその製造方法を提供する。
【解決手段】 両面に配線レベルを有する半導体デバイス、及び、両面のデバイス及び配線レベルへのコンタクトを有する半導体構造体を製造する方法を提供する。本方法は、シリコン・オン・インシュレータ基板上のデバイスへの第１コンタクトと、第１コンタクトへの第１側面上の配線レベルとを有するデバイスを製造するステップと、下部シリコン層を除去して埋込み酸化物層を露出させるステップと、埋込み酸化物層を貫通してデバイスへの第２コンタクトを形成するステップと、埋込み酸化物層の上に第２コンタクトへの配線レベルを形成するステップとを含む。 （もっと読む）

【課題】閾値電圧の制御が容易で、かつ低電圧で動作可能な半導体装置を提供する。
【解決手段】素子分離領域３０により素子分離された半導体基板２０にソース領域４０およびドレイン領域５０が離間して設けられている。ソース領域４０とドレイン領域５０との間にゲート絶縁膜６０を介して形成されたゲート電極７０が形成されている。ゲート絶縁膜６０とゲート電極７０との界面において、複数のシリコンナイトライド粒子８０がゲート絶縁膜６０に接触した状態でゲート電極７０に点在して埋め込まれている。 （もっと読む）

【課題】バリアメタルの材料となる高融点金属窒化物の成長工程を有する高融点金属窒化膜の形成方法に関し、配線のバリアメタルとなる高融点金属窒化物を低温で低抵抗に形成し、しかも、膜成長の際の反応生成物のチャンバ内の付着を防止するとともに、自然酸化膜の除去からコンタクトメタル、バリアメタルの成長までを減圧下で行うことを目的とする。
【解決手段】高融点金属のアルキルアミノ化合物を含むソースガスと還元性ガスとを使用して半導体基板上に化学気相成長法により高融点金属窒化膜を形成する高融点金属窒化膜の形成方法であって、還元性ガスを活性化する工程を含むことを特徴とする。 （もっと読む）