【課題】高アスペクト比の溝内にカバレッジ性良く絶縁膜を埋め込むと表面にスリット状の空孔が形成され、ＣＭＰで平坦化すると、ＣＭＰで用いた組成物や、研磨された除去物、その他の残渣が空孔内に残り易く、この残渣は後の工程での発塵の一原因となり得る。
【解決手段】基板１の第１の主面に、俯瞰形状が環状となる第１の溝部２Ｔを形成し、第１の主面全面に第１の絶縁膜２ａを形成し、第１の絶縁膜２ａの表面から前記第１の溝部の内部まで達する深さの空孔を残しつつ、前記第１の絶縁膜を第１の溝部に埋め込み、空孔内を埋め込むように第１の絶縁膜上に第２の絶縁膜を形成し、第１の溝部内に第１の絶縁膜および第２の絶縁膜を残しつつ、基板表面高さまで化学機械研磨法により平坦化する。 （もっと読む）

【課題】装置の信頼性や、製品の歩留まりなどを向上させる。
【解決手段】第１の開口と第２の開口との内部に金属材料を埋め込んで第１プラグと第２プラグとを設けると共に、第１プラグと第２プラグとの間を接続する接続配線を設けることで、接続導電層を形成する。そして、接続導電層において接続配線の上面を被覆するようにパッシベーション膜を形成する。このパッシベーション膜の形成工程では、高密度プラズマＣＶＤ法などのように埋め込み性に優れた成膜法で、ＳｉＯ_２などの絶縁膜を成膜することによって、パッシベーション膜を形成する。 （もっと読む）

【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。 （もっと読む）

【課題】大電流を流す第１ビアおよび第１配線を有し、且つ、当該第１ビアおよび第１配線が形成された第１面が平坦な半導体装置を提供する。
【解決手段】第１基板１００と、第１基板１００の第１面側から、当該第１基板１００を貫通する第１ビア４２０と、第１基板１００の第１面に埋設され、少なくとも一つ以上の第１ビア４２０の一端と接続する第１配線４４０と、を備えている。また、第１ビア４２０は、当該第１ビア４２０の側面と当該第１ビア４２０の底面とのなす角θ_１が、第１配線４４０の側面と第１配線４４０の底面とのなす角θ_２より大きい傾斜部を有している。 （もっと読む）

【課題】高精細化に伴う、貫通孔の微細化とさらに高アスペクト化の貫通電極を有する半導体装置の製造方法を提案する。
【解決手段】半導体基板１の厚み方向に貫通する貫通電極４を有する半導体装置の製造方法であって、半導体基板１の第１の面１ａから第１孔１０を開口する第１の工程と、第１孔１０を含む半導体基板１の第１の面１ａに絶縁膜２を形成する第２の工程と、半導体基板１の第１の面１ａと反対の面である第２の面１ｂから、少なくとも２つの第１孔１０を含んで第１孔１０へ貫通する第２孔１１を開口する第３の工程と、第２孔１１側よりスパッタ法によりシード層３を成膜する第４の工程と、シード層３に金属材料４ａをメッキ法により半導体基板１の第１の面１ａに達するまで第１孔１０を埋める第５の工程と、半導体基板１の第２の面１ｂを第２孔１１の深さ寸法より深く、厚み方向に研削する第６の工程と、を含む。 （もっと読む）

【課題】貫通電極の基板等との熱膨張率差に起因する変形を抑えるにあたり、製造プロセスの工程数を増加させることなく貫通電極の側面形状に起因するデバイス特性の劣化を抑止する、信頼性の高い電子デバイスを提供する。
【解決手段】基板１と、基板１の表面上方に形成された配線１８と、基板１の裏面から基板１を貫通しており、基板１の深さ方向において、第１の開孔１Ａａと、第１の開孔１Ａａよりも開口総面積が小さい第２の開孔１Ａｂとが接続された貫通孔１Ａに形成されてなる貫通ビア３０とを含み、貫通ビア３０は、第１の開孔１Ａａに形成された第１の電極部３０ａと、第２の開孔１Ａｂに形成された第２の電極部３０ｂとが、最外側面が一体形成される。 （もっと読む）

【課題】ボンディングパッド構造を有する裏面照射型センサーとその製造方法を提供する。
【解決手段】本発明は半導体構造を提供する。半導体構造は、正面と背面を有する装置基板;装置基板の正面上に設置される相互接続構造;および、相互接続構造に接続されるボンディングパッドを含む。ボンディングパッドは、誘電材料層中の凹部領域;凹部領域間に挿入される誘電材料層の誘電体メサ; および、凹部領域中と誘電体メサ上に設置される金属層を含む。 （もっと読む）

【課題】マスクをプラズマから保護することができ、形成する穴部の側壁を基板の表面に対して垂直にできるプラズマエッチング方法を提供する。
【解決手段】上方にパターニングされたシリコン酸化膜が形成されてなる被処理基板におけるシリコン層を第１の処理ガスによりエッチングして穴部を形成するプラズマエッチング方法において、一酸化炭素ガスを含む第２の処理ガスによりシリコン酸化膜の表面に保護膜を堆積させる第１の堆積ステップＳ１１と、第１の処理ガスによりシリコン層をエッチングする第１のエッチングステップＳ１２と、穴部の側壁に第２の処理ガスにより保護膜を堆積させる第２の堆積ステップＳ１３と、第１の処理ガスによりシリコン層を更にエッチングする第２のエッチングステップＳ１４とを有し、第２の堆積ステップＳ１３と第２のエッチングステップＳ１４とを少なくとも２回ずつ交互に繰り返す。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】精密なエッチング制御を必要とすることなく、ビアホール構造を形成することを可能とするとともに、エッチング後の洗浄を容易にする。
【解決手段】半導体装置において、第１の基板１１と、第１の基板表面に形成された素子領域１２，１３と、素子領域と接続され、第１の基板１１上に形成された電極１４，１５，１６と、第１の基板１１と積層される第２の基板１７と、第２の基板１７を貫通し、電極上に配置されるビアホール１８ａ，１８ｂ，１８ｃと、ビアホール内に形成される金属層１９ａ，１９ｂ，１９ｃと、を備える。 （もっと読む）

【課題】携帯電話などに使用されるハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０^２０ａｔｏｍ/ｃｍ^３以上である。 （もっと読む）

【課題】特性が良好であり、信頼性の高い半導体チップ、半導体チップの製造方法、および半導体装置を提供する。
【解決手段】実施形態の半導体チップは、第１主面と第２主面とを有し、第１主面側に、素子および配線が配置された回路部と回路部を取り囲むガードリング機構部とが設けられた半導体基板と、第１主面側から第２主面側まで通じるビアホール内に設けられたビアと、第１主面側から第２主面側まで通じる第１トレンチ内に設けられた絶縁層と、を備える。第１主面に対して垂直な方向からみて、ビアホールは、回路部が設けられた回路領域に配置されている。第１トレンチは、回路部を取り囲みガードリング機構部が設けられた外周領域に配置されている。第１主面に対して平行な方向における第１トレンチの幅は、この平行な方向におけるビアホールの幅よりも狭い。 （もっと読む）

【課題】貫通電極を生産性良く形成できる貫通電極の構造を提供する。
【解決手段】配線基板１は、第１面２ａと第１面２ａと対向する第２面２ｂとを貫通して開口するビアホール２ｃを有する基板２と、ビアホール２ｃの面に設置され基板２と同じ材質のシード膜５と、基板２の第１面２ａに設置され熱酸化膜を含む第１絶縁膜３とシード膜５を囲む場所とに設置され熱酸化膜を含む第３絶縁膜６と、ビアホール２ｃ内でシード膜５に囲まれた導電体７と、を有する。 （もっと読む）

【課題】Ｔｉ等の特定の金属材料からなる層を優先的に溶解する選択的なウエットエッチングを可能とし、しかもエッチング・アッシング等により生じる残渣をも効果的に洗浄除去することができるエッチング方法及びこれに用いるエッチング液、これを用いた半導体素子の製造方法を提供する。
【解決手段】Ｔｉ、Ｍｏ、Ａｇ、Ｖ、Ａｌ、及びＧｅの少なくとも１種を含む金属材料層と、ＳｉＣ、ＳｉＯＣ、及びＳｉＯＮの少なくとも１種を含むケイ素化合物層とを有する半導体基板にエッチング液を適用し、前記金属材料層を選択的に溶解するエッチング方法であって、前記エッチング液として、フッ素化合物と、炭素数が８以上の疎水性基と１つ以上の親水性基とを有する特定有機化合物とを含み、ｐＨを３〜７に調整したものを使用するエッチング方法。 （もっと読む）

【課題】基板貫通電極の周囲に形成される絶縁分離部において、埋め込まれる絶縁膜が接合面を有していると、基板裏面の研削後の絶縁分離部は、接合面が基板主面から基板裏面に達することで、機械的強度が低下しやすく、貫通電極に応力を印加した場合に絶縁分離部の内側領域が孤立しやすい。
【解決手段】絶縁分離部５に埋め込まれる絶縁膜を第１の絶縁膜３と第２の絶縁膜４の少なくとも２段の積層構造とすることで、第１の絶縁膜３の接合面３Ｓと第２の絶縁膜４の接合面４Ｓとが第２の絶縁膜４の底面の接合面のない領域で分断され、機械的強度が増加し、絶縁分離部の内側領域の孤立を阻止することができる。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】ストッパ膜１７は、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層上に形成されている。コンタクトプラグ１６，６５，６６のそれぞれは、その上面がストッパ膜１７から露出するように、ソース・ドレイン領域９，５９とそれぞれ電気的に接続されてストッパ膜１３、層間絶縁膜１４及びストッパ膜１７に設けられている。絶縁層２０は、ストッパ膜１７及びコンタクトプラグ１６，６５，６６の上に設けられている。キャパシタ８２の下部電極は、メモリ形成領域において、コンタクトプラグ６６の上面とストッパ膜１７の上面とに接触するように絶縁層２０内に設けられている。 （もっと読む）

【課題】ＬＴＨＣ膜に由来する基板の汚染を低減する。
【解決手段】基板の第１の主面を光熱変換膜を介して支持基板に張付ける工程と、支持基板上に露出した光熱変換膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。支持基板上に光熱変換膜を形成する工程と、半導体基板より外側に光熱変換膜が延在するように半導体基板を前記支持基板に張付ける工程と、光熱変換膜に汚染防止処理を行う工程と、支持基板と半導体基板とを分離させる工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 シリコン基板を貫通するビアホールの形成時におけるノッチの発生を抑制することができ、製造歩留まり及び信頼性の向上をはかる。
【解決手段】 シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層１５が形成され、且つ配線層１５の下層にエッチング停止層１２を有するシリコン基板１０の表面側に支持基板３０を取着した後、基板１０の裏面側を研削して厚みを減少させる。次いで、基板１０の裏面側に、ビアホール用開口及び該開口よりも小径のダミーホール用開口を有するマスクを形成した後、基板１０の裏面側からエッチングすることにより、配線層１５の一部に達するビアホール４２を形成すると共に、基板１０の途中までダミーホール４３を形成する。次いで、ビアホール４２の側面に絶縁膜４４を形成した後、ビアホール４２内に配線材料を形成する。 （もっと読む）

【課題】 ３次元集積化構造中の不良を超音波スキャンによって検出することであって、シリコンウエハなどのボードに配列されているシリコン貫通配線（ＴＳＶ）においてプロセス中に発生してしまう可能性のあるボイドの存在を非破壊的に検出すること。
【解決手段】 ボード面にわたって超音波スキャンをすると、（はんだ）バンプ等が物理的な遮蔽物として超音波を散乱させてしまい、超音波スキャンによる測定を妨げてしまう。そこで、これら複数のＴＳＶの中から、テスト要素グループ（ＴＥＧ）に属する単数または複数のＴＳＶを選び出すにあたって、物理的な遮蔽物を少なく存在するように選び出す。 （もっと読む）