【課題】コンタクトプラグと配線ラインとの正確なアラインを確保しうる半導体素子及びその製造方法を提供する。
【解決手段】配線ライン１６８を基板１０に接続するためのコンタクトホールが形成されている絶縁膜１２０に、ラウンド形状コーナー部Ａと垂直側壁とが形成されている半導体素子。複数のコンタクトプラグが絶縁膜内のコンタクトホールを貫通して導電領域に連結されており、絶縁膜１２０のラウンド形状のコーナー部Ａによりその幅が基板からの距離によって変化する。複数の配線ライン１６８がコンタクトプラグ１６２の上部から延びて一体型構造となる。コンタクトプラグ１６２と配線ライン１６８とを一体型に形成するためにダブルパターニング工程を用いる。 （もっと読む）

【課題】追加金属層を使用してＦＥＴのオン抵抗を下げるための高電力用電界効果トランジスタ（ＦＥＴ）を提供する。
【解決手段】或る実施形態では、高電力用ＦＥＴの上に載っている比較的薄いが幅の広いバス条片が形成され、ソース及びドレインの幅の狭い金属条片に電流を導電している。不動態化層は、ＦＥＴの表面を覆って形成され、不動態化層は、エッチングされてバス条片の上面全体の殆どを露出させる。銅のシード層が、ウェーハの表面を覆って形成され、更にマスクが形成されて、バス条片上のシード層のみが露出される。次に、バス条片上のシード層に、銅又は金電気メッキが施されて、非常に厚い金属層が堆積され、これが下層の金属の層と効果的に融合して、オン抵抗を低下させる。メッキ金属は、その厚さと幅の広いライン／空間のために、不動態化を施す必要は無い。露出したバス条片を覆って厚い金属を堆積するのに、他の技法を使用することもできる。 （もっと読む）

【課題】 Ｃｕの層間絶縁膜中への拡散を防止することができるＣｕ配線を備えた半導体装置を実現する。
【解決手段】 半導体装置１は、半導体基板１０の基板面１０ａの上方に、順番に積層形成された第１配線層３３、第２配線層３４及び第３配線層３５を備えている。第１配線層３３は、ＳＯＩ基板などの半導体基板１０の基板面１０ａ上に形成されており、層間絶縁膜１２、側面バリアメタル層１５、Ｃｕ配線１８及び上面バリアメタル層１９を備えている。Ｃｕ配線１８の上面部１８ａは、側面バリアメタル層１５と同様の材料により形成された上面バリアメタル層１９により覆われている。ここで、上面バリアメタル層１９の幅は、上面部１８ａの幅よりも大きく形成されている。この上面バリアメタル層１９により、Ｃｕ配線１８から上層の層間絶縁膜１２へのＣｕの拡散を防止することができる。 （もっと読む）

【課題】回路素子にダメージをあまり与えることなく配線を形成する技術を提供する。
【解決手段】半導体モジュールの製造方法において、絶縁層１６の一方の面上に導電性バンプ２０を形成する第１の工程と、絶縁層１６の他方の面から導電性バンプ２０を露出させる第２の工程と、導電性バンプ２０の露出した箇所および絶縁層１６の他方の面上に第１の配線層１８を設ける第３の工程と、回路素子が形成された半導体基板であって、基板の表面に電極が形成されている半導体基板を用意する第４の工程と、第３の工程により第１の配線層１８が設けられた導電性バンプ２０と、電極とを対向させた状態で、絶縁層１６と半導体基板とを圧着して導電性バンプ２０を絶縁層１６に埋め込む第５の工程と、を含む。 （もっと読む）

【課題】配線用の導電体相互間のクロストークを減少した半導体装置を提供する。
【解決手段】半導体装置内に空洞を形成する方法が開示される。本発明の方法は、半導体装置のＩＬＤ層内の空洞の内面上に核化防止層を付着することを含む。この核化防止層は、後に付着される誘電体層が空洞内に付着することを防止する。誘電体層が空洞内に付着することを防止することにより、キャパシタンスが減少され、これにより、改善された半導体動作特性を実現する。 （もっと読む）

【課題】ソース電極又はドレイン電極の膜厚のばらつき又は断線を防止した半導体装置を容易に作製する方法を提案する。
【解決手段】絶縁基板上に形成された半導体層と、半導体層上に形成された第１の絶縁層と、第１の絶縁層上に形成されたゲート電極と、ゲート電極上に形成された第２の絶縁層と、を有し、少なくとも第１の絶縁層、及び第２の絶縁層に形成された半導体層に達する開口部と、前記開口部において前記第２の絶縁層の側面に形成された段差と、を有する。 （もっと読む）

【課題】配線間絶縁膜からビア間絶縁膜への水分の移動を抑制し、配線間の実効誘電率に与える影響の少ない絶縁膜を有する半導体装置、およびその製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置１は、表面に半導体素子を有する半導体基板と、前記半導体基板上に形成された配線２ｂと、前記配線２ｂと同じ層に形成された配線間絶縁膜４ｂと、前記配線２ｂの下面に接続された第１のビア７ａと、前記第１のビア７ａと同じ層に形成された第１のビア間絶縁膜８ａと、前記配線２ｂの上面に接続された第２のビア７ｂと、前記第２のビア７ｂと同じ層に形成された第２のビア間絶縁膜８ｂと、前記配線間絶縁膜４ｂと前記第１のビア間絶縁膜８ａとの間、および前記配線間絶縁膜４ｂと前記第２のビア間絶縁膜８ｂとの間の少なくともいずれか一方に形成されたＣｕＳｉＮ膜９と、を有する。 （もっと読む）

【課題】半導体装置の信頼性及び生産性を向上させる。
【解決手段】本発明では、半導体基板上に形成させた第１の絶縁膜内に金属配線を配設し、配設した金属配線の表面に第１のプラズマ処理を施し、第１のプラズマ処理を施した金属配線の表面にシリコン系ガスを晒し、シリコン系ガスを晒した金属配線の表面に第２のプラズマ処理を施し、金属配線上にシリコン含有層を形成し、シリコン含有層上に第２の絶縁膜を形成するようにした。これにより、半導体装置の微細化に伴うエレクトロマイグレーションが抑制されると共に、ストレスマイグレーションが充分抑制され、半導体装置の電気的信頼性が向上し、生産性の高い半導体装置の製造方法が実現する。 （もっと読む）

【課題】Ｔａ膜以外のバリア膜の形成方法及びその方法によりえられたバリア膜を提供する。このバリア膜を含む多層配線構造及び多層配線構造の作製方法を提供する。
【解決手段】 ホール及び配線溝が形成されている絶縁膜を有する成膜対象物の表面上で、ＣＶＤ法により、Ｚｒ(ＢＨ_４)_４ガスからなる原料ガスと、Ｎ_２ガスからなる反応ガスを励起手段によって励起せしめて得られたガスとを反応させ、バリア膜としてのＺｒＢＮ膜４１を形成する。 （もっと読む）

【課題】 腐食痕が発生しない、化学的機械的研磨法による金属配線の製造方法を提供する。
【解決手段】 絶縁膜に形成した開口部の内側および外側に形成された導電体を、酸化剤を混合した研磨液で化学的機械的研磨した後、絶縁膜の上部および開口部の内側に形成された導電体の上部を、水素機能水を混合し超音波を印加したアルカリ性の研磨液を用いて化学的機械的研磨する。このような構成により、１回目の化学的機械的研磨によって形成された酸化物が２回目の化学的機械的研磨の際に略完全に除去されるので、腐食痕が発生しない。 （もっと読む）

【課題】信頼性が良好であって容量密度が大きなキャパシタ素子、当該キャパシタ素子を有する半導体装置、および当該キャパシタ素子を製造するキャパシタ素子の製造方法を提供する。
【解決手段】組成が（Ｂａ_１−ｘ，Ｓｒ_ｘ）Ｔｉ_１−ｚＳｃ_ｙＯ_３＋δ（但し、０<ｘ<１，０．０１<ｚ<０．３，０．００５<ｙ<０．０２，−０．５<δ<０．５）となるとともに、結晶の面内歪みεが、−０．４<ε<０．４である誘電体層と、前記誘電体層を上下に挟持する上部電極および下部電極と、前記上部電極、下部電極、および誘電体層が設置される基板と、を有することを特徴とするキャパシタ素子。 （もっと読む）

自己制限プロセスシーケンスによって窒化アルミニウム層（１０６）を形成することにより、銅系メタライゼーション層の界面特性を大幅に改善できる一方で、層スタックの全体的な誘電率を低いレベルに保つことができる。
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【課題】 誘電体キャップ層（１００）を提供する。
【解決手段】 １つの実施例において、誘電体キャップ層（１００）は、硬化処理の間の紫外線照射を実質的に遮断する光学的バンドギャップ（例えば、約３．０電子−ボルトよりも大きい）を有し、電子ドナー、二重結合電子を有する窒素を含む誘電体材料（１０８）を含む。誘電体キャップ層（１００）は、高モジュラスを示し、そしてナノ電子デバイスに例えば銅及び低ｋ誘電体を形成する後工程（ＢＥＯＬ）におけるＵＶ光を使用する超低誘電率（ＵＬＫ）材料のポストキュア処理のもとで安定であり、膜及びデバイスのクラックを減少し、そして信頼性を改善する。 （もっと読む）

【課題】水分の浸透を防止するシリコン窒化膜を寄生容量が増大しないように設ける不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】シリコン基板１に、ゲート絶縁膜６、浮遊ゲート電極膜７、ＯＮＯ膜やＮＯＮＯＮ膜などの電極間絶縁膜８、制御ゲート電極膜９および加工用ハードマスク材１０を積層してエッチング加工することによりゲート電極ＭＧを形成する。浮遊ゲート電極膜７の上面位置までシリコン酸化膜１１を埋め込み、その上にホウ素を含有した比誘電率が小さいシリコン窒化膜（ＳｉＢＮ）１２を成膜する。この上にシリコン酸化膜１３を成膜する。この構成で、シリコン窒化膜１２は、水分の浸透を防止し、しかも、浮遊ゲート電極膜７や制御ゲート電極膜９の間に位置せずしかも比誘電率が小さいので寄生容量の増大を抑制できる。 （もっと読む）

【課題】レジストを使用することなく、薄膜加工を簡単な工程で精度良く行う方法を提案する。また、低コストで半導体装置を作製する方法を提案する。
【解決手段】基板上に第１の層を形成し、第１の層上に剥離層を形成し、剥離層側から剥離層に選択的にレーザビームを照射して一部の剥離層の付着力を低減させる。次に、付着力が低減された剥離層を除去し、残存した剥離層をマスクとして第１の層を選択的にエッチングする。また、基板上に剥離層を形成し、少なくとも剥離層に選択的に第１のレーザビームを照射して一部の剥離層の付着力を低減させる。次に、付着力が低減された剥離層を除去する。次に、残存した剥離層上に第１の層を形成し、残存した剥離層に第２のレーザビームを照射して残存した剥離層の付着力を低減させ、残存した剥離層及び当該剥離層に接する第１の層を除去する。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。
【解決手段】チューブを絶縁層の開口形成領域上に絶縁層に接して配置し、そのチューブを通して処理剤（エッチングガス又はエッチング液）を絶縁層に吐出する。吐出（された処理剤（エッチングガス又はエッチング液）によって、絶縁層を選択的に除去し、絶縁層に開口を形成する。従って、導電層上に開口を有する絶縁層が形成され、絶縁層下の導電層が開口の底面に露出する。露出された導電層と接するように開口に導電膜を形成し、導電層と導電膜を絶縁層に設けられた開口において電気的に接続する。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体基板上(100)に形成されたパワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、パワー・トランジスタの第１の電極及び第２の電極として機能する複数の第１の金属パターン及び複数の第２の金属パターンと、複数の第１の金属パターンのうち対応する第１の金属パターンと電気的に接続する複数の第１のバス(140〜142)と、複数の第２の金属パターンのうち対応する第２の金属パターンと電気的に接続する複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々には、１つのコンタクト・パッド(304)が設けられている。 （もっと読む）

【課題】トランジスタのチャネル部に十分な応力を与えることができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板（１０１）上に形成された電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子と、前記第１及び第２の半導体素子のソース／ドレイン領域及びゲート電極上にあり、前記第１の半導体素子に対して引張り応力を有する第１の絶縁膜（１０８）及び前記第２の半導体素子に対して圧縮応力を有する第２の絶縁膜（１１１）と、を備え、前記第１及び第２の半導体素子の前記ゲート電極のサイドウォールスペーサの少なくとも一部が除去されており、かつ第１及び第２の絶縁膜の少なくとも一方が、前記第１及び第２の半導体素子のゲート電極間において閉塞しない。 （もっと読む）

【課題】イオンマイグレーションなどによる銅配線間の短絡を抑制可能な半導体装置を提供する。
【解決手段】半導体装置１は、第１窒化膜４と、銅配線５と、第２窒化膜６と、保護膜７と、バリア層８と、接着層９と、ワイヤ１０とを備えている。第１窒化膜４は、ＳｉＮからなり、銅配線５の下面の一部を覆うとともに、隣接する銅配線５間にわたって形成されている。第２窒化膜６は、第１窒化膜４と同じＳｉＮからなり、銅配線５の側面を覆うとともに、隣接する銅配線５間にわたって第１窒化膜４と接触するように形成されている。 （もっと読む）

【課題】 高周波半導体装置において、空間伝搬による高周波信号の漏れが発生し入力部の高周波信号が出力部に悪影響を及ぼす問題がある。これを回避するために入力部と出力部を離間したり、これらの間にボンディングワイヤを固着して接地するなどの方法がとられるが何れもチップ上の入力部と出力部間に十分な離間距離を確保する必要があった。
【解決手段】 基板表面に第１素子と第２素子を設け、基板裏面に接地電位の第１電極を設ける。第１素子と第２素子間に基板を貫通する第２電極を設け、第１電極と接続する。第１素子と第２素子間で空間伝搬による高周波信号の漏れが発生しても、接地電位の第２電極によるトラップにより接地することができる。トラップのために基板表面にワイヤボンド固着領域を確保する必要がなく、チップの小型化寄与し配線レイアウトの自由度も大きくなる。 （もっと読む）