【課題】平坦な表面を有する層間絶縁膜を短時間で形成することができ、また、層間絶縁膜の厚さの増大を招くことなく、金属イオンによる半導体基板の汚染に対する長期信頼性を保証することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２上に形成された層間絶縁膜８とを備えている。そして、層間絶縁膜８は、半導体基板２側から順に、ＨＤＰ膜１０、ゲッタリング層１２およびＮＳＧ膜１１が積層された構造を有している。ゲッタリング層１２は、金属イオン、とくに可動イオンを捕獲する性質を有している。 （もっと読む）

【課題】インプリントモールドの凹部への感光性配線ペースト層の充填不良や、ウェットエッチング（現像）工程での配線パターンの倒壊や剥がれの発生を抑制，防止して、効率よく精度の高い配線パターンを形成する。
【解決手段】感光性配線ペースト層２を形成する工程と、凹凸パターン１７を有するインプリントモールド３を感光性配線ペースト層２に押し付けて光照射する工程と、感光性配線ペースト層２の未感光部をウェットエッチングにより除去して、インプリントモールドの凹凸パターンに対応する配線パターンを形成する工程とを備えた配線パターンの形成方法において、感光性配線ペースト層２の厚みｔｐを下記の式（１）の範囲で規定する。
６μｍ＋（Ｖ／Ｓ）＜ｔｐ＜２０μｍ＋（Ｖ／Ｓ）……（１）
ただし、
ｔｐ：感光性配線ペースト層の厚み、
Ｓ：ペースト転写領域の面積、
Ｖ：前記凹凸パターンの、前記感光性配線ペースト層と接する領域における凹部の体積 （もっと読む）

【課題】接続する素子の駆動電圧によってトランジスタのドレイン電圧が決定される。トランジスタの小型化にともないドレイン領域に集中する電界強度が高まり、ホットキャリアが生成し易くなる。ドレイン領域に電界が集中し難いトランジスタを提供することを課題の一とする。また、トランジスタを有する表示装置を提供することを課題の一とする。
【解決手段】高い導電率を有する第１配線層および第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層および第２配線層より高抵抗の第１電極層および第２電極層をドレイン電極層として用いてトランジスタを構成する。 （もっと読む）

【課題】Ｃｕ系材料の特徴である低電気抵抗を維持しつつ、絶縁膜を構成するＳｉＮ膜や半導体膜におけるＳｉＮ層との密着性に優れると共に、エッチング時に良好にテーパ状にエッチングできるＣｕ合金膜を提供する。
【解決手段】絶縁膜および／または半導体膜と直接接触する表示装置用Ｃｕ合金膜であって、該Ｃｕ合金膜は、上記ＳｉＮ膜やＳｉＮ層と直接接触する第一層と、該第一層上に形成される第二層とを含み、前記第一層は、窒素を０．４原子％以上５．０原子％未満含むと共に、Ｎｉ、Ａｌ、Ｚｎ、ＭｎおよびＦｅよりなる群から選択される１種以上の元素（Ｘ元素）を０．１〜０．５原子％、および／または、Ｇｅ、Ｈｆ、Ｎｂ、ＭｏおよびＷよりなる群から選択される１種以上の元素（Ｚ元素）を０．１〜０．３原子％含み、かつ前記第一層の膜厚が２〜１００ｎｍである表示装置用Ｃｕ合金膜。 （もっと読む）

【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】アルミニウム合金膜と透明電極が直接コンタクトすることを可能とし、バリアメタルの省略を可能にするアルミニウム合金膜を用いた表示デバイスとその製造技術を提供する。
【解決手段】基板上に配置された薄膜トランジスタと、透明電極によって形成された透明導電膜、および、これら薄膜トランジスタと透明導電膜を電気的に接続するアルミニウム合金膜を有し、該アルミニウム合金膜と前記透明導電膜の界面には該アルミニウム合金の酸化皮膜が形成されており、該酸化皮膜の膜厚が１〜１０ｎｍで、該酸化皮膜中の酸素含有量が４４原子％以下である表示デバイスとその製法を開示する。 （もっと読む）

【目的】耐放射線特性の改善と高耐圧化が図れるＭＯＳ型半導体装置を提供する。
【解決手段】ＬＯＣＯＳ膜１８上に窒化膜１８を形成し、窒化膜１４上にＰＢＳＧ膜１０を形成する。窒化膜１４の屈折率を２．０〜２．１とし、膜厚を０．１μｍ〜０．５μｍとすることで半絶縁性薄膜にする。γ線でＬＯＣＯＳ膜１８内に発生した電子―正孔対のうち移動度が小さい正孔３１を窒化膜１４を通してソース電極１２に逃がし、ＬＯＣＯＳ膜１８にできる正の固定電荷３３の蓄積量を抑制する。このように３層構造とすることで耐放射線特性の改善と高耐圧化が図れる。 （もっと読む）

【課題】Ｃｕ系材料の特徴である低電気抵抗を維持しつつ、ガラス基板との密着性に優れると共に、エッチング時にアンダーカットを生じることなく良好にテーパ状にエッチングできるＣｕ合金膜を提供する。
【解決手段】ガラス基板と直接接触する表示装置用Ｃｕ合金膜であって、該Ｃｕ合金膜は、該基板と直接接触する第一層と該第一層上に形成される第二層とを含み、前記第一層が、窒素を０．４原子％以上５．０原子％未満含むと共に、Ｎｉ、Ａｌ、Ｚｎ、ＭｎおよびＦｅよりなる群から選択される１種以上の元素（Ｘ元素）を０．１原子％以上０．５原子％以下、および／または、Ｇｅ、Ｈｆ、Ｎｂ、ＭｏおよびＷよりなる群から選択される１種以上の元素（Ｚ元素）を０．１原子％以上０．３原子％以下含むものであり、かつ前記第一層の膜厚が２ｎｍ以上１００ｎｍ以下であることを特徴とする表示装置用Ｃｕ合金膜。 （もっと読む）

【課題】所定の配線間距離を確保すると共に、配線間距離を確保するために形成される絶縁膜をパターニング等によって形成する際に、下層配線の損傷を防ぐ。
【解決手段】本発明に係る半導体装置は、半導体基板１１と、半導体基板１１上に形成された第１配線１と、半導体基板１１上の第１配線１との交差部において、隙間９を介して第１配線１を跨ぐように形成された第２配線２と、交差部の第２配線２下において、少なくとも第１配線１を覆うように半導体基板１１上に形成された保護膜８と、交差部の第２配線２下の保護膜８上において、保護膜８の端部よりも内側に形成され、交差部の第１配線１を覆うように島状に形成された絶縁膜３と、備えている。 （もっと読む）

【課題】高縦横比の特徴部のボイドなしの充填方法を提供する。
【解決手段】種々の実施例に於いて、この方法は低温化学蒸着工程によるタングステンでの特徴部の充填に関する。或る実施例に於いて、工程温度は特徴部充填の化学蒸着の間約３５０°Ｃ以下に維持される。この低温化学蒸着タングステン充填により、標準の化学蒸着充填と同様は薄膜抵抗を達成する一方、高縦横比の特徴部への向上された充填と下地層へとのフッ素移動への向上されたバリヤが得られる。発明は更に低抵抗を有するタングステンフィルムの堆積方法に関する。種々の実施例に於いて、この方法ではタングステンバルク層の堆積及び／或は低温化学蒸着によるバルク層の堆積の前に堆積された核形成層に低温低抵抗処理を実施し、その後高温化学蒸着を実施する。 （もっと読む）

【課題】小型化・高耐圧化に優れ信頼性の高いパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、少なくとも前記複数のチップ領域の上には電極配線膜が厚さ0.8μm以上2.3μm以下で形成されており、前記電極配線膜の上に前記電極配線膜を保護するパシベーション膜が厚さ0.8μm以上2.7μm以下で形成されており、前記電極配線膜の厚さに対する前記パシベーション膜の厚さの比率が1.0以上1.2以下であることを特徴とする。 （もっと読む）

【課題】多層配線の側壁による入射光の上方への乱反射を抑える。
【解決手段】複数の配線層１１５、１１７、１１９の少なくとも１つの配線層の側壁面が、複数の配線層１１５、１１７、１１９の上方から入射する光の入射方向に対して、光の受光側となる下方よりも光の入射側となる上方の方が長くなる逆方向のテーパ状に形成される。 （もっと読む）

【課題】低抵抗なＡｌ配線材料を用いて、生産コストの低下および生産性の向上を図ることができる薄膜トランジスタの製造方法を提供する。
【解決手段】本発明の薄膜トランジスタの製造方法は、Ａｒガスを用いたスパッタリングによって純ＡｌまたはＡｌ合金を第１層として成膜する工程と、前記第１層の上層に、Ａｒ＋Ｎ₂混合ガスまたはＡｒ＋ＮＨ₃混合ガスを用いたスパッタリングによって、前記第１層の材料に加えて窒化アルミニウムも部分的に含む第２層を成膜する工程と、別途形成するコンタクトホールを介して透明膜電極と第１電極の前記第２層とを電気的に接続する工程を含むものである。 （もっと読む）

【課題】欠陥の発生を防止し且つ電気的特性に優れた強誘電体キャパシタを用いた半導体装置の製造方法を提供する。
【解決手段】第１の導電層４０を形成し、第１の導電層４０の表面に酸化膜１０を形成し、酸化膜１０を大気にさらし、酸化膜１０を、減圧下且つ第１の温度で減圧加熱処理し、減圧加熱処理された酸化膜１０を大気にさらすことなく、減圧下且つ第１の温度よりも低い第２の温度で、非晶質の第１の誘電体層４１を酸化膜１０上に形成し、第１の温度よりも高い第３の温度で、非晶質の第１の誘電体層４１を結晶化する。 （もっと読む）

【課題】 シリコン基板の側面下端のエッジ部を保護し、且つ、装置全体を薄型化する。
【解決手段】 シリコン基板１の側面に形成された円弧状に凹んだ傾斜面１３にはアモルファスシリコンやポリイミド系樹脂等からなる側部保護膜１４が設けられている。これにより、シリコン基板１の側面下端のエッジ部１ａを保護することができる。この場合、側部保護膜１４の下端部下面はシリコン基板１の下面と面一となっているので、シリコン基板１の下面に樹脂保護膜を形成する場合と比較して、薄型化することができる。 （もっと読む）

【課題】高信頼性でかつ高レイアウト密度配線と混載可能な容量素子を備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明は、容量素子を有する半導体装置であって、アルミニウム合金膜１０２と、高融点金属膜を含む上層バリア膜１０３とを含む金属配線２００ａおよび下部電極２００ｂと、下部電極２００ｂ上に形成された容量絶縁膜１０４と、容量絶縁膜１０４上に形成された上部電極１０５とを有する。高融点金属膜の膜厚は、４０ｎｍ以上、８０ｎｍ以下であり、容量絶縁膜１０４は、有機シランを原料としたシリコン酸化膜からなることを特徴とする。 （もっと読む）

【課題】 下部電極とビア配線とのコンタクト抵抗の増大を抑制可能な、容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１０１上に形成され下部電極１１０と誘電体膜１２０と上部電極１３０とを有する容量素子を含む。容量素子の下部電極１１０は、例えばＴｉ膜である金属膜１１１と、金属膜１１１上に形成されたＴｉＮ膜１１３とを有する。半導体装置は更に、容量素子を覆う絶縁膜１４２と、絶縁膜１４２を貫通して下部電極１１０のＴｉＮ膜１１３と接触するビア配線１５０とを含む。ＴｉＮ膜１１３は好ましくは３０ｎｍ未満の厚さを有する。Ｔｉ膜１１１の表面の少なくとも一部には、ビア配線１５０とＴｉ膜１１１との間に介在するよう、Ｔｉ膜１１１の窒化処理による窒化層１１２が形成されている。 （もっと読む）

電子部品間に電気を伝えるための配線を製造するために、基板上に導電線を堆積させる。基板上にパターン形成された金属層が形成され、次いで低熱伝導率を有する材料の層が、パターン形成された金属層及び基板上に被覆される。低熱伝導率を有する材料の層を通るビアが形成されることによって、パターン化された金属層の一部が露出される。次いで、導電性インクの膜が低熱伝導率を有する材料の層上及びビア内に被覆されることによって、パターン化された金属層の前記部分が被覆され、その後焼結される。パターン化された金属層の部分に被覆された導電性インクの膜は、低熱伝導率を有する材料の層上に被覆された導電性インクの膜ほど、焼結由来のエネルギーを吸収しない。低熱伝導率を有する材料の層は、ポリイミドなどのポリマーであり得る。
（もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力を開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）

半導体構成部品（９０）を製造する方法が、回路面（５４）と、裏面（５６）と、導電性ビア（５８）とを有する半導体基板（５２）を提供するステップと、導電性ビア（５８）の端子部分（７６）を露出するために、基板（５２）の一部分を裏面（５６）から除去するステップと、端子部分（７６）を封入するポリマー層（７８）を裏面（５６）に堆積するステップと、次いで、ポリマー層（７８）および端子部分（７６）の端部を平坦化して、ポリマー層（７８）に埋め込まれた自己整合導体を形成するステップとを含む。導電性ビア（５８）に電気的に接触させて、端子接点（８６）や裏面再分配導体（８８）等の追加の裏面要素を形成することもできる。半導体構成部品（９０）は、半導体基板（５２）と、導電性ビア（５８）と、およびポリマー層（７８）に埋め込まれた裏面導体とを有する。積重ね半導体構成部品（９６）が、電気的に互いに通じる位置の整合した導電性ビア（５８）を有する複数の構成部品（９０-１、９０-２、９０-３）を有する。
（もっと読む）