【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

【課題】基板側から順に、Ａｌ合金膜と、当該Ａｌ合金膜と直接接続する薄膜トランジスタの酸化物半導体層と、を有し、ＴｉやＭｏなどの高融点金属を省略してＡｌ合金膜を酸化物半導体層と直接接続しても低コンタクト抵抗を実現できる新規な表示装置用Ａｌ合金膜を有する配線構造を提供する。
【解決手段】上記配線構造において、半導体層は酸化物半導体からなり、Ａｌ合金膜は、Ｎｉおよび／またはＣｏを含むものである。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】基板側から順に、絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造であって、ＴｉやＭｏなどのバリアメタル層を省略してＣｕ合金膜を、基板および／または絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかもＣｕ系材料の特徴である低電気抵抗、並びに酸化物半導体層および／または画素電極を構成する透明導電膜との低いコンタクト抵抗を実現できる新規な表示装置用Ｃｕ合金膜を有する配線構造を提供する。
【解決手段】本発明の配線構造において、Ｃｕ合金膜は、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含有している。上記Ｃｕ合金膜は、基板および／または絶縁性、並びに半導体層と直接接続されている。 （もっと読む）

【課題】製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置の製造方法を提供する。
【解決手段】この製造方法は、セルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールと、セルトランジスタの拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを第１の絶縁膜２０８Ｐに埋め込み形成する。また、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとを形成し、第１のコンタクトプラグ２１０Ａ〜２１０Ｄを、第２の絶縁膜２１２に形成された開口部を介して、第３の絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。 （もっと読む）

【課題】有機ＥＬディスプレイや液晶ディスプレイなどの表示装置において、半導体層と例えばソース電極やドレイン電極を構成するＡｌ系膜とを安定して直接接続させることが可能であるとともに、ウェットプロセスで用いる電解質液中で、半導体層とＡｌ系膜との間でガルバニック腐食が生じにくく、Ａｌ系膜の剥離を抑制することのできる配線構造を提供する。
【解決手段】基板１の上に、基板１側から順に、薄膜トランジスタの半導体層４と、半導体層４と直接接続するＡｌ合金膜６と、を備えた配線構造であって、半導体層４は酸化物半導体からなり、Ａｌ合金膜６は、Ｎｉおよび／またはＣｏを含む。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】多層化した配線間の接続不良や接続抵抗上昇の原因となる、ドライエッチングの反応生成物を抑制する集積回路装置の製造方法を提供すること。
【解決手段】金属層上に形成された絶縁膜に異方性エッチングを施して、上記金属層に達する第１の孔を形成する第１の工程と、上記絶縁膜に上記異方性エッチングを施して、上記第１の孔を含む大きさの第２の孔を形成する第２の工程とを有し、上記第２の工程では、上記第１の孔に対応する第１の領域を除く上記第２の孔に対応する第２の領域で、上記第２の孔が上記金属層の上部に達する前又は達した時点で、上記異方性エッチングを終了すること。 （もっと読む）

半導体基板のスルーインターコネクトを製造する方法は、基板の第１側部上に基板を部分的に通るビアを形成するステップと、第１側部上及びビア内に電気絶縁層を形成するステップと、絶縁層上にビアを少なくとも部分的にライニングする導電層を形成するステップと、ビア内の導電層上に第１コンタクトを形成するステップと、ビア内の、少なくとも絶縁層まで基板の第２側部から基板を薄層化するステップとを含む。また、本方法は、第１コンタクトと電気接続状態にある第２コンタクトを基板の第２側部に形成するステップをも含み得る。本方法は、ウエハスケールのインターコネクト要素を形成するように半導体ウエハ上で実行可能である。さらに、インターコネクト要素を、発光ダイオード（ＬＥＤ）システムのような半導体システムを構築するのに使用可能である。 （もっと読む）

【課題】接続用パッドへの試験用プローブによる接続パッドと接続電極との間の接合強度の低下を抑制できる半導体装置を提供する。
【解決手段】絶縁層１１上に形成された第１のメタル配線層１２と、このメタル配線層の上に形成される第２のメタル配線層１４とを備え、試験用プローブとの接触及び接続電極との接続に使用される接続パッド部を構成する。第２のメタル配線層は、第１のメタル配線層の上面の一部を露出させるための溝を形成するようにパターニングされている。溝の幅は、試験用プローブが第２のメタル配線層の上面に押し当てられた時、その試験用プローブが第１のメタル配線層に接触することを阻止するように設定する。 （もっと読む）

【課題】階段状に加工された複数層の電極層とコンタクト電極との接触抵抗を低減する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、電極層ＷＬ１〜ＷＬ４と絶縁層２５とを交互に複数積層する工程と、その積層体の一部を階段状に加工すると共に各段の表面に電極層ＷＬ１〜ＷＬ４を露出させる工程と、露出された電極層ＷＬ１〜ＷＬ４に接する金属膜４３を形成する工程と、電極層ＷＬ１〜ＷＬ４における少なくとも金属膜４３と接する部分に金属化合物４４を形成する工程と、金属膜４３の未反応部を除去した後層間絶縁層４６を形成する工程と、層間絶縁層４６を貫通しそれぞれが対応する各段の電極層ＷＬ１〜ＷＬ４の金属化合物４４に達する複数のコンタクトホール４７を形成する工程と、コンタクトホール４７内にコンタクト電極５０を設ける工程とを備えた。 （もっと読む）

【課題】高い反射率および低い接触抵抗を有しており、しかも、ヒロックなどの欠陥を生じることのない耐熱性にも優れた反射電極を提供する。
【解決手段】基板１上に形成される表示デバイス用の反射電極２であって、前記反射電極は、０．０５〜２原子％のＮｉ及び／又はＣｏ、並びに０．１〜２原子％のＮｄを含有する第１のＡｌ−（Ｎｉ／Ｃｏ）−Ｎｄ合金層２ａとＡｌとＯ（酸素）を含有する第２のＡｌ酸化物層２ｂと、を有している。上記Ａｌ酸化物層は透明画素電極３と直接接続しており、前記Ａｌ酸化物層中のＯ原子数とＡｌ原子数との比である［Ｏ］／［Ａｌ］が、０．３０以下であり、前記Ａｌ酸化物層の最も薄い部分の厚みが、１０ｎｍ以下である。上記反射電極は、前記Ａｌ酸化物層と前記透明画素電極とが直接接続する領域において、前記透明画素電極と前記基板との間に形成されている。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＧｅ：０．３原子％〜１．２原子％、Ｃｏ：０．０５原子％〜２．０原子％、Ｌａおよび／またはＮｄ：０．１原子％〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コストが増大するという問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、画素部に酸化物半導体を用いた薄膜トランジスタを用い、さらに駆動回路の少なくとも一部の回路も酸化物半導体を用いた薄膜トランジスタで構成する。同一基板上に画素部に加え、駆動回路を設けることによって製造コストを低減する。 （もっと読む）

【課題】プラグの上面の形状を工夫することにより、半導体装置の電気的特性において、信頼性の向上を図ることができる技術を提供する。
【解決手段】本願発明におけるプラグＰＬＧは、上面がコンタクト層間絶縁膜ＣＩＬの表面（上面）よりも突出した上に凸のドーム形状をしている。つまり、プラグＰＬＧは、上面が上に凸のドーム形状となっており、コンタクト層間絶縁膜ＣＩＬの上面の高さよりもバリア導体膜ＢＦ１の上端部の高さが高く、かつ、タングステン膜ＷＦの上端部の高さはバリア導体膜ＢＦ１の上端部の高さよりも高くなっている。 （もっと読む）

【課題】ＩＧＺＯ層とＩＴＯ層とを電気的に接続する場合には、易加工性を備え電気抵抗率が低いアルミ等の金属と高融点金属としてのチタン等との積層構造を用いる必要があるが、積層構造を形成する場合、複数の金属層を形成する必要がある。そのため製造工程が増えると共に、パーティクル等の発生確率が増え、歩留まりを落とすという課題がある。
【解決手段】ＩＴＯ等の金属酸化物を用いた画素電極２ａが、層間絶縁層９に形成されたコンタクトホール９ａを介してＩＧＺＯ層を用いた配線層７ａと電気的に接続している。画素電極２ａとＡｌ−Ｎｄ合金を用いた上電極６ｃと直接接触させた場合、コンタクト抵抗が高くなるが、配線層７ａにＩＧＺＯ層を用い、画素電極２ａにＩＴＯ等の第２金属酸化物配線層を用いた場合、互いの構造が類似していることから、密接させるだけで接触抵抗の増大を招くことなく電気的に導通を取ることが可能となる。 （もっと読む）

【課題】銅配線とアルミニウム配線との間のバリアを形成するための新規な技術を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の上方に形成された銅配線上に、絶縁膜を形成する工程と、絶縁膜に凹部を形成し、凹部の底に前記銅配線を露出させる工程と、凹部の底に露出した銅配線上に、２５０℃〜３５０℃の範囲の成膜温度で、フッ化タングステンの供給期間と供給停止期間とを交互に繰り返して、ＣＶＤでタングステン膜を選択的に成膜する工程と、タングステン膜上方に、アルミニウム配線を形成する工程とを有する。 （もっと読む）

【課題】スタックされるプラグ同士の接続を良好に行う。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜に第１のホールを形成し、第１のホール内にバリア膜を形成し、第１のホール内に導電材を充填して第１のプラグを形成し、第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜に第１のプラグに達する第２のホールを形成し、第２のホール内で前記バリア膜上端部を選択エッチングし、第２のホール内に、第１のプラグに接続する第２のプラグを形成する、半導体装置の製造方法。 （もっと読む）

【課題】コンタクトプラグの断面に占めるバリア層の割合が比較的小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１０１と、基板中に形成され、基板の表面に平行な第１方向に沿って交互に設けられた素子分離層及び活性層１１１，１１２と、素子分離層及び活性層上に形成され、個々の活性層上に、個々のコンタクトプラグ用の穴を有する層間絶縁膜１２１と、上記穴の内部に露出した活性層の上面、及び上記穴の上記第１方向に垂直な２つの側面のうちの片側の側面に形成されたバリア層１３１と、上記穴の内部のバリア層上に形成されたプラグ材層１３２とを備える。 （もっと読む）