【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板５０のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板５０上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板５０の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線１２７とを同時に形成する工程と、前記局所配線１２７の下面１２７ａ側を露出する開口１５１を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。 （もっと読む）

【課題】プローブ針の先端を研磨する時間を短縮することと接触抵抗を低く安定させること。
【解決手段】半導体基板上に形成された電子回路と、前記半導体基板上に形成され、前記電子回路と電気的に接続し、金属膜３４と前記金属膜より硬い材料の層３６とを備え、上視した場合前記層と前記金属膜とが配置された第１領域４０と、前記金属膜が配置され前記層が形成されない第２領域４２とを備えるパッド１６と、を具備する半導体装置。 （もっと読む）

【課題】マスク枚数を増加させることなく、積層構造の導電層の下層が露出した構造を有する半導体装置の作製方法を提供する。
【解決手段】ソース電極及びドレイン電極層を形成する導電膜を２層の積層構造で形成し、該導電膜上にエッチングマスクを形成し、該エッチングマスクを用いて該導電膜をエッチングし、該エッチングマスクを残した状態で該導電膜の上層をサイドエッチングして該導電膜の下層の一部を露出させてソース電極及びドレイン電極層とする。このように形成したソース電極及びドレイン電極層と画素電極層は、露出された下層の部分において接続される。ソース電極及びドレイン電極層を形成する導電膜は、例えば、下層をＴｉ層とし、上層をＡｌ層とすればよい。エッチングマスクに開口部が複数設けられていてもよい。 （もっと読む）

【課題】透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】金属導電膜としてのゲート端子１２１、ドレイン端子１２２上にＯＣ−ＳｉＮ膜１０９を形成し、ゲート端子１２１及びドレイン端子１２２が露出するようにコンタクトホールを形成し、コンタクトホールを介してゲート端子１２１及びドレイン端子１２２に接触するようにＩＴＯ膜を成膜してパターニングし、ＩＴＯ膜に対して酸化膜形成処理を行う。これにより、ＩＴＯ膜にピンホール等の欠陥が発生していた場合には、欠陥を介してＩＴＯ膜下のゲート端子１２１ドレイン端子１２２の一部が酸化されて酸化膜が形成される。 （もっと読む）

【課題】コンタクト抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】実施の形態の半導体装置は、シリコンを含む半導体基板１０上の層間絶縁膜１１に形成されたコンタクトホール１２の底部１４に形成され、コンタクトホール１２に形成されるコンタクトプラグ２１と電気的に接続するニッケルシリサイド膜１８を有する。このニッケルシリサイド膜１８は、ニッケルシリサイド膜１８とコンタクトプラグ２１の界面１８ａが半導体基板１０と層間絶縁膜１１の界面１０ａより高い。 （もっと読む）

【課題】本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。
【解決手段】半導体装置は、配線層を備える第１の回路領域と、第１の回路領域の上に形成された絶縁膜と、絶縁膜の上に形成され、シリサイド膜を備える第２の回路領域と、配線層上に設けられ、配線層と電気的に接続された下部コンタクトと、下部コンタクト上に設けられ、下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトとを有する。 （もっと読む）

【課題】酸化物反応層の寄生抵抗の低減を図り、動作特性の向上を図った電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造を提供する。
【解決手段】ＴＦＴ素子１は、ａ−Ｓｉ膜５上に形成されたＰドープｎ^＋ａ−Ｓｉ膜６と、Ｐドープｎ^＋ａ−Ｓｉ膜６上に形成された１ｎｍ以下のＳｉ酸化膜７を有している。電極配線膜となるＣｕ合金膜８が、Ｓｉ酸化膜７上にスパッタリングにより形成されている。Ｃｕ合金膜８は、０．３〜２．０原子％のＳｎ、Ｉｎ、Ｇａの金属のうち１種以上を含有する。 （もっと読む）

【課題】ソース・ドレイン領域とコンタクトプラグの接続部分の電気抵抗が低減され、かつ短チャネル効果の発生が抑えられたトランジスタを有する、ｎ型およびｐ型トランジスタを含む半導体装置、およびその半導体装置の製造方法を提供すること。
【解決手段】不純物高濃度領域を有する半導体装置を提供する。前記不純物高濃度領域は、第１のソース・ドレイン領域内の前記第１のソース・ドレイン領域と前記第１のコンタクトプラグとの界面近傍に形成される。前記不純物高濃度領域の前記第１のコンタクトプラグの底面の長手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅の少なくとも一方は、前記第１のコンタクトプラグの前記底面の短手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅よりも大きい。 （もっと読む）

【課題】グラフェン層に対して良好なコンタクトを形成しうる配線構造体を有する半導体装置及びその製造方法を提供する。
【解決手段】グラフェン層と、グラフェン層の第１の領域に形成され、グラフェン層と、グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、グラフェン層の第２の領域に形成され、グラフェン層と、グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、グラフェン層の、第１の領域と第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。 （もっと読む）

【課題】
支持基板上に形成された第１導電層と、層間絶縁層上に形成された第２導電層とをコンタクトホールによって電気的に接続した半導体装置において、安価に、前記第１導電層と第２導電層とのコンタクト不良を抑制した半導体装置及びその製造方法を提供する。
【解決手段】
開口部内における第１導電層１０２の状態は、開口部端部付近１０２ｂよりも中心部付近１０２ｃにおいて表面粗さがより大きい、もしくは導電性は薄膜の粒径がより大きくなるように形成されている。従って、コンタクトホール１０４における第１導電層１０２と第２導電層１０５との電気的接続が良好となってコンタクト不良の発生を抑制可能としている。 （もっと読む）

【課題】シリコン酸化膜にコンタクト部に到達する高アスペクト比のホールを形成する際に、ホール内のコンタクト材料とコンタクト部との間で十分なコンタクトがとれるようなホールを形成すること。
【解決手段】基板上にＢおよびＰの少なくとも一方を含むシリコン酸化物からなる第１の酸化膜と、その上に形成された、ＢおよびＰを含まないシリコン酸化物からなる第２の酸化膜とを有し、さらに第１の酸化膜および第２の酸化膜の界面より下方に形成されたコンタクト部を有する被処理体を準備し（ステップ１）、第２の酸化膜と前記第１の酸化膜をエッチングしてコンタクト部に到達するホールを形成し（ステップ２）、ＨＦガスおよび不活性ガスを用いたドライプロセスにより第１の酸化膜をエッチングし、第１の酸化膜のコンタクト部上方領域のホール部分を広げる（ステップ３）。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】 酸化物電極との良好な接続を行うことや、絶縁膜等との界面で生じる相互拡散を抑制することができ、かつ製造工程の低コスト化を図ることができる配線構造体、それを用いた半導体素子、配線基板、表示用パネル及び表示装置を提供する。
【解決手段】 アルミニウム層、銅層及び銅合金層からなる群より選択される少なくとも１つの層と、アルミニウム合金層とを含む２層以上の積層体であり、該アルミニウム合金層が表層に配置されている配線構造体である。これにより、液晶表示装置等において、酸化物電極と配線との接続部で酸化膜が形成されず、良好な接続を行うことができる。 （もっと読む）

【課題】トレンチ構造のトランジスタセルがマトリクス状に多数個形成され、そのゲート電極に金属膜からなるゲート配線がコンタクトされる半導体装置でも、ゲート耐圧を充分に高くすることができる構造の半導体装置を提供する。
【解決手段】半導体層１に凹溝１１が形成され、その凹溝１１内にゲート酸化膜４が形成され、その凹溝１１内にポリシリコンなどからなるゲート電極５が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域１０を有している。そして、金属膜からなるゲート配線９とコンタクトするため、ゲート電極５と連続してゲートパッド部５ａが設けられるが、そのゲートパッド部５ａが凹溝１１と同時に設けられる凹部１２内に形成されている。 （もっと読む）

【課題】半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を提供する。またこのような半導体装置の作製方法を提供する。
【解決手段】半導体層と電気的に接続する金属、又は金属化合物からなる下部電極を設け、この下部電極の一部が露出するように層間絶縁層に形成されたコンタクトホール内に、接続電極となる導電性シリコンウィスカーを形成する。その後、導電性シリコンウィスカーと電気的に接続する上部電極を形成すればよい。またこのように作製したコンタクトを用いて半導体装置を作製すればよい。 （もっと読む）

【課題】上部拡散層が平面積の狭いものであっても、上部拡散層および上部拡散層上に設けられた配線とのコンタクト抵抗を大きくすることなく、上部拡散層と配線とを接続できる半導体装置を提供する。
【解決手段】柱状半導体５と、柱状半導体５上に形成された上部拡散層１５と、上部拡散層１５上に形成された接続プラグ２４とを備え、上部拡散層１５が、平面視島状の複数の島状部を有するものであり、接続プラグ２４が、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置されている半導体装置とする。 （もっと読む）

【課題】金属配線膜のドライエッチングレートの低下やエッチング残渣を発生させることがなく、また該金属配線膜のヒロック耐性や電気抵抗率が抑制され、更に該金属配線膜と直接接続する透明導電膜や酸化物半導体層とのコンタクト抵抗率が抑制された薄膜トランジスタ基板、及び該薄膜トランジスタ基板を備えた表示デバイスを提供する。
【解決手段】薄膜トランジスタ基板であって、金属配線膜は、ドライエッチング法によるパターニングで形成された、Ｎｉ：０．０５〜１．０原子％、Ｇｅ：０．３〜１．２原子％、Ｌａおよび／またはＮｄ：０．１〜０．６原子％を含有するＡｌ合金膜とＴｉ膜とからなる積層膜あって、該Ｔｉ膜が、該酸化物半導体層と直接接続していると共に、該Ａｌ合金膜が、該透明導電膜と直接接続している。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置を提供すること。
【解決手段】シリコン基板に形成される複数の拡散領域と、複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグ３３と、ボトム部を含んでシリコン基板上に形成されるアモルファスカーボン膜２４とを備え、ボトム部はアモルファスカーボン膜２４を貫通して拡散領域に接合される。アモルファスカーボン層２４をコンタクトプラグ３３形成時のエッチングストッパ層として用いることで、拡散領域がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）